一种改善aclr指标的方法及装置的制作方法

专利名称：一种改善aclr指标的方法及装置的制作方法
技术领域：
本发明涉及移动通信技术领域，尤其涉及一种改善TD-SCDMA系统中多 载波ACLR指标的方法及装置。
背景技术：
在现有的TD-SCDMA ( Time Division Synchronous CDMA,时分画同步码 分多址)系统中，ACLR (Adjacent Channel Leakage Ratio,邻道泄漏功率比) 是基站无线射频指标中的一项重要指标，该指标表明工作信号信道的发射功 率与其落到相邻信道辐射功率的比值；其中，影响ACLR的最关键因素是功率 放大器的线性度和数据的峰均比，即增加功率放大器的额定功率和降低基带 数据的峰均比均可以改善ACLR指标。
其中，通过降低基带数据的峰均比是目前常用的改善ACLR指标的手段； 目前在TD-SCDMA的标准中规定一个小区中各个频点都使用同一个 midamble，而多个频点的相同信号叠加在一起会导致midamble峰值很高，远 大于data (数据)部分，即导致了midamble的峰均比过高，因此要降低基带数 据的峰均比首先要考虑降低midamble的峰均比，现有技术中通常有两种改善 midamble的峰均比方法 一种是多载波下载波之间相位旋转， 一种是多载波 下用户相位旋转；但是，采用使用上述两种方法来改善midamble的峰均比时， 会存在由NCO (数字中频振荡器)的轻微误差而严重恶化多载波的数据峰均 比的情况，具体原因如下
图1示出了多载波数字上变频结构、图2示出了多载波数字下变频结构； 如图所示，在数字中频处理时，对于多载波工作环境每个载波对应一个NCO， 而NCO的频率计算公式为
NCO频率控制字=所需NCO频率/参考时钟x 248 其中，所需NCO频率-射频频率-本振-参考时钟，
参考时钟=1.28MHz (系统码片时钟)x数字内插倍数(整数)其中，当数字内插倍数(整数)不能被所需NCO频率整除时，NCO频率 控制字就不是整数，需要进行取整处理，将没有除尽的部分丢弃；而根据标 准定义的载波步进为200Hz,因此所需的NCO频率是200Hz的整数倍，此频率 使用频率控制字来控制产生，当频率控制字取整后，会产生一个非常小的频 率误差，导致相应载波不能被200Hz整除，这样会导致使用5ms的时间周期(即 观测频率为200Hz )来观察此载波信号时每5ms观察到的载波信号的初相都不 同，只有整除时在每个5ms内包含了整数个载波信号周期，每5ms的载波信号 的初相才相同；因此，不能整除时在连续多子帧数据中每子帧的多个载波的 NCO的初相不同会导致每子帧多载波合成后的数据的峰均比不同，等效于 NCO给每个载波信号加上了 一个旋转相位，也就是改变了载波或用户的旋转 相位，恶化了算法性能进而恶化了基带数据峰均比，从而也就恶化了ACLR指 标。
针对此，现有解决此问题的方法是保证数字内插倍数是2的N次幂，从而 可以消除NCO的频率误差；但是，目前在芯片允许的时钟范围内要求数字内 插倍速越大越好，而该解决方案在保证数字内插倍数是2的N次幂时，就不能 保证数字内插倍数足够大，因而也就不能有效利用数字中频芯片的性能。

发明内容
有鉴于此，本发明解决的问题是提供一种改善ACLR指标的方法及装置， 有效的改善了 ACLR指标。
为解决上述问题，本发明提供的技术方案如下 一种改善ACLR指标的方法，包括 预设数字变频芯片中的数字中频振荡器NCO初相； 将各载波数字变频通道的NCO初相重同步为相同相位。 其中，所述预设初相具体为
对数字变频芯片中的NCO初相寄存器的值进行预先设置。 其中，所述重同步具体为根据系统同步信号产生相位重同步信号；
根据该重同步信号将数字变频芯片中各载波数字变频通道的NCO初相重 新设置为所述初相寄存器的值。
其中，所述系统同步信号为系统中的5ms脉冲同步信号。
其中，所述数字变频芯片为数字上变频DUC芯片。
其中，所述数字变频芯片为数字上变频DUC芯片和数字下变频DDC芯片。
其中，所述预先设置的初相寄存器的值为0。
一种改善ACLR指标的装置，包括预设单元和重同步单元；其中， 所述预设单元用于预设数字变频芯片中的数字中频振荡器NCO初相； 所述重同步单元用于将各载波数字变频通道的NCO初相重同步为相同相位。
其中，所述预设单元进一步用于对数字变频芯片中的NCO初相寄存器的 值进行预先设置。
其中，所述重同步单元还包括接收单元和重设置单元；其中， 所述接收单元用于接收系统同步信号；
所述重设置单元用于根据接收到的系统同步信号产生重同步信号，并 利用该重同步信号将数字变频芯片中各载波数字变频通道的NCO初相重新设 置为所述初相寄存器的值。
其中，所述系统同步信号为系统中的5ms脉冲同步信号。 其中，所述数字变频芯片为数字上变频DUC芯片；或者， 所述数字变频芯片为数字上变频DUC芯片和数字下变频DDC芯片。 可以看出，采用本发明的方法和装置，通过对所有载波的NCO的初相进 行重新设置，将各载波的数字变频通道中的初相重同步到相同相位，以此来 消除了NCO控制字不能整除带来的载波误差，解决了基带数据峰均比在每个 子帧中波动的问题，进而实现了改善ACLR指标的目的；同时还能充分发挥数 字中频芯片的性能，使数字内插倍数不受限制。


图l是现有技术中多载波数字上变频结构示意图2是现有技术中多载波数字下变频结构示意图3是本发明实施例1的方法流程示意图4是本发明实施例1的方法在单天线系统中实现的示意图5是本发明实施例1的方法在智能天线系统中实现的示意图;
图6是本发明实施例4的装置结构示意图。
具体实施例方式
本发明的基本思想在于通过对所有载波的NCO的初相进行重新设置，将 各载波的数字变频通道中的初相重同步到相同相位，以此来消除了 NCO控制 字不能整除带来的载波误差，解决了数据峰均比在每个子帧中波动的问题， 进而实现了改善ACLR指标的目的。
为了使本领域技术人员更好的理解本发明，下面结合附图和具体实施例 对本发明的方法进4亍详细说明。
本发明实施例1提出了一种改善ACLR指标的方法，如图3所示，该方 法包括
步骤301:预设数字变频芯片中的NCO初相；
其中，主要通过对初相寄存器的值进行预先设置来完成初相的设置；
如果是单天线系统，则主要通过预先设置数字上变频(DUC)芯片中的 NCO初相寄存器的值，以此来完成NCO初相的设置，此时无需考虑数字下 变频(DDC)芯片中的NCO初相的情况；
如果是智能天线系统，除需要预先设置数字上变频(DUC)芯片中的NCO 初相寄存器的值外，出于保证天线校准结果的考虑，还需要预先设置数字下 变频(DDC )芯片中的NCO初相寄存器的值，以此来完成NCO初相的设置；步骤302:将各载波数字变频通道的NCO初相重同步为相同相位。 具体的，首先根据接收到的系统5ms同步信号产生一个重同步信号(通 常芯片中可以很容易将一同步信号转换成另一同步信号，本文不再赘述)，然 后根据该重同步信号将数字变频芯片中的各载波数字变频通道中的NCO初相 重新设置为初相寄存器的值，也就是每5ms进行一次NCO相位重同步。生效 时间为芯片响应时间，通常不超过1个码片的时间；这样即可将所有载波数 字变频通道中的NCO初相重同步为相同相位，而该相同相位即为预设的初相 寄存器的值，以此实现了 NCO初相的重同步；当然，其中也包含了几种不同 的情况，例3口
如果是单天线系统，则所述的数字变频芯片为DUC芯片；并且选择在上 行时隙产生重同步信号，以消除对下行数据的影响；
如果是智能天线系统，则所述的数字变频芯片分别为DUC芯片和DDC 芯片；并且选择在上行时隙产生重同步DUC信号，以消除对下行数据的影响， 选择在下行时隙产生重同步DDC信号，以消除对上行数据的影响。
本领域技术人员了解，当NCO频率存在轻微误差时，比如载波l偏差为 0.1Hz，载波2偏差0.2Hz等等，此时NCO频率就不再是200Hz (5ms对应的 频率)整数倍，这时每5ms中各载波的初相是不同的，且随时间变化而动态 变化，因此导致基带数据峰均比随时间变化而动态变化，切不可控制；而本 发明实施例在每子帧对所有载波的NCO的初相进行重新同步后，各载波初相 在每个5ms被强制置为相同的值(即重同步为相同相位)，相同的初相方便于 使用其他手段来降低基带数据峰均比，这时每5ms中各载波的初相是相同的， 基带数据的峰均比将不会再受数字中频的影响；因此，本发明实施例在每子 帧对所有载波的NCO的初相进行重新同步，可以将由NCO频率存在轻微误 差而对多载波数据合并时的影响稳定住，解决了数据峰均比在每个子帧中波 动的问题，进而改善了系统的ACLR指标，同时可以充分发挥数字中频芯片 的性能，并且数字内插倍数不受限制。
需要注意的是，在本发明实施例中接收到的系统同步信号为系统中的5ms脉冲同步信号，当然也可以是其他的可以实现该功能的同步信号，本文不再 赘述。
下面以上述方法在单天线系统和智能天线系统中的实现方案为例进行详
细i兌明
本发明实施例2为上述方法在单天线系统中的实现方案，如图4所示 在本实施例中，发送重同步信号主要由FPGA (Field Programmable Gate Array,现场可编程门阵列)来完成(但本实施例并不局限于此，也可以是其 他实现该功能的芯片，如ASIC芯片等)，FPGA承担多载波数据从基带到数 字中频分发的功能，即接收经基带处理后的数据并发送给数字变频处理；
在单天线的实现方案中，首先预设DUC芯片中的NCO初相寄存器的值 为0,再由FPGA接收系统5ms同步信号并产生一个重同步信号，然后根据 所述重同步信号将DUC芯片中各载波DUC通道的NCO初相重新设置为上述 预设的初相寄存器的值(即将各载波DUC通道的NCO初相重新设置为0 ), 使各载波DUC通道的NCO初相相同，生效延时不超过1个码片，生效时间 点选择在上行时隙，以消除对下行数据的影响。
本发明实施例3为上述方法在智能天线系统中的实现方案，如图5所示 在本实施例中，同实施例2 —样产生重同步信号主要由FPGA来完成； 在智能天线的实现方案中，首先将DUC芯片中和DDC芯片中的NCO初相寄 存器的值都预设为O,然后接收由FPGA分别发送的重同步信号，再根据所述 重同步信号将DUC芯片中的各载波DUC通道的NCO初相重新设置为上述预 设的DUC芯片中NCO初相寄存器的值(即将各载波DUC通道的NCO初相 设置为0)、同时根据所述重同步信号将DDC芯片中的各载波DDC通道的 NCO初相重新设置为上述预设的DDC芯片中NCO初相寄存器的值(即将各 载波DUC通道的NCO初相设置为0 ),以分别4吏各载波DUC通道的NCO初 相相同、DDC通道的NCO初相相同，生效延时不超过1个码片，生效时间 点选择在上行时隙产生重同步DUC信号，以消除对下行数据的影响，同时选 择在下行时隙产生重同步DDC信号，以消除对上行数据的影响。值得注意的是，虽然在本发明实施例2、 3中都将芯片中NCO初相寄存 器的值设为0，但这只是一种优选的方案，显然当本发明实施例并不局限于此， 只要重同步后各载波数字变频通道的NCO初相相同，则将该寄存器的值设为 其他数值也可。
可以看出，采用本发明的方法，消除了 NCO控制字不能整除带来的载波 误差，因此保证了基带数据的峰均比，进而可以改善ACLR指标；同时还能 充分发挥数字中频芯片的性能，使数字内插倍数不受限制。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤 是可以通过程序指令相关的硬件来完成，且所述的程序存储于特定存储介质中。
基于上述思想，本发明实施例4又提出了 一种改善ACLR指标的装置， 如图6所示，包括预设单元601和重同步单元602;其中，
所述预设单元601用于预设数字变频芯片中的数字中频振荡器NCO初
相；
所述重同步单元602用于将各载波数字变频通道的NCO初相重同步为 才目同才目^f立。
其中，所述预设单元进一步用于对数字变频芯片中的NCO初相寄存器的 值进行预先设置。
此外，所述重同步单元还包括接收单元和重设置单元；其中，所述接 收单元用于接收系统同步信号；所述重设置单元用于根据接收到的系统 同步信号产生重同步信号，并利用该重同步信号将数字变频芯片中各载波数 字变频通道的NCO初相重新设置为所述初相寄存器的值。
需要注意的是，所述接收到的系统同步信号是系统中的5ms脉冲同步信号。
其中，所述数字变频芯片为数字上变频DUC芯片；或者，所述数字变频 芯片为数字上变频DUC芯片和数字下变频DDC芯片。
具体的，在单天线系统中，预设单元首先预设DUC芯片中的NCO初相寄存器的值为O,然后接收单元接收系统同步信号，而重设置单元根据所述系
统同步信号产生重同步信号，并根据该重同步信号将DUC芯片中各载波DUC 通道的NCO初相重新设置为0，使各载波DUC通道的NCO初相相同；其中， 所述系统同步信号是系统中的5ms脉冲同步信号；
在智能天线系统中，预:没单元首先将DUC芯片中和DDC芯片中的NCO 初相寄存器的值都预设为0，然后接收单元接收同步信号，而重设置单元再根 据所述同步信号产生重同步信号，并根据该重同步信号将DUC芯片中的各载 波DUC通道的NCO初相重新设置为0、同时根据重同步信号将DDC芯片中 的各载波DDC通道的NCO初相重新设置为0，以分别使各载波DUC通道的 NCO初相相同、DDC通道的NCO初相相同；同样，所述系统同步信号是系 统中的5ms脉沖同步信号。
本领域技术人员可以理解，可以使用许多不同的工艺和技术中的任意一 种来表示信息、消息和信号。例如，上述说明中提到过的消息、信息都可以 表示为电压、电流、电磁波、磁场或磁性粒子、光场或以上任意组合。
专业人员还可以进一步应能意识到，结合本文中所公开的实施例描述的 各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来 实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能 一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来 执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每 个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为 超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、 处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存 储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编 程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任 意其它形式的存储介质中。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易 见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下， 在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例， 而是要符合与本文所公开的原理和新颖特点相 一致的最宽的范围。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本 发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在 本发明的保护范围之内。
权利要求
1、一种改善ACLR指标的方法，其特征在于，包括预设数字变频芯片中的数字中频振荡器NCO初相；将各载波数字变频通道的NCO初相重同步为相同相位。
2、 根据权利要求1所述的方法，其特征在于，所述预设初相具体为 对数字变频芯片中的NCO初相寄存器的值进行预先设置。
3、 根据权利要求2所述的方法，其特征在于，所述重同步具体为 根据系统同步信号产生相位重同步信号；根据该重同步信号将数字变频芯片中各载波数字变频通道的NCO初相重 新设置为所述初相寄存器的值。
4、 根据权利要求3所述的方法，其特征在于 所述系统同步信号为系统中的5ms脉冲同步信号。
5、 根据权利要求1至4任意一项所述的方法，其特征在于 所述数字变频芯片为数字上变频DUC芯片。
6、 根据权利要求1至4任意一项所述的方法，其特征在于 所述数字变频芯片为数字上变频DUC芯片和数字下变频DDC芯片。
7、 根据权利要求1至4任意一项所述的方法，其特征在于 所述预先设置的初相寄存器的值为0。
8、 一种改善ACLR指标的装置，其特征在于，包括预设单元和重同步 单元；其中，所述预设单元用于预设数字变频芯片中的数字中频振荡器NCO初相； 所述重同步单元用于将各载波数字变频通道的NCO初相重同步为相同 相位。
9、 根据权利要求8所述的装置，其特征在于所述预设单元进一步用于对数字变频芯片中的NCO初相寄存器的值进行 预先设置。
10、 根据权利要求9所述的装置，其特征在于，所述重同步单元还包括 接收单元和重设置单元；其中，所述接收单元用于接收系统同步信号；所述重设置单元用于根据接收到的系统同步信号产生重同步信号，并 利用该重同步信号将数字变频芯片中各载波数字变频通道的NCO初相重新设 置为所述初相寄存器的值。
11、 根据权利要求IO所述的装置，其特征在于 所述系统同步信号为系统中的5ms脉沖同步信号。
12、 根据权利要求8至ll任意一项所述的装置，其特征在于 所述数字变频芯片为数字上变频DUC芯片；或者， 所述数字变频芯片为数字上变频DUC芯片和数字下变频DDC芯片。
全文摘要
本发明提供一种改善ACLR指标的方法，包括预设数字变频芯片中的数字中频振荡器NCO初相；将各载波数字变频通道的NCO初相重同步为相同相位。本发明还提供一种改善ACLR指标的装置。采用本发明的方法和装置，消除了NCO控制字不能整除带来的载波误差，解决了基带数据峰均比在每个子帧中波动的问题，进而实现了改善ACLR指标的目的；同时还能充分发挥数字中频芯片的性能，使数字内插倍数不受限制。
文档编号H04L27/26GK101567871SQ20081010457
公开日2009年10月28日 申请日期2008年4月21日 优先权日2008年4月21日
发明者郭全成, 军 高 申请人:大唐移动通信设备有限公司