多端口串行介质独立接口的制作方法
多端口串行介质独立接口的制作方法
【专利摘要】集成电路设备中的介质独立接口包括第一组多个信道，其中的每个信道包括数据发送路径和数据接收路径，以及第二组多个信道，其中的每个信道包括发送路径以发送空闲符号和接收路径以接收空闲符号。该接口还包括耦合到第一组多个信道和第二组多个信道的发送路径的编解码器，以对发送路径上的数据和符号进行编码，以及耦合到编解码器的复用器，以对在第一组多个信道和第二组多个信道的发送路径上的、如由编解码器进行编码的数据进行复用。接口还包括串行解串器，以将经复用的数据进行串行化。
【专利说明】多端口串行介质独立接口
【技术领域】
[0001] 本实施例总体涉及电子通信，并且更具体地涉及以太网通信系统。
【背景技术】
[0002] 在允许计算机和/或其它网络设备形成局域网（LAN)的技术中，以太网已经成为 主要的联网技术，并且在IEEE802. 3标准族中进行了标准化。以太网标准随着时间演进，以 使现存的以太网协议的不同变形支持更高的带宽、改善的介质访问控制、不同的物理介质 信道和/或其它功能。例如，IEEE802. 3现在具有覆盖范围从10Mbit/s、100Mbit/s、lGbit/ s到lOGbit/s以及甚至更高的速度（或传输速率）的变形，并且具有管理物理信道（诸如 同轴电缆、光导纤维和无屏蔽的/屏蔽的双绞线电缆）的变形。
[0003] 在使用以太网协议进行通信的系统和设备中，在介质访问控制（MAC)层和物理层 之间存在接口，以促进在两层之间的信息交换。这个接口称为介质独立接口（MII)。除了 指代整个种类之外，术语MII还指代特定类型的介质独立接口。如在本文中所使用的，除 非另有注释，否则术语"介质独立接口"和"MII"将指代这样的接口的整个种类。MII的 例子包括附加单元接口（AUI)、MII、简化的MII、千兆比特Mil (GMII)、简化的GMII、串行 GMII (SGMII)、四（Quad) SGMII (QSGMII)、10GMII 和源同步串行 Mil (S3MII)。
[0004] 设计介质独立接口呈现出显著的工程挑战。这些挑战的例子包括降低或最小化电 磁干扰（EMI)、功耗、管脚数和电路板复杂度。因此，需要更加有效的MII设计。
【专利附图】
【附图说明】
[0005] 本实施例是通过举例的方式来示出的，并且不旨受限于附图中的图。
[0006] 图1是在其中可以实现本实施例的通信系统的框图。
[0007] 图2是代表图1的网络设备的开放系统互连（0SI)模型的框图。
[0008] 图3是根据一些实施例的图1的网络设备的框图。
[0009] 图4是根据一些实施例提供在八个PHY信道和八个MAC子层之间的单个串行双数 据速率数据路径的介质独立接口的框图。
[0010] 图5是根据一些实施例针对图4的介质独立接口中的信道的功能块的框图。
[0011] 图6A是根据一些实施例示出用于对图4的介质独立接口中的数据进行编码的运 行差异方案的框图。
[0012] 图6B是根据一些实施例示出用于对图4的介质独立接口中的数据进行编码的另 一个运行差异方案的框图。
[0013] 图7A和图7B是根据一些实施例示出操作介质独立接口的方法的流程图。
[0014] 贯穿附图和说明书，相同的附图标号指代相应的部分。
【具体实施方式】
[0015] 公开了用于在物理层设备（PHY)和介质访问控制器（MAC)之间进行通信的方法和 设备，所述方法和设备通过单串行数据路径（例如，串行双数据速率数据路径）发送针对多 个信道的信号，而不用发送相应的时钟信号。在一些实施例中，针对多个信道的数据是经由 第一差分对从PHY发送给MAC的，并且经由第二差分对从MAC发送给PHY的。在其它实施 例中，类似的方法和装置还用于在两个MAC层之间的直接通信。
[0016] 在下面的描述中，给出了许多具体细节（诸如具体组件、电路和过程的例子）以提 供对本公开内容的全面理解。此外，在下面的描述中且出于解释的目的，给出了具体的术语 以提供对本实施例的全面理解。然而，对于本领域的技术人员而言显而易见的是，实现本实 施例可以不需要这些具体细节。在其它情况下，公知的电路和设备以框图的形式来示出，以 避免模糊本公开内容。如本文中使用的术语"耦合"意味着直接连接到，或通过一个或多个 介于中间的组件或电路来连接。通过本文中描述的各种总线提供的信号中的任意信号可以 与其它信号时分复用，并且通过一个或多个公共总线来提供。额外地，在电路元件或软件块 之间的互连可以示为总线或单个信号线。每个总线可以替代地是单个信号线，并且每个单 个信号线可以替代地是总线，并且单个线或总线可以表示用于在组件之间进行通信的大量 物理的或逻辑的机构中的任意一个或多个。本实施例不应当被解释为受限于本文描述的具 体例子，而应当包括在由所属的权利要求所定义的的范围内的所有实施例。
[0017] 图1是在其中可以实现本实施例的示例性通信系统100的框图。通信系统100被 示出为包括网络设备（例如，交换机或路由器）110(a)，所述网络设备110(a)经由分别的数 据链路120耦合到多个网络设备110(b)和110(c)。网络设备110(b)和110(c)可以通过 各自的数据链路120与交换机/路由器110 (a)(并且因此彼此之间）交换数据。网络设备 110(b)和110(c)可以是任何适当的、能够联网的设备，包括例如计算机、交换机、路由器、 集线器、网关、接入点等。此外，根据本实施例，网络设备110(b)和110(c)可以包括能够连 接到有线或无线网络的任何电子设备，包括例如移动电话、个人数字助理（PDA)、机顶盒或 游戏机。当然，路由器/交换机110 (a)、网络设备110(b)和110(c)以及数据链路120仅 仅是网络的示例性组件，这是由于网络可以进一步包括任意数量的适当的设备以形成较大 的网络（包括例如，局域网（LAN)、广域网（WAN)、无线LAN (WLAN))，和/或可以连接到互联 网。数据链路120可以是任意适当的物理介质信道，包括例如同轴电缆、光导纤维和/或无 屏蔽的/屏蔽的双绞线。
[0018] 网络设备110(a)-110(c)可以使用如在IEEE802. 3标准族中所描述的以太网技术 来彼此通信。更具体而言，对于本文中描述的示例性实施例，网络设备110(a)_110(c)均配 备有能够以例如l〇〇Mbit/s和/或10Mbit/s的速度来发送和接收数据分组的以太网兼容 的收发机（为了简单起见，没有在图1中示出）。
[0019] 图2是分别代表图1的网络设备110(a)和110(b)或110(c)的开放系统互连 (0SI)模型200 (a)-200(b)的框图。如在图1中，网络设备110(a)和110(b)或110(c)通 过建立的数据链路（或物理信道）120来彼此耦合。如在图2中所描绘的，0SI模型200被 划分成了 7个逻辑层：（1)应用层221 ; (2)表示层222 ; (3)会话层223 ; (4)传输层224 ; (5) 网络层225 ; (6)数据链路层226 ;和（7)物理层227。虽然出于本文中讨论的目的，0SI模 型200可以用于表示网络设备110(a)和110(b)/110(c)，但是应当指出的是，其它适当的模 型可以用于表示根据本实施例配置的以太网设备。
[0020] 0SI层的层级越高，越接近于终端用户；0SI层的层级越低，越接近于物理信道。例 如，在OSI模型层级的顶部是应用层221，其直接与终端用户的软件应用交互（为了简单起 见，没有在图2中示出）。相反，在0SI模型层级的底部是物理层227,其定义了在网络设备 和物理通信介质（诸如用于以太网数据传输的双绞线）之间的关系。
[0021] 更具体而言，物理层227提供了针对在网络设备110和物理层120之间的交互的 电气的和物理的规范，包括像引脚布局和信号电压的细节。数据链路层226提供了针对在 网络设备110(a)和110(b)/110(c)之间的数据传输的功能性的和/或程序性的细节，诸如 寻址和信道接入控制机制。数据链路层226具有两个子层，所述两个子层是在上面（就层 级而言）的逻辑链路控制（LLC)层和在下面的介质访问控制（MAC)层。为了简单起见，在 下面的讨论中，数据链路层226有时候在本文中称为MAC层。虽然为了简单起见没有在图2 中示出，但是在MAC层226和物理层227之间存在接口，以促进在两层之间的信息交换。该 接口称为介质独立接口（MII)，因为对于用于传输的物理介质而言，MAC层是不可知的。（如 本文所使用的，除非另有注释，否则术语"介质接入接口"和"MII "指代这种接口的整个种 类，并且不指代相同名称的具体接口。）MII允许网络设备110(a)和/或110(b)/110(c)与 不同类型的物理信道120交互，而不必需替换它们的MAC设备226。
[0022] 图3是网络设备310的功能性框图，所述网络设备310是图1和图2的网络设备 110(a)和/或110(b)/110(c)的一个实施例。网络设备310包括处理器320、存储器330 和以太网收发机电路340,所述以太网收发机电路340耦合到图1的一个或多个物理信道 120。在一些实施例中，收发机电路340包括针对多个信道（例如，8个信道）的收发机电 路，并且因此包括多个端口（例如，8个端口）。虽然以太网收发机340在图3中示为包括在 PHY360中，但是对于其它实施例，收发机340可以是独立的设备或集成的电路。存储器330 可以是任意适当的存储器元件或设备，包括例如EEPR0M或闪存。处理器320可以是能够执 行存储在例如存储器330中的一个或多个软件程序的脚本或指令的任意适当的处理器。虽 然为了简单起见没有在图3中示出，但是网络设备310还可以包括公知的高速缓冲存储器， 所述高速缓冲存储器存储频繁地使用的指令和/或数据。
[0023] 网络设备310包括物理层设备（PHY) 360和MAC层设备（或MAC设备）350。PHY360 和MAC设备350均分别包括介质独立接口 370-1和370-2,用于经由信号路径380的集合在 两个设备之间发送信号。在一些实施例中，信号路径380包括信号线的第一差分对（例如， 低电压差分信令对）和信号线的第二差分对（例如，低电压差分信令对），所述第一差分对 用于将信号从PHY360发送给MAC设备350,所述第二差分对用于将信号从MAC设备350发 送给PHY360。每个差分对在PHY360和MAC设备350之间提供一比特数据路径。信号路径 因此包括从PHY360到MAC设备350的第一串行路径，和从MAC设备350到PHY360的第二 串行路径。在一些实施例中，信号路径380不包括用于在PHY360和MAC设备350之间发送 时钟信号的任何信号线。例如，接口 370-1和370-2可以不是源同步的。
[0024] MAC设备350可以是实现MAC层（例如，图2的层226)的功能的任意设备和集成 电路，并且可以是独立的设备或可以被集成到网络设备310中。类似地，PHY360可以是实 现物理层（例如，图2的层227)的功能的任意设备或集成电路，并且可以是独立的设备或 可以被集成到网络设备310中。在一些实施例中，PHY360和MAC设备350均可以在安装在 电路板上的集成电路中实现，并且信号路径380可以在电路板上实现为走线（trace)。
[0025] 在正常的数据传输操作期间，当网络设备310上的终端用户软件应用通过网络来 发送数据时（例如，向互联网），处理器320根据OSI模型的顶层来处理数据，并且随后通 过MAC设备350向PHY360发送数据。然后，PHY360经由收发机340将数据发送到物理信 道120上。
[0026] 图4示出了介质独立接口 400,所述介质独立接口 400是介质独立接口 370-1或 370-2(图3)的例子。接口 400包括8个数据信道（ChO到Ch7)，其中的每一个数据信道对 应于PHY360的收发机电路340中的各自的端口和MAC设备350 (图3)的各自的端口。接 口 400因此将8端口 PHY与8端口 MAC链接到一起。（更具体而言，接口 400包括多个信 道，在其它例子中，信道的数量可以超过8个或少于8个。）在一些实施例中，8个信道中的 每一个信道可以以l〇/l〇〇Mbp S的双速度以半双工或全双工二者来操作（在8B/10B编码之 前）。8个信道中的每一个信道因此可以用于10Mbps或100Mbps信号（再次，在8B/10B编 码之前），并且PHY360因此可以是10/100Mbps以太网PHY。
[0027] 此外，接口 400包括两个额外的信道414 (Ch8和Ch9)。从这些信道414发送特殊 空闲指示符符号（例如，针对Ch8的K28. 3或K28. 7,以及针对Ch9的D29. 1)，以在串行化 的输出中提供对信道数量的指示。（更普遍地，接口包括一个或多个额外的信道414,以发 送空闲符号。）例如，串行化的输出包括针对信道Ch〇-Ch7的数据，后面依次（例如，以轮 转（round-robin)的方式）紧跟着Ch8和Ch9的空闲符号。接收接口可以识别出这些空闲 符号，并且将所述空闲符号作为用于信道对准的标记来使用，以确定串行化的输入中的哪 个数据对应于哪些信道。（替代地，在其它信道上预先定义的符号可以用于信道对准，诸如 ChO或Ch4上的K28. 1或K28. 5。）在一些实施例中，这两个信道414还可以以100Mbps来 操作（在8B/10B编码之前）。在一些实施例中，空闲符号是从已知的符号中选出的，所述已 知的符号没有出于其它目的而被设备制造商预留或使用。用于信道（例如，不管Ch8发送 K28. 3还是K28. 7)的符号可以由寄存器位来指定。
[0028] 8个信道ChO_Ch7中的每一个信道都包括发送路径和接收路径。对于ChO_Ch7中 的每一个信道，发送信道在发送速率适配器404处接收并行（例如，8比特宽）信号，所述 并行信号包括数据信号、数据有效信号和错误信号。这些信号由PCS发送状态机408来处 理，并且由80B/100B编解码器416来编码（例如，编码成10比特宽的信号）。在下文中相 对于图6A和图6B描述了 80B/100B编解码器416的操作的例子。将针对每个信道的经编 码的信号和还针对Ch8-Ch9的经编码的信号通过10:1复用器420来一起复用，并且通过串 行器422来进行串行化，所述串行器将经串行化的输出驱动到第一串行数据路径（例如，图 3,信号路径380的第一差分对）。因此，在图4的例子中，数据的八个信道和空闲符号的两 个信道被复用以及被串行化。在一些实施例中，针对各自的信道的数据和空闲符号由10:1 复用器420 (并且因此还由串行器422)以轮转的方式来输出，所述轮转的方式如由4比特 0-9计数器418来确定的，所述计数器418的输出被提供给复用器420作为控制信号：数据 被输出用于ChO,然后是Chl，依此类推直到Ch9,之后数据被再次用于ChO,并且过程重复。 在图4的例子中，10:1复用器420在125MHz处输出10比特，并且串行器以1. 25Gbps来提 供经串行化的输出。在一些实施例中，串行器422将经串行的输出驱动到信号路径380的 第一差分对（图3)上。
[0029] 接收路径接收经串行化的输入，所述经串行化的输入由还执行符号对准的解串行 器426来解串行化（例如，成为10比特宽的信号）。在一些实施例中，解串行器426包括 CDR电路以执行时钟和数据恢复。在图4的例子中，解串行器426在1. 25GHz处（例如，图 3,从信号路径380的第二差分对）接收经串行化的输入，并且在125MHz处输出并行的10比 特字。将并行的10比特字提供给1:10解复用器（demux) 424,所述解复用器424将10比特 字解复用到分别的信道（例如，以轮转的方式到Ch〇-Ch9)。还将10比特字提供给数据检测 器428,所述数据检测器428检测在Ch8和Ch9上用于信道识别和对准的特殊符号。响应于 对Ch8和Ch9上的符号的检测，数据检测器428向4比特0-9计数器430提供信号。计数 器430相应地将其输出作为控制信号提供给1:10解复用器424。控制信号对解复用器424 向其提供分别的10比特字的信道进行控制，并且因此保证数据被提供给了合适的信道。
[0030] Ch〇-Ch7中的每一个信道的发送路径包括发送速率适配器404(例如，针对ChO的 适配器404-0和针对Ch7的适配器404-7)。如果以小于针对信道的最大可能速率的速率将 MII输入帧提供给信道，那么传输速率适配器404通过对帧进行复制来将帧延长。在图4的 例子中，针对每个信道的最大速率是100Mbps。如果将10Mbps帧提供给信道（例如，信道对 应于10Mbps端口），那么速率适配器404将每个帧复制10次，产生针对信道的100Mbps的 速率。类似地，Ch〇-Ch7中的每一个信道的接收路径包括接收机速率适配器402 (例如，针 对ChO的适配器402-0和针对Ch7的适配器402-7)，所述接收机速率适配器402颠倒该过 程，并且因此允许100Mbps信道提供10Mbps输出帧作为其MII输出。在一些实施例中，速 率适配器402和404根据接收到的速率信息来操作。
[0031] 因此，处于10Mbps模式的MII数据在穿过速率适配器之后被复制了 10次。分组 开始（SPD)定界符（/S/)每一帧仅出现一次。内部的READ_EN信号用于实现对开始于指定 的数据分段（例如，第一数据分段或另一个数据分段）处的数据的采样，以10Mbps模式中 每10个数据分段一次。
[0032] 在图4的例子中，MII信号分别以10/100Mbps在发射机侧被接收，并且以 2. 5/25MHZ来计时（clock)。这些信号通过传输速率适配器404,所述传输速率适配器404 在12. 5MHz时钟域中输出8比特数据。如图5所示，数据随后被发送给PCS发送状态机408 以产生替代的8比特数据，所述替换的8比特数据具有用于稍后的编码的相应的控制比特。 在一些实施例中，为了保证PCS层的合适的功能，MII帧开始于至少两个前导码符号，之后 紧跟着SFD符号。在接收路径中，8比特数据和相应的码组信息是在12. 5MHz时钟域中从 80B/100B编解码器416接收的。该数据和信息由同步时钟412和PCS接收状态机406来处 理。同步块412检查码组信息，以确定在链接合作方（link partner)之间的同步状态，并 且如果其检测到失去了同步则重新对准。PCS接收状态机406恢复出MII信号，并且将恢复 出的MII信号提供给接收速率适配器402,所述接收速率适配器402以10或100Mbps (例 如，根据相应的端口速度信息）来输出信号。
[0033] 根据RX_DV的断言（assertion)和解断言（deassertion)，发射机对分组开始定界 符（Start_of_Packet delimiter，SFO/S/)和分组结束（End_of_Packet，ΕΗ)/Τ/)进行编 码，以便以信号告知每个分组的开始和结束。接收机侧通过检测这两个定界符来恢复RX_DV 信号。发射机对错误传播（Err〇r_Pr〇pagati〇n) (/V/)有序集合进行编码，以指示数据传输 错误。每当接收机检测到该有序集合，接收机侧就断言RX_ER信号。CRS和C0L不是被直接 编码的，而是使用RX_DV和TX_EN在接收机侧产生的。
[0034] ChO_Ch7中每一个信道的发送PCS电路包括将MII分组（包括例如传统的MII数 据信号、数据有效信号和错误信号）转换成与8B/10B编码相兼容的数据（例如，8比特分 组数据和相应的控制比特k)的PCS电路（例如，PCS发射状态机408)。该数据被提供给 80B/100B编解码器416用于编码。同样地，Ch〇-Ch7的接收PCS电路包括将来自80B/100B 编解码器416的经解码的数据（如由接收同步块412来同步的）转换为MII分组的PCS电 路（例如，PCS接收状态机406)，所述MII分组随后被提供给接收速率适配器402。在一 些实施例中，发送和接收数据路径利用在IEEE802. 3z规范（第36条）定义的1000BASE-X PCS。
[0035] 在一些实施例中，为了与QSGMII对准，利用K28. 1替换在信道0和信道4上K28. 5 的使用。这可以在8个比特而不是10个比特上完成。是使用K28.1还是使用K28. 5可以 由寄存器来控制。接收路径可以被配置为相同地对待K28.1和K28. 5。存在多种选项以便 不使用Κ28· 1交换程序（swapper)，其中根据一些实施例，接口 400不依赖于信道指示。例 如，两个专用控制比特可以控制是否执行交换（swapping)。
[0036] 关于编码，通过发送出两个IDIE(空闲）有序集合（称为/11/和/12/)中的一个， IEEE802. 3z提供了用于处理运行差异的规则。然而，在接口 400中，由于80B/100B编码器 416是从PCS发送状态机408的功能中分离出来的，所以在一些实施例中仅产生/11/有序 集合。此外，由于80B/100B编码器的特性，链路上的比特错误可以使得运行差异错误跨越 端口来传播。根据一些实施例，依赖于来自先前的符号的运行差异值的差异检查因此被禁 用。
[0037] 在帧延长之后，ChO_Ch7中的每一个信道的数据速率都是100Mbps。在编码这些 数据速率提高到125Mbps之后，产生了 lGbps的总数据速率。发送特殊空闲符号作为对信 道数量的指示的两个信道414(Ch8和Ch9)使用另一个0. 25Gbps (即，25%开销），产生了 1. 25Gbps的针对组合的所有信道的总数据速率。在一些实施例中，经串行化的输出因此具 有1. 25Gbps的数据速率。更普遍地，经串行化的输出具有等于编码之后组合的所有信道的 数据速率的数据速率，包括发送空闲符号的信道的数据速率。
[0038] 接口 400可以被配置为处于PHY模式或MAC模式，这取决于其是位于PHY360还是 MAC设备350中（图3)。自动协商电路410 (例如，包括针对ChO的电路410-0和针对Ch7 的410-7)用于指定模式。控制信息（例如，下文在表1中指定的）被从PHY360传送到MAC 设备350(例如，响应于控制信息的变化）。在一些实施例中，这可以通过利用在802. 3z第 37条中定义的自动协商机构来实现的。在一些实施例中，将自动协商机构410内的链路定 时器从10ms变为1. 6ms，以保证链路状态的及时更新。
[0039] MAC设备350中的接口 400因此遵循在本地PHY360 (例如，本地的铜PHY)和远程 PHY(例如，远程的铜PHY)之间的自动协商结果。当链路状态已经改变时，本地PHY360更新 控制信息。如果本地PHY360检测到链路改变，那么其起动其相应的自动协商机构410,将相 应的信道从"数据"状态配置为"配置"状态，并且通过向MAC设备350发送配置寄存器tx_ c 〇nfig_reg[15:0]的值来发送出更新的控制信息。在MAC设备350侧的相应信道的接收路 径接收和解码控制信息，并且起动MAC的自动协商机构410。MAC350侧通过断言tx_ C〇nfig_ reg的比特14,以及经由到本地PHY360的信道的发送路径来发送tx_config_reg，来确认链 路状态的更新。在从MAC350接收到确认时，PHY360完成自动协商过程，并且返回到"数据" 状态（例如，到正常数据发送和接收）。在一些实施例中，链路状态的更新的预期的等待时 间对应于两个链路定时器（link_timer)时间和确认过程时间（例如，针对总共3. 4ms)。
[0040] 在一些实施例中，每当控制信息变化，代替执行能力通告，PHY360中的自动协商电 路410向MAC设备350中的自动协商电路410发送在其t X_C〇nfig_reg[15:0]中指定的控 制信息（例如，从铜PHY/MAC配置获得的），如表1所示。在接收到更新的信息之后，通过断 言如表1中所指定的其自身的tx_config_reg的比特14,以及向PHY360发送其tx_config_ reg作为答复，MAC设备350中的自动协商电路410执行确认。发送的信息包括链路状态、 双工模式和速度。
[0041]
【权利要求】
1. 一种集成电路设备中的介质独立接口，包括： 第一组多个信道，其中的每个信道包括发送路径以发送数据； 第二组多个信道，其中的每个信道包括发送路径以发送相应的空闲符号； 编解码器，其耦合到所述第一组多个信道和所述第二组多个信道的所述发送路径，以 对所述发送路径上的所述数据和空闲符号进行编码； 复用器，其耦合到所述编解码器，以对所编码的数据和空闲符号进行复用；以及 串行器，其耦合到所述复用器，以对所复用的数据和空闲符号进行串行化。
2. 根据权利要求1所述的介质独立接口，其中： 所述第一组多个信道的每个信道还包括接收路径以接收数据；以及 所述第二组多个信道的每个信道还包括接收路径以接收相应的空闲符号。
3. 根据权利要求2所述的介质独立接口，还包括： 解串行器，用于对经串行化的输入进行解串行化；以及 解复用器，耦合到所述串行器，以将所解串行化的输入解复用为针对所述第一组多个 信道和所述第二组多个信道的相应接收路径的所编码的数据和空闲符号； 其中，所述编解码器耦合在所述解复用器与所述第一组多个信道和所述第二组多个信 道的所述接收路径之间，并且用于对所编码的数据和符号进行解码，以及将所解码的数据 和空闲符号提供给相应的接收路径。
4. 根据权利要求3所述的介质独立接口，还包括： 数据检测器，其耦合到所述解串行器，以检测空闲符号；以及 计数器，其耦合在所述数据检测器和所述解复用器之间，以基于所检测到的空闲符号 向所述解复用器提供控制信号，其中，所述控制信号的相应的值指定了所述第一组多个信 道和所述第二组多个信道的相应的信道。
5. 根据权利要求1所述的介质独立接口，还包括计数器，其耦合到所述复用器，以向所 述复用器提供控制信号，其中，所述控制信号的相应的值指定了所述第一组多个信道和所 述第二组多个信道的相应的信道。
6. 根据权利要求1所述的介质独立接口，其中，所述编解码器包括： 编码电路，其用于根据针对所述第一组多个信道的连续信道的运行差异，对所述第一 组多个信道的所述发送路径上的数据进行编码；以及 复用器，其用于从所述第一组多个信道的最后一个信道接收差异，并且根据来自所述 最后一个信道的所述差异来选择针对所述第二组多个信道的符号。
7. 根据权利要求6所述的介质独立接口，其中： 所述编码电路包括相应的8B/10B编码器，所述相应的8B/10B编码器用于对所述第一 组多个信道的相应的发送路径上的数据进行编码；以及 针对所述第一组多个信道的所述最后一个信道的所述相应的8B/10B编码器包括输 出，以将来自所述最后一个信道的所述差异提供给所述复用器和针对所述第一组多个信道 的第一信道的所述相应的8B/10B编码器。
8. 根据权利要求1所述的介质独立接口，其中： 所述第一组多个信道包括八个信道； 所述第二组多个信道包括两个信道；以及 所述编解码器包括针对所述第一组多个信道的所述八个信道的64B/80B编解码器和 复用器，以根据来自所述第一组多个信道的所述八个信道中的一个信道的差异，来输出针 对所述第二组多个信道的所述两个信道的空闲符号。
9. 根据权利要求1所述的介质独立接口，其中，所述第二组多个信道包括第一信道和 第二信道，所述第一信道用于发送K28. 3或K28. 7符号，所述第二信道用于发送D29. 1符 号。
10. 根据权利要求1所述的介质独立接口，其中： 所述第一组多个信道的相应的信道可被配置为以多个数据速率来接收输入，所述多个 数据速率包括第一数据速率和第二数据速率，所述第二数据速率高于所述第一数据速率； 以及 所述相应的信道的所述发送路径包括速率适配器，以延长所述第一数据速率的帧。
11. 一种操作集成电路中的介质独立接口的方法，包括： 对针对第一组多个信道的发送路径的数据进行编码； 对针对第二组多个信道的发送路径的空闲符号进行编码； 对所编码的数据和空闲符号进行复用；以及 对所复用的所编码的数据和空闲符号进行串行化，以产生经串行化的输出。
12. 根据权利要求11所述的方法，还包括： 接收经串行化的输入，并且对所述经串行化的输入进行解串行化；以及 将所解串行化的输入解复用为针对所述第一组多个信道和所述第二组多个信道的相 应接收路径的信号。
13. 根据权利要求12所述的方法，其中，所述信号包括针对所述第一组多个信道和所 述第二组多个信道的所述相应接收路径的所编码的数据和空闲符号，所述方法还包括对所 编码的数据和空闲符号进行解码，以及将所解码的数据和空闲符号提供给所述相应接收路 径。
14. 根据权利要求12所述的方法，还包括： 检测所解串行化的输入中的空闲符号；以及 基于所述检测，来产生控制信号以控制所述解复用，其中，所述控制信号的相应的值指 定了所述第一组多个信道和所述第二组多个信道的相应的信道。
15. 根据权利要求11所述的方法，还包括产生控制信号以控制所述复用，其中，所述控 制信号的相应的值指定了所述第一组多个信道和所述第二组多个信道的相应的信道。
16. 根据权利要求11所述的方法，其中： 对针对所述第一组多个信道的所述发送路径的所述数据进行编码包括：根据针对所述 第一组多个信道的连续信道的运行差异来执行8B/10B编码；以及 对针对所述第二组多个信道的所述发送路径的所述空闲符号进行编码包括：根据来自 所述第一组多个信道的最后一个信道的差异来选择复用器输出。
17. 根据权利要求16所述的方法，还包括：将来自最后一个信道的所述差异提供给针 对所述第一组多个信道的第一信道的编码器。
18. 根据权利要求11所述的方法，其中： 所述第一组多个信道包括八个信道； 所述第二组多个信道包括两个信道；以及 对所述数据和空闲符号进行编码包括执行80B/100B编码。
19. 根据权利要求11所述的方法，其中，所述第二组多个信道包括发送K28. 3或K28. 7 符号的第一信道和发送D29. 1符号的第二信道。
20. 根据权利要求11所述的方法，其中，所述第一组多个信道的所述发送路径包括相 应的传输速率适配器，所述方法还包括： 配置所述第一组多个信道中的第一信道，以便以第一数据速率来接收输入； 配置所述第一组多个信道中的第二信道，以便以第二数据速率来接收输入，所述第二 数据速率高于所述第一数据速率；以及 在所述第一信道的所述传输速率适配器中，延长所述第一数据速率的帧。
21. -种集成电路设备中的介质独立接口，包括： 用于对针对第一组多个信道的发送路径的数据进行编码，以及对针对第二组多个信道 的发送路径的空闲符号进行编码的单元； 用于对所编码的数据和空闲符号进行复用的单元；以及 用于将所复用的所编码的数据和空闲符号进行串行化，以产生经串行化的输出的单 J Li 〇
22. 根据权利要求21所述的介质独立接口，还包括： 用于对经串行化的输入进行解串行化的单元；以及 用于将所解串行化的输入解复用为针对所述第一组多个信道和所述第二组多个信道 的相应的接收路径的信号的单元。
【文档编号】H04L29/10GK104221351SQ201280071584
【公开日】2014年12月17日 申请日期:2012年3月23日 优先权日:2012年3月23日
【发明者】郁宏春 申请人:高通股份有限公司
【专利摘要】集成电路设备中的介质独立接口包括第一组多个信道，其中的每个信道包括数据发送路径和数据接收路径，以及第二组多个信道，其中的每个信道包括发送路径以发送空闲符号和接收路径以接收空闲符号。该接口还包括耦合到第一组多个信道和第二组多个信道的发送路径的编解码器，以对发送路径上的数据和符号进行编码，以及耦合到编解码器的复用器，以对在第一组多个信道和第二组多个信道的发送路径上的、如由编解码器进行编码的数据进行复用。接口还包括串行解串器，以将经复用的数据进行串行化。
【专利说明】多端口串行介质独立接口
【技术领域】
[0001] 本实施例总体涉及电子通信，并且更具体地涉及以太网通信系统。
【背景技术】
[0002] 在允许计算机和/或其它网络设备形成局域网（LAN)的技术中，以太网已经成为 主要的联网技术，并且在IEEE802. 3标准族中进行了标准化。以太网标准随着时间演进，以 使现存的以太网协议的不同变形支持更高的带宽、改善的介质访问控制、不同的物理介质 信道和/或其它功能。例如，IEEE802. 3现在具有覆盖范围从10Mbit/s、100Mbit/s、lGbit/ s到lOGbit/s以及甚至更高的速度（或传输速率）的变形，并且具有管理物理信道（诸如 同轴电缆、光导纤维和无屏蔽的/屏蔽的双绞线电缆）的变形。
[0003] 在使用以太网协议进行通信的系统和设备中，在介质访问控制（MAC)层和物理层 之间存在接口，以促进在两层之间的信息交换。这个接口称为介质独立接口（MII)。除了 指代整个种类之外，术语MII还指代特定类型的介质独立接口。如在本文中所使用的，除 非另有注释，否则术语"介质独立接口"和"MII"将指代这样的接口的整个种类。MII的 例子包括附加单元接口（AUI)、MII、简化的MII、千兆比特Mil (GMII)、简化的GMII、串行 GMII (SGMII)、四（Quad) SGMII (QSGMII)、10GMII 和源同步串行 Mil (S3MII)。
[0004] 设计介质独立接口呈现出显著的工程挑战。这些挑战的例子包括降低或最小化电 磁干扰（EMI)、功耗、管脚数和电路板复杂度。因此，需要更加有效的MII设计。
【专利附图】
【附图说明】
[0005] 本实施例是通过举例的方式来示出的，并且不旨受限于附图中的图。
[0006] 图1是在其中可以实现本实施例的通信系统的框图。
[0007] 图2是代表图1的网络设备的开放系统互连（0SI)模型的框图。
[0008] 图3是根据一些实施例的图1的网络设备的框图。
[0009] 图4是根据一些实施例提供在八个PHY信道和八个MAC子层之间的单个串行双数 据速率数据路径的介质独立接口的框图。
[0010] 图5是根据一些实施例针对图4的介质独立接口中的信道的功能块的框图。
[0011] 图6A是根据一些实施例示出用于对图4的介质独立接口中的数据进行编码的运 行差异方案的框图。
[0012] 图6B是根据一些实施例示出用于对图4的介质独立接口中的数据进行编码的另 一个运行差异方案的框图。
[0013] 图7A和图7B是根据一些实施例示出操作介质独立接口的方法的流程图。
[0014] 贯穿附图和说明书，相同的附图标号指代相应的部分。
【具体实施方式】
[0015] 公开了用于在物理层设备（PHY)和介质访问控制器（MAC)之间进行通信的方法和 设备，所述方法和设备通过单串行数据路径（例如，串行双数据速率数据路径）发送针对多 个信道的信号，而不用发送相应的时钟信号。在一些实施例中，针对多个信道的数据是经由 第一差分对从PHY发送给MAC的，并且经由第二差分对从MAC发送给PHY的。在其它实施 例中，类似的方法和装置还用于在两个MAC层之间的直接通信。
[0016] 在下面的描述中，给出了许多具体细节（诸如具体组件、电路和过程的例子）以提 供对本公开内容的全面理解。此外，在下面的描述中且出于解释的目的，给出了具体的术语 以提供对本实施例的全面理解。然而，对于本领域的技术人员而言显而易见的是，实现本实 施例可以不需要这些具体细节。在其它情况下，公知的电路和设备以框图的形式来示出，以 避免模糊本公开内容。如本文中使用的术语"耦合"意味着直接连接到，或通过一个或多个 介于中间的组件或电路来连接。通过本文中描述的各种总线提供的信号中的任意信号可以 与其它信号时分复用，并且通过一个或多个公共总线来提供。额外地，在电路元件或软件块 之间的互连可以示为总线或单个信号线。每个总线可以替代地是单个信号线，并且每个单 个信号线可以替代地是总线，并且单个线或总线可以表示用于在组件之间进行通信的大量 物理的或逻辑的机构中的任意一个或多个。本实施例不应当被解释为受限于本文描述的具 体例子，而应当包括在由所属的权利要求所定义的的范围内的所有实施例。
[0017] 图1是在其中可以实现本实施例的示例性通信系统100的框图。通信系统100被 示出为包括网络设备（例如，交换机或路由器）110(a)，所述网络设备110(a)经由分别的数 据链路120耦合到多个网络设备110(b)和110(c)。网络设备110(b)和110(c)可以通过 各自的数据链路120与交换机/路由器110 (a)(并且因此彼此之间）交换数据。网络设备 110(b)和110(c)可以是任何适当的、能够联网的设备，包括例如计算机、交换机、路由器、 集线器、网关、接入点等。此外，根据本实施例，网络设备110(b)和110(c)可以包括能够连 接到有线或无线网络的任何电子设备，包括例如移动电话、个人数字助理（PDA)、机顶盒或 游戏机。当然，路由器/交换机110 (a)、网络设备110(b)和110(c)以及数据链路120仅 仅是网络的示例性组件，这是由于网络可以进一步包括任意数量的适当的设备以形成较大 的网络（包括例如，局域网（LAN)、广域网（WAN)、无线LAN (WLAN))，和/或可以连接到互联 网。数据链路120可以是任意适当的物理介质信道，包括例如同轴电缆、光导纤维和/或无 屏蔽的/屏蔽的双绞线。
[0018] 网络设备110(a)-110(c)可以使用如在IEEE802. 3标准族中所描述的以太网技术 来彼此通信。更具体而言，对于本文中描述的示例性实施例，网络设备110(a)_110(c)均配 备有能够以例如l〇〇Mbit/s和/或10Mbit/s的速度来发送和接收数据分组的以太网兼容 的收发机（为了简单起见，没有在图1中示出）。
[0019] 图2是分别代表图1的网络设备110(a)和110(b)或110(c)的开放系统互连 (0SI)模型200 (a)-200(b)的框图。如在图1中，网络设备110(a)和110(b)或110(c)通 过建立的数据链路（或物理信道）120来彼此耦合。如在图2中所描绘的，0SI模型200被 划分成了 7个逻辑层：（1)应用层221 ; (2)表示层222 ; (3)会话层223 ; (4)传输层224 ; (5) 网络层225 ; (6)数据链路层226 ;和（7)物理层227。虽然出于本文中讨论的目的，0SI模 型200可以用于表示网络设备110(a)和110(b)/110(c)，但是应当指出的是，其它适当的模 型可以用于表示根据本实施例配置的以太网设备。
[0020] 0SI层的层级越高，越接近于终端用户；0SI层的层级越低，越接近于物理信道。例 如，在OSI模型层级的顶部是应用层221，其直接与终端用户的软件应用交互（为了简单起 见，没有在图2中示出）。相反，在0SI模型层级的底部是物理层227,其定义了在网络设备 和物理通信介质（诸如用于以太网数据传输的双绞线）之间的关系。
[0021] 更具体而言，物理层227提供了针对在网络设备110和物理层120之间的交互的 电气的和物理的规范，包括像引脚布局和信号电压的细节。数据链路层226提供了针对在 网络设备110(a)和110(b)/110(c)之间的数据传输的功能性的和/或程序性的细节，诸如 寻址和信道接入控制机制。数据链路层226具有两个子层，所述两个子层是在上面（就层 级而言）的逻辑链路控制（LLC)层和在下面的介质访问控制（MAC)层。为了简单起见，在 下面的讨论中，数据链路层226有时候在本文中称为MAC层。虽然为了简单起见没有在图2 中示出，但是在MAC层226和物理层227之间存在接口，以促进在两层之间的信息交换。该 接口称为介质独立接口（MII)，因为对于用于传输的物理介质而言，MAC层是不可知的。（如 本文所使用的，除非另有注释，否则术语"介质接入接口"和"MII "指代这种接口的整个种 类，并且不指代相同名称的具体接口。）MII允许网络设备110(a)和/或110(b)/110(c)与 不同类型的物理信道120交互，而不必需替换它们的MAC设备226。
[0022] 图3是网络设备310的功能性框图，所述网络设备310是图1和图2的网络设备 110(a)和/或110(b)/110(c)的一个实施例。网络设备310包括处理器320、存储器330 和以太网收发机电路340,所述以太网收发机电路340耦合到图1的一个或多个物理信道 120。在一些实施例中，收发机电路340包括针对多个信道（例如，8个信道）的收发机电 路，并且因此包括多个端口（例如，8个端口）。虽然以太网收发机340在图3中示为包括在 PHY360中，但是对于其它实施例，收发机340可以是独立的设备或集成的电路。存储器330 可以是任意适当的存储器元件或设备，包括例如EEPR0M或闪存。处理器320可以是能够执 行存储在例如存储器330中的一个或多个软件程序的脚本或指令的任意适当的处理器。虽 然为了简单起见没有在图3中示出，但是网络设备310还可以包括公知的高速缓冲存储器， 所述高速缓冲存储器存储频繁地使用的指令和/或数据。
[0023] 网络设备310包括物理层设备（PHY) 360和MAC层设备（或MAC设备）350。PHY360 和MAC设备350均分别包括介质独立接口 370-1和370-2,用于经由信号路径380的集合在 两个设备之间发送信号。在一些实施例中，信号路径380包括信号线的第一差分对（例如， 低电压差分信令对）和信号线的第二差分对（例如，低电压差分信令对），所述第一差分对 用于将信号从PHY360发送给MAC设备350,所述第二差分对用于将信号从MAC设备350发 送给PHY360。每个差分对在PHY360和MAC设备350之间提供一比特数据路径。信号路径 因此包括从PHY360到MAC设备350的第一串行路径，和从MAC设备350到PHY360的第二 串行路径。在一些实施例中，信号路径380不包括用于在PHY360和MAC设备350之间发送 时钟信号的任何信号线。例如，接口 370-1和370-2可以不是源同步的。
[0024] MAC设备350可以是实现MAC层（例如，图2的层226)的功能的任意设备和集成 电路，并且可以是独立的设备或可以被集成到网络设备310中。类似地，PHY360可以是实 现物理层（例如，图2的层227)的功能的任意设备或集成电路，并且可以是独立的设备或 可以被集成到网络设备310中。在一些实施例中，PHY360和MAC设备350均可以在安装在 电路板上的集成电路中实现，并且信号路径380可以在电路板上实现为走线（trace)。
[0025] 在正常的数据传输操作期间，当网络设备310上的终端用户软件应用通过网络来 发送数据时（例如，向互联网），处理器320根据OSI模型的顶层来处理数据，并且随后通 过MAC设备350向PHY360发送数据。然后，PHY360经由收发机340将数据发送到物理信 道120上。
[0026] 图4示出了介质独立接口 400,所述介质独立接口 400是介质独立接口 370-1或 370-2(图3)的例子。接口 400包括8个数据信道（ChO到Ch7)，其中的每一个数据信道对 应于PHY360的收发机电路340中的各自的端口和MAC设备350 (图3)的各自的端口。接 口 400因此将8端口 PHY与8端口 MAC链接到一起。（更具体而言，接口 400包括多个信 道，在其它例子中，信道的数量可以超过8个或少于8个。）在一些实施例中，8个信道中的 每一个信道可以以l〇/l〇〇Mbp S的双速度以半双工或全双工二者来操作（在8B/10B编码之 前）。8个信道中的每一个信道因此可以用于10Mbps或100Mbps信号（再次，在8B/10B编 码之前），并且PHY360因此可以是10/100Mbps以太网PHY。
[0027] 此外，接口 400包括两个额外的信道414 (Ch8和Ch9)。从这些信道414发送特殊 空闲指示符符号（例如，针对Ch8的K28. 3或K28. 7,以及针对Ch9的D29. 1)，以在串行化 的输出中提供对信道数量的指示。（更普遍地，接口包括一个或多个额外的信道414,以发 送空闲符号。）例如，串行化的输出包括针对信道Ch〇-Ch7的数据，后面依次（例如，以轮 转（round-robin)的方式）紧跟着Ch8和Ch9的空闲符号。接收接口可以识别出这些空闲 符号，并且将所述空闲符号作为用于信道对准的标记来使用，以确定串行化的输入中的哪 个数据对应于哪些信道。（替代地，在其它信道上预先定义的符号可以用于信道对准，诸如 ChO或Ch4上的K28. 1或K28. 5。）在一些实施例中，这两个信道414还可以以100Mbps来 操作（在8B/10B编码之前）。在一些实施例中，空闲符号是从已知的符号中选出的，所述已 知的符号没有出于其它目的而被设备制造商预留或使用。用于信道（例如，不管Ch8发送 K28. 3还是K28. 7)的符号可以由寄存器位来指定。
[0028] 8个信道ChO_Ch7中的每一个信道都包括发送路径和接收路径。对于ChO_Ch7中 的每一个信道，发送信道在发送速率适配器404处接收并行（例如，8比特宽）信号，所述 并行信号包括数据信号、数据有效信号和错误信号。这些信号由PCS发送状态机408来处 理，并且由80B/100B编解码器416来编码（例如，编码成10比特宽的信号）。在下文中相 对于图6A和图6B描述了 80B/100B编解码器416的操作的例子。将针对每个信道的经编 码的信号和还针对Ch8-Ch9的经编码的信号通过10:1复用器420来一起复用，并且通过串 行器422来进行串行化，所述串行器将经串行化的输出驱动到第一串行数据路径（例如，图 3,信号路径380的第一差分对）。因此，在图4的例子中，数据的八个信道和空闲符号的两 个信道被复用以及被串行化。在一些实施例中，针对各自的信道的数据和空闲符号由10:1 复用器420 (并且因此还由串行器422)以轮转的方式来输出，所述轮转的方式如由4比特 0-9计数器418来确定的，所述计数器418的输出被提供给复用器420作为控制信号：数据 被输出用于ChO,然后是Chl，依此类推直到Ch9,之后数据被再次用于ChO,并且过程重复。 在图4的例子中，10:1复用器420在125MHz处输出10比特，并且串行器以1. 25Gbps来提 供经串行化的输出。在一些实施例中，串行器422将经串行的输出驱动到信号路径380的 第一差分对（图3)上。
[0029] 接收路径接收经串行化的输入，所述经串行化的输入由还执行符号对准的解串行 器426来解串行化（例如，成为10比特宽的信号）。在一些实施例中，解串行器426包括 CDR电路以执行时钟和数据恢复。在图4的例子中，解串行器426在1. 25GHz处（例如，图 3,从信号路径380的第二差分对）接收经串行化的输入，并且在125MHz处输出并行的10比 特字。将并行的10比特字提供给1:10解复用器（demux) 424,所述解复用器424将10比特 字解复用到分别的信道（例如，以轮转的方式到Ch〇-Ch9)。还将10比特字提供给数据检测 器428,所述数据检测器428检测在Ch8和Ch9上用于信道识别和对准的特殊符号。响应于 对Ch8和Ch9上的符号的检测，数据检测器428向4比特0-9计数器430提供信号。计数 器430相应地将其输出作为控制信号提供给1:10解复用器424。控制信号对解复用器424 向其提供分别的10比特字的信道进行控制，并且因此保证数据被提供给了合适的信道。
[0030] Ch〇-Ch7中的每一个信道的发送路径包括发送速率适配器404(例如，针对ChO的 适配器404-0和针对Ch7的适配器404-7)。如果以小于针对信道的最大可能速率的速率将 MII输入帧提供给信道，那么传输速率适配器404通过对帧进行复制来将帧延长。在图4的 例子中，针对每个信道的最大速率是100Mbps。如果将10Mbps帧提供给信道（例如，信道对 应于10Mbps端口），那么速率适配器404将每个帧复制10次，产生针对信道的100Mbps的 速率。类似地，Ch〇-Ch7中的每一个信道的接收路径包括接收机速率适配器402 (例如，针 对ChO的适配器402-0和针对Ch7的适配器402-7)，所述接收机速率适配器402颠倒该过 程，并且因此允许100Mbps信道提供10Mbps输出帧作为其MII输出。在一些实施例中，速 率适配器402和404根据接收到的速率信息来操作。
[0031] 因此，处于10Mbps模式的MII数据在穿过速率适配器之后被复制了 10次。分组 开始（SPD)定界符（/S/)每一帧仅出现一次。内部的READ_EN信号用于实现对开始于指定 的数据分段（例如，第一数据分段或另一个数据分段）处的数据的采样，以10Mbps模式中 每10个数据分段一次。
[0032] 在图4的例子中，MII信号分别以10/100Mbps在发射机侧被接收，并且以 2. 5/25MHZ来计时（clock)。这些信号通过传输速率适配器404,所述传输速率适配器404 在12. 5MHz时钟域中输出8比特数据。如图5所示，数据随后被发送给PCS发送状态机408 以产生替代的8比特数据，所述替换的8比特数据具有用于稍后的编码的相应的控制比特。 在一些实施例中，为了保证PCS层的合适的功能，MII帧开始于至少两个前导码符号，之后 紧跟着SFD符号。在接收路径中，8比特数据和相应的码组信息是在12. 5MHz时钟域中从 80B/100B编解码器416接收的。该数据和信息由同步时钟412和PCS接收状态机406来处 理。同步块412检查码组信息，以确定在链接合作方（link partner)之间的同步状态，并 且如果其检测到失去了同步则重新对准。PCS接收状态机406恢复出MII信号，并且将恢复 出的MII信号提供给接收速率适配器402,所述接收速率适配器402以10或100Mbps (例 如，根据相应的端口速度信息）来输出信号。
[0033] 根据RX_DV的断言（assertion)和解断言（deassertion)，发射机对分组开始定界 符（Start_of_Packet delimiter，SFO/S/)和分组结束（End_of_Packet，ΕΗ)/Τ/)进行编 码，以便以信号告知每个分组的开始和结束。接收机侧通过检测这两个定界符来恢复RX_DV 信号。发射机对错误传播（Err〇r_Pr〇pagati〇n) (/V/)有序集合进行编码，以指示数据传输 错误。每当接收机检测到该有序集合，接收机侧就断言RX_ER信号。CRS和C0L不是被直接 编码的，而是使用RX_DV和TX_EN在接收机侧产生的。
[0034] ChO_Ch7中每一个信道的发送PCS电路包括将MII分组（包括例如传统的MII数 据信号、数据有效信号和错误信号）转换成与8B/10B编码相兼容的数据（例如，8比特分 组数据和相应的控制比特k)的PCS电路（例如，PCS发射状态机408)。该数据被提供给 80B/100B编解码器416用于编码。同样地，Ch〇-Ch7的接收PCS电路包括将来自80B/100B 编解码器416的经解码的数据（如由接收同步块412来同步的）转换为MII分组的PCS电 路（例如，PCS接收状态机406)，所述MII分组随后被提供给接收速率适配器402。在一 些实施例中，发送和接收数据路径利用在IEEE802. 3z规范（第36条）定义的1000BASE-X PCS。
[0035] 在一些实施例中，为了与QSGMII对准，利用K28. 1替换在信道0和信道4上K28. 5 的使用。这可以在8个比特而不是10个比特上完成。是使用K28.1还是使用K28. 5可以 由寄存器来控制。接收路径可以被配置为相同地对待K28.1和K28. 5。存在多种选项以便 不使用Κ28· 1交换程序（swapper)，其中根据一些实施例，接口 400不依赖于信道指示。例 如，两个专用控制比特可以控制是否执行交换（swapping)。
[0036] 关于编码，通过发送出两个IDIE(空闲）有序集合（称为/11/和/12/)中的一个， IEEE802. 3z提供了用于处理运行差异的规则。然而，在接口 400中，由于80B/100B编码器 416是从PCS发送状态机408的功能中分离出来的，所以在一些实施例中仅产生/11/有序 集合。此外，由于80B/100B编码器的特性，链路上的比特错误可以使得运行差异错误跨越 端口来传播。根据一些实施例，依赖于来自先前的符号的运行差异值的差异检查因此被禁 用。
[0037] 在帧延长之后，ChO_Ch7中的每一个信道的数据速率都是100Mbps。在编码这些 数据速率提高到125Mbps之后，产生了 lGbps的总数据速率。发送特殊空闲符号作为对信 道数量的指示的两个信道414(Ch8和Ch9)使用另一个0. 25Gbps (即，25%开销），产生了 1. 25Gbps的针对组合的所有信道的总数据速率。在一些实施例中，经串行化的输出因此具 有1. 25Gbps的数据速率。更普遍地，经串行化的输出具有等于编码之后组合的所有信道的 数据速率的数据速率，包括发送空闲符号的信道的数据速率。
[0038] 接口 400可以被配置为处于PHY模式或MAC模式，这取决于其是位于PHY360还是 MAC设备350中（图3)。自动协商电路410 (例如，包括针对ChO的电路410-0和针对Ch7 的410-7)用于指定模式。控制信息（例如，下文在表1中指定的）被从PHY360传送到MAC 设备350(例如，响应于控制信息的变化）。在一些实施例中，这可以通过利用在802. 3z第 37条中定义的自动协商机构来实现的。在一些实施例中，将自动协商机构410内的链路定 时器从10ms变为1. 6ms，以保证链路状态的及时更新。
[0039] MAC设备350中的接口 400因此遵循在本地PHY360 (例如，本地的铜PHY)和远程 PHY(例如，远程的铜PHY)之间的自动协商结果。当链路状态已经改变时，本地PHY360更新 控制信息。如果本地PHY360检测到链路改变，那么其起动其相应的自动协商机构410,将相 应的信道从"数据"状态配置为"配置"状态，并且通过向MAC设备350发送配置寄存器tx_ c 〇nfig_reg[15:0]的值来发送出更新的控制信息。在MAC设备350侧的相应信道的接收路 径接收和解码控制信息，并且起动MAC的自动协商机构410。MAC350侧通过断言tx_ C〇nfig_ reg的比特14,以及经由到本地PHY360的信道的发送路径来发送tx_config_reg，来确认链 路状态的更新。在从MAC350接收到确认时，PHY360完成自动协商过程，并且返回到"数据" 状态（例如，到正常数据发送和接收）。在一些实施例中，链路状态的更新的预期的等待时 间对应于两个链路定时器（link_timer)时间和确认过程时间（例如，针对总共3. 4ms)。
[0040] 在一些实施例中，每当控制信息变化，代替执行能力通告，PHY360中的自动协商电 路410向MAC设备350中的自动协商电路410发送在其t X_C〇nfig_reg[15:0]中指定的控 制信息（例如，从铜PHY/MAC配置获得的），如表1所示。在接收到更新的信息之后，通过断 言如表1中所指定的其自身的tx_config_reg的比特14,以及向PHY360发送其tx_config_ reg作为答复，MAC设备350中的自动协商电路410执行确认。发送的信息包括链路状态、 双工模式和速度。
[0041]
【权利要求】
1. 一种集成电路设备中的介质独立接口，包括： 第一组多个信道，其中的每个信道包括发送路径以发送数据； 第二组多个信道，其中的每个信道包括发送路径以发送相应的空闲符号； 编解码器，其耦合到所述第一组多个信道和所述第二组多个信道的所述发送路径，以 对所述发送路径上的所述数据和空闲符号进行编码； 复用器，其耦合到所述编解码器，以对所编码的数据和空闲符号进行复用；以及 串行器，其耦合到所述复用器，以对所复用的数据和空闲符号进行串行化。
2. 根据权利要求1所述的介质独立接口，其中： 所述第一组多个信道的每个信道还包括接收路径以接收数据；以及 所述第二组多个信道的每个信道还包括接收路径以接收相应的空闲符号。
3. 根据权利要求2所述的介质独立接口，还包括： 解串行器，用于对经串行化的输入进行解串行化；以及 解复用器，耦合到所述串行器，以将所解串行化的输入解复用为针对所述第一组多个 信道和所述第二组多个信道的相应接收路径的所编码的数据和空闲符号； 其中，所述编解码器耦合在所述解复用器与所述第一组多个信道和所述第二组多个信 道的所述接收路径之间，并且用于对所编码的数据和符号进行解码，以及将所解码的数据 和空闲符号提供给相应的接收路径。
4. 根据权利要求3所述的介质独立接口，还包括： 数据检测器，其耦合到所述解串行器，以检测空闲符号；以及 计数器，其耦合在所述数据检测器和所述解复用器之间，以基于所检测到的空闲符号 向所述解复用器提供控制信号，其中，所述控制信号的相应的值指定了所述第一组多个信 道和所述第二组多个信道的相应的信道。
5. 根据权利要求1所述的介质独立接口，还包括计数器，其耦合到所述复用器，以向所 述复用器提供控制信号，其中，所述控制信号的相应的值指定了所述第一组多个信道和所 述第二组多个信道的相应的信道。
6. 根据权利要求1所述的介质独立接口，其中，所述编解码器包括： 编码电路，其用于根据针对所述第一组多个信道的连续信道的运行差异，对所述第一 组多个信道的所述发送路径上的数据进行编码；以及 复用器，其用于从所述第一组多个信道的最后一个信道接收差异，并且根据来自所述 最后一个信道的所述差异来选择针对所述第二组多个信道的符号。
7. 根据权利要求6所述的介质独立接口，其中： 所述编码电路包括相应的8B/10B编码器，所述相应的8B/10B编码器用于对所述第一 组多个信道的相应的发送路径上的数据进行编码；以及 针对所述第一组多个信道的所述最后一个信道的所述相应的8B/10B编码器包括输 出，以将来自所述最后一个信道的所述差异提供给所述复用器和针对所述第一组多个信道 的第一信道的所述相应的8B/10B编码器。
8. 根据权利要求1所述的介质独立接口，其中： 所述第一组多个信道包括八个信道； 所述第二组多个信道包括两个信道；以及 所述编解码器包括针对所述第一组多个信道的所述八个信道的64B/80B编解码器和 复用器，以根据来自所述第一组多个信道的所述八个信道中的一个信道的差异，来输出针 对所述第二组多个信道的所述两个信道的空闲符号。
9. 根据权利要求1所述的介质独立接口，其中，所述第二组多个信道包括第一信道和 第二信道，所述第一信道用于发送K28. 3或K28. 7符号，所述第二信道用于发送D29. 1符 号。
10. 根据权利要求1所述的介质独立接口，其中： 所述第一组多个信道的相应的信道可被配置为以多个数据速率来接收输入，所述多个 数据速率包括第一数据速率和第二数据速率，所述第二数据速率高于所述第一数据速率； 以及 所述相应的信道的所述发送路径包括速率适配器，以延长所述第一数据速率的帧。
11. 一种操作集成电路中的介质独立接口的方法，包括： 对针对第一组多个信道的发送路径的数据进行编码； 对针对第二组多个信道的发送路径的空闲符号进行编码； 对所编码的数据和空闲符号进行复用；以及 对所复用的所编码的数据和空闲符号进行串行化，以产生经串行化的输出。
12. 根据权利要求11所述的方法，还包括： 接收经串行化的输入，并且对所述经串行化的输入进行解串行化；以及 将所解串行化的输入解复用为针对所述第一组多个信道和所述第二组多个信道的相 应接收路径的信号。
13. 根据权利要求12所述的方法，其中，所述信号包括针对所述第一组多个信道和所 述第二组多个信道的所述相应接收路径的所编码的数据和空闲符号，所述方法还包括对所 编码的数据和空闲符号进行解码，以及将所解码的数据和空闲符号提供给所述相应接收路 径。
14. 根据权利要求12所述的方法，还包括： 检测所解串行化的输入中的空闲符号；以及 基于所述检测，来产生控制信号以控制所述解复用，其中，所述控制信号的相应的值指 定了所述第一组多个信道和所述第二组多个信道的相应的信道。
15. 根据权利要求11所述的方法，还包括产生控制信号以控制所述复用，其中，所述控 制信号的相应的值指定了所述第一组多个信道和所述第二组多个信道的相应的信道。
16. 根据权利要求11所述的方法，其中： 对针对所述第一组多个信道的所述发送路径的所述数据进行编码包括：根据针对所述 第一组多个信道的连续信道的运行差异来执行8B/10B编码；以及 对针对所述第二组多个信道的所述发送路径的所述空闲符号进行编码包括：根据来自 所述第一组多个信道的最后一个信道的差异来选择复用器输出。
17. 根据权利要求16所述的方法，还包括：将来自最后一个信道的所述差异提供给针 对所述第一组多个信道的第一信道的编码器。
18. 根据权利要求11所述的方法，其中： 所述第一组多个信道包括八个信道； 所述第二组多个信道包括两个信道；以及 对所述数据和空闲符号进行编码包括执行80B/100B编码。
19. 根据权利要求11所述的方法，其中，所述第二组多个信道包括发送K28. 3或K28. 7 符号的第一信道和发送D29. 1符号的第二信道。
20. 根据权利要求11所述的方法，其中，所述第一组多个信道的所述发送路径包括相 应的传输速率适配器，所述方法还包括： 配置所述第一组多个信道中的第一信道，以便以第一数据速率来接收输入； 配置所述第一组多个信道中的第二信道，以便以第二数据速率来接收输入，所述第二 数据速率高于所述第一数据速率；以及 在所述第一信道的所述传输速率适配器中，延长所述第一数据速率的帧。
21. -种集成电路设备中的介质独立接口，包括： 用于对针对第一组多个信道的发送路径的数据进行编码，以及对针对第二组多个信道 的发送路径的空闲符号进行编码的单元； 用于对所编码的数据和空闲符号进行复用的单元；以及 用于将所复用的所编码的数据和空闲符号进行串行化，以产生经串行化的输出的单 J Li 〇
22. 根据权利要求21所述的介质独立接口，还包括： 用于对经串行化的输入进行解串行化的单元；以及 用于将所解串行化的输入解复用为针对所述第一组多个信道和所述第二组多个信道 的相应的接收路径的信号的单元。
【文档编号】H04L29/10GK104221351SQ201280071584
【公开日】2014年12月17日 申请日期:2012年3月23日 优先权日:2012年3月23日
【发明者】郁宏春 申请人:高通股份有限公司
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