半导体存储器件的位线检测电路及其方法

xiaoxiao2020-8-1  1

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专利名称:半导体存储器件的位线检测电路及其方法
技术领域
本发明涉及半导体存储器件,特别是涉及具有多个读出窗口的半导体存储器件的位线检测装置及其方法。
随着半导体存储器件的高集成化及大容量化,一般要求芯片的高速动作。通常,动态随机存取存储器(DRAM)分成一个存取晶体管和一个存储电容器,所定的数据就存贮在这种存储电容器内。存贮在存储电容的数据通过存取晶体管传递到位线,该传递的数据经位线上所设置的读出放大器,电位放大后输出给外部。
可以连续进行数据存取的半导体存储器件,在数据存取动作后,下一个存取动作开始之前,要使位线均值化并完成预充电动作。即,随着向存储单元或自存储单元完成数据存取动作,为了下一次存取动作,在位线对BL、BL呈现所定电平,而且为了下一次存取动作,在位线对BL、BL相互均衡后,必须按所定的电平预充电。同样,担当位线与数据输入输出线之间的数据读出放大的PMOS型及NMOS型读出放大器对也必需均衡为同一电平并预充电。
此时,向位线传递的数据通过读出放大器被电压放大时,须缩短所需时间,半导体存储器件的高速动作化就颇为重要。一方面,高集成化会出现动作电源电压的低电压化,这将延迟设于半导体存储器件内的各电路的动作速度,而难以缩短位线检测时间。
图1是表示常规技术半导体存储器件的位线检测电路的图。如该图所示,PMOS读出放大器40及NMOS读出放大器35接在位线BL、BL之间。PMOS读出放大器40由各源极端共同接在检测结点LA的、漏极端接在位线BL上,棚极端接在位线BL上的PMOS晶体管T3与漏极端接在位线BL上,栅极端接在位线BL上的PMOS晶体管T4构成。
NMOS读出放大器35由各漏极端共同接在检测结点LA的、源极端接在位线BL上,栅极端接在位线BL上的NMOS晶体管T1与源极端接在位线BL上,栅极端接在位线BL上的NMOS晶体管T2构成。
用于提供电压电压VCC的PMOS晶体管25接在检测结点LA,而用于提供地电位的VSS的NMOS晶体管30接在检测结点LA。
控制信号LAPG及LANG接在PMOS晶体管25及NMOS晶体管30各自的栅极端,随着PMOS晶体管25及NMOS晶体管30的导通,由于向检测结点LA提供电源电压VCC、向检测结点LA提供地电位VSS,则PMOS读出放大器40及NMOS读出放大器35分别动作。
图2A是表示检测窗口(Sensing windowNMOS读出放大器35的检测动作开始后至PMOS读出放大器检测动作开始时的间隔)处于3ns的情况与处于0ns的情况下,电压与漏电流Iss的峰值图。图2B是表示检测窗口处于3ns的情况下与处于0ns的情况下电压与检测动作的延迟时间图。
参照图1、图2A及图2B,更详细地说明现有技术的半导体存储器件的动作。
该图所示的位线检测电路由NMOS读出放大器35及PMOS读出放大器40构成。在位线BL及BL呈现存储单元的数据后,NMOS读出放大器35动作,完成检测动作、PMOS读出放大器40动作而完成复原动作。
然而在使位线BL及BL预充至中间电压电平即1/2VCC的情况下,构成NMOS读出放大器35的两个晶体管T1及T2的栅-源电压Vgs之差只不过是位线BL及BL之间的电压差(电荷共有电压Chargesharingvoltaic)ΔV,在检测动作开始的瞬间,两个晶体管有电流流过。另外PMOS读出放大器40的PMOS晶体管T3及T4间的栅-源电压Vgs之差为前述位线BL及BL间的电压差ΔV,因而在两个晶体管有电流流动。
这时,NMOS读出放大器35及PMOS读出放大器同时动作,NMOS读出放大器35及PMOS读出放大器40的动作与位线检测动作无关,而形成电流通路,因此增加了漏电流。众所周知,由于该位线检测动作与总的位线几乎同时完成,漏电流Iss的峰值变得相当大,因此出现接地电位噪音,使动作耗电增加。
为解决这类问题,使PMOS读出放大器启动信号PSE及NMOS读出放大器启动信号NSE分别输入到PMOS读出放大器用的第一延迟电路5及NMOS读出放大器用的第二延迟电路15,延迟后,产生延迟信号PISD及PSD。此后,延迟信号PISD及PSD分别输入到LAPG发生电路及LANG发生电路,产生用来控制NMOS读出放大器的信号LANG及LAPG。在常规技术的位线检测电路,产生信号LANG后,再经过一定时间才产生LAPG信号。
即,图1所示的位线读出放大器的分别产生使PMOS读出放大器40动作的信号LAPG及使NMOS读出放大器35动作的信号LANG的LAPG发生电路10及LANG发生电路20的输入信号PISG及PSG是各自经过一定路径产生的,因而控制延迟时间之差即可控制NMOS读出放大器35及FMOS读出放大器40的动作时间点。
图2A及图2B是表示图1所示的位线读出放大器在检测窗口为3ns及0ns的情况,即NMOS读出放大器35的动作时间点比PMOS读出放大器40的动作时间点早3ns的情况及同一情况的漏电流峰值及检测动作的延迟时间,并表示电源电压VCC取1.6-3.3V场合的实例的图。
这种结果是以单元电容取30ff、位线BL、BL电容取240ff的256K数据组模式(block model)完成的数值。而检测动作的延迟时间是设定自NMOS读出放大器35的动作时间点至位线BL、BL的电压差变为0.3VCC的时间此时对漏电流峰值测定出的最大漏电流值。如所表示那样,电源电压越减小,检测动作的延迟时间越增加,而漏电流的峰值越减少。另外,在同一电源电压的检测窗口,0ns的情况比3ns的情况,其漏电流峰值虽大,但检测动作的延迟时间小。
通过这种过程,设置NMOS读出放大器的动作时间点与PMOS读出放大器发生的时间点的时间间隔,即检测窗口,去掉与位线检测动作无关而发生的检测电流。然而,这种场合,PMOS读出放大器的动作时间点仅在该检测窗口区间内延迟,因而增加了全体检测动作所需时间。
另一方面,将存储元件用在备用电池用的半导体存储器件的场合,随着电池放大电源电压变低,因而动作速度急剧下降,因此漏电流Iss也急剧减小。所以在靠电池动作的存储元件的场合下,低电源电压并无多大问题,而漏电流ISS即使稍有增加也成问题,所以必须缓解这种场合下动作速度下降的问题。
所以本发明之目的在于提供能以高电源电压设置NMOS读出放大器与PMOS读出放大器之间的检测窗口,而在低电源电压下去掉检测窗口的位线检测电路及其方法。
本发明的另一目的在于提供在高电源电压下能降下漏电流及动作电流、在低电源电压下能实现高速动作的位线检测电路及其方法。
本发明的又一目的在于提供可对应于电源电压电平而设定的多个检测窗口的位线检测电路及其方法。
本发明的再一个目的在于提供可对应于电源电压电平可变控制NMOS读出放大器及PMOS读出放大器的动作时间间隔的位线检测电路及其方法。
为达此目的,本发明提供一种具有与位线相接的NMOS读出放大器及PMOS读出放大器的半导体存储器件的位线检测电路,其特征在于相应于检测输入的电源电压电平后而产生的电源电压检测信号,设置有可变地控制前述NMOS读出放大器及PMOS读出放大器之间的动作时间点的可变延迟路径。


图1是表示已有技术的半导体存储器件的位线检测电路图。
图2由图2A与图2B构成,图2A是表示漏电流峰值对电源电压波形图,图2B是表示检测动作的延迟时间对电源电压波形图。
图3是表示本发明的半导体存储器件的位线检测电路图。
图4是表示依图3的延迟电路的详细电路图。
图5是图5A及图5B构成,图5A是表示电漏电流峰值对电源电压波形图,图5B是表示电检测动作的延迟时间对电源电压的波形图。
图6是表示本发明另一实施例的位线检测电路图。
实施例下面参照附图详细说明本发明。
图3是表示本发明的位线检测电路图。在该图所示的位线检测电路中的依已有技术的位线检测电路的PMOS读出放大器40及NMOS读出放大器35与产生控制信号LAPG及LANG的LAPG发生电路10及LANG发生电路20具有与已有技术的位线检测电路相同的结构。
然而,本发明的位线检测电路,为延迟输入PMOS读出放大启动信号PSE,设有PMOS读出放大器用的第1延迟电路5……第n延迟电路45,产生延迟信号PISD。另一方面,为延迟输入NMOS检测放大器启动信号,设有NMOS检测放大器用的第1延迟电路15,产生延迟信号PSD。 NMOS检测放大器用的第1延迟电路15与已有技术的延迟电路具有相同的结构。
在已有技术的位线检测电路中,产生使PMOS读出放大器40动作的控制信号LAPG及使NMOS读出放大器动作的控制信号LANG的延迟信号PISG及PSD是经一定延迟路径产生的,而本发明,使产生延迟信号PISD的延迟路径各自不同,可以将NMOS读出放大器35的动作时间点及PMOS读出放大器40的动作时间点控制为不同或相同。
图4是表示本发明的延迟电路的详细电路图。该图所示的延迟电路设有由输入从电源电压检测电路产生的电源电压检测信号 DET的反相器55、输入反相器55的输出信号及PMOS读出放大器启动信号PSE的与非门60、使与非门60的输出信号反相并且在与电压VCC电源之间设有电阻R1的反相器70、接在电压VCC电源与反相器70输出信号之间的电容器80、输入反相器70的输出与接地电压VSS之间设有电阻R2的反相器85、接在反相器85的输出信号与接地电压VSS之间的电容器90构成的第1延迟路径和由输入从电源电压检测电路产生的电源电压检测信号 DET及PMOS读出放大器启动信号PSE的与非门65、输入与非门65的输出信号的反相器75、及输出反相器75的输出信号的反相器95构成的第二延迟路径。
该第1延迟路径及第2延迟路径输出的信号输入到与非门100及反相器105后,产生延迟信号PISD。应理解在图3所示的PMOS用的第1延迟电路5及第n延迟电路45中各自相应设有该延迟路径。即已有技术的位线检测电路只有一个用于产生延迟信号的延迟路径,而依照本发明的位线检测电路的延迟电路具有多个延迟路径。用于驱动NMOS读出放大器35的第1延迟电路的结构很容易按照已有技术构成。另外,产生电源电压检测信号 DET的电源电压检测电路也很容易由在该技术领域通常使用的电源电压检测电路构成。
参照图3-图5,更详细地说明依照本发明的位线检测电路。依本发明的位线检测电路是输入对应于电源电压电平所产生的电源电压检测信号 DET的依电源电压电平而决定的延迟路径的结构。由于在电源电压电平低的场合能使检测窗口变小或消失,在电源电压电平高的场合具有控制窗口,因此可以提高低电源电压的动作特性。
即,利用电源电压检测电路,输入2.3V以下的电源电压的场合,电源电压检测信号 DET维持在逻辑“高”电平,通过几乎不产生延迟时间的图4所示的第2延迟路径,输出逻辑“低”电平的延迟信号PISD。因此,可以消除与NMOS读出放大器35的启动时间点的时间延迟的差异。
另一方面,在输入2.3V以上的电源电压的场合,电源电压检测信号 DET维持在逻辑“低”电平、通过设定延迟时间为3ns的第1路径,输出逻辑“低”电平的延迟信号PISD,因此可以控制与NMOS读出放大器之间的检测窗口。通过调节电阻R1及R2的阻值及电容器75及80的容量,可以很容易调节图4所示的第1延迟路径的延迟时间。
在图5A及图5B中,利用电源电压检测电路,在输入2.3V以下的电源电压的场合,设定检测窗口为0ns,在施加2.3V以上的电源电压的场合,设定检测窗口为3ns,这样就可以改善低电源电压的动作特性。以2.3V为基准,漏电流的峰值虽然大致增加70μA,但使检测动作的延迟时间减少1.5ns左右,可以改善动作的速度。
图3所示的结构,由用于驱动PMOS读出放大器40的具有各自延迟路径的PMOS读出放大器用的第1延迟电路5及第n延迟电路45构成,与此不同,产生相应于NMOS读出放大器35的延迟信号PSD的电路由相应的可变延迟路径构成,可获得同等的效果。对这种结构,在输入2.3V以下的电源电压的场合,检测窗口可变为0ns,在输入2.3V以上的电源电压的场合,检测窗口可以变为3ns。
图6是表示依本发明的另一实施例的位线检测电路的结构图。在该图所示的位线检测电路的结构中,与图3所示结构不同,产生延迟信号PSD的电路还具有可变延迟路径。PMOS读出放大器用的第1延迟电路5……第n延迟电路45及NMOS检测放大器用的第1延迟电路15……第i延迟电路50的结构各有各的延迟路径。
这样的延迟路径的结构可以原封不动的利用与图4同样的结构。在此情况下,为使PMOS读出放大器用的第1延迟路径的延迟时间设定得更晚于NMOS读出放大器用的第1延迟路径的延迟时间,通过调节电阻R1、R2的阻值及电容80、90的容量,可设定到约晚3ns。
按照这种结构,在电源电压输入为2.3V以上的情况下,选择PMOS读出放大器用的第n延迟路径及NMOS读出放大器用的第i延迟路径,会使检测窗口变为3ns,在电源电压输入为2.3V以下的情况下,选择PMOS读出放大器用的第1延迟路径及NMOS读出放大器用的第1延迟路径,可使检测窗口变为0ns。
综上所述,在本发明中,随着电池放电使电源电压渐渐减小的备用电池用的存储元件,在将动作速度变为漏电流问题的高电源电压下,将时间间隔置于NMOS读出放大器及PMOS读出放大器的动作时间点之间,则可以抑制漏电流,在由漏电流变为动作速度问题的低电源电压下,由于去除NMOS读出放大器及PMOS读出放大器的动作时间点的时间间隔,即去除了检测窗口,则可改善动作速度。
权利要求
1.一种半导体存储器件的位线检测电路,该电路包括与位线连接的NMOS读出放大器及PMOS读出放大器,其特征在于,通过检测所输入的电源电压电平,相应于所产生的电源电压检测信号,能够可变地控制前述的NMOS读出放大器与PMOS读出放大器之间的动作时间点的可变延迟路径。
2.一种如权利要求1所记述的位线检测电路,其特征在于,设有与前述PMOS读出放大器相应的前述可变延迟路径、在前述电源电压电平为一定电平以下的情况下,前述PMOS读出放大器与前述NMOS读出放大器的动作时间点是相同的,在前述电源电压电平为一定电平以上的情况下,使前述PMOS读出放大器的动作时间点更晚于前述的NMOS读出放大器的动作时间点。
3.一种如权利要求1所记述的位线检测电路,其特征在于,设有与前述的NMOS读出放大器相应的前述可变延迟路径,在前述电源电压电平为一定电平以下的情况下,前述的PMOS读出放大器及前述的NMOS读出放大器的动作时间点是相同的,在前述电源电压电平为一定电平以上的情况下,前述的PMOS读出放大器的动作时间点更晚于前述的NMOS读出放大器的动作时间点。
4.一种如权利要求1所记述的位线检测电路,其特征在于,设有分别与前述的PMOS读出放大器及前述的NMOS读出放大器相应的可变延迟路径,在前述电源电压电平为一定电平以下的情况下,前述PMOS读出放大器及前述NMOS读出放大器的动作时间点相同,在前述电源电压电平为一定电平以上的情况,前述PMOS读出放大器的动作时间点更晚于前述NMOS读出放大器的动作时间点。
5.一种具有与位线连接的NMOS读出放大器及PMOS读出放大器的半导体存储器件的位线检测方法,其特征在于,通过所输入的电源电压电平,相应于所产生的电源电压检测信号,可变地控制前述NMOS读出放大器与PMOS读出放大器之间的动作时间点。
6.一种如权利要求5所记述的位线检测方法,其特征在于,通过形成与前述PMOS读出放大器相应的前述可变延迟路径,在前述电源电压电平为一定电平以下的情况下,使前述PMOS读出放大器及前述NMOS读出放大器的动作时间点相同,在前述电源电压电平为一定电平以上的情况下,使前述PMOS读出放大器的动作时间点更晚于前述的NMOS读出放大器的动作时间点。
7.一种如权利要求5所记述的位线检测方法,其特征在于,通过形成与前述NMOS读出放大器相应的前述可变延迟路径,在前述电源电压电平为一定电平以下的情况下,使前述PMOS读出放大器及前述的NMOS读出放大器的动作时间点相同,在前述电源电压电平为一定电平以上的情况下,使前述的PMOS读出放大器的动作时间点更晚于前述的NMOS读出放大器的动作时间点。
8.一种如权利要求5所记述的位线检测方法,其特征在于,通过形成与前述PMOS读出放大器及前述NMOS读出放大器分别相应的前述可变延迟路径,在前述电源电压电平为一定电平以下的情况下,使前述PMOS读出放大器及前述的NMOS读出放大器的动作时间点相同,在前述的电源电压电平为一定电平以上的情况下,使前述的PMOS读出放大器的动作时间点更晚于前述的NMOS读出放大器的动作时间点。
全文摘要
本发明涉及具有多个检测窗口的半导体存储器件的位线检测装置及其方法。本发明由于在具有与位线相接的NMOS读出放大器及PMOS读出放大器的半导体存储器件的位线检测电路中,通过检测所输入的电源电压的电平,可相应于所产生的电源电压检测信号,可变地控制前述NMOS读出放大器及PMOS读出放大器之间的动作时间点的可变延迟路径,电源电压随电池放电而逐渐下降的电池备用的存储元件,可抑制漏电流及改善动作速度。
文档编号G11C11/407GK1121630SQ95108520
公开日1996年5月1日 申请日期1995年6月9日 优先权日1994年6月10日
发明者李相菩 申请人:三星电子株式会社

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