半导体存储器装置的晶片老化检测电路的制作方法
专利名称：半导体存储器装置的晶片老化检测电路的制作方法
技术领域：
本发明涉及一种半导体存储器件，特别涉及用于检查半导体存储器装置的有缺陷单元的晶片老化测试电路。
通常，当晶片制造完成后必须进行确保芯片可靠性的老化测试。一般的老化测试是在芯片组装和封装状态下筛选缺陷部分，由于要在测试和组装过程结束后除去筛选的缺陷部分，造成了时间的浪费和成本的提高。
在动态随机存取存储器(DRAM)中，最多的缺陷是个别位(Single bit)的缺陷，要花费很多时间筛选缺陷，个别位缺陷直接与不良的存储单元的漏电流有关，漏电流由传输门氧化层，电容介质层，存储结点结等造成。
在封装工序上的传统老化测试中，加倍存储单元的加载电压(Stress volage)的供电效率是是很低的，因为要在每几千周期(例如用于64兆DRAM中的4096或8192周)中选择一个字线。随着半导体存储器件的组装密度不断增加。加载电压的供电效率会变得更低。为了减少老化时间和提高加载电压的供电效率，同时地选择所有字线的方法已经提出。在晶片工序中采用该方法可以提高效率降低成本。这种技术已在IDEM1933，639-642页中的名称为“DRAM的晶片老化(WBI)技术”的文章中作了详细说明。
图1是传统老化测试电路的示意图，连接字线驱动器6和传输晶体管2的栅极的字线WLo-WLn、连接读出放大器8的位线BL和BL是构成典型存储单元阵列的基本结构。位线BL和BL通过传输晶体管2向贮存电容4传送要贮存的数据。在图中，一个传输晶体管2和一个贮存电容4组成一个存储单元。
另一方面，具有小尺寸沟道的晶体管10连接字线WLo-WLn的一端，这样加载电压Vstress就同时地加到所有存储单元上了。电压Vg和Vstress是在晶片老化测试过程中向字线提供的高电压。施加电压Vstress来检测晶体管10的栅极，然后电压Vg被加到传输晶体管2的栅极，期望电压电平的加载电压通过控制来自外部的板极电压VPL和位线电压加到电容4的介质层和贮存结点结上。图1中所示的晶片老化测试电路向传输晶体管2的栅极提供高电压，很小的漏电通路被破坏以便检测缺陷单元。
图2显示了在低集成度时的字线结构，图1示出的晶片老化测试电路通过在晶片状态下筛选不良存储单元可以充分实现其目的。然而对高集成度的半导体存储器装置，在限定的区域则很难构成芯片，特别是随着DRAM集成度达到16或64兆比特级时，字线结构就发生变化。由于低集成度的DRAM有充裕的金属间距，使用图2中所示的金属和栅多晶硅就成为可能。字线的通/断特性靠低阻值的金属对高阻值的栅多晶硅的夹紧来提高。
图3显示了另一种在高集成情况下字线的结构，当DRAM集成度增加时，存储单元的尺寸就变小，金属夹紧所有字线就很困难，这样，用于分离字线驱动器和存储单元放置分离字线驱动器的分离字线驱动器(SWD)结构就被使用。分离字线驱动器结构把分离字线驱动器与产生一个行译码器的字线译码信号相接，以控制字线。由于分离字线驱动器每4至8条字线需要一条金属线，因此具有非常充裕的金属间距。在图3中，由于接收地址信号的字线具有分离结构，靠接通类似于传统晶片老化测试电路的小尺寸沟道晶体管向存储单元提供加载电压是很困难的。
因此，本发明的目的是提供一种半导体存储器件的老化测试电路，它可以不考虑字线结构而只通过在晶片状态下的老化测试就可以筛选缺陷单元。
本发明的的另一个目的是提供一种半导体存储器件的老化测试电路，它通过先于修理的筛选缺陷单元的方式来降低成本提高效率。
本发明的再一个目的是提供一种半导体存储器件的老化测试电路，它可以在小版图区域完成晶片老化测试。
根据本发明的一种方案，用于检测具有多个存储单元和连接每一个存储单元的字线以及选择字线的行译码器的半导体存储器件的缺陷单元的老化测试电路包括接收通过字线放电通路的升压和接收驱动字线的字线升压的字线驱动器，和接收老化启动信号和升压的控制电路。字线驱动器与字线相接并被从行译码器产生的行译码信号控制。控制电路与字线放电通路连接。在正常状态，字线由字线升压启动。在老化检测状态，等于或大于升压的老化电压施加到字线上。
本发明的优点和特性在下面的参照附图的详细说明中可以清楚地得知。
图1是传统的晶片老化检测电路的示意图2示出了使用金属带的字线结构；图3示出了使用分离字线驱动器的另一种字线的结构；图4是本发明的晶片老化检测电路的电路图；图5是本发明的一个实施例的电路图；图6是显示图5中的电路工作的时序图。
参照图4，字线驱动器包括字线升压输入PMOS晶体管12和一对电流通路NMOS晶体管14、16。PMOS晶体管12的源极接字线升压φX，栅极接行译码信号NWEB，漏极接与字线相连的输出节点N。NMOS晶体管14和16的漏极与输出节点N连接，其栅极分别接行译码信号NWEB和电压φXB，电压φXB具有补充字线升压φX的电压值，其源极接字线放电通路DP。控制电路包括老化控制NMOS晶体管18，反相器22和放电NMOS晶体管20。老化控制NMOS晶体管18的沟道一端连接字线放电通路DP，沟道的另一端接加载电压Vstress，其栅极接晶片老化启动信号PWBE。反相器将晶片老化启动信号PWBE反相。放电NMOS晶体管20的沟道一端接字线放电通路DP，沟道的另一端连接到地电压Vss，其栅极接反相器22的输出信号。电流通路NMOS晶体管14和16是电流通路装置，接通或切断输出节点N到放电通路DP的路径。
设置NMOS晶体管16是为了提高电流驱动能力，但它并不是实现本发明任务的必要特征。本技术领域的熟练技术人员会很容易地把PMOS晶体管12和NMOS晶体管14构成反相器级，那么字线驱动器就仅由产生字线提升压或提升压的字线译码信号NWEB控制。
图4所示的晶片老化检测电路可以进行晶片老化检测，而不需顾及随集成度变化的字线结构，并能在晶片状态筛选缺陷单元。大多数缺陷是个别位缺陷，这样的缺陷单元可以在晶片状态依靠高效率的施加加载电压筛选出来。
在图4中，设置的字线驱动器驱动连接存储单元的字线，并在译出地址后通过驱动字线选择期望的存储单元。在正常模式，晶片老化启动信号PWBE和行译码信号NWBE保持逻辑“低”状态，字线提升电压φX保持提升电压VPP值逻辑“高”状态，然后字线驱动器的字线升压输入晶体管12导通，一对电流通路NMOS晶体管14和16截止，老化控制NMOS晶体管18截止，放电NMOS晶体管20导通。所以，NMOS晶体管14和16的源极通过放电NMOS晶体管20接地电压Vss。由于PMOS晶体管12导通，字线提升电压φX经输出节点N生成，字线被启动。
在待机状态，晶体老化启动信号PWBE保持逻辑“低”状态，行译码信号NWEB和字线提升电压φX分别保持逻辑“高”和“低”状态，字线提升电压输入PMOS晶体管12截止，电流通路NMOS晶体管14和16导通，输出节点N的电压经字线放电通路DP向地电压Vss放电，字线断开。
从待机状态变为老化检测状态时，晶片老化启动信号PWBE被置为逻辑“高”状态，使放电NMOS晶体管20截止，老化控制NMOS晶体管18导通，加载电压Vstress通过字线放电通路DP接入。加载电压Vstress通过电流通路NMOS晶体管14和16传递到字线并加到字线相连接的存储单元。
在现有技术中，附加晶体管连接每一个字线的一端以便向字线提供加载电压。在图4中，在正常状态使用的字线驱动器和控制电路的晶体管还利用在老化检测状态。由于没有传统的晶片老化检测电路中使用的必需的附加晶体管，使电路布置简化，并使晶片老化检测可以不用考虑字线结构进行操作。加压Vstress和晶片老化启动信号PWBE可以容易地被芯片内附设的模拟片(dummy Pad)控制。在图4所示的老化检测电路中，字线放电通路DP用来作为正常状态时的输出电压到地电压进行放电的通路，并在晶片老化检测状态接收加载电压Vstress。
图5示出了本发明的晶片老化检测电路的一个实施例。图6是显示图5的电路工作的时序图。在图5中，设置了许多用于驱动字线的字线驱动器，字线与许多存储单元连接；设置了控制许多字线驱动器的控制电路。每一个字线驱动器和控制电路的结构与图4中的晶片老化检测电路中相应电路的结构相同。如图所示，字线驱动器与每一个分离字线连接，以便用一个控制电路控制所有的字线。尽管图中只示出了字线WL0，WL1，WL4和WL5，但其它的字线WL2，WL3和类似的字线也可以容易地构成。在这种情况下，加入响应字线的字线提升电压φX2、φX3是很容易理解的。
下面参照图5、图6中用虚线包围的字线驱动器说明本发明的晶片老化检测电路的工作情况。在正常状态，晶片老化启动信号PWBE和行译码信号NWEBO保持逻辑“低”状态，字线升压φX0保持提升电压Vpp值的逻辑“高”状态，φX1保持逻辑“低”状态。提升电压Vpp加到控制电路的输入端，然后字线驱动器的字线提升电压输入PMOS晶体管12导通，一对电流通路晶体管14和16截止。控制电路的老化控制晶体管18截止，放电NMOS晶体管20导通。因此NMOS晶体管14和16的源极经放电NMOS晶体管接地电压Vss，由于PMOS晶体管12导通，字线提升电压经输出节点N生成，字线WL0被启动。提升电压Vpp具有至少靠存储单元内的传输晶体管阈值电压Vt1提升电源电压Vcc的电压值，即升压Vpp为Vcc＋Vt1的电压值。
别的字线的启动过程也靠上述的同样方式完成。由于本发明的老化检测电路未形成字线一端的晶体管，并在正常状态通过使用下拉晶体管阻断字线，因此老化检测可以在小分布区域进行。
当转变为晶片老化检测状态时，晶片老化启动信号PWBE被置于提升电压Vpp，行译码信号NWEBi(这里i是0-i中的一个)靠电流通路NMOS晶体管14和16的阈值电压Vt3上升老化电压，使其达到Vbi＋Vt3电压值，使老化控制NMOS晶体管18导通，放电NMOS晶体管20截止，字线升压输入晶体管12截止，电流通路NMOS晶体管14和16导通，加到控制电路上的提升电压Vpp靠老化控制NMOS晶体管18的阈值电压Vt2下降，然后经字线放电通路DP加到NMOS晶体管14和16的源极。所以NMOS晶体管14和16源极的电压被置为Vpp-Vt2。这样字线被拉到Vpp-Vt2数值。期望的加载电压Vbi可以通过提升电压Vpp的数值施加到与字线相接的存储单元上，提升电压Vpp靠老化控制NMOS晶体管18的阈值电压Vt2加到控制电路上。
根据以上描述，本发明的老化检测电路可以通过在晶片状态进行老化检测筛选缺陷单元而且不须考虑字线的结构。由于筛选缺陷单元先于进行修理，使成本降低，产量提高，又由于在正常状态使用下拉晶体管阻断字线，使元件的布置区域得以减小。
本技术领域的熟练技术人员在不背离本发明的范围和精神的条件下可以对公开的实施例作各种改良或变化。
权利要求
1.用于检查半导体存储器装置缺陷单元的老化检测电路，所述的半导体存储器装置具有若干存储单元、连接每个存储单元的字线和选择字线的行译码器，所述的老化检测电路包括连接字线的字线驱动器，它通过字线放电通路接收提升电压，具有用于驱动字线的字线提升电压输入装置，并且该字线驱动器受从所说行译码器产生的行译码信号的控制；连到字线放电通路的控制装置，接收老化启动信号和所说的提升电压；其中，在正常状态字线由字线提升电压启动，在老化检测状态等于或大于提升电压的老化电压加到字线上。
2.根据权利要求1所述的老化检测电路，其特征在于字线驱动器包括一对电流通路晶体管，各自的栅极分别接行译码信号和提升电压，各自的源极接字线放电道路，各自的漏极接字线；和字线提升电压输入晶体管，其栅极接行译码信号，其源极接字线提升电压，其漏极接字线。
3.根据权利要求2所述的老化检测电路，其特征在于控制装置包括老化控制晶体管，其沟道的一端接字线放电通路，沟道的另一端接提升电压，栅极接老化启动信号；和放电晶体管，它的沟道一端接字线放电通路，沟道的另一端接地电压，其栅极接老化启动信号的反相信号。
4.根据权利要求3所述的老化检测电路，其特征在于在正常状态时，放电晶体管和字线提升电压输入晶体管导通，老化控制晶体管和电流通路晶体管截止。
5.根据权利要求4所述的老化检测电路，其特征在于在老化检测状态，老化控制晶体管和电流通路晶体管导通，放电晶体管和字线提升电压输入晶体管截止。
6.根据权利要求1所述老化检测电路，其特征在于提升电压和老化电压被模拟片控制。
7.根据权利要求1所述的老化检测电路，其特征在于老化启动信号被模拟片控制。
8.检查半导体存储器装置缺陷单元的老化检测电路，所述的半导体存储器装置具有若干个存储单元，连接每个存储单元的字线和选择字线的行译码器，所述的老化检测电路包括连到字线的字线驱动器，字线驱动器具有被提升电压和产生于行译码器的行译码信号控制的电流通路装置，和具有被驱动字线的由行译码信号控制的字线升压输入装置；控制电路，它具有连接在电流通路装置与地电压之间的放电装置，和连接在电流通路装置与提升电压之间的老化控制装置，放电装置和老化控制装置分别被老化启动信号和老化启动控制信号控制；因此，在正常状态老化控制装置和电流通路装置关闭，放电装置和字线提升电压输入装置工作，以启动字线和字线提升电压；在老化检测状态，字线升压输入装置和放电装置关闭，电流通路装置和老化控制装置工作，以给字线提供等于或大于升压的老化电压。
9.根据权利要求8所述的老化检测电路，其特征在于电流通路装置是一对NMOS晶体管，字线提升电压输入装置是PMOS晶体管。
10.根据权利要求9所述的老化检测电路，其特征在于放电装置和控制装置分别是NMOS晶体管。
11.根据权利要求8所述的老化检测电路，其特征在于升压和老化电压被模拟片控制。
12.根据权利要求8所述的老化检测电路，其特征在于老化启动信号被模拟片控制。
全文摘要
一种老化检测电路，用于检查有若干存储单元、连接各存储单元的字线和选择字线的行译码器的半导体存储器装置的缺陷单元，包括通过字线放电通路接收升压及驱动字线的字线提升电压的字线驱动器，和接收老化启动信号及升压的控制电路。字线驱动器与字线连接，并被行译码器的行译码信号控制。控制电路与字线放电通路连接。在正常状态，字线由字线提升电压启动；在老化检测状态，等于或大于升压的老化电压加到字线上。
文档编号G11C29/00GK1116710SQ9510857
公开日1996年2月14日 申请日期1995年6月8日 优先权日1994年6月8日
发明者李在蓥, 昔容轼 申请人:三星电子株式会社
技术领域：
本发明涉及一种半导体存储器件，特别涉及用于检查半导体存储器装置的有缺陷单元的晶片老化测试电路。
通常，当晶片制造完成后必须进行确保芯片可靠性的老化测试。一般的老化测试是在芯片组装和封装状态下筛选缺陷部分，由于要在测试和组装过程结束后除去筛选的缺陷部分，造成了时间的浪费和成本的提高。
在动态随机存取存储器(DRAM)中，最多的缺陷是个别位(Single bit)的缺陷，要花费很多时间筛选缺陷，个别位缺陷直接与不良的存储单元的漏电流有关，漏电流由传输门氧化层，电容介质层，存储结点结等造成。
在封装工序上的传统老化测试中，加倍存储单元的加载电压(Stress volage)的供电效率是是很低的，因为要在每几千周期(例如用于64兆DRAM中的4096或8192周)中选择一个字线。随着半导体存储器件的组装密度不断增加。加载电压的供电效率会变得更低。为了减少老化时间和提高加载电压的供电效率，同时地选择所有字线的方法已经提出。在晶片工序中采用该方法可以提高效率降低成本。这种技术已在IDEM1933，639-642页中的名称为“DRAM的晶片老化(WBI)技术”的文章中作了详细说明。
图1是传统老化测试电路的示意图，连接字线驱动器6和传输晶体管2的栅极的字线WLo-WLn、连接读出放大器8的位线BL和BL是构成典型存储单元阵列的基本结构。位线BL和BL通过传输晶体管2向贮存电容4传送要贮存的数据。在图中，一个传输晶体管2和一个贮存电容4组成一个存储单元。
另一方面，具有小尺寸沟道的晶体管10连接字线WLo-WLn的一端，这样加载电压Vstress就同时地加到所有存储单元上了。电压Vg和Vstress是在晶片老化测试过程中向字线提供的高电压。施加电压Vstress来检测晶体管10的栅极，然后电压Vg被加到传输晶体管2的栅极，期望电压电平的加载电压通过控制来自外部的板极电压VPL和位线电压加到电容4的介质层和贮存结点结上。图1中所示的晶片老化测试电路向传输晶体管2的栅极提供高电压，很小的漏电通路被破坏以便检测缺陷单元。
图2显示了在低集成度时的字线结构，图1示出的晶片老化测试电路通过在晶片状态下筛选不良存储单元可以充分实现其目的。然而对高集成度的半导体存储器装置，在限定的区域则很难构成芯片，特别是随着DRAM集成度达到16或64兆比特级时，字线结构就发生变化。由于低集成度的DRAM有充裕的金属间距，使用图2中所示的金属和栅多晶硅就成为可能。字线的通/断特性靠低阻值的金属对高阻值的栅多晶硅的夹紧来提高。
图3显示了另一种在高集成情况下字线的结构，当DRAM集成度增加时，存储单元的尺寸就变小，金属夹紧所有字线就很困难，这样，用于分离字线驱动器和存储单元放置分离字线驱动器的分离字线驱动器(SWD)结构就被使用。分离字线驱动器结构把分离字线驱动器与产生一个行译码器的字线译码信号相接，以控制字线。由于分离字线驱动器每4至8条字线需要一条金属线，因此具有非常充裕的金属间距。在图3中，由于接收地址信号的字线具有分离结构，靠接通类似于传统晶片老化测试电路的小尺寸沟道晶体管向存储单元提供加载电压是很困难的。
因此，本发明的目的是提供一种半导体存储器件的老化测试电路，它可以不考虑字线结构而只通过在晶片状态下的老化测试就可以筛选缺陷单元。
本发明的的另一个目的是提供一种半导体存储器件的老化测试电路，它通过先于修理的筛选缺陷单元的方式来降低成本提高效率。
本发明的再一个目的是提供一种半导体存储器件的老化测试电路，它可以在小版图区域完成晶片老化测试。
根据本发明的一种方案，用于检测具有多个存储单元和连接每一个存储单元的字线以及选择字线的行译码器的半导体存储器件的缺陷单元的老化测试电路包括接收通过字线放电通路的升压和接收驱动字线的字线升压的字线驱动器，和接收老化启动信号和升压的控制电路。字线驱动器与字线相接并被从行译码器产生的行译码信号控制。控制电路与字线放电通路连接。在正常状态，字线由字线升压启动。在老化检测状态，等于或大于升压的老化电压施加到字线上。
本发明的优点和特性在下面的参照附图的详细说明中可以清楚地得知。
图1是传统的晶片老化检测电路的示意图2示出了使用金属带的字线结构；图3示出了使用分离字线驱动器的另一种字线的结构；图4是本发明的晶片老化检测电路的电路图；图5是本发明的一个实施例的电路图；图6是显示图5中的电路工作的时序图。
参照图4，字线驱动器包括字线升压输入PMOS晶体管12和一对电流通路NMOS晶体管14、16。PMOS晶体管12的源极接字线升压φX，栅极接行译码信号NWEB，漏极接与字线相连的输出节点N。NMOS晶体管14和16的漏极与输出节点N连接，其栅极分别接行译码信号NWEB和电压φXB，电压φXB具有补充字线升压φX的电压值，其源极接字线放电通路DP。控制电路包括老化控制NMOS晶体管18，反相器22和放电NMOS晶体管20。老化控制NMOS晶体管18的沟道一端连接字线放电通路DP，沟道的另一端接加载电压Vstress，其栅极接晶片老化启动信号PWBE。反相器将晶片老化启动信号PWBE反相。放电NMOS晶体管20的沟道一端接字线放电通路DP，沟道的另一端连接到地电压Vss，其栅极接反相器22的输出信号。电流通路NMOS晶体管14和16是电流通路装置，接通或切断输出节点N到放电通路DP的路径。
设置NMOS晶体管16是为了提高电流驱动能力，但它并不是实现本发明任务的必要特征。本技术领域的熟练技术人员会很容易地把PMOS晶体管12和NMOS晶体管14构成反相器级，那么字线驱动器就仅由产生字线提升压或提升压的字线译码信号NWEB控制。
图4所示的晶片老化检测电路可以进行晶片老化检测，而不需顾及随集成度变化的字线结构，并能在晶片状态筛选缺陷单元。大多数缺陷是个别位缺陷，这样的缺陷单元可以在晶片状态依靠高效率的施加加载电压筛选出来。
在图4中，设置的字线驱动器驱动连接存储单元的字线，并在译出地址后通过驱动字线选择期望的存储单元。在正常模式，晶片老化启动信号PWBE和行译码信号NWBE保持逻辑“低”状态，字线提升电压φX保持提升电压VPP值逻辑“高”状态，然后字线驱动器的字线升压输入晶体管12导通，一对电流通路NMOS晶体管14和16截止，老化控制NMOS晶体管18截止，放电NMOS晶体管20导通。所以，NMOS晶体管14和16的源极通过放电NMOS晶体管20接地电压Vss。由于PMOS晶体管12导通，字线提升电压φX经输出节点N生成，字线被启动。
在待机状态，晶体老化启动信号PWBE保持逻辑“低”状态，行译码信号NWEB和字线提升电压φX分别保持逻辑“高”和“低”状态，字线提升电压输入PMOS晶体管12截止，电流通路NMOS晶体管14和16导通，输出节点N的电压经字线放电通路DP向地电压Vss放电，字线断开。
从待机状态变为老化检测状态时，晶片老化启动信号PWBE被置为逻辑“高”状态，使放电NMOS晶体管20截止，老化控制NMOS晶体管18导通，加载电压Vstress通过字线放电通路DP接入。加载电压Vstress通过电流通路NMOS晶体管14和16传递到字线并加到字线相连接的存储单元。
在现有技术中，附加晶体管连接每一个字线的一端以便向字线提供加载电压。在图4中，在正常状态使用的字线驱动器和控制电路的晶体管还利用在老化检测状态。由于没有传统的晶片老化检测电路中使用的必需的附加晶体管，使电路布置简化，并使晶片老化检测可以不用考虑字线结构进行操作。加压Vstress和晶片老化启动信号PWBE可以容易地被芯片内附设的模拟片(dummy Pad)控制。在图4所示的老化检测电路中，字线放电通路DP用来作为正常状态时的输出电压到地电压进行放电的通路，并在晶片老化检测状态接收加载电压Vstress。
图5示出了本发明的晶片老化检测电路的一个实施例。图6是显示图5的电路工作的时序图。在图5中，设置了许多用于驱动字线的字线驱动器，字线与许多存储单元连接；设置了控制许多字线驱动器的控制电路。每一个字线驱动器和控制电路的结构与图4中的晶片老化检测电路中相应电路的结构相同。如图所示，字线驱动器与每一个分离字线连接，以便用一个控制电路控制所有的字线。尽管图中只示出了字线WL0，WL1，WL4和WL5，但其它的字线WL2，WL3和类似的字线也可以容易地构成。在这种情况下，加入响应字线的字线提升电压φX2、φX3是很容易理解的。
下面参照图5、图6中用虚线包围的字线驱动器说明本发明的晶片老化检测电路的工作情况。在正常状态，晶片老化启动信号PWBE和行译码信号NWEBO保持逻辑“低”状态，字线升压φX0保持提升电压Vpp值的逻辑“高”状态，φX1保持逻辑“低”状态。提升电压Vpp加到控制电路的输入端，然后字线驱动器的字线提升电压输入PMOS晶体管12导通，一对电流通路晶体管14和16截止。控制电路的老化控制晶体管18截止，放电NMOS晶体管20导通。因此NMOS晶体管14和16的源极经放电NMOS晶体管接地电压Vss，由于PMOS晶体管12导通，字线提升电压经输出节点N生成，字线WL0被启动。提升电压Vpp具有至少靠存储单元内的传输晶体管阈值电压Vt1提升电源电压Vcc的电压值，即升压Vpp为Vcc＋Vt1的电压值。
别的字线的启动过程也靠上述的同样方式完成。由于本发明的老化检测电路未形成字线一端的晶体管，并在正常状态通过使用下拉晶体管阻断字线，因此老化检测可以在小分布区域进行。
当转变为晶片老化检测状态时，晶片老化启动信号PWBE被置于提升电压Vpp，行译码信号NWEBi(这里i是0-i中的一个)靠电流通路NMOS晶体管14和16的阈值电压Vt3上升老化电压，使其达到Vbi＋Vt3电压值，使老化控制NMOS晶体管18导通，放电NMOS晶体管20截止，字线升压输入晶体管12截止，电流通路NMOS晶体管14和16导通，加到控制电路上的提升电压Vpp靠老化控制NMOS晶体管18的阈值电压Vt2下降，然后经字线放电通路DP加到NMOS晶体管14和16的源极。所以NMOS晶体管14和16源极的电压被置为Vpp-Vt2。这样字线被拉到Vpp-Vt2数值。期望的加载电压Vbi可以通过提升电压Vpp的数值施加到与字线相接的存储单元上，提升电压Vpp靠老化控制NMOS晶体管18的阈值电压Vt2加到控制电路上。
根据以上描述，本发明的老化检测电路可以通过在晶片状态进行老化检测筛选缺陷单元而且不须考虑字线的结构。由于筛选缺陷单元先于进行修理，使成本降低，产量提高，又由于在正常状态使用下拉晶体管阻断字线，使元件的布置区域得以减小。
本技术领域的熟练技术人员在不背离本发明的范围和精神的条件下可以对公开的实施例作各种改良或变化。
权利要求
1.用于检查半导体存储器装置缺陷单元的老化检测电路，所述的半导体存储器装置具有若干存储单元、连接每个存储单元的字线和选择字线的行译码器，所述的老化检测电路包括连接字线的字线驱动器，它通过字线放电通路接收提升电压，具有用于驱动字线的字线提升电压输入装置，并且该字线驱动器受从所说行译码器产生的行译码信号的控制；连到字线放电通路的控制装置，接收老化启动信号和所说的提升电压；其中，在正常状态字线由字线提升电压启动，在老化检测状态等于或大于提升电压的老化电压加到字线上。
2.根据权利要求1所述的老化检测电路，其特征在于字线驱动器包括一对电流通路晶体管，各自的栅极分别接行译码信号和提升电压，各自的源极接字线放电道路，各自的漏极接字线；和字线提升电压输入晶体管，其栅极接行译码信号，其源极接字线提升电压，其漏极接字线。
3.根据权利要求2所述的老化检测电路，其特征在于控制装置包括老化控制晶体管，其沟道的一端接字线放电通路，沟道的另一端接提升电压，栅极接老化启动信号；和放电晶体管，它的沟道一端接字线放电通路，沟道的另一端接地电压，其栅极接老化启动信号的反相信号。
4.根据权利要求3所述的老化检测电路，其特征在于在正常状态时，放电晶体管和字线提升电压输入晶体管导通，老化控制晶体管和电流通路晶体管截止。
5.根据权利要求4所述的老化检测电路，其特征在于在老化检测状态，老化控制晶体管和电流通路晶体管导通，放电晶体管和字线提升电压输入晶体管截止。
6.根据权利要求1所述老化检测电路，其特征在于提升电压和老化电压被模拟片控制。
7.根据权利要求1所述的老化检测电路，其特征在于老化启动信号被模拟片控制。
8.检查半导体存储器装置缺陷单元的老化检测电路，所述的半导体存储器装置具有若干个存储单元，连接每个存储单元的字线和选择字线的行译码器，所述的老化检测电路包括连到字线的字线驱动器，字线驱动器具有被提升电压和产生于行译码器的行译码信号控制的电流通路装置，和具有被驱动字线的由行译码信号控制的字线升压输入装置；控制电路，它具有连接在电流通路装置与地电压之间的放电装置，和连接在电流通路装置与提升电压之间的老化控制装置，放电装置和老化控制装置分别被老化启动信号和老化启动控制信号控制；因此，在正常状态老化控制装置和电流通路装置关闭，放电装置和字线提升电压输入装置工作，以启动字线和字线提升电压；在老化检测状态，字线升压输入装置和放电装置关闭，电流通路装置和老化控制装置工作，以给字线提供等于或大于升压的老化电压。
9.根据权利要求8所述的老化检测电路，其特征在于电流通路装置是一对NMOS晶体管，字线提升电压输入装置是PMOS晶体管。
10.根据权利要求9所述的老化检测电路，其特征在于放电装置和控制装置分别是NMOS晶体管。
11.根据权利要求8所述的老化检测电路，其特征在于升压和老化电压被模拟片控制。
12.根据权利要求8所述的老化检测电路，其特征在于老化启动信号被模拟片控制。
全文摘要
一种老化检测电路，用于检查有若干存储单元、连接各存储单元的字线和选择字线的行译码器的半导体存储器装置的缺陷单元，包括通过字线放电通路接收升压及驱动字线的字线提升电压的字线驱动器，和接收老化启动信号及升压的控制电路。字线驱动器与字线连接，并被行译码器的行译码信号控制。控制电路与字线放电通路连接。在正常状态，字线由字线提升电压启动；在老化检测状态，等于或大于升压的老化电压加到字线上。
文档编号G11C29/00GK1116710SQ9510857
公开日1996年2月14日 申请日期1995年6月8日 优先权日1994年6月8日
发明者李在蓥, 昔容轼 申请人:三星电子株式会社
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