存储电路中写周期后互补数据线的快速电压均衡的制作方法
专利名称：存储电路中写周期后互补数据线的快速电压均衡的制作方法
技术领域：
本发明一般涉及集成电路存储器，特别涉及一种方法和电路，用于写周期后互补数据线的快速均衡。
在动态和静态随机存取存储电路中，存储器读操作依赖于感测一对互补的输入/输出(I/O)数据线上一个很小的差动电压的能力。为使从存储单元选择到差分信号发生器的读存取时间缩至最短，数据线在单元选择之前必须被均衡。当一次读操作在I/O数据线上导致一个典型为几百毫伏的差动电压时，一次写操作导致一个全逻辑电平差动电压(即3至5伏的电源供电电压)。因为在写操作情况下I/O数据线上的差动电压比较大，所以，与读周期之后I/O数据线的均衡所需时间相比，写周期之后I/O数据线的均衡需要较长的时间。这样，当在写周期之后马上执行一次读周期时，存储电路的操作就会减慢下来。
考虑一下
图1所示的典型的动态随机存取存储器(DRAM)的I/O数据通路。存储单元100位于由字(或行)线102和位(或列)线104构成的平面上。为了读出给定的存储单元100中的内容，存储电路接收与所述存储单元的位置相应的地址信息。依据对地址信息的解码，选择连接在该单元上的字线并且该存储单元被访问。在这时，存储单元100中的电荷存储元件106耦合到相关的位线上，导致电荷存储元件106和位线104上的寄生电容间的电荷共享。一个连接在被选位线上的读出放大器和它的补码检测由此引起的电压差并且将该信号放大至全逻辑电平(即接地和电源供电电压)。这样，在读出操作结束时，位线对上产生相反极性逻辑电平。
在DRAM电路中，一对互补的I/O数据线108一般通过列译码晶体管110与多个列线104连接起来。为了把带有被访问的存储单元的列线与I/O数据线108连接起来，它们各自的列译码晶体管110被导通。这样，互补的位线就连接到互补的I/O数据线对108上，以允许在读周期中将信息从位线传输到I/O数据线108，或在写周期中将信息从I/O线传输到位线。在一个读周期中，一个差分读出放大器112在其输入端接收互补I/O数据线108，并且在其输出端产生输出数据。在与位线相连接之前，I/O数据线108被充电至相等的电压。这项工作典型地由一对PMOS上拉晶体管114C和114T来完成，该PMOS上拉晶体管对将每一条I/O数据线与正向供电电压VDD连接起来。为说明起见，假定两个PMOS上拉晶体管114C和114T在读周期中都保持导通状态。一旦列译码信号被确定并且位线连到I/O数据线108上，就有大约lmA的电流流经与低I/O数据线(low going I/O data line)相连的上拉PMOS晶体管114。由于PMOS上拉晶体管的几百欧姆的有效电阻，该电流导致了一个在低I/O数据线上相对于VDD几百毫伏的电压降。互补的那条I/O数据线保持在VDD，然后，这个差动电压被差分读出放大器112读出并放大以产生输出数据。
为了在第一个读周期后读另一个存储单元100(在同一行但不同列)的内容，必须有足够的时间来均衡I/O数据线108，这将需要一个相对短的的时间延迟，因为在一次读操作之后，I/O数据线间只有几百毫伏(例如400mV)的差别；但是，为了在一个写周期后马上读一个存储单元100的内容，数据线的均衡需要一个非常长的时间延迟。这是由于写周期导致互补I/O数据线上的电势为全逻辑电平(即接地和VDD)这一事实。当写一个逻辑“0”时，NMOS下拉晶体管116T被导通以连接真数据线108到地，而PMOS上拉晶体管114T被截止以断开真数据线和VDD的连接，互补数据线的NMOS下拉晶体管116C保持截止，PMOS上拉晶体管114C保持导通状态。当写一个逻辑“1”时，NMOS下拉晶体管116C导通以连接互补数据线到地，而PMOS上拉晶体管114C截止以断开该线和VDD。在这种情况下，真数据线的NMOS下拉晶体管116T保持截止。PMOS上拉晶体管114T保持导通状态。当一个阵列被选择时，在除写以外的任何时候，所有PMOS晶体管114被导通并且所有NMOS下拉晶体管116被截止以使I/O数据线108的电压均为VDD(在没有读电流的条件下)，这样，为了在写周期后均衡读周期I/O数据线上的电压，载带逻辑低信号的数据线的电压必须提高几伏(典型地为3至5伏)，而不是几百毫伏。
图2是显示存储器读和写周期I/O数据线上电压的时序图，用定义读或写周期的时序的信号2A来显示列译码信号。信号2B显示在一个读周期中I/O数据线上的电压，而信号2C显示在一个写周期中I/O数据线上的电压。如图所示，当一个读周期后数据线已均衡时，一次读操作可在t1时刻开始(信号2B)。但是，在一个写周期后，因为电压差别比较大，所以直到一个相当晚的t3时刻(信号2C)取得均衡时，读操作才会发生。
在静态随机存取存储器(SRAM)电路情况下也存在相似问题。数据输入和输出一般发生在同组数据线上。如果把读出放大器105看作SRAM存储单元触发器，把译码晶体管110看作SRAM单元存取晶体管，并把I/O数据线108看作SRAM位线，一个SRAM电路与图1所示的但不包括存储单元100的电路是相似的，因此，在SRAM情况下，对一个紧接在一个写周期之后的读周期来说，也存在相同的均衡延迟问题。
因此现有的存储电路在一次写操作后马上进行读操作时受害于这个附加延迟。这个问题是可以避免的，只要I/O数据线不被共享并且输入和输出通路分离。但是，因为分开的I/O通路将大大增加电路的面积，所以I/O通路通常不分开。
缩短均衡延迟的一种方法是减小PMOS上拉晶体管114的有效阻扰，这将减小RC时间常数并加速低I/O数据线的复原。但是，较小的阻抗减小了产生在读周期中互补数据线间的电压差值。对于适当的操作来说，差分放大器在其输入端需要一个最小ΔV。给定较小的上拉阻抗，那么，要获得足够大的ΔV将需要较大的读电流。为获得较大的读电流，列译码晶体管110必须被制成更大的。但是，更大的译码晶体管110直接增加I/O数据线108上的寄生电容，导致了RC时间常数增大。因此这种方法不是可行的选择。
这种方法的改进采用了大的(低阻抗)上拉晶体管来适当加快均衡，并且在随后的读周期中截止这些晶体管。但是，这种方法使用了用于大晶体管的有效面积，并且需要非常严格的截止这些大上拉晶体管的时间选择。
一种缩短数据线均衡延迟的更好办法是增加一个NMOS均衡晶体管118，它导通时将使两条数据线一起短路。当互补数据线一起被短路时，电流流过均衡晶体管118，使得在加速低数据线的恢复的同时高数据线上的电压向着正在复原的低数据线下降，当正在复原的低数据线上的电压达到一个足够高的值时，NMOS均衡晶体管118的栅源电压将低于阈值电压，均衡晶体管118截止(尽管它的栅极仍在VDD)，在这一点上两条数据线独立地移向VDD。因此，均衡晶体管118及时截止以避免任何由于读操作而通过数据线产生的差分电压的干扰。这样均衡晶体管可以是大的以取得快速均衡。这就大大缩短了均衡延迟，因为低数据线上的电压上升较快而高数据线上的电压只是向着低数据线上的电压稍有下降。图2中的信号2D说明了这一点，它显示了在I/O线上电压移I/O线上的电压，以在早于t3时刻的t2时刻取得均衡。但是，在整个I/O数据线指数向着VDD升高的过程中I/O数据线间仍然存在着一个很小的差分电压。这样，对于非常高速的操作来说，这种数据线均衡延迟的缩短仍是不够的。
因此，这就需要一种更快的存储电路中写周期之后数据线的均衡技术。
本发明提供了一种在存储电路中一个写周期之后数据线的快速均衡的方法和电路。在本发明的一个实施例中，包括一个均衡晶体管，而且在一个写周期之后的低数据线复原过程中要瞬时截止耦合到高数据线的PMOS上拉晶体管。通过切断高数据线与VDD的连结并且导通均衡晶体管，使得高数据线通过数据线均衡晶体管向正在上升的低数据线放电。因为高数据线PMOS上拉晶体管是截止的，所以高数据线被下拉直到低数据线电平升至高数据线之上或者均衡晶体管截止。在任一种情况下，如果高数据线PMOS上拉晶体管保持截止状态，那么上升的低数据线的电平最终将升至高数据线之上。但是，当低数据线上的上升电压达到高数据线上的电压时，高数据线上的PMOS上拉晶体管将再次导通。这将允许两条数据线一致充电至VDD。
本发明的另一可选实施例在低数据线的写恢复过程中瞬时导通耦合到高数据线的NMOS下拉晶体管。这个NMOS下拉晶体管116T通常只有在数据线上写逻辑“0”时才导通，但是如果在写“1”后的数据线复原过程中被非常短暂地导通。它将通过降低高(真)数据线上的电压来加快均衡过程。这个NMOS下拉晶体管只在高数据线所需时间满足低数据线的复原时优选导通。
本发明的第三个实施例将上面两个实施例结合起来。它在恢复期间瞬时截止连在高数据线上的PMOS上拉晶体管并瞬时导通连在高数据线上的NMOS下拉晶体管。
因此，本发明的一个实施例提供了在一个含有第一和第二互补数据线，每条数据线上耦合一个上拉晶体管和下拉晶体管的存储电路中。一种均衡写周期后互补数据线上的电压的方法，该方法包括如下步骤(a)导通与带有一个逻辑低电压的第一数据线耦合的上拉晶体管；(b)通过导通一个均衡晶体管来一起短路两条互补数据线；(C)瞬时截止与带有一个逻辑高电压的第二数据线耦合的上拉晶体管。
本发明的另一个实施例提供了在一个含有第一和第二互补数据线的存储电路中，用来均衡数据线上电压的电路，该电路包括一个其第一端和第二端分别与第一和第二数据线耦合的均衡晶体管，与第一数据线耦合的第一上拉晶体管和第一下拉晶体管，与第二数据线耦合的第二上拉晶体管和第二下拉晶体管，以及与上拉晶体管和下拉晶体管耦合的控制装置，该控制装置用来从第二数据线的写周期初始复原过程中截止与带有一个高逻辑电平的第一数据线耦合的上拉晶体管。
为更好地理解本发明所述的快速数据线均衡技术的性质和优点，可以参照附图和下面的详细描述。
图1是现有技术电路示意图，它显示了存储电路中一条I/O线的读和写的电路原理。
图2是一时序图，它说明了在图1所示的现有技术电路的存储器写周期中，I/O数据线上的波形。
图3所示为本发明的数据线均衡电路的具体实施例。
图4是说明依据本发明在存储器写周期中的数据上的波形的时序图。
在现有技术存储电路中，如图1所示例，为达到写操作的目的，同一信号一般控制着每一连接在I/O线上的上拉晶体管114和下拉晶体管116互补对的栅极。因此，现有技术电路在截止上拉晶体管114的同时，它的下拉晶体管116是导通的，反之亦然。但是，应当了解在产生一个读信号时，有时允许两条数据线在均衡后都漂移。但为了达到写操作的目的，每一对上拉晶体管和下拉晶体管实质上充当了普通的反相器。本发明通过切断上拉和下拉晶体管栅极的联系以及独立控制这些晶体管的导通/截止时间，从而大大缩短了接在写周期之后的读操作所需的均衡时间。
图3表示依据本发明实施例的存储器I/O控制电路。该I/O控制电路包括连接在I/O线上的PMOS上拉晶体管300和NMOS下拉晶体管302，以及相似的连接在I/O线上的PMOS304和NMOS306对。电路接收一个阵列选择信号AS作为一个输入，阵列选择逻辑“与”可写信号的AS·W作为另一输入，DIN和DIN提供写数据写数据在DIN或在DIN上以脉冲形式出现(本例中为正向脉冲)，当不写时，DIN和DIN具有相同电平(此例中为低电平)。当阵列选择信号不被选择时允许I/O和I/O都漂移。这对某些阵列结构是必需的，而与这里所描述的均衡技术无关，因而不进一步进行描述了。当阵列被选择用于读或写时，阵列选择信号AS被确定为高电平，而AS·W只有在被选阵列写时才被确定。用于真I/O线的控制电路包括一个两输入与非门308，它的输入端接收信号AS·W和DIN。与非门308的输出端，节点310，与反相器312的输入端相连，其输出端节点314，触发NMOS下拉晶体管302的栅极。I/O控制电路包括一个相似的由用来触发NMOS下拉晶体管306栅极的与反相器316和非门320构成的电路，它用DIN代替DIN作为与非门316的输入。PMOS上拉晶体管300的栅极，节点332，被一个三输入与非门324的输出触发。与非门324的第一输入端与阵列选择信号AS相连接，而第二输入端与与非门308的输出端，节点310相连。位于节点336的第三输入端被一个三反相器延时链326的输出启动，该三反相器延迟链326的输入端与反相器320的输出端，节点322相连。一个对称连接的相似电路触发PMOS上拉晶体管304，该电路由一个三反相器延迟链330和一个三输入端与非门328构成。I/O控制电路还进一步包括一个NMOS均衡晶体管EQ，它的源极和漏极分别与I/O和I/O相连。一个两输入端或反相器338在它的输入端接收DIN和DIN，一个非门342在它的输入端接收AS.W。第二两输入端或非门340在它的输入端接收或非门338和反相器342的输出。或非门340的输出端与反相器344的输入端相连，其输出触发NMOS晶体管EQ的栅极。可替换地，也能用PMOS晶体管作为均衡晶体管。在这种情况下，触发PMOS均衡晶体管栅极的电路与图3所示电路相比，将有相反的逻辑。
电路的操作将在下文中进行描述。当存储电路不执行写操作(即在读或除写以外的其它操作过程中)时，信号AS.W，DIN和DIN为逻辑低电平。这将导致反相吕312和320的输出为逻辑低电平。这样，NMOS下拉晶体管302和306被截止，如果阵列被选择(即AS被确定)，那么与非门324和328的所有输入为逻辑高电平，造成节点332和334低输出，从而导通PMOS上拉晶体管300和304。因此，在一次读操作或除写以外的其它操作过程中，NMOS下拉晶体管302和306都是截止的，PMOS上拉晶体管300和304都是导通的，使两条I/O线的电压都升至正向电源供电电压VDD。因为所有的信号DIN，DIN和AS.W都是低电平，所以均衡晶体管的栅极为高电压。但因为它的源极和漏极和栅极具有相同的高电压，所以该均衡晶体管截止。
现在考虑把一个逻辑“1”写到与被选阵列耦合的存储单元中的情况。一个正脉冲被加到DIN上，并且AS和AS.W被确定，而DIN保持低电平。由于与非门316的一个输入端为高电平，另一输入端为正脉冲，所以其输出端，节点318，出现负脉冲。节点318的负脉冲被反相器320反相并且加到NMOS下拉晶体管306的栅极。假定在t0时刻为DIN脉冲的上升沿，那么NMOS晶体管306在t0加两个门延迟的时刻导通(316和320)。这个节点318的负脉冲也导致了在该脉冲期间，三输入端与非门328的输出为高电平，同时在t0之后经过了两个门延迟的时刻截止PMOS晶体管304。用Δ来代表每一个门延迟，则I/O在t0＋3Δ时刻为低电平(316，328/320及304/306)。
由于DIN为逻辑低电平，所以与非门308(节点310)的输出保持逻辑高电平，并且反相器312的输出保持逻辑低电平。这样，NMOS晶体管302保持截止。在与非门324的三个输入端中，两个保持逻辑高电平(AS和节点310)，在节点322，三反相器延迟链326反相并延迟该正脉冲，并把它加到位于节点336的第三输入端。这样，在t0加5个间延迟(316，320及326)即在t0＋5Δ时刻，与非门324在其输入端336接收一个负脉冲。因此，在t0＋6Δ时刻，一个正脉冲到达PMOS晶体管300的栅极并切断I/O与VDD的连接。在写过程中，AS·W被确定为高电平并使得反相器342的输出为低电平。t0时刻DIN上的正脉冲造成在t0＋Δ时刻门338的输出为低电平，在t0＋2Δ时刻门340的输出为高电平，以及t0＋3Δ时刻反相器344的输出为低电平。从而自t0＋6Δ时刻开始，在脉冲周期内，I/O发生漂移，晶体管300、302和EQ均是截止的。在此期间，I/O被接地以完成一次写操作。
如果在t1时刻DIN脉冲处于下降沿，那么在t1＋2Δ(316及328/320)时刻，NMOS晶体管306截止且PMOS晶体管304导通。这样，在t1＋3Δ(316，328/320和304/306)时刻，I/O开始移向VDD。t1＋3Δ时刻标志着复原或均衡过程的开始。在t1＋3Δ时刻被截止的NMOS晶体管EQ在DIN脉冲期间保持截止，并且在t1＋3Δ(338，340，344)时刻反向导通。因此，均衡晶体管在I/O开始复原并从接地电压移向VDD的相同时刻(t1＋3Δ)被导通。由于均衡晶体管EQ短路了I/O和I/O，所以在EQ促进PMOS晶体管304升高复原的I/O线电压的同时，原来I/O线的高电压也向着复原的I/O线的电压降低。但此时PMOS晶体管300是截止的，直到t1＋6Δ(316，320，326，324)时刻PMOS晶体管300才反向导通并在t1＋7Δ时刻使I/O电压升至VDD。因此，在I/O开始均衡过程后的四个门延迟(4Δ)期间内，PMOS晶体管300是截止的。这样，在I/O开始复原后的4Δ期间，PMOS上拉晶体管300处于截止并允许I/O的电压向着正升高的I/O线降低。在尽可能接近下降的I/O电压与上升的I/O电压交会的时刻，PMOS300被反向导通。此后，在相同的时间常数下I/O和I/O都移向VDD。
PMOS 300被反向导通的时刻(即I/O开始复原后PMOS晶体管300保持截止的时间长度)是非常严格的。图4所示的时序图表明了这一点。图4A表示在I/O线复原期间PMOS300根本没有导通的情况下写一个逻辑“1”时，两条I/O线的状态。其具体说明如下，在t1＋3Δ时刻，I/O电压被降至接地电压而I/O电压保持在VDD以将逻辑“1”写入耦合到选定阵列的定址存储单元。在t1＋3Δ时刻，I/O开始其向VDD的复原，而通过均衡晶体管EQ的电流引起I/O向I/O的电压降低。如果在一个短时延迟之后PMOS 300不反向导通的话，I/O将继续与I/O电压取得均衡。只要I/O电压低于I/O电压就降低，并在I/O电压超过I/O电压时升高。在I/O电压超过I/O电压后，两条I/O线都被PMOS 304拉向VDD，I/O是直接地，I/O要通过均衡晶体管EQ。当I/O达到一个低于VDD的NMOS阈值电压Vtn(NMOS均衡晶体管EQ的栅电压)时，晶体管EQ截止并切断I/O和I/O的连接。这样，I/O的电压只达到了VDD-Vtn而I/O电压继续达到VDD。显然这是不合要求的。因为I/O线间仍存在着差动电压VDD-Vtn。
图4B说明PMOS晶体管300在最佳时刻之前和之后被导通的情况。当PMOS 300太早被导通时，它将在I/O电压达到I/O之前(即I/O电压仍高于I/O时)把I/O的电压向VDD上拉。曲线400表示了这一点。当PMOS 300太晚被导通时，I/O电压将在被PMOS 300向VDD上拉之前与I/O的电压交叉。曲线402表明了这一点。在任一种情况下，在两I/O线的电压达到VDD时，它们之间始终存在一个差动电压。注意在两条I/O线上加载等值的电阻/电容对I/O线上的信号来说将导致相等的时间常数。
因而导通PMOS 300的最佳时刻是在两条I/O线交叉的准确时刻。这将保证从两条I/O线交叉的时刻(即均衡)起，它们的电压一致移向VDD而没有差动电压。图4C说明了上拉和下拉晶体管以及与I/O线耦合的均衡晶体管的控制信号和写逻辑“1”时I/O线上的信号的时序。在tn时刻，上拉和下拉晶体管304和306的栅极(即节点334和322)电压被拉低，同时结束该写周期并开始了数据线的均衡过程。一个反相器延迟之后，均衡晶体管EQ的栅极电压被拉高以导通晶体管EQ。NMOS下拉晶体管302的栅极(节点314)保持低电平，同时保持该下拉晶体管截止。上拉晶体管300的栅极(节点332)在写脉冲期间为高电平，同时从VDD切断I/O并在复原的初始阶段保持高电平。这样，在晶体管EQ导通时的复原开始时刻，I/O的电压向着正在复原的I/O迅速降低。大约四个门延迟之后(tn＋4Δ时刻)，当两条I/O线交叉时，节点332的电压被拉低，同时导通上拉晶体管300。从这点起，两条I/O线的电压在相同的增长时间被它们各自的上拉晶体管上拉。从而，数据线上的电压一交叉，就达到了均衡并保持该均衡。
绝对完美的PMOS晶体管300再导通定时是符合要求的。但并不是必需的，应用本发明公开的均衡技术，一个本领域的技术人员能够容易地操纵这个时间选择，以致于在各种情况下，使用此技术的均衡速度远远超过使用了现有技术的均衡速度。
在转换了I/O和I/O的作用，写一个逻辑“0”时，图3所示电路的操作原理是相同的。四个门延迟的样值也依电路的设计(晶体管尺寸)、配置和制造过程的参数而不同，但我们发现这对具体应用来说是非常好的。
本发明还有其它实施例。本发明为达到写周期后用于数据线均衡的相似速度优势，利用了单独控制上拉和下拉晶体管的栅极导通/截止时间选择的能力。在一个可选实施例中，控制电路使用在均衡刚开始时将连接在高数据线上的NMOS下拉晶体管导通非常短的时间来代替截止连接在高数据线上的PMOS上拉晶体管。这将引起高数据线的电压被向着正在复原的数据线下拉，同时允许电压快速均衡。尽管使用均衡晶体管是更可取的，但这个实施例并不需要一个均衡晶体管。第三实施例是在另两个实施例组合的基础上实现的。也就是说，象第一实施例一样截止连接在高数据线上的PMOS上拉晶体管，同时象第二实施例一样导通NMOS下拉晶体管正与图3所示相似的电路能被开发以实现这些可选择的实施例。
如存储器设计领域中人们所熟知的，所描述的实施例中的信号的极性决定于用于一个DRAM装置的列译码晶体管(图1中的110)或用于一个SRAM的存储单元存取晶体管的类型。也就是说因为图3所描述的实施便假定了NMOS列译码晶体管，所以数据线的电压被在VDD均衡。例如为了写一个逻辑“0”，真数据线(I/O)的电压被拉低，而它的互补线则保持在VDD。但是，如果列译码晶体管(或SRAM情况下的存储单元存取晶体管)是PMOS类的晶体管，那么数据线的电压将被均衡在接地电压(或负电源电压VSS)。那么为了写一个逻辑“0”，真数据线(I/O)的电压将被拉高，而它的互补线(I/O)将保持低电平。因而，一个与图3所示电路相似的，并在除相反极性以外的相同原理基础上操作的控制电路将获得相同的在写周期之后的均衡延迟时间的缩减。
最后，本发明为存储电路中写周期之后的数据线快速均衡的方法和电路提供了多个实施例。一个I/O控制电路，各自控制连接在数据线上的上拉和下拉晶体管的栅极。通过各自控制这些用此方式来降低高数据线上电压的装置的导通/截止选择时间，本发明的电路在一个写周期之后达到了甚至比读周期之后的均衡时间更快的数据线均衡时间。而上面所述的是本发明具体的实施例的完整描述，各种修改、变化和替换可以被使用。例如，当所描述的I/O控制电路的特定实施例是基于一个DRAM电路时，一个相似的电路能在一个其输入和输出其型地发生在相同的数据线装置上的SRAM装置中使用。如果把读出放大器105看作SRAM存储单元触发器，把译码晶体管110看作SRAM单元存取晶体管，并把I/O数据线108看作SRAM位线，那么，用于SRAM的电路与图1所示的电路相似，但没有存储单元100。因此，本发明的范围不应该限于所描述的实施例，而应限于下述的权利要求。
权利要求
数据线的快速电压均衡1.一个存储电路中的数据线控制电路，包括一个第一参考电压；一个第二参考电压；一个第一数据线；一个第二数据线；与所说第一数据线耦合的第一晶体管，用来耦合所说第一数据线到所说第一参考电压；与所说第一数据线耦合的一个第二晶体管，用来耦合所说第一数据线到所说第二参考电压；与所说第二数据线耦合的第三晶体管，用来耦合第二数据线到所说第一参考电压；与所说第二数据线耦合的第四晶体管，用来耦合所说第二数据线到所说第二参考电压的；耦合所述第一数据线到所述第二数据线的均衡晶体管；以及具有四个分别与所述第一、第二、第三和第四晶体管的控制端耦合的输出端的写电路。其特征在于在写周期中根据写数据，均衡晶体管是截止的并且写电路导通第二晶体管以将第一数据线的电压拉至第二参考电压。其进一步特征在于在写周期第一数据线的初始复原期间，第一晶体管和均衡晶体管是导通的，第二晶体管和第三晶是截止的。
2.如权利要求1所述的数据线控制电路，其特征在于在写周期期间，写电路截止第三晶体管。
3.如权利要求1所述的数据线控制电路，其特征在于在写周期之后，写电路立即瞬时截止第三晶体管。
4.如权利要求1所述的数据线控制电路，其特征在于在写周期复原期间，写电路在第一和第二数据线基本达到相同电压电平的时刻导通第三晶体管。
5.如权利要求1所述的数据线控制电路，其特征在于在初始写周期初始复原期间，写电路瞬时导通第四晶体管。
6.在一个存储电路中，一个数据线控制电路，包括一个第一参考电压；一个第二参考电压；一个第一数据线；一个第二数据线；与第一数据线耦合的，用来耦合第一数据线到第一参考电压的第一晶体管；与第一数据线耦合的，用来耦合第一数据线到第二参考电压的第二晶体管；与第二数据线耦合的，用来耦合第二数据线到第一参考电压的第三晶体管；与第二数据线耦合的，用来耦合第二数据线到第二参考电压的第四晶体管；以及具有四个分别与所述第一、第二、第三和第四晶体管的控制端耦合的输出端的写电路；其特征在于在写周期中根据写数据，写电路导通第二晶体管以将第一数据线电压拉向第二参考电压，并且其进一步特征在于在写周期初始复原期间，第二晶体管是截止的，第一晶体管是导通的，并且第四晶体管瞬时导通。
7.如权利要求6所述的数据线控制电路，其特征在于在写周期复原期间，写电路在第一和第二数据线基本达到相同电压电平的时刻截止第四晶体管。
8.在包括通过第一和第二晶体管分别与第一和第二参考电压耦合的第一数据线，通过第三和第四晶体管分别与第一和第二参考电压耦合的第二数据线，以及耦合第一和第二数据线的均衡晶体管的存储电路中，其中在写周期期间，第二晶体管导通以将第一数据线电压拉至第二参考电压，一种用来在写周期后均衡第一和第二数据线上的电压电平的方法，其步骤包括(a)在写周期期间或写周期后立即进行的复原期间，截止第三晶体管以解除第一参考电压和第二数据线的耦合；(b)在写周期后立即进行的初始复原期间，导通第一晶体管；(c)导通均衡晶体管以允许第一和第二数据线间的电荷共享；以及(d)在第一和第二数据线基本上为同一电压电平时，导通第二晶体管。
9.如权利要求8所述的方法，其特征在于在写周期初始复原期间，瞬时导通第四晶体管以使第二数据线的电压电平更接近于第二参考电压的步骤。
10.如权利要求9所述的方法，其特征在于在写周期复原期间在第一和第二数据线基本达到相同电压电平的时刻，截止第四晶体管的步骤。
11.在具有通过第一和第二晶体管分别与第一和第二参考电压耦合的第一数据线，通过第三和第四晶体管分别与第一和第二参考电压耦合的第二数据线，以及其中在写周期期间第二晶体管导通以将第一数据线电压拉至第二参考电压的存储电路中，一种用来在写周期后均衡第一和第二数据线上电压电平的方法，其步骤如下(a)在写周期后立即进行的初始复原期间，导通第一晶体管；(b)在写周期初始复原期间，瞬时导通第四晶体管以使第二数据线的电压电平更接近于第二参考电压。
12.如权利要求11所述的方法，其进一步包括步骤(c)在写周期期间，或写周期后立即进行的初始复原期间，截止第三晶体管以解除第一参考电压和第二数据线的耦合。
13.如权利要11所述的方法，其特征在于在写周期复原期间第一和第二数据线基本达到相同电压电平的时刻，截止第四晶体管。
14.在一个具有第一数据线和第二数据线，并且在写周期期间第一电路通路被导通以将第一数据线拉至一个不同于第二数据线上电压的电压电平的存储电路中，一种用来在一个写周期之后均衡第一和第二数据线上的电压电平的方法，包括如下步骤(a)截止第一电路通路；(b)导通耦合第一数据线到第二数据线外的某一节点的第二电路通路，以将第一数据线上的电压电平拉向第二数据线上的电压电平；(c)导通耦合第二数据线到第一数据线外某一节点的第三电路通路，以将第二数据线上的电压电平拉向第一数据线上的电压电平。
15.如权利要求14所述的方法，进一步包括步骤(d)在第一和第二数据线基本达到同一电压电平的时刻，截止第三电路通路。
16.在一个具有第一数据线和第二数据线，并且在写周期期间第一电路通路被导通以将第一数据线的电压拉至不同于第二数据线上的第二电压电平的第一电压电平的存储电路中，一种用来在写周期后均衡第一和第二数据线上的电压电平的一种方法，包括如下步骤(a)截止第一电路通路；(b)导通耦合第一数据线到第二数据线外某节点的第二电路通路，以将第一数据线上的电压电平拉向第二数据线上的电压电平；(c)导通耦合第一数据线到第二数据线的第三电路通路，以允许第一和第二数据线间的电荷共享；(d)截止耦合第二数据线到第二电压电平的第四电路通路，以解除第二电压电平和第二数据线的耦合。
17.如权利要求16所述的方法，进一步包括步骤(e)在第一和第二数据线基本达到同一电压电平的时刻，导通第四电路通路。
18.在具有一用于不同的数据传送的带有第一数据线和第二数据线的差分总线的电路中，其中通过在第一和第二数据线间产生一个差动电压将数据写在差分总线上，该差动电压的产生是通过导通第一电路通路实现的，该第一电路通路耦合第一数据线到不同于第二数据上第二电压电平的第一电压电平，一种用来在一个写步骤之后均衡第一和第二数据线上电压电平的方法，包括如下步骤(a)截止第一电路通路；(b)导通第二电路通路，该通路耦合第一数据线到第二数据线外的一个节点，以将第一数据线上的电压电平拉向第二数据线上的电压电平；(c)导通第三电路通路，该通路耦合第一数据线到第二数据线，以允许第一和第二数据线间的电荷共享；以及(d)截止耦合第二数据线到第二电压电平的第四电路通路以解除第二数据线和第二电压电平的耦合。
19.如权利要求16所述的方法，进一步包括步骤(e)在第一和第二数据线基本达到同一电压电平的第四电路通路。
全文摘要
一种用来在写周期后快速均衡存储电路中互补数据线的一种方法和电路。为了达到快速均衡，本发明的电路分开控制与数据线耦合的上拉和下拉晶体管的导通/截止时间。在包含了一个位于数据线之间的均衡晶体管的实施例中，耦合到高数据线上的上拉晶体管在写周期后被瞬时截止，以允许高数据线上的电压一直降到正在复原的低数据线上的电压，以缩减均衡延迟。
文档编号G11C11/41GK1139810SQ9511559
公开日1997年1月8日 申请日期1995年8月24日 优先权日1994年8月26日
发明者罗伯特J·普罗斯汀 申请人:汤森·汤森及克鲁法律事务所
技术领域：
本发明一般涉及集成电路存储器，特别涉及一种方法和电路，用于写周期后互补数据线的快速均衡。
在动态和静态随机存取存储电路中，存储器读操作依赖于感测一对互补的输入/输出(I/O)数据线上一个很小的差动电压的能力。为使从存储单元选择到差分信号发生器的读存取时间缩至最短，数据线在单元选择之前必须被均衡。当一次读操作在I/O数据线上导致一个典型为几百毫伏的差动电压时，一次写操作导致一个全逻辑电平差动电压(即3至5伏的电源供电电压)。因为在写操作情况下I/O数据线上的差动电压比较大，所以，与读周期之后I/O数据线的均衡所需时间相比，写周期之后I/O数据线的均衡需要较长的时间。这样，当在写周期之后马上执行一次读周期时，存储电路的操作就会减慢下来。
考虑一下
图1所示的典型的动态随机存取存储器(DRAM)的I/O数据通路。存储单元100位于由字(或行)线102和位(或列)线104构成的平面上。为了读出给定的存储单元100中的内容，存储电路接收与所述存储单元的位置相应的地址信息。依据对地址信息的解码，选择连接在该单元上的字线并且该存储单元被访问。在这时，存储单元100中的电荷存储元件106耦合到相关的位线上，导致电荷存储元件106和位线104上的寄生电容间的电荷共享。一个连接在被选位线上的读出放大器和它的补码检测由此引起的电压差并且将该信号放大至全逻辑电平(即接地和电源供电电压)。这样，在读出操作结束时，位线对上产生相反极性逻辑电平。
在DRAM电路中，一对互补的I/O数据线108一般通过列译码晶体管110与多个列线104连接起来。为了把带有被访问的存储单元的列线与I/O数据线108连接起来，它们各自的列译码晶体管110被导通。这样，互补的位线就连接到互补的I/O数据线对108上，以允许在读周期中将信息从位线传输到I/O数据线108，或在写周期中将信息从I/O线传输到位线。在一个读周期中，一个差分读出放大器112在其输入端接收互补I/O数据线108，并且在其输出端产生输出数据。在与位线相连接之前，I/O数据线108被充电至相等的电压。这项工作典型地由一对PMOS上拉晶体管114C和114T来完成，该PMOS上拉晶体管对将每一条I/O数据线与正向供电电压VDD连接起来。为说明起见，假定两个PMOS上拉晶体管114C和114T在读周期中都保持导通状态。一旦列译码信号被确定并且位线连到I/O数据线108上，就有大约lmA的电流流经与低I/O数据线(low going I/O data line)相连的上拉PMOS晶体管114。由于PMOS上拉晶体管的几百欧姆的有效电阻，该电流导致了一个在低I/O数据线上相对于VDD几百毫伏的电压降。互补的那条I/O数据线保持在VDD，然后，这个差动电压被差分读出放大器112读出并放大以产生输出数据。
为了在第一个读周期后读另一个存储单元100(在同一行但不同列)的内容，必须有足够的时间来均衡I/O数据线108，这将需要一个相对短的的时间延迟，因为在一次读操作之后，I/O数据线间只有几百毫伏(例如400mV)的差别；但是，为了在一个写周期后马上读一个存储单元100的内容，数据线的均衡需要一个非常长的时间延迟。这是由于写周期导致互补I/O数据线上的电势为全逻辑电平(即接地和VDD)这一事实。当写一个逻辑“0”时，NMOS下拉晶体管116T被导通以连接真数据线108到地，而PMOS上拉晶体管114T被截止以断开真数据线和VDD的连接，互补数据线的NMOS下拉晶体管116C保持截止，PMOS上拉晶体管114C保持导通状态。当写一个逻辑“1”时，NMOS下拉晶体管116C导通以连接互补数据线到地，而PMOS上拉晶体管114C截止以断开该线和VDD。在这种情况下，真数据线的NMOS下拉晶体管116T保持截止。PMOS上拉晶体管114T保持导通状态。当一个阵列被选择时，在除写以外的任何时候，所有PMOS晶体管114被导通并且所有NMOS下拉晶体管116被截止以使I/O数据线108的电压均为VDD(在没有读电流的条件下)，这样，为了在写周期后均衡读周期I/O数据线上的电压，载带逻辑低信号的数据线的电压必须提高几伏(典型地为3至5伏)，而不是几百毫伏。
图2是显示存储器读和写周期I/O数据线上电压的时序图，用定义读或写周期的时序的信号2A来显示列译码信号。信号2B显示在一个读周期中I/O数据线上的电压，而信号2C显示在一个写周期中I/O数据线上的电压。如图所示，当一个读周期后数据线已均衡时，一次读操作可在t1时刻开始(信号2B)。但是，在一个写周期后，因为电压差别比较大，所以直到一个相当晚的t3时刻(信号2C)取得均衡时，读操作才会发生。
在静态随机存取存储器(SRAM)电路情况下也存在相似问题。数据输入和输出一般发生在同组数据线上。如果把读出放大器105看作SRAM存储单元触发器，把译码晶体管110看作SRAM单元存取晶体管，并把I/O数据线108看作SRAM位线，一个SRAM电路与图1所示的但不包括存储单元100的电路是相似的，因此，在SRAM情况下，对一个紧接在一个写周期之后的读周期来说，也存在相同的均衡延迟问题。
因此现有的存储电路在一次写操作后马上进行读操作时受害于这个附加延迟。这个问题是可以避免的，只要I/O数据线不被共享并且输入和输出通路分离。但是，因为分开的I/O通路将大大增加电路的面积，所以I/O通路通常不分开。
缩短均衡延迟的一种方法是减小PMOS上拉晶体管114的有效阻扰，这将减小RC时间常数并加速低I/O数据线的复原。但是，较小的阻抗减小了产生在读周期中互补数据线间的电压差值。对于适当的操作来说，差分放大器在其输入端需要一个最小ΔV。给定较小的上拉阻抗，那么，要获得足够大的ΔV将需要较大的读电流。为获得较大的读电流，列译码晶体管110必须被制成更大的。但是，更大的译码晶体管110直接增加I/O数据线108上的寄生电容，导致了RC时间常数增大。因此这种方法不是可行的选择。
这种方法的改进采用了大的(低阻抗)上拉晶体管来适当加快均衡，并且在随后的读周期中截止这些晶体管。但是，这种方法使用了用于大晶体管的有效面积，并且需要非常严格的截止这些大上拉晶体管的时间选择。
一种缩短数据线均衡延迟的更好办法是增加一个NMOS均衡晶体管118，它导通时将使两条数据线一起短路。当互补数据线一起被短路时，电流流过均衡晶体管118，使得在加速低数据线的恢复的同时高数据线上的电压向着正在复原的低数据线下降，当正在复原的低数据线上的电压达到一个足够高的值时，NMOS均衡晶体管118的栅源电压将低于阈值电压，均衡晶体管118截止(尽管它的栅极仍在VDD)，在这一点上两条数据线独立地移向VDD。因此，均衡晶体管118及时截止以避免任何由于读操作而通过数据线产生的差分电压的干扰。这样均衡晶体管可以是大的以取得快速均衡。这就大大缩短了均衡延迟，因为低数据线上的电压上升较快而高数据线上的电压只是向着低数据线上的电压稍有下降。图2中的信号2D说明了这一点，它显示了在I/O线上电压移I/O线上的电压，以在早于t3时刻的t2时刻取得均衡。但是，在整个I/O数据线指数向着VDD升高的过程中I/O数据线间仍然存在着一个很小的差分电压。这样，对于非常高速的操作来说，这种数据线均衡延迟的缩短仍是不够的。
因此，这就需要一种更快的存储电路中写周期之后数据线的均衡技术。
本发明提供了一种在存储电路中一个写周期之后数据线的快速均衡的方法和电路。在本发明的一个实施例中，包括一个均衡晶体管，而且在一个写周期之后的低数据线复原过程中要瞬时截止耦合到高数据线的PMOS上拉晶体管。通过切断高数据线与VDD的连结并且导通均衡晶体管，使得高数据线通过数据线均衡晶体管向正在上升的低数据线放电。因为高数据线PMOS上拉晶体管是截止的，所以高数据线被下拉直到低数据线电平升至高数据线之上或者均衡晶体管截止。在任一种情况下，如果高数据线PMOS上拉晶体管保持截止状态，那么上升的低数据线的电平最终将升至高数据线之上。但是，当低数据线上的上升电压达到高数据线上的电压时，高数据线上的PMOS上拉晶体管将再次导通。这将允许两条数据线一致充电至VDD。
本发明的另一可选实施例在低数据线的写恢复过程中瞬时导通耦合到高数据线的NMOS下拉晶体管。这个NMOS下拉晶体管116T通常只有在数据线上写逻辑“0”时才导通，但是如果在写“1”后的数据线复原过程中被非常短暂地导通。它将通过降低高(真)数据线上的电压来加快均衡过程。这个NMOS下拉晶体管只在高数据线所需时间满足低数据线的复原时优选导通。
本发明的第三个实施例将上面两个实施例结合起来。它在恢复期间瞬时截止连在高数据线上的PMOS上拉晶体管并瞬时导通连在高数据线上的NMOS下拉晶体管。
因此，本发明的一个实施例提供了在一个含有第一和第二互补数据线，每条数据线上耦合一个上拉晶体管和下拉晶体管的存储电路中。一种均衡写周期后互补数据线上的电压的方法，该方法包括如下步骤(a)导通与带有一个逻辑低电压的第一数据线耦合的上拉晶体管；(b)通过导通一个均衡晶体管来一起短路两条互补数据线；(C)瞬时截止与带有一个逻辑高电压的第二数据线耦合的上拉晶体管。
本发明的另一个实施例提供了在一个含有第一和第二互补数据线的存储电路中，用来均衡数据线上电压的电路，该电路包括一个其第一端和第二端分别与第一和第二数据线耦合的均衡晶体管，与第一数据线耦合的第一上拉晶体管和第一下拉晶体管，与第二数据线耦合的第二上拉晶体管和第二下拉晶体管，以及与上拉晶体管和下拉晶体管耦合的控制装置，该控制装置用来从第二数据线的写周期初始复原过程中截止与带有一个高逻辑电平的第一数据线耦合的上拉晶体管。
为更好地理解本发明所述的快速数据线均衡技术的性质和优点，可以参照附图和下面的详细描述。
图1是现有技术电路示意图，它显示了存储电路中一条I/O线的读和写的电路原理。
图2是一时序图，它说明了在图1所示的现有技术电路的存储器写周期中，I/O数据线上的波形。
图3所示为本发明的数据线均衡电路的具体实施例。
图4是说明依据本发明在存储器写周期中的数据上的波形的时序图。
在现有技术存储电路中，如图1所示例，为达到写操作的目的，同一信号一般控制着每一连接在I/O线上的上拉晶体管114和下拉晶体管116互补对的栅极。因此，现有技术电路在截止上拉晶体管114的同时，它的下拉晶体管116是导通的，反之亦然。但是，应当了解在产生一个读信号时，有时允许两条数据线在均衡后都漂移。但为了达到写操作的目的，每一对上拉晶体管和下拉晶体管实质上充当了普通的反相器。本发明通过切断上拉和下拉晶体管栅极的联系以及独立控制这些晶体管的导通/截止时间，从而大大缩短了接在写周期之后的读操作所需的均衡时间。
图3表示依据本发明实施例的存储器I/O控制电路。该I/O控制电路包括连接在I/O线上的PMOS上拉晶体管300和NMOS下拉晶体管302，以及相似的连接在I/O线上的PMOS304和NMOS306对。电路接收一个阵列选择信号AS作为一个输入，阵列选择逻辑“与”可写信号的AS·W作为另一输入，DIN和DIN提供写数据写数据在DIN或在DIN上以脉冲形式出现(本例中为正向脉冲)，当不写时，DIN和DIN具有相同电平(此例中为低电平)。当阵列选择信号不被选择时允许I/O和I/O都漂移。这对某些阵列结构是必需的，而与这里所描述的均衡技术无关，因而不进一步进行描述了。当阵列被选择用于读或写时，阵列选择信号AS被确定为高电平，而AS·W只有在被选阵列写时才被确定。用于真I/O线的控制电路包括一个两输入与非门308，它的输入端接收信号AS·W和DIN。与非门308的输出端，节点310，与反相器312的输入端相连，其输出端节点314，触发NMOS下拉晶体管302的栅极。I/O控制电路包括一个相似的由用来触发NMOS下拉晶体管306栅极的与反相器316和非门320构成的电路，它用DIN代替DIN作为与非门316的输入。PMOS上拉晶体管300的栅极，节点332，被一个三输入与非门324的输出触发。与非门324的第一输入端与阵列选择信号AS相连接，而第二输入端与与非门308的输出端，节点310相连。位于节点336的第三输入端被一个三反相器延时链326的输出启动，该三反相器延迟链326的输入端与反相器320的输出端，节点322相连。一个对称连接的相似电路触发PMOS上拉晶体管304，该电路由一个三反相器延迟链330和一个三输入端与非门328构成。I/O控制电路还进一步包括一个NMOS均衡晶体管EQ，它的源极和漏极分别与I/O和I/O相连。一个两输入端或反相器338在它的输入端接收DIN和DIN，一个非门342在它的输入端接收AS.W。第二两输入端或非门340在它的输入端接收或非门338和反相器342的输出。或非门340的输出端与反相器344的输入端相连，其输出触发NMOS晶体管EQ的栅极。可替换地，也能用PMOS晶体管作为均衡晶体管。在这种情况下，触发PMOS均衡晶体管栅极的电路与图3所示电路相比，将有相反的逻辑。
电路的操作将在下文中进行描述。当存储电路不执行写操作(即在读或除写以外的其它操作过程中)时，信号AS.W，DIN和DIN为逻辑低电平。这将导致反相吕312和320的输出为逻辑低电平。这样，NMOS下拉晶体管302和306被截止，如果阵列被选择(即AS被确定)，那么与非门324和328的所有输入为逻辑高电平，造成节点332和334低输出，从而导通PMOS上拉晶体管300和304。因此，在一次读操作或除写以外的其它操作过程中，NMOS下拉晶体管302和306都是截止的，PMOS上拉晶体管300和304都是导通的，使两条I/O线的电压都升至正向电源供电电压VDD。因为所有的信号DIN，DIN和AS.W都是低电平，所以均衡晶体管的栅极为高电压。但因为它的源极和漏极和栅极具有相同的高电压，所以该均衡晶体管截止。
现在考虑把一个逻辑“1”写到与被选阵列耦合的存储单元中的情况。一个正脉冲被加到DIN上，并且AS和AS.W被确定，而DIN保持低电平。由于与非门316的一个输入端为高电平，另一输入端为正脉冲，所以其输出端，节点318，出现负脉冲。节点318的负脉冲被反相器320反相并且加到NMOS下拉晶体管306的栅极。假定在t0时刻为DIN脉冲的上升沿，那么NMOS晶体管306在t0加两个门延迟的时刻导通(316和320)。这个节点318的负脉冲也导致了在该脉冲期间，三输入端与非门328的输出为高电平，同时在t0之后经过了两个门延迟的时刻截止PMOS晶体管304。用Δ来代表每一个门延迟，则I/O在t0＋3Δ时刻为低电平(316，328/320及304/306)。
由于DIN为逻辑低电平，所以与非门308(节点310)的输出保持逻辑高电平，并且反相器312的输出保持逻辑低电平。这样，NMOS晶体管302保持截止。在与非门324的三个输入端中，两个保持逻辑高电平(AS和节点310)，在节点322，三反相器延迟链326反相并延迟该正脉冲，并把它加到位于节点336的第三输入端。这样，在t0加5个间延迟(316，320及326)即在t0＋5Δ时刻，与非门324在其输入端336接收一个负脉冲。因此，在t0＋6Δ时刻，一个正脉冲到达PMOS晶体管300的栅极并切断I/O与VDD的连接。在写过程中，AS·W被确定为高电平并使得反相器342的输出为低电平。t0时刻DIN上的正脉冲造成在t0＋Δ时刻门338的输出为低电平，在t0＋2Δ时刻门340的输出为高电平，以及t0＋3Δ时刻反相器344的输出为低电平。从而自t0＋6Δ时刻开始，在脉冲周期内，I/O发生漂移，晶体管300、302和EQ均是截止的。在此期间，I/O被接地以完成一次写操作。
如果在t1时刻DIN脉冲处于下降沿，那么在t1＋2Δ(316及328/320)时刻，NMOS晶体管306截止且PMOS晶体管304导通。这样，在t1＋3Δ(316，328/320和304/306)时刻，I/O开始移向VDD。t1＋3Δ时刻标志着复原或均衡过程的开始。在t1＋3Δ时刻被截止的NMOS晶体管EQ在DIN脉冲期间保持截止，并且在t1＋3Δ(338，340，344)时刻反向导通。因此，均衡晶体管在I/O开始复原并从接地电压移向VDD的相同时刻(t1＋3Δ)被导通。由于均衡晶体管EQ短路了I/O和I/O，所以在EQ促进PMOS晶体管304升高复原的I/O线电压的同时，原来I/O线的高电压也向着复原的I/O线的电压降低。但此时PMOS晶体管300是截止的，直到t1＋6Δ(316，320，326，324)时刻PMOS晶体管300才反向导通并在t1＋7Δ时刻使I/O电压升至VDD。因此，在I/O开始均衡过程后的四个门延迟(4Δ)期间内，PMOS晶体管300是截止的。这样，在I/O开始复原后的4Δ期间，PMOS上拉晶体管300处于截止并允许I/O的电压向着正升高的I/O线降低。在尽可能接近下降的I/O电压与上升的I/O电压交会的时刻，PMOS300被反向导通。此后，在相同的时间常数下I/O和I/O都移向VDD。
PMOS 300被反向导通的时刻(即I/O开始复原后PMOS晶体管300保持截止的时间长度)是非常严格的。图4所示的时序图表明了这一点。图4A表示在I/O线复原期间PMOS300根本没有导通的情况下写一个逻辑“1”时，两条I/O线的状态。其具体说明如下，在t1＋3Δ时刻，I/O电压被降至接地电压而I/O电压保持在VDD以将逻辑“1”写入耦合到选定阵列的定址存储单元。在t1＋3Δ时刻，I/O开始其向VDD的复原，而通过均衡晶体管EQ的电流引起I/O向I/O的电压降低。如果在一个短时延迟之后PMOS 300不反向导通的话，I/O将继续与I/O电压取得均衡。只要I/O电压低于I/O电压就降低，并在I/O电压超过I/O电压时升高。在I/O电压超过I/O电压后，两条I/O线都被PMOS 304拉向VDD，I/O是直接地，I/O要通过均衡晶体管EQ。当I/O达到一个低于VDD的NMOS阈值电压Vtn(NMOS均衡晶体管EQ的栅电压)时，晶体管EQ截止并切断I/O和I/O的连接。这样，I/O的电压只达到了VDD-Vtn而I/O电压继续达到VDD。显然这是不合要求的。因为I/O线间仍存在着差动电压VDD-Vtn。
图4B说明PMOS晶体管300在最佳时刻之前和之后被导通的情况。当PMOS 300太早被导通时，它将在I/O电压达到I/O之前(即I/O电压仍高于I/O时)把I/O的电压向VDD上拉。曲线400表示了这一点。当PMOS 300太晚被导通时，I/O电压将在被PMOS 300向VDD上拉之前与I/O的电压交叉。曲线402表明了这一点。在任一种情况下，在两I/O线的电压达到VDD时，它们之间始终存在一个差动电压。注意在两条I/O线上加载等值的电阻/电容对I/O线上的信号来说将导致相等的时间常数。
因而导通PMOS 300的最佳时刻是在两条I/O线交叉的准确时刻。这将保证从两条I/O线交叉的时刻(即均衡)起，它们的电压一致移向VDD而没有差动电压。图4C说明了上拉和下拉晶体管以及与I/O线耦合的均衡晶体管的控制信号和写逻辑“1”时I/O线上的信号的时序。在tn时刻，上拉和下拉晶体管304和306的栅极(即节点334和322)电压被拉低，同时结束该写周期并开始了数据线的均衡过程。一个反相器延迟之后，均衡晶体管EQ的栅极电压被拉高以导通晶体管EQ。NMOS下拉晶体管302的栅极(节点314)保持低电平，同时保持该下拉晶体管截止。上拉晶体管300的栅极(节点332)在写脉冲期间为高电平，同时从VDD切断I/O并在复原的初始阶段保持高电平。这样，在晶体管EQ导通时的复原开始时刻，I/O的电压向着正在复原的I/O迅速降低。大约四个门延迟之后(tn＋4Δ时刻)，当两条I/O线交叉时，节点332的电压被拉低，同时导通上拉晶体管300。从这点起，两条I/O线的电压在相同的增长时间被它们各自的上拉晶体管上拉。从而，数据线上的电压一交叉，就达到了均衡并保持该均衡。
绝对完美的PMOS晶体管300再导通定时是符合要求的。但并不是必需的，应用本发明公开的均衡技术，一个本领域的技术人员能够容易地操纵这个时间选择，以致于在各种情况下，使用此技术的均衡速度远远超过使用了现有技术的均衡速度。
在转换了I/O和I/O的作用，写一个逻辑“0”时，图3所示电路的操作原理是相同的。四个门延迟的样值也依电路的设计(晶体管尺寸)、配置和制造过程的参数而不同，但我们发现这对具体应用来说是非常好的。
本发明还有其它实施例。本发明为达到写周期后用于数据线均衡的相似速度优势，利用了单独控制上拉和下拉晶体管的栅极导通/截止时间选择的能力。在一个可选实施例中，控制电路使用在均衡刚开始时将连接在高数据线上的NMOS下拉晶体管导通非常短的时间来代替截止连接在高数据线上的PMOS上拉晶体管。这将引起高数据线的电压被向着正在复原的数据线下拉，同时允许电压快速均衡。尽管使用均衡晶体管是更可取的，但这个实施例并不需要一个均衡晶体管。第三实施例是在另两个实施例组合的基础上实现的。也就是说，象第一实施例一样截止连接在高数据线上的PMOS上拉晶体管，同时象第二实施例一样导通NMOS下拉晶体管正与图3所示相似的电路能被开发以实现这些可选择的实施例。
如存储器设计领域中人们所熟知的，所描述的实施例中的信号的极性决定于用于一个DRAM装置的列译码晶体管(图1中的110)或用于一个SRAM的存储单元存取晶体管的类型。也就是说因为图3所描述的实施便假定了NMOS列译码晶体管，所以数据线的电压被在VDD均衡。例如为了写一个逻辑“0”，真数据线(I/O)的电压被拉低，而它的互补线则保持在VDD。但是，如果列译码晶体管(或SRAM情况下的存储单元存取晶体管)是PMOS类的晶体管，那么数据线的电压将被均衡在接地电压(或负电源电压VSS)。那么为了写一个逻辑“0”，真数据线(I/O)的电压将被拉高，而它的互补线(I/O)将保持低电平。因而，一个与图3所示电路相似的，并在除相反极性以外的相同原理基础上操作的控制电路将获得相同的在写周期之后的均衡延迟时间的缩减。
最后，本发明为存储电路中写周期之后的数据线快速均衡的方法和电路提供了多个实施例。一个I/O控制电路，各自控制连接在数据线上的上拉和下拉晶体管的栅极。通过各自控制这些用此方式来降低高数据线上电压的装置的导通/截止选择时间，本发明的电路在一个写周期之后达到了甚至比读周期之后的均衡时间更快的数据线均衡时间。而上面所述的是本发明具体的实施例的完整描述，各种修改、变化和替换可以被使用。例如，当所描述的I/O控制电路的特定实施例是基于一个DRAM电路时，一个相似的电路能在一个其输入和输出其型地发生在相同的数据线装置上的SRAM装置中使用。如果把读出放大器105看作SRAM存储单元触发器，把译码晶体管110看作SRAM单元存取晶体管，并把I/O数据线108看作SRAM位线，那么，用于SRAM的电路与图1所示的电路相似，但没有存储单元100。因此，本发明的范围不应该限于所描述的实施例，而应限于下述的权利要求。
权利要求
数据线的快速电压均衡1.一个存储电路中的数据线控制电路，包括一个第一参考电压；一个第二参考电压；一个第一数据线；一个第二数据线；与所说第一数据线耦合的第一晶体管，用来耦合所说第一数据线到所说第一参考电压；与所说第一数据线耦合的一个第二晶体管，用来耦合所说第一数据线到所说第二参考电压；与所说第二数据线耦合的第三晶体管，用来耦合第二数据线到所说第一参考电压；与所说第二数据线耦合的第四晶体管，用来耦合所说第二数据线到所说第二参考电压的；耦合所述第一数据线到所述第二数据线的均衡晶体管；以及具有四个分别与所述第一、第二、第三和第四晶体管的控制端耦合的输出端的写电路。其特征在于在写周期中根据写数据，均衡晶体管是截止的并且写电路导通第二晶体管以将第一数据线的电压拉至第二参考电压。其进一步特征在于在写周期第一数据线的初始复原期间，第一晶体管和均衡晶体管是导通的，第二晶体管和第三晶是截止的。
2.如权利要求1所述的数据线控制电路，其特征在于在写周期期间，写电路截止第三晶体管。
3.如权利要求1所述的数据线控制电路，其特征在于在写周期之后，写电路立即瞬时截止第三晶体管。
4.如权利要求1所述的数据线控制电路，其特征在于在写周期复原期间，写电路在第一和第二数据线基本达到相同电压电平的时刻导通第三晶体管。
5.如权利要求1所述的数据线控制电路，其特征在于在初始写周期初始复原期间，写电路瞬时导通第四晶体管。
6.在一个存储电路中，一个数据线控制电路，包括一个第一参考电压；一个第二参考电压；一个第一数据线；一个第二数据线；与第一数据线耦合的，用来耦合第一数据线到第一参考电压的第一晶体管；与第一数据线耦合的，用来耦合第一数据线到第二参考电压的第二晶体管；与第二数据线耦合的，用来耦合第二数据线到第一参考电压的第三晶体管；与第二数据线耦合的，用来耦合第二数据线到第二参考电压的第四晶体管；以及具有四个分别与所述第一、第二、第三和第四晶体管的控制端耦合的输出端的写电路；其特征在于在写周期中根据写数据，写电路导通第二晶体管以将第一数据线电压拉向第二参考电压，并且其进一步特征在于在写周期初始复原期间，第二晶体管是截止的，第一晶体管是导通的，并且第四晶体管瞬时导通。
7.如权利要求6所述的数据线控制电路，其特征在于在写周期复原期间，写电路在第一和第二数据线基本达到相同电压电平的时刻截止第四晶体管。
8.在包括通过第一和第二晶体管分别与第一和第二参考电压耦合的第一数据线，通过第三和第四晶体管分别与第一和第二参考电压耦合的第二数据线，以及耦合第一和第二数据线的均衡晶体管的存储电路中，其中在写周期期间，第二晶体管导通以将第一数据线电压拉至第二参考电压，一种用来在写周期后均衡第一和第二数据线上的电压电平的方法，其步骤包括(a)在写周期期间或写周期后立即进行的复原期间，截止第三晶体管以解除第一参考电压和第二数据线的耦合；(b)在写周期后立即进行的初始复原期间，导通第一晶体管；(c)导通均衡晶体管以允许第一和第二数据线间的电荷共享；以及(d)在第一和第二数据线基本上为同一电压电平时，导通第二晶体管。
9.如权利要求8所述的方法，其特征在于在写周期初始复原期间，瞬时导通第四晶体管以使第二数据线的电压电平更接近于第二参考电压的步骤。
10.如权利要求9所述的方法，其特征在于在写周期复原期间在第一和第二数据线基本达到相同电压电平的时刻，截止第四晶体管的步骤。
11.在具有通过第一和第二晶体管分别与第一和第二参考电压耦合的第一数据线，通过第三和第四晶体管分别与第一和第二参考电压耦合的第二数据线，以及其中在写周期期间第二晶体管导通以将第一数据线电压拉至第二参考电压的存储电路中，一种用来在写周期后均衡第一和第二数据线上电压电平的方法，其步骤如下(a)在写周期后立即进行的初始复原期间，导通第一晶体管；(b)在写周期初始复原期间，瞬时导通第四晶体管以使第二数据线的电压电平更接近于第二参考电压。
12.如权利要求11所述的方法，其进一步包括步骤(c)在写周期期间，或写周期后立即进行的初始复原期间，截止第三晶体管以解除第一参考电压和第二数据线的耦合。
13.如权利要11所述的方法，其特征在于在写周期复原期间第一和第二数据线基本达到相同电压电平的时刻，截止第四晶体管。
14.在一个具有第一数据线和第二数据线，并且在写周期期间第一电路通路被导通以将第一数据线拉至一个不同于第二数据线上电压的电压电平的存储电路中，一种用来在一个写周期之后均衡第一和第二数据线上的电压电平的方法，包括如下步骤(a)截止第一电路通路；(b)导通耦合第一数据线到第二数据线外的某一节点的第二电路通路，以将第一数据线上的电压电平拉向第二数据线上的电压电平；(c)导通耦合第二数据线到第一数据线外某一节点的第三电路通路，以将第二数据线上的电压电平拉向第一数据线上的电压电平。
15.如权利要求14所述的方法，进一步包括步骤(d)在第一和第二数据线基本达到同一电压电平的时刻，截止第三电路通路。
16.在一个具有第一数据线和第二数据线，并且在写周期期间第一电路通路被导通以将第一数据线的电压拉至不同于第二数据线上的第二电压电平的第一电压电平的存储电路中，一种用来在写周期后均衡第一和第二数据线上的电压电平的一种方法，包括如下步骤(a)截止第一电路通路；(b)导通耦合第一数据线到第二数据线外某节点的第二电路通路，以将第一数据线上的电压电平拉向第二数据线上的电压电平；(c)导通耦合第一数据线到第二数据线的第三电路通路，以允许第一和第二数据线间的电荷共享；(d)截止耦合第二数据线到第二电压电平的第四电路通路，以解除第二电压电平和第二数据线的耦合。
17.如权利要求16所述的方法，进一步包括步骤(e)在第一和第二数据线基本达到同一电压电平的时刻，导通第四电路通路。
18.在具有一用于不同的数据传送的带有第一数据线和第二数据线的差分总线的电路中，其中通过在第一和第二数据线间产生一个差动电压将数据写在差分总线上，该差动电压的产生是通过导通第一电路通路实现的，该第一电路通路耦合第一数据线到不同于第二数据上第二电压电平的第一电压电平，一种用来在一个写步骤之后均衡第一和第二数据线上电压电平的方法，包括如下步骤(a)截止第一电路通路；(b)导通第二电路通路，该通路耦合第一数据线到第二数据线外的一个节点，以将第一数据线上的电压电平拉向第二数据线上的电压电平；(c)导通第三电路通路，该通路耦合第一数据线到第二数据线，以允许第一和第二数据线间的电荷共享；以及(d)截止耦合第二数据线到第二电压电平的第四电路通路以解除第二数据线和第二电压电平的耦合。
19.如权利要求16所述的方法，进一步包括步骤(e)在第一和第二数据线基本达到同一电压电平的第四电路通路。
全文摘要
一种用来在写周期后快速均衡存储电路中互补数据线的一种方法和电路。为了达到快速均衡，本发明的电路分开控制与数据线耦合的上拉和下拉晶体管的导通/截止时间。在包含了一个位于数据线之间的均衡晶体管的实施例中，耦合到高数据线上的上拉晶体管在写周期后被瞬时截止，以允许高数据线上的电压一直降到正在复原的低数据线上的电压，以缩减均衡延迟。
文档编号G11C11/41GK1139810SQ9511559
公开日1997年1月8日 申请日期1995年8月24日 优先权日1994年8月26日
发明者罗伯特J·普罗斯汀 申请人:汤森·汤森及克鲁法律事务所
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