存储器空间的扩充方法与装置的制作方法
专利名称：存储器空间的扩充方法与装置的制作方法
技术领域：
本发明涉及一种数据存取方法与装置，尤其涉及一种存储器空间之扩充方法与装置。
传统的用以存取存储器数据之方式有二种，一种是串行式，另一种为并行式。
现以串行方式读取存储器数据为例，请参阅
图1，其为传统的以串行方式读取存储器数据之电路方块图，包括一输入寄存器11、一解码存储器单元12以及一输出寄存器13。其中，欲读取之数据储存于解码存储单元12内，而该输入寄存器11、该解码存储器单元12以及该输出寄存器13位于同一个IC包装10之内，该IC包装10具有引脚(pin)AIN、DOUT、CLK以及CS。
图2为图1之时序信号图，以下配合图1、2来说明串行式的读取动作当该引脚CS为LOW(低)时，位于该IC10内的电路被使能，该引脚CLK则用以接收时钟脉冲信号，而该引脚AIN则用以接收地址信号，假设该解码存储单元12每一组地址为14位，则该引脚AIN以每次一位的串行方式依次接收14位的地址信号A0-A13，而该输入寄存器11亦依序接收地址信号A0-A13，待地址信号A0-A13已完全接受完毕后，再输出地址信号A0-A13至该解码存储器单元12；当然，该解码存储器单元12于接收地址信号A0-A13后，便将其解码并同时输出对应位于地址A0-A13之数据D0-D7至该输出寄存器13，而该输出寄存器13再将D0-D7以一次一位之串行方式自该引脚DOUT输出。
串行式读取方式之优点，在于读取该解码存储器单元12之接口电路仅需一个地址引脚及一个数据输出引脚，因此，当解码存储器单元12之存储器容量被扩充时，只要增加输入地址的位数即可(即外接多个相同之IC包装10)，不须更动IC包装10内部所包装之脚位数。
然而，当应用的存储器容量超过最大单个存储器容量时，除外接多个相同之IC包装10之外，尚需配合增加外部解码线路，用以区分多个相同存储器容量之存储器空间，此情况即如图3所示，图3是以串行式存储器进行扩充之方块示意图，图3中，一串行式扩充存储器30包括四个单个串行式存储器31-34，其中，该四个单个串行式存储器中之任一个串行式存储器分别包括引脚(pin)AIN1-AIN4、DOUT1-DOUT4、CLK1-CLK4以及CS1-CS4中之任一者；当然，该串行式存储器30亦具有AIN、DOUT、CLK以及CS。
由于图3此项之扩充，故除需增加一组2对4解码器35外，尚需增加额外两条信号线EXT0与EXT1，同时可预见，如欲扩充为更大的存储器空间，则势必又增加多组解码器与额外之信号线，如此一来，将增加整体电路的复杂度。
又，再以并行方式读取存储器数据为例，请参阅图4，图4为传统的以并行式读取存储器数据的电路方块图。图4表示了解码存储器单元4，与图1不同之处在于，图4将14位的地址信号同时输入一解码存储器单元4的引脚，14位的地址信号A0-A13由该解码存储器单元4解码后再同时输出对应该地址信号A0-A13的数据，因此，该解码存储器单元4必须具备14个地址接收引脚PA0-PA13，以及8个数据输出引脚PD0-PD7，另外，该解码存储器单元4还包括了晶片选择引脚CS以及一输出使能引脚OE。图5则表示了图4电路之各引脚的时序信号。
并行式读取的优点在于每一位的地址及数据皆由相对应的引脚接收或输出，因此读取一次即可得一笔完整的数据，读取速率快。
然其缺点在于，单一晶片中的引脚过多，形成包装成本大；此外，外部用以控制解码存储器单元4的控制器必需提供相等数目的脚位来控制该等地址及数据引脚，占用了过多的控制器之控制引脚；另外，一旦该解码存储器单元4被扩充时，整个该解码存储器单元4之引脚数明显增加，其外部外围之控制系统的布局必需重新设计，此情况请参阅第6图，图6是以并行式存储器进行扩充的方块示意图；图6中，一并行式扩充存储器60包括四个单个之串行式存储器61-64，其中，该四个单个之并行式存储器中之任一个串行式存储器分别包括引脚(pin)A01-A04、A11-A14、A21-A24、A31-A34、A41-A44、A51-A54、WR1-WR4以及CS1-CS4中之任一者；当然，该并行式存储器60亦具有A0--A5、WR以及CS。
同理，由于图6此项之扩充，故除需增加一组2对4解码器65外，尚需增加额外两条信号线A6与A7，同时可预见，如欲扩充为更大的存储器空间，则势必又增加多组解码器与额外之信号线，如此一来，亦将增加整体电路之复杂度。
本发明的主要目的在于提供一种存储器空间的扩充方法与装置，可在无需增加任何外加解码线路的情况下，增进存储器空间之扩充弹性且可任意地存取存储器空间之储存数据。
本发明是关于一种存储器空间的扩充方法，其步骤包括a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；d)将该存取地址与该复数组基底地址分别进行一差值运算，以得到该复数组运算地址结果；以及e)在该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
当然，其中在该步骤(a)中该复数组子存储器空间中的任两组之存储器空间的大小可相等。
当然，其中在该步骤(a)中该复数组子存储器空间中的任两组子存储器空间的大小可不相等。
当然，其中在该步骤(b)中该复数组基底地址中的第一组基底地址可为该存储器空间的起始地址。
当然，其中在该复数组基底地址中的第二组基底地址至该复数组基底地址间的任一组基底地址，可为该任一组基底地址之前一组基底地址与该前一组基底地址所相对应之子存储器空间之全部空间地址的总合。
当然，其中在该步骤(d)中的该差值运算指一减法运算。
当然，其中在该步骤(e)中所谓该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内，是指该组运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
本发明提供一种存储器空间的扩充方法，其步骤包括a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；其中，该存取地址具有一低位及高位存取地址；d)将该低位存取地址输出至该复数组子存储器空间处；e)将该高位存取地址与该复数组高位基底地址分别进行一差值运算，以得到该复数组高位运算地址结果；以及(f)在该复数组高位运算地址结果中之一组高位运算地址结果与该低位存取地址之地址组合位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
本发明提供一种存储器空间的扩充装置，其具有复数组存取装置以及电连接于该复数组存取装置之一存取地址端、一存取数据端以及一存取选择端；其中，一存储器空间具有复数组子存储器空间，且该复数组子存储器空间分别电连接于该复数组存取装置；该复数组存取装置中之任一组存取装置包括；一基底地址储存装置，其用以输入储存一基底地址；一差值运算比较装置，电连接于该基底地址储存装置、该存取地址端以及该任一组存取装置所电连接的子存储器空间，该差值运算比较装置用以将自该存取地址端所输入之一存取地址与该基底地址进行一差值运算，以当所得之运算地址结果位于一定地址范围内时，将该运算地址结果输出至该组子存储器空间处，且产生输出一存取数据使能信号；以及一数据缓冲装置，电连接于该差值运算比较装置、该组子存储器空间、该存取数据端以及该存取选择端，该数据缓冲装置用以响应该存取数据使能信号以及自该存取选择端所输入之一存取选择信号，而自该存取数据端存入一储存数据至该组子存储器空间或自该组子存储器空间内读取该储存数据至该存取数据端处。
当然，其中该基底地址储存装置可为一基底地址寄存器。
当然，其中该差值运算比较装置可包括一减法器以及比较器。
当然，其中该差值运算可为一减法运算。
当然，其中该一定地址范围是指该组所电连接之子存储器空间的空间地址。
当然，其中该所谓所得之运算地址结果位于该组所电连接之子存储器空间的空间地址内，是指该运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
当然，其中该数据缓冲装置可为一双向数据缓冲装置。
当然，其中该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端与该差值运算比较装置，该地址缓冲装置可用以接收自该存取地址端所输入的该存取地址，且予以输出至该差值运算比较装置中。
当然，其中该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端、该差值运算比较装置与该存取装置所电连接之该组子存储器空间，该地址缓冲装置可用以接收自该存取地址端所输入的该存取地址，且将该存取地址中的低位存取地址予以输出至该组子存储器空间处，而该存取地址中的高位存取地址则予以输出至该差值运算比较装置中。
当然，其中该一定地址范围是指该组所电连接的子存储器空间的高位空间地址。
当然，其中该所谓所得之运算地址结果位于该组所电连接的子存储器空间的高位空间地址内，是指该运算地址结果大于或等于该组子存储器中高位空间的起始位置，且小于或等于该组子存储器中高位空间的终止地址。
当然，其中该任一组存取装置与该任一组存取装置所电连接的子存储器空间可设于一集成电路(IC)中。
以下将结合附图和实施例对本发明的存储器空间扩充方法与装置作进一步的详细说明。
图1为传统的以串行方式读取存储器数据的电路方块图；。
图2为图1电路的接口引脚的时序图。
图3为以串行式存储器进行扩充的方块示意图。
图4为传统的以并行方式读取存储器数据的电路方块图。
图5为图4电路的接口引脚的时序图。
图6为以并行式存储器进行扩充的方块示意图。
图7为本发明的概念实施示意图。
图8为本发明所述方法之一较佳实施例的流程示意图。
图9为本发明所述方法之另一较佳实施例的流程示意图。
图10(a)为本发明所述装置之一较佳实施例的方块示意图。
图10(b)为本发明所述装置之一较佳实施例中该任一组存取装置与该任一组存取装置所电连接之子存储器空间同设于一集成电路(IC)的示意图。
图11(a)为本发明所述装置之另一较佳实施例的方块示意图。
图11(b)为本发明所述装置之另一较佳实施例中该任一组存取装置与该任一组存取装置所电连接之子存储器空间同设于一集成电路(IC)的示意图。
图12为以图10(b)所示之结构为例应用实施扩充为4K字节(bytes)存储器空间的应用示例图。
图13为以图11(b)所示之结构为例应用实施扩充为4K字节(bytes)存储器空间的应用示例图。
请参阅图7，其为本发明的概念实施示意图，图7中，n+1组子存储器元件中的任一子存储器空间皆只占据存储空间(m)的部分区域。一旦有一外部输入地址位于基底地址2与基底地址3之间时，应只有选定子存储器元件(2)(该基底地址2是其所相对应之基底地址)使能且自其中输入/出一储存值；同理，当该外部输入地址位于基底地址n与基底地址n+1之间时，则应当仅有选定子存储器元件(n)(该基底地址n是其所相对应之基底地址)使能且自其中输入/出另一储存值；当然，该储存值或该另一储存值在真实存储器中的实际储存地址，依下列关系而决定该储存值或该另一储存值在实际存储器中的实际储存地址＝该外部输入地址—被选定子存储器元件所相对应之基底地址本发明乃于该n+1组子存储器元件制成时，即将相对于该n+1组子存储器元件的基底地址分别存入其中，供该n+1组子存储器元件分别自行决定该外部输入地址是否落于本身之子存储器空间，再据以判断被选定之子存储器元件中之子存储器空间使能与否，并存取储存数据。
为进一步揭示本发明内容，现列举若干较佳实施例加以说明。
请参阅图8，其为本发明所述方法之一较佳实施例的流程示意图，其包括A1开始；A2提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间均可存取复数组储存数据；其中，该复数组子存储器空间中的任两组子存储器空间的大小可相等，当然，该任两组子存储器空间之大小也可不相等；A3设定与该复数组子存储器空间所各别相对应的该复数组基底地址；其中，该复数组基底地址中的第一组基底地址可为该存储器空间的起始地址，且其中在该复数组基底地址中的第二组基底地址至该复数组基底地址间之任一组基底地址，可为该任一组基底地址之前一组基底地址与该前一组基底地址所相对应之子存储器空间的全部空间地址的总合；A4输入一存取地址；A5将该存取地址与该复数组基底地址分别进行一减法运算，以得到该复数组运算地址结果；A6当该复数组运算地址结果中的一组运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据；以及A7结束。
再请参阅图9，其为本发明所述方法之另一较佳实施例的流程示意图，其包括B1开始；B2提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可存取复数组储存数据；B3设定与该复数组子存储器空间所各别相对应的该复数组基底地址；B4输入一存取地址；其中该存取地址具有一低位及高位之存取地址；B5将该低位存取地址输出至该复数组子存储器空间处；B6将该存取地址的高位存取地址与该复数组高位基底地址分别进行一差值运算，以得到该复数组高位运算地址结果；B7当该复数组高位运算地址结果中的一组高位运算地址结果与该存取地址的低位基底地址的地址组合位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据；以及B8结束。
现再请参阅图10(a)，其为本发明所述装置的一个较佳实施例的方块示意图，在图10(a)中，一种存储器空间的扩充装置101包括复数组存取装置E0-En、一存取地址端1011、一存取数据端1012以及一存取选择端1013；而一存储器空间102则包括复数组子存储器空间M0-Mn，且该复数组子存储器空间M0-Mn各自的起始地址与终止地址应分别为M01-Mn1与M0m-Mnm；当然，该复数组存取装置E0-En分别包括一基底地址储存装置E01-En1、一地址缓冲装置E02-En2、一差值运算比较装置E03-En3以及一数据缓冲装置E04-En4中之任一者；当然，该基底地址储存装置E01-En1皆可分别为一基底地址寄存器，该差值运算比较装置E03-En3皆可分别包括一减法器以及比较器(未图示)，以进行一减法运算以及一比较运算；而该数据缓冲装置E04-En4可皆为一双向数据缓冲装置。
较佳者，该复数组存取装置E0-En可分别与该复数组存取装置E0-En所电连接的复数组子存储器空间M0-Mn同设于一集成电路(IC)中，此情况可参阅图10(b)，其为本发明所述装置之一较佳实施例中该复数组存取装置E0-En中与该所分别电连接之子存储器空间M0-Mn同设于一集成电路(IC)的示意图；当然，当图10(b)中由标号1030-103n之虚线所覆盖之装置即为可形成集成电路(IC)区域的示意图。
再请参阅图10(a)，其中，为方便说明该复数组存取装置E0-En中的任一组存取装置的工作原理，兹以该组存取装置E0为例；其中，该组存取装置E0中包括该地址缓冲装置E01、该基底地址储存装置E02、该差值运算比较装置E03以及该数据缓冲装置E04；且该组存取装置E0电连接于该组子存储器空间M0，以将位于该存取数据端1012的一储存数据输入至该组子存储器空间M0或自该组子存储器空间M0内读取该储存数据至该存取数据端1012。
同时，一基底地址先行以高电压方式输入储存至该基底地址储存装置E02中，之后，自该存取地址端1011处输入一存取地址至该地址缓冲装置E01中，以供该差值运算比较装置E03将该存取地址与该基底地址进行一减法运算，并且，如所得之运算地址结果位于一定地址范围内时，将该运算地址结果输出至该组子存储器空间M0处，并产生输出一存取数据使能信号E05至该数据缓冲装置E04；此时，该数据缓冲装置E04，即用以响应该存取数据使能信号E05以及自该存取选择端1013所输入之一存取选择信号，而自该存取数据端1012存入一储存数据至该组子存储器空间M0或自该组子存储器空间M0内读取该储存数据至该存取数据端1012处。
其中，前述所谓所得之运算地址结果位于一定地址范围内意指该运算地址结果大于或等于该组子存储器空间M0之起始地址M01，且小于或等于该组子存储器空间M0之终止地址M0m。
当然，其余该存取装置E1-En之电路工作原理亦等同该存取装置E0；由此，依前述针对图7所示本发明的概念实施之说明，当可明了在该复数组子存储器空间M0-Mn中仅有一组子存储器空间会被使能，且自该组被使能之子存储器空间中输入/出相对应于该存取地址之一储存数据，仅以简易的电路操作即可快速完成存储器容量的扩充与存取之工作。
当然，为简化该差值运算比较装置E03-En3的线路以及加速该差值运算的速度，本发明所述装置的另一较佳实施例之图式，请参阅图11(a)，其为本案所述装置之另一较佳实施例的方块示意图；在图11(a)中，另一种存储器空间的扩充装置111包括复数组存取装置F0-Fn、一存取地址端1111、一存取数据端1112以及一存取选择端1113；其中，该存储器空间之扩充装置111亦应用于存取如图10(a)中所示之该存储器空间102。
当然，其中该基底地址储存装置F01-Fn1、一地址缓冲装置F02-Fn2以及一数据缓冲装置F04-Fn4中之任一者的内部构造、该存取地址端1111、该存取数据端1112以及该存取选择端1113，分别等同图10(a)中的该基底地址储存装置E01-En1、该地址缓冲装置E02-En2以及该数据缓冲装置E04-En4中任一者的内部构造、该存取地址端1011、该存取数据端1012以及该存取选择端1013，在此即不再予以赘述。
然而，图11(a)与图10(a)的主要差异在于图11(a)中该地址缓冲装置F02-Fn2所输出的该存取地址，是区分输出为该存取地址中之低位存取地址L及该存取地址中之高位存取地址H；其中，该地址缓冲装置F02-Fn2可用以接收自该存取地址端1111所输入之该存取地址，且将该低位存取地址L予以输出至该组子存储器空间M0-Mn处，而该高位存取地址H则予以输出至该差值运算比较装置F03-Fn3中。
当然，如该差值运算比较装置F03-Fn3所得各运算地址结果中之一组运算地址结果，是位于该组所电连接之子存储器空间的高位空间地址内，即该组运算地址结果与该低位存取地址L之地址组合大于或等于该组子存储器中高位空间的起始地址，且小于或等于该组子存储器中高位空间的终止地址时，显然，将可自该存取数据端1112存入一储存数据至该组子存储器空间或自该组子存储器空间内读取该储存数据至该存取数据端1112处。
同理，较佳者，该复数组存取装置F0-Fn可分别与该复数组存取装置F0-Fn所电连接之复数组子存储器空间M0-Mn同设于一集成电路(IC)中，此情况可请参阅图11(b)，其为本发明所述装置之另一较佳实施例中，该复数组存取装置F0-Fn中与该所分别电连接之子存储器空间M0-Mn同设于一集成电路(IC)的示意图；当然，图11(b)中由标号1120-112n之虚线所覆盖之装置即为可形成集成电路(IC)区域的示意图。
最后，为使本发明的工作原理更易为人所了解，现分别利用图10(b)与图11(b)所示之结构，以1K字节的子存储器空间，欲扩充完成4K字节的存储器空间之实例作一说明，以便更进一步揭示本发明的精神。
请参阅图12，其为以图10(b)所示之结构(其中，各子存储器空间M0-M3皆以1K字节为例)应用实施扩充为4K字节存储器空间的应用示例图；并请配合参阅图10(b)。
首先，该各子存储器空间M0-M3中之任一者的右边皆标示000H-3FFH，表示一相对地址(因该各子存储器空间M0-M3皆以1K字节为例)，至于自该子存储器空间M0至该子存储器空间M3之左边共标示有000H-FFFH者，表示一绝对地址(因该各子存储器空间M0-M3共计为4K字节)。
于是，该各子存储器空间M0-M3所相对应之基底地址即分别为000H、400H、800H以及COOH，且这些基底地址应分别输入到该基底地址储存装置E02、E32中；设若此时该存取地址1012所输入的该存取地址为600H，则该差值运算比较装置E03-E33之地址运算结果分别为(a)关于标示1030的IC600H(该存取地址)-000H(该基底地址储存装置E02的储存值)＝600H，然此600H之地址运算结果明显大于该子存储器空间M0的存储器容量(000H-3FFH，1K字节)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M0将无法进行存取储存数据之动作；(b)关于标示1031的IC600H(该存取地址)-400H(该基底地址储存装置E12的储存值)＝200H，此200H之地址运算结果明显位于该子存储器空间M1的存储器容量内，故该存取数据使能信号显然处于使能状态，而该子存储器空间M1将可依此200H的地址运算结果，在该子存储器空间M1中进行存取储存数据(标示DATA者)的动作；(c)关于标示1032的IC600H(该存取地址)-800H(该基底地址储存装置E22的储存值)＝-200H，然此-200H之地址运算结果为负值(不合法)，显然，该存取地址未落于该存储器空间M2的存储器地址范围内，故该存取数据使能信号明显处于禁能状态，且该子存储器空间M2将无法进行存取储存数据的动作；以及(d)关于标号1033的IC600H(该存取地址)-C00H(该基底地址储存装置E32的储存值)＝-600H，然此-600H的地址运算结果为负值(不合法)，显然，该存取地址未落于该存储器空间M3的存储器地址范围内，故该存取数据使能信号明显处于禁能状态，且该子存储器空间M3将无法进行存取储存数据的动作。
再请参阅图13，其为以图11(b)所示的结构(其中，各子存储器M0--M3皆以1K字节为例)应用实施扩充为4K字节存储器空间的应用示例图；并请配合参阅图11(b)。
同图12所示，该各子存储器空间M0-M3中的任一者的右边皆标示000H-3FFH，表示一相对地址，至于自该子存储器空间M0至该子存储器空间M3的左边共标示有000H-FFFH者，表示一绝对地址。
设若该地址缓冲装置F01-F31皆为8位，则该存取地址的低位存取地址即为8位；又因各该子存储器空间M0-M3共计4K字节(即为12位)，因此，该存取地址之高位存取地址即为4(12减8)位。
因此，该各子存储器空间M0-M3所相对应之基底地址即分别为0H、4H、8H以及CH，且这些基底地址应分别输入至该基底地址储存装置F02-F32中；设若此时该存取地址1012所输入之该存取地址为600H，则该地址缓冲装置F01-F31中之该低位存取地址皆为00H，并分别予以输出至各该子存储器空间M0-M3中，至于该地址缓冲装置F01-F31中的该高位存取地址皆为6H；因此，该差值运算比较装置F03-F33的地址运算结果分别为(a)关于标示1120的IC6H(该高位存取地址)-0H(该基底地址储存装置F02的储存值)＝6H，然此6H之地址运算结果明显大于该子存储器空间M0中高位区域的存储器地址范围(0H-3H)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M0将无法进行存取储存数据的动作；(b)关于标示1121的IC6H(该高位存取地址)-4H(该基底地址储存装置F12的储存值)＝2H，此2H的地址运算结果明显位于该子存储器空间M1中高位区域的存储器地址范围内(0H-3H)，故该存取数据使能信号显然处于使能状态，而该子存储器空间M1将可依此200H的地址运算结果，在该子存储器空间M1中进行存取储存数据(DATA)的动作；(c)关于标示1122的IC6H(该高位存取地址)-8H(该基底地址储存装置F22的储存值)＝-2H，然此-2H之地址运算结果为负值(不合法)，显然，该高位存取地址未落于该存储器空间M2中高位区域的存储器地址范围内(0H-3H)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M2将无法进行存取储存数据的动作；以及(d)关于标示1123的IC6H(该高位存取地址)-CH(该基底地址储存装置F32的储存值)＝-6H，然此-6H之地址运算结果为负值(不合法)，显然，该高位存取地址未落于该存储器空间M3中高位区域的存储器地址范围内(0H-3H)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M3将无法进行存取储存数据的动作。
当然，本发明存储器之扩充并不限于各该子存储器空间皆需具有相同的存储器空间，简言之，本发明也适用各该子存储器空间的存储器容量互不相同的情况。
综上所述，从本发明在存储器接口扩充或存取的应用上而言，实际可适用所有种类的存储器(包括只读存储器与随机存取存储器)，同时，也极适合于EPROM，EEPROM，FLASH MEMORY等使用者自行写入数据之应用；又，由于本发明中的地址基底可写入，如此更加大本发明的应用范围；除此之外，本发明也适用于相同定址接口之非存储器的应用上，例如，一般PC接口卡的地址空间设定，如能适当的应用将可改善现有I/O地址重叠而不能共用之困扰，于是，本发明实为一极具产业价值发明。
根据本发明的构思，本领域的熟练人员还可对此作出种种变换和修改，但它们均属于本发明的范围。
权利要求
1.一种存储器空间的扩充方法，其特征在于包括以下步骤a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；d)将该存取地址与该复数组基底地址分别进行一差值运算，以得到该复数组运算地址结果；以及e)在该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
2.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(a)中该复数组子存储器空间中的任两组子存储器空间的大小可相等。
3.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(a)中该复数组子存储器空间中的任两组子存储器空间的大小可不相等。
4.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(b)中该复数组基底地址中的第一组基底地址可为该存储器空间的起始地址。
5.如权利要求4所述的存储器空间的扩充方法，其特征在于在该复数组基底地址中的第二组基底地址至该复数组基底地址间的任一组基底地址，可为该任一组基底地址之前一组基底地址与该前一组基底地址所相对应之子存储器空间之全部空间地址的总合。
6.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(d)中的该差值运算指一减法运算。
7.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(e)中所谓该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内，是指该组运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
8.一种存储器空间的扩充方法，其特征在于包括以下步骤a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；其中，该存取地址具有一低位及高位存取地址；d)将该低位存取地址输出至该复数组子存储器空间处；e)将该高位存取地址与该复数组高位基底地址分别进行一差值运算，以得到该复数组高位运算地址结果；以及f)在该复数组高位运算地址结果中之一组高位运算地址结果与该低位存取地址之地址组合位子所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
9.一种存储器空间的扩充装置，包括复数组存取装置以及电连接于该复数组存取装置之一存取地址端、一存取数据端以及一存取选择端；其特征在于，一存储器空间具有复数组子存储器空间，且该复数组子存储器空间分别电连接于该复数组存取装置；该复数组存取装置中的任一组存取装置包括一基座地址储存装置，其用以输入储存一基底地址；一差值运算比较装置，电连接于该基底地址储存装置、该存取地址端以及该任一组存取装置所电连接的子存储器空间，该差值运算比较装置用以将自该存取地址端所输入之一存取地址与该基底地址进行一差值运算，以当所得之运算地址结果位于一定地址范围内时，将该运算地址结果输出至该组子存储器空间处，且产生输出一存取数据使能信号；以及一数据缓冲装置，电连接于该差值运算比较装置、该组子存储器空间、该存取数据端以及该存取选择端，该数据缓冲装置用以响应该存取数据使能信号以及自该存取选择端所输入之一存取选择信号，而自该存取数据端存入一储存数据至该组子存储器空间或自该组子存储器空间内读取该储存数据至该存取数据端处。
10.如权利要求9所述的存储器空间的扩充装置，其特征在于该基底地址储存装置可为一基底地址寄存器。
11.如权利要求9所述的存储器空间的扩充装置，其特征在于该差值运算比较装置可包括一减法器以及比较器。
12.如权利要求11所述的存储器空间的扩充装置，其特征在于该差值运算可为一减法运算。
13.如权利要求9所述的存储器空间的扩充装置，其特征在于该一定地址范围是指该组所电连接之子存储器空间的空间地址。
14.如权利要求13所述的存储器空间的扩充装置，其特征在于该所谓所得之运算地址结果位于该组所电连接之子存储器空间的空间地址内，是指该运算地址结果大子或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
15.如权利要求9所述的存储器空间的扩充装置，其特征在于该数据缓冲装置可为一双向数据缓冲装置。
16.如权利要求9所述的存储器空间的扩充装置，其特征在于该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端与该差值运算比较装置，该地址缓冲装置可用以接收自该存取地址端所输入的该存取地址，且予以输出至该差值运算比较装置中。
17.如权利要求9所述的存储器空间的扩充装置，其特征在于该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端、该差值运算比较装置与该存取装置所电连接之该组子存储器空间，该地址缓冲装置可用以接受自该存取地址端所输入的该存取地址，且将该存取地址中的低位存取地址予以输出至该组子存储器空间处，而该存取地址中的高位存取地址则予以输出至该差值运算比较装置中。
18.如权利要求17所述的存储器空间的扩充装置，其特征在于该一定地址范围是指该组所电连接的子存储器空间的高位空间地址。
19.如权利要求18所述的存储器空间的扩充装置，其特征在于该所谓所得之运算地址结果位于该组所电连接的子存储器空间的高位空间地址内，是指该运算地址结果大子或等于该组子存储器中高位空间的起始地址，且小于或等于该组子存储器中高位空间的终止地址。
20.如权利要求9所述的存储器空间的扩充装置，其特征在于该任一组存取装置与该任一组存取装置所电连接的子存储器空间可设于一集成电路(IC)中。
全文摘要
本发明提供一种存储器空间的扩充方法与装置，本发明的方法及装置可在存储器空间欲扩充时，不需附加任何外加的解码线路与更改任何应用电路的情况下，即可增加存储器空间的扩充弹性且可任意地存取存储器空间的储存数据。
文档编号G11C7/00GK1149185SQ9511677
公开日1997年5月7日 申请日期1995年10月13日 优先权日1995年10月13日
发明者吴启勇, 余国成 申请人:合泰半导体股份有限公司
技术领域：
本发明涉及一种数据存取方法与装置，尤其涉及一种存储器空间之扩充方法与装置。
传统的用以存取存储器数据之方式有二种，一种是串行式，另一种为并行式。
现以串行方式读取存储器数据为例，请参阅
图1，其为传统的以串行方式读取存储器数据之电路方块图，包括一输入寄存器11、一解码存储器单元12以及一输出寄存器13。其中，欲读取之数据储存于解码存储单元12内，而该输入寄存器11、该解码存储器单元12以及该输出寄存器13位于同一个IC包装10之内，该IC包装10具有引脚(pin)AIN、DOUT、CLK以及CS。
图2为图1之时序信号图，以下配合图1、2来说明串行式的读取动作当该引脚CS为LOW(低)时，位于该IC10内的电路被使能，该引脚CLK则用以接收时钟脉冲信号，而该引脚AIN则用以接收地址信号，假设该解码存储单元12每一组地址为14位，则该引脚AIN以每次一位的串行方式依次接收14位的地址信号A0-A13，而该输入寄存器11亦依序接收地址信号A0-A13，待地址信号A0-A13已完全接受完毕后，再输出地址信号A0-A13至该解码存储器单元12；当然，该解码存储器单元12于接收地址信号A0-A13后，便将其解码并同时输出对应位于地址A0-A13之数据D0-D7至该输出寄存器13，而该输出寄存器13再将D0-D7以一次一位之串行方式自该引脚DOUT输出。
串行式读取方式之优点，在于读取该解码存储器单元12之接口电路仅需一个地址引脚及一个数据输出引脚，因此，当解码存储器单元12之存储器容量被扩充时，只要增加输入地址的位数即可(即外接多个相同之IC包装10)，不须更动IC包装10内部所包装之脚位数。
然而，当应用的存储器容量超过最大单个存储器容量时，除外接多个相同之IC包装10之外，尚需配合增加外部解码线路，用以区分多个相同存储器容量之存储器空间，此情况即如图3所示，图3是以串行式存储器进行扩充之方块示意图，图3中，一串行式扩充存储器30包括四个单个串行式存储器31-34，其中，该四个单个串行式存储器中之任一个串行式存储器分别包括引脚(pin)AIN1-AIN4、DOUT1-DOUT4、CLK1-CLK4以及CS1-CS4中之任一者；当然，该串行式存储器30亦具有AIN、DOUT、CLK以及CS。
由于图3此项之扩充，故除需增加一组2对4解码器35外，尚需增加额外两条信号线EXT0与EXT1，同时可预见，如欲扩充为更大的存储器空间，则势必又增加多组解码器与额外之信号线，如此一来，将增加整体电路的复杂度。
又，再以并行方式读取存储器数据为例，请参阅图4，图4为传统的以并行式读取存储器数据的电路方块图。图4表示了解码存储器单元4，与图1不同之处在于，图4将14位的地址信号同时输入一解码存储器单元4的引脚，14位的地址信号A0-A13由该解码存储器单元4解码后再同时输出对应该地址信号A0-A13的数据，因此，该解码存储器单元4必须具备14个地址接收引脚PA0-PA13，以及8个数据输出引脚PD0-PD7，另外，该解码存储器单元4还包括了晶片选择引脚CS以及一输出使能引脚OE。图5则表示了图4电路之各引脚的时序信号。
并行式读取的优点在于每一位的地址及数据皆由相对应的引脚接收或输出，因此读取一次即可得一笔完整的数据，读取速率快。
然其缺点在于，单一晶片中的引脚过多，形成包装成本大；此外，外部用以控制解码存储器单元4的控制器必需提供相等数目的脚位来控制该等地址及数据引脚，占用了过多的控制器之控制引脚；另外，一旦该解码存储器单元4被扩充时，整个该解码存储器单元4之引脚数明显增加，其外部外围之控制系统的布局必需重新设计，此情况请参阅第6图，图6是以并行式存储器进行扩充的方块示意图；图6中，一并行式扩充存储器60包括四个单个之串行式存储器61-64，其中，该四个单个之并行式存储器中之任一个串行式存储器分别包括引脚(pin)A01-A04、A11-A14、A21-A24、A31-A34、A41-A44、A51-A54、WR1-WR4以及CS1-CS4中之任一者；当然，该并行式存储器60亦具有A0--A5、WR以及CS。
同理，由于图6此项之扩充，故除需增加一组2对4解码器65外，尚需增加额外两条信号线A6与A7，同时可预见，如欲扩充为更大的存储器空间，则势必又增加多组解码器与额外之信号线，如此一来，亦将增加整体电路之复杂度。
本发明的主要目的在于提供一种存储器空间的扩充方法与装置，可在无需增加任何外加解码线路的情况下，增进存储器空间之扩充弹性且可任意地存取存储器空间之储存数据。
本发明是关于一种存储器空间的扩充方法，其步骤包括a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；d)将该存取地址与该复数组基底地址分别进行一差值运算，以得到该复数组运算地址结果；以及e)在该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
当然，其中在该步骤(a)中该复数组子存储器空间中的任两组之存储器空间的大小可相等。
当然，其中在该步骤(a)中该复数组子存储器空间中的任两组子存储器空间的大小可不相等。
当然，其中在该步骤(b)中该复数组基底地址中的第一组基底地址可为该存储器空间的起始地址。
当然，其中在该复数组基底地址中的第二组基底地址至该复数组基底地址间的任一组基底地址，可为该任一组基底地址之前一组基底地址与该前一组基底地址所相对应之子存储器空间之全部空间地址的总合。
当然，其中在该步骤(d)中的该差值运算指一减法运算。
当然，其中在该步骤(e)中所谓该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内，是指该组运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
本发明提供一种存储器空间的扩充方法，其步骤包括a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；其中，该存取地址具有一低位及高位存取地址；d)将该低位存取地址输出至该复数组子存储器空间处；e)将该高位存取地址与该复数组高位基底地址分别进行一差值运算，以得到该复数组高位运算地址结果；以及(f)在该复数组高位运算地址结果中之一组高位运算地址结果与该低位存取地址之地址组合位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
本发明提供一种存储器空间的扩充装置，其具有复数组存取装置以及电连接于该复数组存取装置之一存取地址端、一存取数据端以及一存取选择端；其中，一存储器空间具有复数组子存储器空间，且该复数组子存储器空间分别电连接于该复数组存取装置；该复数组存取装置中之任一组存取装置包括；一基底地址储存装置，其用以输入储存一基底地址；一差值运算比较装置，电连接于该基底地址储存装置、该存取地址端以及该任一组存取装置所电连接的子存储器空间，该差值运算比较装置用以将自该存取地址端所输入之一存取地址与该基底地址进行一差值运算，以当所得之运算地址结果位于一定地址范围内时，将该运算地址结果输出至该组子存储器空间处，且产生输出一存取数据使能信号；以及一数据缓冲装置，电连接于该差值运算比较装置、该组子存储器空间、该存取数据端以及该存取选择端，该数据缓冲装置用以响应该存取数据使能信号以及自该存取选择端所输入之一存取选择信号，而自该存取数据端存入一储存数据至该组子存储器空间或自该组子存储器空间内读取该储存数据至该存取数据端处。
当然，其中该基底地址储存装置可为一基底地址寄存器。
当然，其中该差值运算比较装置可包括一减法器以及比较器。
当然，其中该差值运算可为一减法运算。
当然，其中该一定地址范围是指该组所电连接之子存储器空间的空间地址。
当然，其中该所谓所得之运算地址结果位于该组所电连接之子存储器空间的空间地址内，是指该运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
当然，其中该数据缓冲装置可为一双向数据缓冲装置。
当然，其中该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端与该差值运算比较装置，该地址缓冲装置可用以接收自该存取地址端所输入的该存取地址，且予以输出至该差值运算比较装置中。
当然，其中该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端、该差值运算比较装置与该存取装置所电连接之该组子存储器空间，该地址缓冲装置可用以接收自该存取地址端所输入的该存取地址，且将该存取地址中的低位存取地址予以输出至该组子存储器空间处，而该存取地址中的高位存取地址则予以输出至该差值运算比较装置中。
当然，其中该一定地址范围是指该组所电连接的子存储器空间的高位空间地址。
当然，其中该所谓所得之运算地址结果位于该组所电连接的子存储器空间的高位空间地址内，是指该运算地址结果大于或等于该组子存储器中高位空间的起始位置，且小于或等于该组子存储器中高位空间的终止地址。
当然，其中该任一组存取装置与该任一组存取装置所电连接的子存储器空间可设于一集成电路(IC)中。
以下将结合附图和实施例对本发明的存储器空间扩充方法与装置作进一步的详细说明。
图1为传统的以串行方式读取存储器数据的电路方块图；。
图2为图1电路的接口引脚的时序图。
图3为以串行式存储器进行扩充的方块示意图。
图4为传统的以并行方式读取存储器数据的电路方块图。
图5为图4电路的接口引脚的时序图。
图6为以并行式存储器进行扩充的方块示意图。
图7为本发明的概念实施示意图。
图8为本发明所述方法之一较佳实施例的流程示意图。
图9为本发明所述方法之另一较佳实施例的流程示意图。
图10(a)为本发明所述装置之一较佳实施例的方块示意图。
图10(b)为本发明所述装置之一较佳实施例中该任一组存取装置与该任一组存取装置所电连接之子存储器空间同设于一集成电路(IC)的示意图。
图11(a)为本发明所述装置之另一较佳实施例的方块示意图。
图11(b)为本发明所述装置之另一较佳实施例中该任一组存取装置与该任一组存取装置所电连接之子存储器空间同设于一集成电路(IC)的示意图。
图12为以图10(b)所示之结构为例应用实施扩充为4K字节(bytes)存储器空间的应用示例图。
图13为以图11(b)所示之结构为例应用实施扩充为4K字节(bytes)存储器空间的应用示例图。
请参阅图7，其为本发明的概念实施示意图，图7中，n+1组子存储器元件中的任一子存储器空间皆只占据存储空间(m)的部分区域。一旦有一外部输入地址位于基底地址2与基底地址3之间时，应只有选定子存储器元件(2)(该基底地址2是其所相对应之基底地址)使能且自其中输入/出一储存值；同理，当该外部输入地址位于基底地址n与基底地址n+1之间时，则应当仅有选定子存储器元件(n)(该基底地址n是其所相对应之基底地址)使能且自其中输入/出另一储存值；当然，该储存值或该另一储存值在真实存储器中的实际储存地址，依下列关系而决定该储存值或该另一储存值在实际存储器中的实际储存地址＝该外部输入地址—被选定子存储器元件所相对应之基底地址本发明乃于该n+1组子存储器元件制成时，即将相对于该n+1组子存储器元件的基底地址分别存入其中，供该n+1组子存储器元件分别自行决定该外部输入地址是否落于本身之子存储器空间，再据以判断被选定之子存储器元件中之子存储器空间使能与否，并存取储存数据。
为进一步揭示本发明内容，现列举若干较佳实施例加以说明。
请参阅图8，其为本发明所述方法之一较佳实施例的流程示意图，其包括A1开始；A2提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间均可存取复数组储存数据；其中，该复数组子存储器空间中的任两组子存储器空间的大小可相等，当然，该任两组子存储器空间之大小也可不相等；A3设定与该复数组子存储器空间所各别相对应的该复数组基底地址；其中，该复数组基底地址中的第一组基底地址可为该存储器空间的起始地址，且其中在该复数组基底地址中的第二组基底地址至该复数组基底地址间之任一组基底地址，可为该任一组基底地址之前一组基底地址与该前一组基底地址所相对应之子存储器空间的全部空间地址的总合；A4输入一存取地址；A5将该存取地址与该复数组基底地址分别进行一减法运算，以得到该复数组运算地址结果；A6当该复数组运算地址结果中的一组运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据；以及A7结束。
再请参阅图9，其为本发明所述方法之另一较佳实施例的流程示意图，其包括B1开始；B2提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可存取复数组储存数据；B3设定与该复数组子存储器空间所各别相对应的该复数组基底地址；B4输入一存取地址；其中该存取地址具有一低位及高位之存取地址；B5将该低位存取地址输出至该复数组子存储器空间处；B6将该存取地址的高位存取地址与该复数组高位基底地址分别进行一差值运算，以得到该复数组高位运算地址结果；B7当该复数组高位运算地址结果中的一组高位运算地址结果与该存取地址的低位基底地址的地址组合位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据；以及B8结束。
现再请参阅图10(a)，其为本发明所述装置的一个较佳实施例的方块示意图，在图10(a)中，一种存储器空间的扩充装置101包括复数组存取装置E0-En、一存取地址端1011、一存取数据端1012以及一存取选择端1013；而一存储器空间102则包括复数组子存储器空间M0-Mn，且该复数组子存储器空间M0-Mn各自的起始地址与终止地址应分别为M01-Mn1与M0m-Mnm；当然，该复数组存取装置E0-En分别包括一基底地址储存装置E01-En1、一地址缓冲装置E02-En2、一差值运算比较装置E03-En3以及一数据缓冲装置E04-En4中之任一者；当然，该基底地址储存装置E01-En1皆可分别为一基底地址寄存器，该差值运算比较装置E03-En3皆可分别包括一减法器以及比较器(未图示)，以进行一减法运算以及一比较运算；而该数据缓冲装置E04-En4可皆为一双向数据缓冲装置。
较佳者，该复数组存取装置E0-En可分别与该复数组存取装置E0-En所电连接的复数组子存储器空间M0-Mn同设于一集成电路(IC)中，此情况可参阅图10(b)，其为本发明所述装置之一较佳实施例中该复数组存取装置E0-En中与该所分别电连接之子存储器空间M0-Mn同设于一集成电路(IC)的示意图；当然，当图10(b)中由标号1030-103n之虚线所覆盖之装置即为可形成集成电路(IC)区域的示意图。
再请参阅图10(a)，其中，为方便说明该复数组存取装置E0-En中的任一组存取装置的工作原理，兹以该组存取装置E0为例；其中，该组存取装置E0中包括该地址缓冲装置E01、该基底地址储存装置E02、该差值运算比较装置E03以及该数据缓冲装置E04；且该组存取装置E0电连接于该组子存储器空间M0，以将位于该存取数据端1012的一储存数据输入至该组子存储器空间M0或自该组子存储器空间M0内读取该储存数据至该存取数据端1012。
同时，一基底地址先行以高电压方式输入储存至该基底地址储存装置E02中，之后，自该存取地址端1011处输入一存取地址至该地址缓冲装置E01中，以供该差值运算比较装置E03将该存取地址与该基底地址进行一减法运算，并且，如所得之运算地址结果位于一定地址范围内时，将该运算地址结果输出至该组子存储器空间M0处，并产生输出一存取数据使能信号E05至该数据缓冲装置E04；此时，该数据缓冲装置E04，即用以响应该存取数据使能信号E05以及自该存取选择端1013所输入之一存取选择信号，而自该存取数据端1012存入一储存数据至该组子存储器空间M0或自该组子存储器空间M0内读取该储存数据至该存取数据端1012处。
其中，前述所谓所得之运算地址结果位于一定地址范围内意指该运算地址结果大于或等于该组子存储器空间M0之起始地址M01，且小于或等于该组子存储器空间M0之终止地址M0m。
当然，其余该存取装置E1-En之电路工作原理亦等同该存取装置E0；由此，依前述针对图7所示本发明的概念实施之说明，当可明了在该复数组子存储器空间M0-Mn中仅有一组子存储器空间会被使能，且自该组被使能之子存储器空间中输入/出相对应于该存取地址之一储存数据，仅以简易的电路操作即可快速完成存储器容量的扩充与存取之工作。
当然，为简化该差值运算比较装置E03-En3的线路以及加速该差值运算的速度，本发明所述装置的另一较佳实施例之图式，请参阅图11(a)，其为本案所述装置之另一较佳实施例的方块示意图；在图11(a)中，另一种存储器空间的扩充装置111包括复数组存取装置F0-Fn、一存取地址端1111、一存取数据端1112以及一存取选择端1113；其中，该存储器空间之扩充装置111亦应用于存取如图10(a)中所示之该存储器空间102。
当然，其中该基底地址储存装置F01-Fn1、一地址缓冲装置F02-Fn2以及一数据缓冲装置F04-Fn4中之任一者的内部构造、该存取地址端1111、该存取数据端1112以及该存取选择端1113，分别等同图10(a)中的该基底地址储存装置E01-En1、该地址缓冲装置E02-En2以及该数据缓冲装置E04-En4中任一者的内部构造、该存取地址端1011、该存取数据端1012以及该存取选择端1013，在此即不再予以赘述。
然而，图11(a)与图10(a)的主要差异在于图11(a)中该地址缓冲装置F02-Fn2所输出的该存取地址，是区分输出为该存取地址中之低位存取地址L及该存取地址中之高位存取地址H；其中，该地址缓冲装置F02-Fn2可用以接收自该存取地址端1111所输入之该存取地址，且将该低位存取地址L予以输出至该组子存储器空间M0-Mn处，而该高位存取地址H则予以输出至该差值运算比较装置F03-Fn3中。
当然，如该差值运算比较装置F03-Fn3所得各运算地址结果中之一组运算地址结果，是位于该组所电连接之子存储器空间的高位空间地址内，即该组运算地址结果与该低位存取地址L之地址组合大于或等于该组子存储器中高位空间的起始地址，且小于或等于该组子存储器中高位空间的终止地址时，显然，将可自该存取数据端1112存入一储存数据至该组子存储器空间或自该组子存储器空间内读取该储存数据至该存取数据端1112处。
同理，较佳者，该复数组存取装置F0-Fn可分别与该复数组存取装置F0-Fn所电连接之复数组子存储器空间M0-Mn同设于一集成电路(IC)中，此情况可请参阅图11(b)，其为本发明所述装置之另一较佳实施例中，该复数组存取装置F0-Fn中与该所分别电连接之子存储器空间M0-Mn同设于一集成电路(IC)的示意图；当然，图11(b)中由标号1120-112n之虚线所覆盖之装置即为可形成集成电路(IC)区域的示意图。
最后，为使本发明的工作原理更易为人所了解，现分别利用图10(b)与图11(b)所示之结构，以1K字节的子存储器空间，欲扩充完成4K字节的存储器空间之实例作一说明，以便更进一步揭示本发明的精神。
请参阅图12，其为以图10(b)所示之结构(其中，各子存储器空间M0-M3皆以1K字节为例)应用实施扩充为4K字节存储器空间的应用示例图；并请配合参阅图10(b)。
首先，该各子存储器空间M0-M3中之任一者的右边皆标示000H-3FFH，表示一相对地址(因该各子存储器空间M0-M3皆以1K字节为例)，至于自该子存储器空间M0至该子存储器空间M3之左边共标示有000H-FFFH者，表示一绝对地址(因该各子存储器空间M0-M3共计为4K字节)。
于是，该各子存储器空间M0-M3所相对应之基底地址即分别为000H、400H、800H以及COOH，且这些基底地址应分别输入到该基底地址储存装置E02、E32中；设若此时该存取地址1012所输入的该存取地址为600H，则该差值运算比较装置E03-E33之地址运算结果分别为(a)关于标示1030的IC600H(该存取地址)-000H(该基底地址储存装置E02的储存值)＝600H，然此600H之地址运算结果明显大于该子存储器空间M0的存储器容量(000H-3FFH，1K字节)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M0将无法进行存取储存数据之动作；(b)关于标示1031的IC600H(该存取地址)-400H(该基底地址储存装置E12的储存值)＝200H，此200H之地址运算结果明显位于该子存储器空间M1的存储器容量内，故该存取数据使能信号显然处于使能状态，而该子存储器空间M1将可依此200H的地址运算结果，在该子存储器空间M1中进行存取储存数据(标示DATA者)的动作；(c)关于标示1032的IC600H(该存取地址)-800H(该基底地址储存装置E22的储存值)＝-200H，然此-200H之地址运算结果为负值(不合法)，显然，该存取地址未落于该存储器空间M2的存储器地址范围内，故该存取数据使能信号明显处于禁能状态，且该子存储器空间M2将无法进行存取储存数据的动作；以及(d)关于标号1033的IC600H(该存取地址)-C00H(该基底地址储存装置E32的储存值)＝-600H，然此-600H的地址运算结果为负值(不合法)，显然，该存取地址未落于该存储器空间M3的存储器地址范围内，故该存取数据使能信号明显处于禁能状态，且该子存储器空间M3将无法进行存取储存数据的动作。
再请参阅图13，其为以图11(b)所示的结构(其中，各子存储器M0--M3皆以1K字节为例)应用实施扩充为4K字节存储器空间的应用示例图；并请配合参阅图11(b)。
同图12所示，该各子存储器空间M0-M3中的任一者的右边皆标示000H-3FFH，表示一相对地址，至于自该子存储器空间M0至该子存储器空间M3的左边共标示有000H-FFFH者，表示一绝对地址。
设若该地址缓冲装置F01-F31皆为8位，则该存取地址的低位存取地址即为8位；又因各该子存储器空间M0-M3共计4K字节(即为12位)，因此，该存取地址之高位存取地址即为4(12减8)位。
因此，该各子存储器空间M0-M3所相对应之基底地址即分别为0H、4H、8H以及CH，且这些基底地址应分别输入至该基底地址储存装置F02-F32中；设若此时该存取地址1012所输入之该存取地址为600H，则该地址缓冲装置F01-F31中之该低位存取地址皆为00H，并分别予以输出至各该子存储器空间M0-M3中，至于该地址缓冲装置F01-F31中的该高位存取地址皆为6H；因此，该差值运算比较装置F03-F33的地址运算结果分别为(a)关于标示1120的IC6H(该高位存取地址)-0H(该基底地址储存装置F02的储存值)＝6H，然此6H之地址运算结果明显大于该子存储器空间M0中高位区域的存储器地址范围(0H-3H)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M0将无法进行存取储存数据的动作；(b)关于标示1121的IC6H(该高位存取地址)-4H(该基底地址储存装置F12的储存值)＝2H，此2H的地址运算结果明显位于该子存储器空间M1中高位区域的存储器地址范围内(0H-3H)，故该存取数据使能信号显然处于使能状态，而该子存储器空间M1将可依此200H的地址运算结果，在该子存储器空间M1中进行存取储存数据(DATA)的动作；(c)关于标示1122的IC6H(该高位存取地址)-8H(该基底地址储存装置F22的储存值)＝-2H，然此-2H之地址运算结果为负值(不合法)，显然，该高位存取地址未落于该存储器空间M2中高位区域的存储器地址范围内(0H-3H)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M2将无法进行存取储存数据的动作；以及(d)关于标示1123的IC6H(该高位存取地址)-CH(该基底地址储存装置F32的储存值)＝-6H，然此-6H之地址运算结果为负值(不合法)，显然，该高位存取地址未落于该存储器空间M3中高位区域的存储器地址范围内(0H-3H)，故该存取数据使能信号显然处于禁能状态，且该子存储器空间M3将无法进行存取储存数据的动作。
当然，本发明存储器之扩充并不限于各该子存储器空间皆需具有相同的存储器空间，简言之，本发明也适用各该子存储器空间的存储器容量互不相同的情况。
综上所述，从本发明在存储器接口扩充或存取的应用上而言，实际可适用所有种类的存储器(包括只读存储器与随机存取存储器)，同时，也极适合于EPROM，EEPROM，FLASH MEMORY等使用者自行写入数据之应用；又，由于本发明中的地址基底可写入，如此更加大本发明的应用范围；除此之外，本发明也适用于相同定址接口之非存储器的应用上，例如，一般PC接口卡的地址空间设定，如能适当的应用将可改善现有I/O地址重叠而不能共用之困扰，于是，本发明实为一极具产业价值发明。
根据本发明的构思，本领域的熟练人员还可对此作出种种变换和修改，但它们均属于本发明的范围。
权利要求
1.一种存储器空间的扩充方法，其特征在于包括以下步骤a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；d)将该存取地址与该复数组基底地址分别进行一差值运算，以得到该复数组运算地址结果；以及e)在该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
2.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(a)中该复数组子存储器空间中的任两组子存储器空间的大小可相等。
3.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(a)中该复数组子存储器空间中的任两组子存储器空间的大小可不相等。
4.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(b)中该复数组基底地址中的第一组基底地址可为该存储器空间的起始地址。
5.如权利要求4所述的存储器空间的扩充方法，其特征在于在该复数组基底地址中的第二组基底地址至该复数组基底地址间的任一组基底地址，可为该任一组基底地址之前一组基底地址与该前一组基底地址所相对应之子存储器空间之全部空间地址的总合。
6.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(d)中的该差值运算指一减法运算。
7.如权利要求1所述的存储器空间的扩充方法，其特征在于在该步骤(e)中所谓该复数组运算地址结果中的一组运算地址结果位于所对应之该组子存储器空间的空间地址内，是指该组运算地址结果大于或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
8.一种存储器空间的扩充方法，其特征在于包括以下步骤a)提供一具有复数组子存储器空间的存储器空间；其中，该复数组子存储器空间中的任一组子存储器空间可供存取复数组储存数据；b)设定与该复数组子存储器空间所各别相对应的该复数组基底地址；c)输入一存取地址；其中，该存取地址具有一低位及高位存取地址；d)将该低位存取地址输出至该复数组子存储器空间处；e)将该高位存取地址与该复数组高位基底地址分别进行一差值运算，以得到该复数组高位运算地址结果；以及f)在该复数组高位运算地址结果中之一组高位运算地址结果与该低位存取地址之地址组合位子所对应之该组子存储器空间的空间地址内时，存入一储存数据至该组子存储器空间或自该组子存储器空间读取该储存数据。
9.一种存储器空间的扩充装置，包括复数组存取装置以及电连接于该复数组存取装置之一存取地址端、一存取数据端以及一存取选择端；其特征在于，一存储器空间具有复数组子存储器空间，且该复数组子存储器空间分别电连接于该复数组存取装置；该复数组存取装置中的任一组存取装置包括一基座地址储存装置，其用以输入储存一基底地址；一差值运算比较装置，电连接于该基底地址储存装置、该存取地址端以及该任一组存取装置所电连接的子存储器空间，该差值运算比较装置用以将自该存取地址端所输入之一存取地址与该基底地址进行一差值运算，以当所得之运算地址结果位于一定地址范围内时，将该运算地址结果输出至该组子存储器空间处，且产生输出一存取数据使能信号；以及一数据缓冲装置，电连接于该差值运算比较装置、该组子存储器空间、该存取数据端以及该存取选择端，该数据缓冲装置用以响应该存取数据使能信号以及自该存取选择端所输入之一存取选择信号，而自该存取数据端存入一储存数据至该组子存储器空间或自该组子存储器空间内读取该储存数据至该存取数据端处。
10.如权利要求9所述的存储器空间的扩充装置，其特征在于该基底地址储存装置可为一基底地址寄存器。
11.如权利要求9所述的存储器空间的扩充装置，其特征在于该差值运算比较装置可包括一减法器以及比较器。
12.如权利要求11所述的存储器空间的扩充装置，其特征在于该差值运算可为一减法运算。
13.如权利要求9所述的存储器空间的扩充装置，其特征在于该一定地址范围是指该组所电连接之子存储器空间的空间地址。
14.如权利要求13所述的存储器空间的扩充装置，其特征在于该所谓所得之运算地址结果位于该组所电连接之子存储器空间的空间地址内，是指该运算地址结果大子或等于该组子存储器空间的起始地址，且小于或等于该组子存储器空间的终止地址。
15.如权利要求9所述的存储器空间的扩充装置，其特征在于该数据缓冲装置可为一双向数据缓冲装置。
16.如权利要求9所述的存储器空间的扩充装置，其特征在于该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端与该差值运算比较装置，该地址缓冲装置可用以接收自该存取地址端所输入的该存取地址，且予以输出至该差值运算比较装置中。
17.如权利要求9所述的存储器空间的扩充装置，其特征在于该任一组存取装置更可包括一地址缓冲装置，电连接于该存取地址端、该差值运算比较装置与该存取装置所电连接之该组子存储器空间，该地址缓冲装置可用以接受自该存取地址端所输入的该存取地址，且将该存取地址中的低位存取地址予以输出至该组子存储器空间处，而该存取地址中的高位存取地址则予以输出至该差值运算比较装置中。
18.如权利要求17所述的存储器空间的扩充装置，其特征在于该一定地址范围是指该组所电连接的子存储器空间的高位空间地址。
19.如权利要求18所述的存储器空间的扩充装置，其特征在于该所谓所得之运算地址结果位于该组所电连接的子存储器空间的高位空间地址内，是指该运算地址结果大子或等于该组子存储器中高位空间的起始地址，且小于或等于该组子存储器中高位空间的终止地址。
20.如权利要求9所述的存储器空间的扩充装置，其特征在于该任一组存取装置与该任一组存取装置所电连接的子存储器空间可设于一集成电路(IC)中。
全文摘要
本发明提供一种存储器空间的扩充方法与装置，本发明的方法及装置可在存储器空间欲扩充时，不需附加任何外加的解码线路与更改任何应用电路的情况下，即可增加存储器空间的扩充弹性且可任意地存取存储器空间的储存数据。
文档编号G11C7/00GK1149185SQ9511677
公开日1997年5月7日 申请日期1995年10月13日 优先权日1995年10月13日
发明者吴启勇, 余国成 申请人:合泰半导体股份有限公司
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