闪速存储器卡的制作方法

xiaoxiao2020-8-1  1

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专利名称:闪速存储器卡的制作方法
技术领域
本发明涉及在其上安装闪速存储器IC(集成电路)的闪速存储器卡,它适用于存储能力为4M字节或更大的闪速存储器并且能够执行块擦除操作。
近年来在计算机或类似的设备里大容量闪速存储器被用作为非易失性辅助存储器。在插有这种闪速存储器IC的闪速存储器卡上,按块为基础擦除闪速存储器。
图6是一个视图,说明常规闪速存储器IC的配置。在该图中示出存储器阵列1,按地址输入对存储器阵列1的X方向进行译码的X译码器2,按地址输入而对存储器阵列1的Y方向进行译码的Y译码器3,Y门4,用于存储器阵列1的读出放大器/输出缓冲器5,以及从地址输入规定块地址的块地址译码器6。存储器阵列1具有8M字节的容量并划分为十六个64K字节块。可对存储器阵列1的每一块进行写操作和擦除操作。
此外,闪速存储器IC还带有用于接收或执行用户发出的命令的命令用户接口7,用于控制程序(写)操作和擦除操作的写状态机8,用于在其中写入闪速存储器IC状态的状态寄存器9,以及用于执行诸如芯片允许、输出允许等等控制的芯片允许和输出允许电路10。命令用户接口7和写状态机8根据用户发出的命令执行操作。通过对状态寄存器9的内部读出或者对随状态寄存器9的状态变化的就绪/忙(RDY/BSY)端的外部访问,可以识别写操作或者擦除操作的完成。
而且,当向Vpp端提供“高”电平信号时,可以执行写操作和块擦除操作。当向掉电(PWD)端提供“低”电平信号时,可使闪速存储器IC进入深度掉电方式,从而大大降低电流消耗。在本申请中所使用的附图里,横号分别置于低位有效的信号名的上面。
现说明存储器IC的块擦除操作。图7是一个流程图,说明块擦除时存储器IC的操作。块擦除如该图所示执行。即,在第一周期里写入准备命令“20H”(步骤S701),并在下一周期里写入擦除命令“DOH”和擦除的块地址(步骤S702)。通过写入这些数据开始块擦除。当存储器IC处于块擦除操作时,存储器IC的内部为忙碌,从而在其它块上不能执行程序(写)操作和块擦除操作或者类似的操作。但是,即使在存储器擦除操作期间存储器IC的内部状态为忙时(步骤S703),如果需要从存储器里读数据(步骤S704),则根据擦除暂停命令暂时中止擦除操作(步骤S705),并且根据读阵列命令读出与上述暂停擦除块不相同块的数据(步骤S706)。当在步骤S703存储器IC的内部状态为就绪状态时,可以通过对于读状态寄存器9或者参看就绪/忙(RDY/BSY)端的状态轮询来确认完成擦除。然后,可对下一个块执行程序或者对下一个块执行擦除操作。
现在说明在其上装有常规块可擦闪速存储器IC的闪速存储器卡。存储能力为4M字节或更高的各闪速存储器IC通常带有块擦除功能。现在,在下面说明在其上装有8M字节闪速存储器IC的闪速存储器卡。
图8是一个视图,说明常规闪速存储器卡的配置。在该图中,参考号11代表68个管脚的接插件,用于按PCMCIA2.0/JEIDA4.1规范在系统间进行接口。参考号12a、12b、12c、12d、…分别代表块可擦闪速存储器IC。参考号13代表地址控制逻辑电路,用于生成多个芯片允许信号,各个信号分别表示用于选择闪速存储器IC12a、12b、12c、12d、…中的一个的信号,从而规定所访问的存储器IC的地址。参考号14代表数据控制逻辑电路,用于控制向其中输入数据和从其中输出数据。地址控制逻辑电路13本身带有地址缓冲器和译码电路。此外,数据控制逻辑电路14带有数据总线缓冲区和数据总线控制电路,并控制内部设置的闪速存储器IC之间的数据传送。
图9是一个视图,说明闪速存储器IC12a、12b、12c、12d、…的各器件对的块结构,如该图中所示,各闪速存储器IC划分为16个64K字节的块。当数据存取时,地址控制逻辑电路13根据信号CE1和CE2“高”“低”的组合从

图10所示的表中选择单字存取、单字节存取及奇数字节存取中的一个。在图10的方式(1)情况下,外部给出的16位数据的低8位作为单字节数据被装入闪速存储器卡。而在方式(2)的情况下,外部给出的16位数据的高8位作为一个单字节数据被装在闪速存储器卡内部所装设的数据总线上的低8位上。此外,在方式(3)的情况下,外部给出的16位数据作为一个单字数据装入闪速存储器卡。又当在方式(4)的情况下,外部给出的16位数据的高8位作为单字节数据装入闪速存储器卡内部所提供的数据总线上的高8位上。
在其上装有上面提及的块可擦闪速存储器IC的常规闪速存储器卡上,经常存在这样的情况,即例如如图9中的斜线所示,依次相连地使用块对。当在相同的器件对里要擦除64K字的或更大的相连区域时,地址控制逻辑电路13首先规定一个块对地址以允许包括由斜线指示的区域的器件对。然后一个接着一个地擦除由被允许的器件对的斜线所指示区域里的64K字节块对。当完成这种擦除时,接着擦除下一个块对。该擦除的完成可以通过检验内部操作状态为就绪还是为忙来判断。在块擦除操作期间,内部状态为忙。当内部状态为忙时,不能访问各器件对。这样,不能擦除相同器件对里的其它块。
图11是一个视图,说明擦除多个块对时出现在就绪/忙端处的输出信号。如该图中所示,当正在擦除一个块对时,就诸/忙端为“低”电平,表示处于忙状态。当完成擦除操作时,就绪/忙端变为“高”电平,表示为就绪状态。当就绪/忙端进入“高”电平时,闪速存储器卡进入下一个块擦除操作。这样,当要擦除多个块对时,一旦擦除完前面的块对,就绪/忙端变成“高”电平后立即开始擦除下一个块对。
所以,常规闪速存储器卡具有这样的问题,当需要擦除多个块对时,在完成擦除前一个块对就绪/忙端变成“高”电平后才开始擦除下一个块对,这样为了擦除所有的块对需要大量的时间。
鉴于上述问题,因此本发明的一个目的是提供一种能够高速擦除块的闪速存储器卡。
根据本发明的闪速存储器卡包括数据控制逻辑电路和地址控制逻辑电路。数据控制逻辑电路用于控制闪速存储器卡的外部和多个闪速存储器器件之间的经过接插件所进行的数据传送,并且当经接插件输入与多个相连的逻辑块有关的块擦除命令时用于把块擦除命令分别发送给其上含有被擦物理块的闪速存储器器件。地址控制逻辑电路用于管理多个输入的连续逻辑块的地址以通过把这些地址分配成多个闪速存储器设备的物理块所对应的地址把地址分散到多个闪速存储器器件上,并且在输入块擦除命令时又存在着至少两个闪速存储器器件同时处于忙状态的情况下用于把芯片允许信号分别发送给含有被擦物理块的多个闪速存储器器件中的至少两个闪速存储器器件上。因此,可以高速执行块擦除操作。
在根据本发明的闪速存储器卡里,地址控制逻辑电路把多个连续逻辑块的地址转换成所对应的多个闪速存储器器件的物理块的地址,从而多个连续逻辑块的地址依次逐个指定给多个闪速存储器器件。因此,可以进行高速快擦除操作。
并且,根据本发明的闪速存储器卡里,分别向多个闪速存储器器件指定固有ID码。当向闪速存储器器件输入块擦除命令时,同时检验ID码。仅当找到对应的ID码时才执行块擦除命令。当从外部输入与多个连续逻辑块有关的块擦除信号时,地址控制逻辑电路把芯片允许信号同时输出给在其上含有被擦物理块的多个闪速存储器器件。数据控制逻辑电路把块擦除命令连同固有ID码发送给在其上含有被擦物理块的多个闪速存储器器件。因此有可能以较高速擦除多个块。
根据本发明的闪速存储器卡里,多个闪速存储器器件中的至少一个具有文件信息存储区,用于在其上存储文件名和存储何处存储这些文件的地址信息,从而使它们互相关连。此外,一个文件管理控制装置控制地址控制逻辑电路和数据控制逻辑电路,使得当从接插件连同多个文件名输入文件擦除命令时检索该文件信息存储区以擦除存储着上述名字的文件的区域。因此,通过简单地输入被擦文件的名字可以擦除文件。
通过下述说明和附属权利要求书,连同用示意范例表示本发明最佳实施方式的附图,本发明的上述及其它目的,特点和优点将会更明确。
图1表示根据本发明第一实施方式的闪速存储器卡的配置;图2为根据本发明第二实施方式的闪速存储器卡中所采用的闪速存储器IC的存储阵列里的示意块结构;图3描述擦除第一实施方式里所使用的三个连续逻辑块对时在器件对的就绪/忙端上出现的信号;图4描述当擦除第二实施方式里所使用的三个连续逻辑块对时在器件对的就绪/忙端上出现的信号;图5表示根据本发明的第三实施方式的闪速存储器卡的配置;图6示意常规闪速存储器IC的配置;图7是一个流程图,说明擦除图6所示闪速存储器IC里的块的操作;图8表示常规闪速存储器卡的配置;图9说明常规闪速存储器IC的各器件对的块结构;图10是一个表,说明常规闪速存储器卡里所使用的存取方式;以及图11描述当擦除常规闪速存储器卡里所使用的三个连续块对时在器件对的就绪/忙端上出现的信号。
参照附图下面将详细说明本发明的最佳实施方式。〔第一实施方式〕图1表示根据本发明第一实施方式的闪速存储器卡的配置。图2示意该闪速存储器卡里闪速存储器IC存储阵列中的块结构。参看图1,用相同的参考号表示与图9和图10中所示元件相同的元件,从而省略对共同元件的说明。在图1中,各种信号线在电气上和68管脚接插件11,闪速存储器IC12a、12b、12c、12d、…,地址控制逻辑电路13a,数据控制逻辑电路14a相连,以允许如图9所示在其中传送数据或同类物。但是,为便于说明,在本实施方式中仅表示了数据地址总线和芯片允许信号线,并且略去对诸如数据总线等等的其它信号线的说明。顺便来说,在闪速存储器卡上使用二十个8位闪速存储器。二个闪速存储器构成一个器件对,从而可从中读出16位数据和写入16位数据。此外,每个闪速存储器IC被划分成16个64K字节的块。在本申请中由各闪速存储器IC控制的一个块称之为“物理块”并特地把一对块称之为“物理块对”。并且,由用户指定和存取的闪速存储器卡上的块组将称之为“逻辑块组”,而由用户指定和存取的闪速存储卡上的一对块将特别称之为“逻辑块对”。
地址控制逻辑电路13a根据从68管脚接插件11输入的地址输出表示选择那个器件对的芯片允许信号。而且,地址控制逻辑电路13a装有用于向对应的器件对提供地址信号的地址译码电路。并且,地址控制逻辑电路13a分别从逻辑块组的地址生成各器件对的物理地址,如图2中所示。当从68管脚的接插件上输入块擦除命令时,数据控制逻辑电路14a向地址控制逻辑电路13a通知该输入的块擦除命令。一旦由地址控制逻辑电路13a接收该命令,地址控制逻辑电路13a根据输入的命令进行地址转换并控制各个芯片允许信号CE0、CE1、…、CE9。
现说明上述构成的闪速存储器卡的操作。首先,闪速存储器卡使地址控制逻辑电路13a进行如图2所示的逻辑块组和各器件对的物理块组之间的地址转换。即,分别用器件对D1的物理块对PB1、器件对D2的物理块对PB1、器件对D3的物理块对PB1按该顺序构成逻辑块对LB1、逻辑块对LB2、逻辑块对LB3。相类似,器件对D10的物理块对PB1被置为逻辑块对LB10。接着,器件对D1的物理块对PB2被置为逻辑块对LB11。按类似于上述的方式,从各个器件对一个接一个向下依次取出物理块对并用作为一序列逻辑块对。
现在说明擦除按上述方式构成的闪速存储器卡里块的操作。一般经常存在的情况是,为写入数据或擦除数据访问逻辑上连续的块对组。作为例子现考虑这种情况,即要擦除由图2中的斜线指示的三个连续逻辑块对LB1、LB2和LB3。
首先,经过68管脚的接插件11,向地址控制逻辑电路13a发送一个块擦除命令以指定逻辑块对LB1的地址。接着,地址控制逻辑电路13a向器件对D1输出芯片允许信号以允许器件对D1。进而,数据控制逻辑电路14a对器件对D1发出擦除物理块对PB1的块擦除命令。在这种情况下,器件对D1执行对物理块对PB1的块擦除。跟着,通过68管脚的接插件11,向地址控制逻辑电路13a发送一个块擦除命令以指定逻辑块对LB2的地址。响应该块擦除命令,地址控制逻辑电路13a首先向器件对D2输出一个芯片允许信号以允许器件对D2。然后,数据控制逻辑电路14a向器件对D2发送对物理块对PB1的块擦除命令。在这种情况下,器件对D2执行对物理块对PB1的块擦除。其后,经过68管脚的接插件11,向地址控制逻辑电路13a发送一个块擦除命令以指定逻辑块对LB3的地址。这样,地址控制逻辑电路13a首先向器件对D3输出一个芯片允许信号以允许器件对D3。然后,数据控制逻辑电路14a向器件对D3发送对物理块对PB1的块擦除命令。
即是说,因为例如在器件对D1的某个物理块对PB1正被擦除的期间器件对D1处于忙(状态),故该器件对D1的其它物理块不能被访问。但是,可以访问其它的器件对。这样,通过如上所述顺序把连续的几个逻辑块分配给不同的器件对,可以允许依次地对含有对应所设定的逻辑块对的物理块对的器件对进行块擦除。
图3说明当对上述逻辑块对LB1、LB2、和LB3进行块擦除时,在器件对D1、D2和D3的就绪/忙端上出现的信号。如图3中所示,存在着这样的阶段,即在器件对D1、D2和D3中至少分别有两个器件对同时处于块擦除并且成为忙碌。这样可以进行高速处理。在本实施方式里,如图3中所示,实际上所有的器件对D1、D2和D3都分别具有同时处于块擦除和忙碌的阶段。
在上面的说明中,闪速存储器器件是成对的,从而构成器件对、物理块对和逻辑块对。但是,可以不成对使用闪速存储器器件而只单个使用闪速存储器器件以构成8位块闪速存储器卡。〔第二实施方式〕在基本配置上本实施方式和第一实施方式相同。但本实施方式在下述方面和第一实施方式不同。
即,在本实施方式里,当从外部经68管脚接插件11输入擦除多个逻辑块对的块擦除命令时,地址控制逻辑电路13同时允许各个含有对应于多个被擦逻辑块对的物理块对的器件对,从而在各器件对上进行块擦除处理。图4说明当第一实施方式里所描述的逻辑块对LB1、LB2和LB3被擦除时本实施方式下在器件对D1、ID2和D3的就绪/忙端处的信号。如图4中所示,同时允许各个器件对D1、D2和D3以执行由地址控制逻辑电路13a规定的物理块对组上的块擦除操作。在这种情况下,同时选择多个器件对并由地址控制逻辑电路13a规定各物理块对。但是,单靠这种处理不能规定物理块对是对应于那个器件对的。从而,对各器件对指定专用ID码。并且,数据控制逻辑电路14a向其相应的器件对输出ID码,从而规定物理块对组的擦除命令分别对应于那个器件对。
因为在本实施方式里同时进行各器件对上的物理块对的块擦除,故可以高速地擦除块。〔第三实施方式〕图5表示根据本发明的第三实施方式的闪速存储器卡的配置。在本实施方式里,如图中所示,在一个闪速存储器IC里的一部分上提供一个编挡区FA,用于存储诸如文件名、存储该文件的器件对名和存储地址等编挡信息。此外,设置了文件管理控制器20,用于擦除根据存储在编挡区FA里的编挡信息而规定的一个文件。顺便地说,用相同的参考号表示和图1中相同的部件,并且从而略去对相同部件的说明。
现在说明上述闪速存储器卡的操作。通过接插件从闪速存储器卡的外部相互关联地存储文件名、存储该文件的器件对名和物理地址。然后,当从闪速存储器卡的外部输入文件名和擦除命令时,文件管理控制器20控制地址控制逻辑电路13a和数据控制逻辑电路14a以检索存储在编挡区FA里的编挡信息。当作为检索的结果确定存储该文件的器件对和物理地址时,文件管理控制器20控制地址控制逻辑电路13a和数据控制逻辑电路14a以允许所确定的设备对,从而执行被擦除区的擦除操作。
顺便地说,可在编挡区FA里相互关联地存储文件名、器件对名和文件与物理块对名。在这种情况下,文件管理控制器20使得被规定的器件对进行每一物理块对的块擦除。特别当应擦除多个物理块对时,如在第一和第二实施方式中所说明那样,多个器件对同时进行块擦除操作。
而且,如在第一实施方式中所说明的那样,利用图2引入逻辑块对组和物理块对组,并且可把文件名和存储文件的物理块对名存储到编挡区FA里。在这种情况下,文件管理控制器20控制地址控制逻辑电路13a和数据控制逻辑电路14a以允许被规定的器件对进行各逻辑块对的块擦除。当应擦除多个逻辑块对时,如第一和第二实施方式中所说明那样,多个器件对可同时进行块擦除操作。由于按这种方式设置编挡区FA和文件管理控制器20,可以通过简单地规定文件名和执行擦除命令来擦除文件。
顺便言之,还可以相互结合地实施第一至第三实施方式。
现已充分地说明本发明,很明显,熟练的技术人员在不违反本发明所规定的精神范围的情况下可进行许多改变和改进。
权利要求
1.一种带有多个各划分成为多个物理块的闪速存储器件的闪速存储器卡,它包括一个接插件,用于把所述闪速存储器卡与一个外部设备相连接;一个数据控制逻辑电路,用于控制经过所述接插件的所述闪速存储器卡的外部与多个闪速存储器器件之间的数据传送和用于当经所述接插件输入涉及多个连续逻辑块的块擦除命令组时用于把块擦除命令组分别发送给含有被擦物理块组的闪速存储器器件;以及一个地址控制逻辑电路,用于管理经所述接插件输入的多个连续逻辑块的地址组使得通过把这些地址指定为与它们相对应的多个闪速存储器器件的物理块组的地址而把这些地址分配到多个闪速存储器器件上,并且用于按下述方式把芯片允许信号组分别发送给多个含有被擦物理块组的闪速存储器器件中的至少两个上以使当经所述接插件从外部输入块擦除命令组时,存在着至少两个所述闪速存储器器件同时处于忙的时间段。
2.根据权利要求1的闪速存储器卡,其中所述地址控制逻辑电路把多个连续逻辑块组的地址组分别转换为多个闪速存储器器件的物理块组的地址组从而把多个连续逻辑块组的地址组依次一个接一个地指定给多个闪速存储器器件。
3.根据权利要求1的闪速存储器卡,其中多个闪速存储器器件各具有对其指定的固定ID码,当向闪速存储器器件们输入块擦除命令组时该闪速存储器卡检验ID码,并且仅当输入的ID码和各闪速存储器器件的ID码相符时才执行块擦除命令;当从外部输入涉及多个连续逻辑块的块擦除命令组时,所述地址控制逻辑电路同时向多个含有被擦物理块组的闪速存储器器件输出芯片允许信号,以及所述数据控制逻辑电路和固有ID码同时分别向含有被擦物理块组的多个闪速存储器器件发送块擦除命令,该闪速存储卡才执行块擦除命令。
4.根据权利要求2的闪速存储器卡,其中多个闪速存储器器件各具有对其指定的固定ID码,当向闪速存储器器件组输入块擦除命令组时该闪速存储器卡检验ID码,并且仅当输入的ID码和各闪速存储器器件的ID码相符时该闪速存储器卡才执行块擦除命令;所述地址控制逻辑电路在从外部输入涉及多个连续逻辑块的块擦除命令组下同时向多个含有被擦物理块组的闪速存储器器件输出芯片允许信号;以及所述数据控制逻辑电路和固有ID码同时分别向含有被擦物理块组的多个闪速存储器器件发送擦除命令。
5.根据权利要求1的闪速存储器卡,其中至少多个闪速存储器器件中的一个具有用于在其上存储文件名和地址信息(即该文件存储处的地址信息)的文件信息存储区使文件名和地址信息相互关联,而且该闪速存储卡进而包括文件管理控制装置,用于控制所述地址控制逻辑电路和所述数据控制逻辑电路,使得当从所述接插件连同文件名一起输入文件擦除名时检索该文件信息存储区并擦除存储具有该名文件的区。
6.根据权利要求2的闪速存储器卡,其中至少多个闪速存储器器件中的一个具有用于在其上存储文件名和地址信息(即该文件存储处的地址信息)的文件信息存储区,使得文件名和地址信息相互关联,而且该闪速存储卡进而包括文件管理控制装置,用于控制所述地址控制逻辑电路和所述数据控制逻辑电路,使得当从所述接插件连同文件名一起输入文件擦除名时检索该文件信息存储区并擦除存储具有该名文件的区。
7.根据权利要求3的闪速存储器卡,其中至少多个闪速存储器器件中的一个具有用于在其上存储文件名和地址信息(该文件存储处的地址信息)的文件信息存储区从而使文件名和地址信息相互关联,而且该闪速存储卡进而包括文件管理控制装置,用于控制所述地址控制逻辑电路和所述数据控制逻辑电路,使得当从所述接插件连同文件名一起输入文件擦除名时检索该文件信息存储区并擦除存储具有该名文件的区。
全文摘要
通过规定所对应的多个闪速存储器器件的物理块组的地址从而把多个连续逻辑块的地址分别分配到多个闪速存储器器件上来管理多个连续逻辑块的地址。当从外部输入块擦除命令时,向至少多个含有被擦物理块的闪速存储器器件中的两个分别发送芯片允许信号,使得存在着至少两个闪速存储器器件同时处于忙的时间段。
文档编号G11C5/00GK1140315SQ95116978
公开日1997年1月15日 申请日期1995年8月28日 优先权日1995年3月23日
发明者宫本太裕 申请人:三菱电器半导体软件株式会社, 三菱电机株式会社

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