具有双字线结构的半导体存储器件的制作方法
专利名称：具有双字线结构的半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，例如包括具有主字线和子字线这样两条字线结构的动态随机存储器(DRAM)装置。
在现有包括冗余存储单元的DRAM器件中，如果发现带有缺陷的存储器单元，就利用激光修整或类似的方法将指示该缺陷存储单元的地址写入一个冗余解码器，同时，与该缺陷存储器单元相接的一个传感放大器内的一个融断丝被融化。所以在传感模式中，在接到该缺陷存储器单元的这一传感放大器中就不会产生直流通路，从而降低了能耗(见日本专利公开，平成3-225851)。这一点将在后详述。
另一方面，具有主字线和子字线的双字线构形业已被用于DRMA器件(见Tadahiko Sugibayashi等人1993年在IEEE国际固态电路会议文摘50-51页上发表的“具有多重分割阵列结构的30ns256Mb的DRAM”一文)。因为主字线和子字线是单独驱动，因而可降低能耗。而且，该主字线的分组(pitch)可不受约束，这对于大规模器件的制造有益。这一点也将在后详述。
在上述双字线型DRAM器件中，主字线元上的电压总是不同于另一字线上的电压。所以如果出现两条主字线短路的情况就必会有电流经过，这就使能耗增加。
如果把熔断往硬性引入到这种双字线结构的主字线中，则该熔断丝的熔化会使该主字线呈高阻态，从而使连接到主字线的子字解码器操作出现不稳定。
本发明目的是降低在半导体存储器装置的双字线构形中的能耗。
依照本发明，在一个包括多个子字线的半导体存储装置中，多个子字解码器的每一个被接到多条子字线之一；多对主字线的每一对被接到若干个子字解码；而且多个主字解码器的每一个被接到主字线的多对之一对；在一个选择模式中，主字解码器的每一个使得在多对主字线的各自对上的电压彼此不相同；而在非选择模式中使得在多对主字线的各自对上的电压彼此相同。从而使得在非选择模式中，即使有主字线的某一对被短路时，也没有电流经过。
通过参照附图能作对照已有技术对本发明的详述会使之更清楚地被理解。
图1是已有技术DRAM器件的电路示意图。
图2是另一个已有技术DRAM器件电路示意框图。
图3是说明图2器件电路框图的详细框图。
图4是图3字驱动预解码器电路示意图。
图5是图4的主字解码器和子字解码器电路详图。
图6A和6B是表示图5电路操作的定时图。
图7表示根据本发明的DRAM器件实施例的电路示意框图。
图8是图7的主字解码器和子字解码器的详细电路图。
图9A和9B是在无熔断丝被熔断的状态下的图8电路的操作定时图。
图10A和10B是在无熔断丝被熔断的状态下的图8电路的操作定时图。
图11是说明有短路电流流经图8电路的电路示意图。
图12表示存储器内容。
图13示出对图8电路改进的电路示意图。
图14A和14B表示图13电路操作的定时图。
在描述最佳实施例之前，参考图1、2、3、4、5、6A和6B对已有技术DRAM器件作描述。
图1所示的已有技术DRAM器件(见日本专利公开平成3-225851)中，存储器单元C1，C2…，Cn被间插在字线(例如WL)和比特线BL1、BL1、BL2、BL2…BLn以及BLn之间，且有冗余存储单元(例如CR)被间插在字线和冗余比特线BLR和BLR之间。比特线BL1、BL1、BL2、BL2…BLn及BLn分别接到传感放大器SA1、SA2…SAn，且冗余比特线BLR和BLR被接到冗余传感放大器SAR。传感放大器SA1、SA2…SAn以及SAR被连接在传感器放大器驱动线SAP以及传感放大器驱动线SAN之间，并且有熔断丝F1、F2…Fn及FR被间插在此处。请注意，在无传感模式中，传感放大器驱动线SAP和SAN处的电压被置放在高电压Vcc和低电压GND(地)的中值电压Vcc/2。另一方面，在传感模式中，其传感放大器驱动线SAP的电压被置为高压Vcc，而传感放大器驱动线SAN的电压被置为GND。
如果发现有缺陷的存储器单元、短路的比特线或短路传感放大器，就将指示此种有缺陷的存储器单元、短路的比特线或短路传感放大器的地址(此后称缺陷地址)写入一个冗余解码器(未示出)。同时将一个对应于该缺陷地址的熔断丝(例如F1)熔化。结果是当该缺陷地址被存取时，选择的是冗余比特线BLR和BLR，而不是比特线BL1和BL1。在这种情况中，即使在比特线BL1和BL1之间或传感放大器SA1中形成了DC路径，由于已被熔化的熔断丝F1的关系，也不会有DC电流通过。因而减小了能耗。
在图2中，示出了另一个已有技术的DRAM器件，其中采用了双字线构形(见Tadahiko Sugibayashi等人1993年在IEEE国际固态电路会议文摘50-51页上发表的“具有多重分割阵列结构的30ns265Mb的DRAM”一文)。就是说提供了四个块，B1、B2、B3和B4。而且，地址缓冲器1提供来用于接收一个地址信号ADR，以便产生一个块选择地址信号ADRB、一个主字线选择地址信号ADRM、一个子字线选择信号ADRS以及一个列选择地址信号ADRY。块选择地址信号ADRB(此情形中为两个比特)被送到产生块选择信号BLS1、BLS2、BLS3及BLS4的块解码器2。而且，该主字线选择信号ADRM被送到每一个块的主字线解码器，而子字线选择信号ADRS被送到每一个块的预解码器。另外，到选择地址信号ADRY被送到这些块B1、B2、B3和B4。
而且，图2中的参考数字3表示在块B1、B2、B3以及B4和数据端DT之间的数据缓冲存储器。
在图3中详示了在这些块之一(例如B1)的电路示意图。该块B1的存储器单元阵列被分成12个子块SB1、SB2…SB12，其每一个都由子字解码器SWD所围绕。而且在SB1、SB2…SB12的中心提供有一个主字解码器MWD的序列。另外，对于这些子字解码器SWD的每一个序列都提供一个字驱动预解码器PRD。此外，参考号SA表示传感放大器。
图4详示了图3字驱动预解码器PRD的电路图，该字驱动解码器PRD包括有四个NAND电路401至404，每一个用于接收该子字选择信号ADRS的两个比特；以及四个反相器405至408，它们由高于电压Vcc的高电压VBOOT供电。结果是，字驱动预解码器PRD按照两比特的ADRS1和ADRS2而使子控制信号RA1至RA4之一成为VBOOT。
图5详示了一个主字解码器MWD1和四个子字解码器SWD1至SWD4的电路图，主字解码器MWD1由主字线MWLT和MWLN连接到子字解码器SWD1至SWD4，这四个子字解码器分别连接到子字线SWL1至SWL4。应注意到，其它的子字线SWL′1到SWL′4与其它的子字解码器(未示出)相连接。而且，存储器单元C11、C12、C13和C14被提供在一比特线BL和子字线SWL1至SWL4之间的相交部分，而存储器单元C′11、C′12、C′13和C′14被提供在一比特线BL和子字线SWL′1至SWL′4之间的相交部分。比特线BL和BL被接到传感放大器SA1，从而形成了重叠的比特线设计。
主字解码器MWD1由一个用以接收主字线选择地址信号ADRM的NAND电路501、用以接收块选择信号BSL1的反向器502、一个NOR电路503和反向器504至506构成。此情况中，反向器502、504和506由电压Vcc供电，而反向器505是由VBOOT电压供电。结果是当主字选择地址信号ADRM和块选择信号BSL1都被启动时，NOR电路503的输出是高电平(Vcc)，由此引起主字线MWLT上的电压为VBOOT而主字线MWLN的电压是GND。相反，当主字选择地址信号ADRM信号和块选择信号BSL1的至少之一属于无效时，该NOR503的输出是低值(＝GND)，从而引起主字线MWLT的电压是地GND而主字线MWLN的电压是Vcc。
子字解码器SWD1至SWD4的每一个是由两个N沟道MOS晶体管601和602构成，由子控制信号(例如RA1)所供电。晶体管601和602的节接点被接到子字线SWL1。而且，子字解码器SDW1至SDW4的每一个都包括有一个N沟道MOS晶体管603，连接在主字线MWLT和晶体管601的栅极之间。晶体管603防止了在反向器505的高供电压侧上当在子字线SWL1或类似的子字线处于较VBOOT更高的电压时而使使晶体管被导通的情况。结果是，当在主字线MWLT和MWLN上的电压是VBOOT和地(GND)、而且子控制信号RA1的电压是VBOOT时，使在子字线SWL1上的电压是VBOOT，即子字线SWL1被选中。反之，当主字线MWLT和MWLN上的电压是地(GND)和Vcc、而且子控制信号RN1电压是VBOOT时，使在子字线SWL1上的电压是GND，即不选择子字线SWL1。
即如图6A和图6B所示，在非选择模式中的主字线选择信号ADRM和块选择信号BSL1都是无效，主字线MWLM的电压是GND而主字线MWLT上的电压是Vcc。而且如图6A所示，在块选择模式中的电压是Vcc。而且如图6A所示，在块选择模式中的主字线选择信号ADRM是无效而块选择信号BSL1是有效的情况下，主字线MWLM上的电压是GND而主字线MWLT上的电压是Vcc。另外如图6B所示，在选择模式中的主字线选择信号ADRM和块选择信号BSL1都是有效的情况下，主字线MWLM的电压是VBOOT而主字线MWLT上的电压是GND。
在任何一种模式中，主字线MWLT的电压总是不同于主字线MWLN上的电压。因此，如果主字线MWLT和MWLN被短路的话，将总会有电流经过。并且若当子字线SWL1至SWL4与比特线BL和BL发生短路的话，也有电流经过。
当把图1DRAM器件的熔断丝系统应用到图5的主字线MWLT和MWLN时，被熔化的熔断丝将主字线MWLT和MWLN置成高阻状态，使得子字解码器SWD1至SWD4不稳定。因此不可能把图1的熔断丝系统应用于图5的主字线MWDT和MWDN。
在图7中示出了本发明的实施例，将要详述的是对于块B1、B2、B3和B4的主字解码器的修正。而且添加了从主字解码器接收轮询信号(RCX1…)并被接到数据缓冲器3的AND电路4。还进一步提供有一切换电路5以根据在测试端TE1的电压来切换高压VBOOT。而且，数据缓冲器3的状态由测试端TE2的电压所切换。
图8示出了图7的主字解码器MWD′1的详细电路，在图5的主字解码器MWD1的元件上加入了熔断丝电路511、熔断丝状态监视电路512以及一个AND电路513。而且其中采用了NOR电路514而不是图5的反向器506。
熔断丝电路511由一熔断丝5111和一个串接在电压Vcc和GND之间的N沟道MOS晶体管5112构成。该熔断丝电路511还包括接在晶体管5112的栅极和漏极之间的反向器5113，从而箝位该晶体管5112。
而且，熔断丝状态监视电路512是由N沟道MOS晶体管5121和5122串接而成。该晶体管5121受熔断丝电路511的输出电压所控制，而晶体管5122受NOR电路503的电压所控制。
下面参考图9A、9B、10A和10B对图8电路的操作做解释。
当熔断丝5111没被熔化时，熔断丝电路511的输出电压是低电平(＝GND)，从而使AND电路513被禁动。因此，NOR电路514用作图5的反向器602。因此如图9A和9B所示，该图8的电路与图6A和图6B所示的图5的电路相同方式地工作。在此情形中，由于晶体管5121被截止(OFF)，所以该轮询信号RCX1被由一负载电阻保持在Vcc。
当主字线MWLT和MWLN被短路时，熔断丝5111被激光微调或类似方式所熔化。短路状态的检测将在后解释。
现在来参考图10A和10B对于熔断状态的非选择状态做解释。在此状态中，主字选择地址信号ADRM和块选择信号BSL1都处于无效，结果是，NOR线路5603的输出电压是低电平(＝GND)，而反相器505的输出电压也为低电平(＝GMD)。另一方面，熔断丝电路511的输出电压是高值(＝Vcc)而反相器502的输出电压也是高值(＝Vcc)，结果是，AND电路513的输出电压是高值(＝Vcc)。因此，即使当NOR电路503的输出电压是低值(＝GND)时，NOR电路514的输出电压也为低值。因此，主字线MWLT和MWLN都是低值(＝GND)，从而使没有短路电路经过。而且，子字解码器SWD1至SWD4的晶体管601和602也都呈截止态，从而使子字线SWL1至SWL4及比特线BL和BL之间不能有短路电路通过。
而且，在短断丝状态监视电路5中，晶体管5122由NOR电路503的低输出电平转成截止。结果是，轮询信号RCX1保持在Vcc。
现在参考图10A来解释在熔断丝被熔断状态下的块选择模式。在此情况中，主字选择地址信号ADRM是无效而块选择信号BSL1是有效，结果是使NOR电路503的输出电压为低电平(＝GND)而使反相器505的输出电平也为低电平(＝GND)。另一方面，熔断丝电路511的输出电压是高电平(＝Vcc)而反相器502的输出电压为低电平(＝GND)，结果是使AND电路513的输出电压是低电平(＝GND)。所以，由于NOR电路503的输出电压是低电平(＝GND)，使NOR电路514的输出电压是高电平(＝Vcc)。因此使子字线SWL1至SWL4的电压都被降为GND。应注意，如果子字线SWL4是处于高阻状态，则在比特线BL和BL以及子字线SWL1至SWL4之间的寄生电容将会产生噪声。这种噪声可通过把子字线SWL1至SWL4接地而加以避免。
而且，在熔断状态监视电路5中，由NOR电路50的低输出电压而使晶体管5122被截止。结果是使轮询信号RCX1保持在Vcc。
现来参考图10B来说明在一熔断丝被熔化的状态中的一个被选模式。在此情况中，主字选择地址信号ADRM和块选择信号BSL1都是有效，结果是该NOR电路503的输出电压是高值(＝Vcc)而反相器505的输出电压也是高值(＝VBOOT)。另一方面，熔断丝电路511的输出电压是低值(＝GND)而反相器502以输出电压也是低值(＝GND)，结果是使AND电路513的输出的电压是低值(GND)。所以，因为NOR电路503的输出电压是高值(＝Vcc)，NOR电路5144的输出电压是低值(＝GND)。因此，主字线MWLT和MWLN分别是高值(＝VBOOT)和低值(＝GND)。随后，当子字控制信号RA1的电压从GND变成VBOOT时，子字线SWL1的电压从GND变成VBOOT。
而且，在熔断丝状态监视电路5中的晶体管5121和5122由熔断丝电路511的低输出电压和NOR电路503的低输出电压而被截止。结果是，轮询信号RCX1从Vcc变为GND。且当信轮询信号从Vcc变成GND时，图7的AND电路4的输出电压也从Vcc变成GND。当在检测端TE2的电压被置为高值时，AND电路4的输出电压可以经过数据缓冲器3的一比特。
为了发现主字线MWLT和MWLN的短路状态，轮询检测由扫描一个地址信号的ADR来执行(见图2)。应当注意，如果主字线MWLT和MWLN象图11所示那样被短路，则一个短路电流Iss则会经过反相器505P沟道MOS晶体管、主字线MWLT和MWLN和NOR电路514的N沟道MOS晶体管从端VBOOT流向地端GND。因此，为找出这样的一个短路电流Isc，开关电路5由在测试端TE1处的电压所导通。此时，电流表接到端SD。在轮询完成之后，对应于被检测缺陷短路主字线的缺陷地址被写入如图12所示的外部存储器。例如，假如1G比特的存储器件是由4192个主字线对、32768个子字线和32768个比特线对所构成，则整个轮询的时间是200ns×32768/8＝0.8ms其中200ns是一个读/写周期。因此，即使是每一次轮询检测进行都将电子接通，该轮询检测的时间也是可被忽略的。
在根据本发明的半导体存储器装置中，不提供冗余存储单元。因此，对于该半导体存储器装置的存取是参考了如图12示出的上述外部存储器之后而被执行的。
在图13中，是对于图8所示电路的改进，其中不提供块选择信号BSL1。就是说，假设只有如图2中示出的B1的一个块。此时，图8的反相器502不存在，而图5的NOR电路503中修改成反相器503′。而且，不提供图5的AND电路513，因而熔断丝电路511的输出被直接连接到NOR电路514。
其中熔断丝511不熔断时的图13电路的操作情况如图14A所示，它与图9B相同；而其中熔断丝511被熔断时的图13电路的操作如图14B所示，它与图10B相同。
在上述的实施例中，当有缺陷存储器被发现时，即使该主字线不短路也可能将对应于该缺陷存储单元的熔断丝熔化。而且，当检测主字线的短路状态时，只有除地址缓冲器1和解码器2的电路可被禁动，从而使被增加的短路电流很容易被检测到。
如前所述，由于在非选择模式中依本发明没有短路电流经过主字线，因而可减少能耗。
权利要求
1.一种半导体存储器装置，它包括多个子字线(SWL1、SWL2…)多个子字解码器(SWD1、SWD2…)每一个都与所说的子字线之一相连接；多对主字线(MWLT、MWLF)，每一对与若干所说的子字线解码器相连接；以及，多个主字解码器(MWD′1)，每一个都与所说的主字线对之一连接，在一个选择模式中使得所说主字线对的各个对上的电压彼此互不相同；而在一非选择模式中使得所说主字线对的各个对上的电压彼此相同。
2.如权利要求1的装置，其中所说的主字解码器的每一都有包括一熔断丝(5111)的熔断丝电路(511)，所说主字解码器的每一个使得仅当所说熔断丝被熔化时才使在所说主字线对各个对上的电压彼此相同。
3.如权利要求2的装置，其中所说主字解码器的每一个都包括监视电路(512)，连接到所说熔断丝电路，用于监视所说熔断丝状态并将该状态输出。
4.如权利要求3的装置，其中所说的监视电路只有当所说主字解码器分别之一是在选择模式中时才被启动。
5.如权利要求3的装置，进一步包括一逻辑电路(4)，连接到所说主字解码器每一个所说监视电路，用以产生表示所说主字解码器之一的所说熔断丝状态的逻辑信号。
6.一个半导体存储器装置包括第一供电端，接有第一供电电压(VBOOT)；第二供电端，接有低于所说第一供电电压的第二供电电压(Vcc)；第三供电端，接有低于所说第二供电电压的第三供电电压(GND)；多个预解码线(RA1、RA2…)；一个预解的装置(PRD)，连接到所说的预解码线，用于选择一个预解码线并将所说的第一供电电压加到该预解码线；多条子字线(SWL1、SWL2)；多个子字解码器(SWD1、SWD2…)；每一个都包括一个第一N沟道MOS晶体管(601)，其漏极连接到所说预解码线之一，其源极与所说的子字成线之一连接，和一个栅极；一个第二N沟道MOS晶体管(602)，其漏极与所说第一N沟道MOS晶体管源极相连，其源极与所说第三供电端相连接；多对第一和第二主字线(MWLT、MWLF)，所说的第一和第二主字线被分别地连接到若干个所说子字解码器的所说第一和第二N沟道MOS晶体管的栅极；以及，多个主字解码器(MWD′1、MWD′2)，每一个都与所说的主字线对之一连接，每一个所说主字解码器包括第一逻辑电路(501、503)，用于接收一个地址信号(ADRM)以产生一个选择信号；第二逻辑电路(504，505)，连接到所说第一逻辑电路和所说的第一主字线之间，用于当所说选择信号为有效时将所说第一供电电压加到所说第一主字线，并用于当所说选择信号为无效时将所说第三供电电压加到所说第一主字线；第三逻辑电路(514)，接到所说第一逻辑电路和所说第二主字线之间，用于当所说选择信号为有效时将所说第三供电电压加到所说的第一主字线，并用于当所说选择信号为无效时将所说第二供电电压加到所说第一主字线；以及一个熔断丝电路(511)，连接到所说的第三逻辑电路，以便当所说熔断丝电路的熔断被熔化时用于禁动所说的第三逻辑电路，将所说第三供电电压加到所说第二主字线。
7.如权利要求6的装置，其中所说主字解码器的每一个都还包括一个监视电路(512)，它包括一个第三N沟道MOS晶体管(5121)，具有用于产生熔断丝熔断指示信号(RCX1)的漏极，一个与所说熔断丝电路连接的栅极和一个源极，以及一个第四N沟道MOS晶体管(5122)，具有接到所说第三N沟道MOS晶体管源极的一个漏极，一个接到所说第三逻辑电路的栅极和接到所说第三供电端的源极。
8.如权利要求7的装置，进一步包括第四逻辑电路(4)，接到所说主字解码器的每一个的所说第三N沟道MOS晶体管漏极，用于产生表示所说主字解码器之一的所说熔断丝状态的一个逻辑信号。
9.半导体存储器装置包括第一供电端，接有第一供电电压(VBOOT)；第二供电端，接有低于所说第一供电电压的第二供电电压(Vcc)；第三供电端，接有低于所说第二供电电压的第三供电电压(GND)；多条预解的线(RA1、RA2…)；一个预解的装置(PRD)，连接到所说预解码线，用于选择一个预解码线并将所说的第一供电电压加到该预解码线；多条子字成(SWL1、SWL2…)；多个子字解码器(SWD1、SWD2…)； 每一个都包括一个第一N沟道MOS晶体管(601)，其漏极连接到所说预解码线之一，其源极与所说子字线之一连接，和一个栅极；一个第二N沟道MOS晶体管(602)，其漏极与所说第一N沟道MOS晶体管源极相连，其源极与所说第三供电端相连接；多对第一和第二主字线(MWLT、MWLF)，所说的第一和第二主字线被分别地接到若干个所说子字解码器的所说第一和第二N沟道MOS晶体管的栅极；以及，多个主字解码器(MWD1、MWD2…)每一个都与所说的主字线对之一连接，每一个所说主字解码器包括第一逻辑电路(501)，用于接收一个地址信号(AORM)以产生第一选择信号；第二逻辑电路(502)，用于接收块选择信号(BLS1)以产生一个第二选择信号；第三逻辑电路(503)，接到所说的第一和第二逻辑电路，当所说第一和第二选择信号都有效时用于产生第三选择信号；第四逻辑电路(504，505)，接在所说第三逻辑电路和所说第一主字线之间，当所说第三选择信号为有效时用于把所说第一供电电压加到所说的第一主字线；并当所说的第三选择信号为无效时用于把所说的第三供电电压加到所说的第一主字线；第五逻辑电路(514)，接在所说第三逻辑电路和所说第二主字线之间，当所说第三选择信号为有效时用于将所说第三供电电压加到所说的第一主字线；并且当所说第三选择信号是无效时用于将所说第二供电电压加到所说的主字线；以及一个熔断丝电路(511)；第六逻辑电路(513)，接到所说的熔断丝电路、所说的第二逻辑电路和所说的第五逻辑电路，当所说熔断丝电路的一个熔断丝被熔断且当所说第二选择信号是有效时，用于禁动所说的第五逻辑电路，以便将所说的第三供电电压加到所说的第二主字线。
10.如权利要求9的装置，其中所说的主字解码器的每一个进一步包括有监视电路(512)，它包括第三N沟道MOS晶体管(5121)，具有用于产生熔断丝熔断指示信号(RCX1)的漏极、接到所说熔断丝电路的栅极和一个源极；以及第四N沟道MOS晶体管(5122)，具有接到所说第三N沟道MOS晶体管源极的漏极，接到所说第三逻辑电路的栅极和接到所说第三供电端的源极。
11.如权利要求10的装置，进一步包括有第七逻辑电路(4)，接到所说主字解码器的每一个的第三N沟道MOS晶体管，用于产生表示所说主字解码器这一的所说熔断丝的状态的逻辑信号。
全文摘要
半导体存储器装置中包括多条子字线(SWL
文档编号G11C8/14GK1153387SQ9511868
公开日1997年7月2日 申请日期1995年9月30日 优先权日1994年9月30日
发明者杉林直彦, 宇津木智, 成竹功夫 申请人:日本电气株式会社
技术领域：
本发明涉及半导体存储器件，例如包括具有主字线和子字线这样两条字线结构的动态随机存储器(DRAM)装置。
在现有包括冗余存储单元的DRAM器件中，如果发现带有缺陷的存储器单元，就利用激光修整或类似的方法将指示该缺陷存储单元的地址写入一个冗余解码器，同时，与该缺陷存储器单元相接的一个传感放大器内的一个融断丝被融化。所以在传感模式中，在接到该缺陷存储器单元的这一传感放大器中就不会产生直流通路，从而降低了能耗(见日本专利公开，平成3-225851)。这一点将在后详述。
另一方面，具有主字线和子字线的双字线构形业已被用于DRMA器件(见Tadahiko Sugibayashi等人1993年在IEEE国际固态电路会议文摘50-51页上发表的“具有多重分割阵列结构的30ns256Mb的DRAM”一文)。因为主字线和子字线是单独驱动，因而可降低能耗。而且，该主字线的分组(pitch)可不受约束，这对于大规模器件的制造有益。这一点也将在后详述。
在上述双字线型DRAM器件中，主字线元上的电压总是不同于另一字线上的电压。所以如果出现两条主字线短路的情况就必会有电流经过，这就使能耗增加。
如果把熔断往硬性引入到这种双字线结构的主字线中，则该熔断丝的熔化会使该主字线呈高阻态，从而使连接到主字线的子字解码器操作出现不稳定。
本发明目的是降低在半导体存储器装置的双字线构形中的能耗。
依照本发明，在一个包括多个子字线的半导体存储装置中，多个子字解码器的每一个被接到多条子字线之一；多对主字线的每一对被接到若干个子字解码；而且多个主字解码器的每一个被接到主字线的多对之一对；在一个选择模式中，主字解码器的每一个使得在多对主字线的各自对上的电压彼此不相同；而在非选择模式中使得在多对主字线的各自对上的电压彼此相同。从而使得在非选择模式中，即使有主字线的某一对被短路时，也没有电流经过。
通过参照附图能作对照已有技术对本发明的详述会使之更清楚地被理解。
图1是已有技术DRAM器件的电路示意图。
图2是另一个已有技术DRAM器件电路示意框图。
图3是说明图2器件电路框图的详细框图。
图4是图3字驱动预解码器电路示意图。
图5是图4的主字解码器和子字解码器电路详图。
图6A和6B是表示图5电路操作的定时图。
图7表示根据本发明的DRAM器件实施例的电路示意框图。
图8是图7的主字解码器和子字解码器的详细电路图。
图9A和9B是在无熔断丝被熔断的状态下的图8电路的操作定时图。
图10A和10B是在无熔断丝被熔断的状态下的图8电路的操作定时图。
图11是说明有短路电流流经图8电路的电路示意图。
图12表示存储器内容。
图13示出对图8电路改进的电路示意图。
图14A和14B表示图13电路操作的定时图。
在描述最佳实施例之前，参考图1、2、3、4、5、6A和6B对已有技术DRAM器件作描述。
图1所示的已有技术DRAM器件(见日本专利公开平成3-225851)中，存储器单元C1，C2…，Cn被间插在字线(例如WL)和比特线BL1、BL1、BL2、BL2…BLn以及BLn之间，且有冗余存储单元(例如CR)被间插在字线和冗余比特线BLR和BLR之间。比特线BL1、BL1、BL2、BL2…BLn及BLn分别接到传感放大器SA1、SA2…SAn，且冗余比特线BLR和BLR被接到冗余传感放大器SAR。传感放大器SA1、SA2…SAn以及SAR被连接在传感器放大器驱动线SAP以及传感放大器驱动线SAN之间，并且有熔断丝F1、F2…Fn及FR被间插在此处。请注意，在无传感模式中，传感放大器驱动线SAP和SAN处的电压被置放在高电压Vcc和低电压GND(地)的中值电压Vcc/2。另一方面，在传感模式中，其传感放大器驱动线SAP的电压被置为高压Vcc，而传感放大器驱动线SAN的电压被置为GND。
如果发现有缺陷的存储器单元、短路的比特线或短路传感放大器，就将指示此种有缺陷的存储器单元、短路的比特线或短路传感放大器的地址(此后称缺陷地址)写入一个冗余解码器(未示出)。同时将一个对应于该缺陷地址的熔断丝(例如F1)熔化。结果是当该缺陷地址被存取时，选择的是冗余比特线BLR和BLR，而不是比特线BL1和BL1。在这种情况中，即使在比特线BL1和BL1之间或传感放大器SA1中形成了DC路径，由于已被熔化的熔断丝F1的关系，也不会有DC电流通过。因而减小了能耗。
在图2中，示出了另一个已有技术的DRAM器件，其中采用了双字线构形(见Tadahiko Sugibayashi等人1993年在IEEE国际固态电路会议文摘50-51页上发表的“具有多重分割阵列结构的30ns265Mb的DRAM”一文)。就是说提供了四个块，B1、B2、B3和B4。而且，地址缓冲器1提供来用于接收一个地址信号ADR，以便产生一个块选择地址信号ADRB、一个主字线选择地址信号ADRM、一个子字线选择信号ADRS以及一个列选择地址信号ADRY。块选择地址信号ADRB(此情形中为两个比特)被送到产生块选择信号BLS1、BLS2、BLS3及BLS4的块解码器2。而且，该主字线选择信号ADRM被送到每一个块的主字线解码器，而子字线选择信号ADRS被送到每一个块的预解码器。另外，到选择地址信号ADRY被送到这些块B1、B2、B3和B4。
而且，图2中的参考数字3表示在块B1、B2、B3以及B4和数据端DT之间的数据缓冲存储器。
在图3中详示了在这些块之一(例如B1)的电路示意图。该块B1的存储器单元阵列被分成12个子块SB1、SB2…SB12，其每一个都由子字解码器SWD所围绕。而且在SB1、SB2…SB12的中心提供有一个主字解码器MWD的序列。另外，对于这些子字解码器SWD的每一个序列都提供一个字驱动预解码器PRD。此外，参考号SA表示传感放大器。
图4详示了图3字驱动预解码器PRD的电路图，该字驱动解码器PRD包括有四个NAND电路401至404，每一个用于接收该子字选择信号ADRS的两个比特；以及四个反相器405至408，它们由高于电压Vcc的高电压VBOOT供电。结果是，字驱动预解码器PRD按照两比特的ADRS1和ADRS2而使子控制信号RA1至RA4之一成为VBOOT。
图5详示了一个主字解码器MWD1和四个子字解码器SWD1至SWD4的电路图，主字解码器MWD1由主字线MWLT和MWLN连接到子字解码器SWD1至SWD4，这四个子字解码器分别连接到子字线SWL1至SWL4。应注意到，其它的子字线SWL′1到SWL′4与其它的子字解码器(未示出)相连接。而且，存储器单元C11、C12、C13和C14被提供在一比特线BL和子字线SWL1至SWL4之间的相交部分，而存储器单元C′11、C′12、C′13和C′14被提供在一比特线BL和子字线SWL′1至SWL′4之间的相交部分。比特线BL和BL被接到传感放大器SA1，从而形成了重叠的比特线设计。
主字解码器MWD1由一个用以接收主字线选择地址信号ADRM的NAND电路501、用以接收块选择信号BSL1的反向器502、一个NOR电路503和反向器504至506构成。此情况中，反向器502、504和506由电压Vcc供电，而反向器505是由VBOOT电压供电。结果是当主字选择地址信号ADRM和块选择信号BSL1都被启动时，NOR电路503的输出是高电平(Vcc)，由此引起主字线MWLT上的电压为VBOOT而主字线MWLN的电压是GND。相反，当主字选择地址信号ADRM信号和块选择信号BSL1的至少之一属于无效时，该NOR503的输出是低值(＝GND)，从而引起主字线MWLT的电压是地GND而主字线MWLN的电压是Vcc。
子字解码器SWD1至SWD4的每一个是由两个N沟道MOS晶体管601和602构成，由子控制信号(例如RA1)所供电。晶体管601和602的节接点被接到子字线SWL1。而且，子字解码器SDW1至SDW4的每一个都包括有一个N沟道MOS晶体管603，连接在主字线MWLT和晶体管601的栅极之间。晶体管603防止了在反向器505的高供电压侧上当在子字线SWL1或类似的子字线处于较VBOOT更高的电压时而使使晶体管被导通的情况。结果是，当在主字线MWLT和MWLN上的电压是VBOOT和地(GND)、而且子控制信号RA1的电压是VBOOT时，使在子字线SWL1上的电压是VBOOT，即子字线SWL1被选中。反之，当主字线MWLT和MWLN上的电压是地(GND)和Vcc、而且子控制信号RN1电压是VBOOT时，使在子字线SWL1上的电压是GND，即不选择子字线SWL1。
即如图6A和图6B所示，在非选择模式中的主字线选择信号ADRM和块选择信号BSL1都是无效，主字线MWLM的电压是GND而主字线MWLT上的电压是Vcc。而且如图6A所示，在块选择模式中的电压是Vcc。而且如图6A所示，在块选择模式中的主字线选择信号ADRM是无效而块选择信号BSL1是有效的情况下，主字线MWLM上的电压是GND而主字线MWLT上的电压是Vcc。另外如图6B所示，在选择模式中的主字线选择信号ADRM和块选择信号BSL1都是有效的情况下，主字线MWLM的电压是VBOOT而主字线MWLT上的电压是GND。
在任何一种模式中，主字线MWLT的电压总是不同于主字线MWLN上的电压。因此，如果主字线MWLT和MWLN被短路的话，将总会有电流经过。并且若当子字线SWL1至SWL4与比特线BL和BL发生短路的话，也有电流经过。
当把图1DRAM器件的熔断丝系统应用到图5的主字线MWLT和MWLN时，被熔化的熔断丝将主字线MWLT和MWLN置成高阻状态，使得子字解码器SWD1至SWD4不稳定。因此不可能把图1的熔断丝系统应用于图5的主字线MWDT和MWDN。
在图7中示出了本发明的实施例，将要详述的是对于块B1、B2、B3和B4的主字解码器的修正。而且添加了从主字解码器接收轮询信号(RCX1…)并被接到数据缓冲器3的AND电路4。还进一步提供有一切换电路5以根据在测试端TE1的电压来切换高压VBOOT。而且，数据缓冲器3的状态由测试端TE2的电压所切换。
图8示出了图7的主字解码器MWD′1的详细电路，在图5的主字解码器MWD1的元件上加入了熔断丝电路511、熔断丝状态监视电路512以及一个AND电路513。而且其中采用了NOR电路514而不是图5的反向器506。
熔断丝电路511由一熔断丝5111和一个串接在电压Vcc和GND之间的N沟道MOS晶体管5112构成。该熔断丝电路511还包括接在晶体管5112的栅极和漏极之间的反向器5113，从而箝位该晶体管5112。
而且，熔断丝状态监视电路512是由N沟道MOS晶体管5121和5122串接而成。该晶体管5121受熔断丝电路511的输出电压所控制，而晶体管5122受NOR电路503的电压所控制。
下面参考图9A、9B、10A和10B对图8电路的操作做解释。
当熔断丝5111没被熔化时，熔断丝电路511的输出电压是低电平(＝GND)，从而使AND电路513被禁动。因此，NOR电路514用作图5的反向器602。因此如图9A和9B所示，该图8的电路与图6A和图6B所示的图5的电路相同方式地工作。在此情形中，由于晶体管5121被截止(OFF)，所以该轮询信号RCX1被由一负载电阻保持在Vcc。
当主字线MWLT和MWLN被短路时，熔断丝5111被激光微调或类似方式所熔化。短路状态的检测将在后解释。
现在来参考图10A和10B对于熔断状态的非选择状态做解释。在此状态中，主字选择地址信号ADRM和块选择信号BSL1都处于无效，结果是，NOR线路5603的输出电压是低电平(＝GND)，而反相器505的输出电压也为低电平(＝GMD)。另一方面，熔断丝电路511的输出电压是高值(＝Vcc)而反相器502的输出电压也是高值(＝Vcc)，结果是，AND电路513的输出电压是高值(＝Vcc)。因此，即使当NOR电路503的输出电压是低值(＝GND)时，NOR电路514的输出电压也为低值。因此，主字线MWLT和MWLN都是低值(＝GND)，从而使没有短路电路经过。而且，子字解码器SWD1至SWD4的晶体管601和602也都呈截止态，从而使子字线SWL1至SWL4及比特线BL和BL之间不能有短路电路通过。
而且，在短断丝状态监视电路5中，晶体管5122由NOR电路503的低输出电平转成截止。结果是，轮询信号RCX1保持在Vcc。
现在参考图10A来解释在熔断丝被熔断状态下的块选择模式。在此情况中，主字选择地址信号ADRM是无效而块选择信号BSL1是有效，结果是使NOR电路503的输出电压为低电平(＝GND)而使反相器505的输出电平也为低电平(＝GND)。另一方面，熔断丝电路511的输出电压是高电平(＝Vcc)而反相器502的输出电压为低电平(＝GND)，结果是使AND电路513的输出电压是低电平(＝GND)。所以，由于NOR电路503的输出电压是低电平(＝GND)，使NOR电路514的输出电压是高电平(＝Vcc)。因此使子字线SWL1至SWL4的电压都被降为GND。应注意，如果子字线SWL4是处于高阻状态，则在比特线BL和BL以及子字线SWL1至SWL4之间的寄生电容将会产生噪声。这种噪声可通过把子字线SWL1至SWL4接地而加以避免。
而且，在熔断状态监视电路5中，由NOR电路50的低输出电压而使晶体管5122被截止。结果是使轮询信号RCX1保持在Vcc。
现来参考图10B来说明在一熔断丝被熔化的状态中的一个被选模式。在此情况中，主字选择地址信号ADRM和块选择信号BSL1都是有效，结果是该NOR电路503的输出电压是高值(＝Vcc)而反相器505的输出电压也是高值(＝VBOOT)。另一方面，熔断丝电路511的输出电压是低值(＝GND)而反相器502以输出电压也是低值(＝GND)，结果是使AND电路513的输出的电压是低值(GND)。所以，因为NOR电路503的输出电压是高值(＝Vcc)，NOR电路5144的输出电压是低值(＝GND)。因此，主字线MWLT和MWLN分别是高值(＝VBOOT)和低值(＝GND)。随后，当子字控制信号RA1的电压从GND变成VBOOT时，子字线SWL1的电压从GND变成VBOOT。
而且，在熔断丝状态监视电路5中的晶体管5121和5122由熔断丝电路511的低输出电压和NOR电路503的低输出电压而被截止。结果是，轮询信号RCX1从Vcc变为GND。且当信轮询信号从Vcc变成GND时，图7的AND电路4的输出电压也从Vcc变成GND。当在检测端TE2的电压被置为高值时，AND电路4的输出电压可以经过数据缓冲器3的一比特。
为了发现主字线MWLT和MWLN的短路状态，轮询检测由扫描一个地址信号的ADR来执行(见图2)。应当注意，如果主字线MWLT和MWLN象图11所示那样被短路，则一个短路电流Iss则会经过反相器505P沟道MOS晶体管、主字线MWLT和MWLN和NOR电路514的N沟道MOS晶体管从端VBOOT流向地端GND。因此，为找出这样的一个短路电流Isc，开关电路5由在测试端TE1处的电压所导通。此时，电流表接到端SD。在轮询完成之后，对应于被检测缺陷短路主字线的缺陷地址被写入如图12所示的外部存储器。例如，假如1G比特的存储器件是由4192个主字线对、32768个子字线和32768个比特线对所构成，则整个轮询的时间是200ns×32768/8＝0.8ms其中200ns是一个读/写周期。因此，即使是每一次轮询检测进行都将电子接通，该轮询检测的时间也是可被忽略的。
在根据本发明的半导体存储器装置中，不提供冗余存储单元。因此，对于该半导体存储器装置的存取是参考了如图12示出的上述外部存储器之后而被执行的。
在图13中，是对于图8所示电路的改进，其中不提供块选择信号BSL1。就是说，假设只有如图2中示出的B1的一个块。此时，图8的反相器502不存在，而图5的NOR电路503中修改成反相器503′。而且，不提供图5的AND电路513，因而熔断丝电路511的输出被直接连接到NOR电路514。
其中熔断丝511不熔断时的图13电路的操作情况如图14A所示，它与图9B相同；而其中熔断丝511被熔断时的图13电路的操作如图14B所示，它与图10B相同。
在上述的实施例中，当有缺陷存储器被发现时，即使该主字线不短路也可能将对应于该缺陷存储单元的熔断丝熔化。而且，当检测主字线的短路状态时，只有除地址缓冲器1和解码器2的电路可被禁动，从而使被增加的短路电流很容易被检测到。
如前所述，由于在非选择模式中依本发明没有短路电流经过主字线，因而可减少能耗。
权利要求
1.一种半导体存储器装置，它包括多个子字线(SWL1、SWL2…)多个子字解码器(SWD1、SWD2…)每一个都与所说的子字线之一相连接；多对主字线(MWLT、MWLF)，每一对与若干所说的子字线解码器相连接；以及，多个主字解码器(MWD′1)，每一个都与所说的主字线对之一连接，在一个选择模式中使得所说主字线对的各个对上的电压彼此互不相同；而在一非选择模式中使得所说主字线对的各个对上的电压彼此相同。
2.如权利要求1的装置，其中所说的主字解码器的每一都有包括一熔断丝(5111)的熔断丝电路(511)，所说主字解码器的每一个使得仅当所说熔断丝被熔化时才使在所说主字线对各个对上的电压彼此相同。
3.如权利要求2的装置，其中所说主字解码器的每一个都包括监视电路(512)，连接到所说熔断丝电路，用于监视所说熔断丝状态并将该状态输出。
4.如权利要求3的装置，其中所说的监视电路只有当所说主字解码器分别之一是在选择模式中时才被启动。
5.如权利要求3的装置，进一步包括一逻辑电路(4)，连接到所说主字解码器每一个所说监视电路，用以产生表示所说主字解码器之一的所说熔断丝状态的逻辑信号。
6.一个半导体存储器装置包括第一供电端，接有第一供电电压(VBOOT)；第二供电端，接有低于所说第一供电电压的第二供电电压(Vcc)；第三供电端，接有低于所说第二供电电压的第三供电电压(GND)；多个预解码线(RA1、RA2…)；一个预解的装置(PRD)，连接到所说的预解码线，用于选择一个预解码线并将所说的第一供电电压加到该预解码线；多条子字线(SWL1、SWL2)；多个子字解码器(SWD1、SWD2…)；每一个都包括一个第一N沟道MOS晶体管(601)，其漏极连接到所说预解码线之一，其源极与所说的子字成线之一连接，和一个栅极；一个第二N沟道MOS晶体管(602)，其漏极与所说第一N沟道MOS晶体管源极相连，其源极与所说第三供电端相连接；多对第一和第二主字线(MWLT、MWLF)，所说的第一和第二主字线被分别地连接到若干个所说子字解码器的所说第一和第二N沟道MOS晶体管的栅极；以及，多个主字解码器(MWD′1、MWD′2)，每一个都与所说的主字线对之一连接，每一个所说主字解码器包括第一逻辑电路(501、503)，用于接收一个地址信号(ADRM)以产生一个选择信号；第二逻辑电路(504，505)，连接到所说第一逻辑电路和所说的第一主字线之间，用于当所说选择信号为有效时将所说第一供电电压加到所说第一主字线，并用于当所说选择信号为无效时将所说第三供电电压加到所说第一主字线；第三逻辑电路(514)，接到所说第一逻辑电路和所说第二主字线之间，用于当所说选择信号为有效时将所说第三供电电压加到所说的第一主字线，并用于当所说选择信号为无效时将所说第二供电电压加到所说第一主字线；以及一个熔断丝电路(511)，连接到所说的第三逻辑电路，以便当所说熔断丝电路的熔断被熔化时用于禁动所说的第三逻辑电路，将所说第三供电电压加到所说第二主字线。
7.如权利要求6的装置，其中所说主字解码器的每一个都还包括一个监视电路(512)，它包括一个第三N沟道MOS晶体管(5121)，具有用于产生熔断丝熔断指示信号(RCX1)的漏极，一个与所说熔断丝电路连接的栅极和一个源极，以及一个第四N沟道MOS晶体管(5122)，具有接到所说第三N沟道MOS晶体管源极的一个漏极，一个接到所说第三逻辑电路的栅极和接到所说第三供电端的源极。
8.如权利要求7的装置，进一步包括第四逻辑电路(4)，接到所说主字解码器的每一个的所说第三N沟道MOS晶体管漏极，用于产生表示所说主字解码器之一的所说熔断丝状态的一个逻辑信号。
9.半导体存储器装置包括第一供电端，接有第一供电电压(VBOOT)；第二供电端，接有低于所说第一供电电压的第二供电电压(Vcc)；第三供电端，接有低于所说第二供电电压的第三供电电压(GND)；多条预解的线(RA1、RA2…)；一个预解的装置(PRD)，连接到所说预解码线，用于选择一个预解码线并将所说的第一供电电压加到该预解码线；多条子字成(SWL1、SWL2…)；多个子字解码器(SWD1、SWD2…)； 每一个都包括一个第一N沟道MOS晶体管(601)，其漏极连接到所说预解码线之一，其源极与所说子字线之一连接，和一个栅极；一个第二N沟道MOS晶体管(602)，其漏极与所说第一N沟道MOS晶体管源极相连，其源极与所说第三供电端相连接；多对第一和第二主字线(MWLT、MWLF)，所说的第一和第二主字线被分别地接到若干个所说子字解码器的所说第一和第二N沟道MOS晶体管的栅极；以及，多个主字解码器(MWD1、MWD2…)每一个都与所说的主字线对之一连接，每一个所说主字解码器包括第一逻辑电路(501)，用于接收一个地址信号(AORM)以产生第一选择信号；第二逻辑电路(502)，用于接收块选择信号(BLS1)以产生一个第二选择信号；第三逻辑电路(503)，接到所说的第一和第二逻辑电路，当所说第一和第二选择信号都有效时用于产生第三选择信号；第四逻辑电路(504，505)，接在所说第三逻辑电路和所说第一主字线之间，当所说第三选择信号为有效时用于把所说第一供电电压加到所说的第一主字线；并当所说的第三选择信号为无效时用于把所说的第三供电电压加到所说的第一主字线；第五逻辑电路(514)，接在所说第三逻辑电路和所说第二主字线之间，当所说第三选择信号为有效时用于将所说第三供电电压加到所说的第一主字线；并且当所说第三选择信号是无效时用于将所说第二供电电压加到所说的主字线；以及一个熔断丝电路(511)；第六逻辑电路(513)，接到所说的熔断丝电路、所说的第二逻辑电路和所说的第五逻辑电路，当所说熔断丝电路的一个熔断丝被熔断且当所说第二选择信号是有效时，用于禁动所说的第五逻辑电路，以便将所说的第三供电电压加到所说的第二主字线。
10.如权利要求9的装置，其中所说的主字解码器的每一个进一步包括有监视电路(512)，它包括第三N沟道MOS晶体管(5121)，具有用于产生熔断丝熔断指示信号(RCX1)的漏极、接到所说熔断丝电路的栅极和一个源极；以及第四N沟道MOS晶体管(5122)，具有接到所说第三N沟道MOS晶体管源极的漏极，接到所说第三逻辑电路的栅极和接到所说第三供电端的源极。
11.如权利要求10的装置，进一步包括有第七逻辑电路(4)，接到所说主字解码器的每一个的第三N沟道MOS晶体管，用于产生表示所说主字解码器这一的所说熔断丝的状态的逻辑信号。
全文摘要
半导体存储器装置中包括多条子字线(SWL
文档编号G11C8/14GK1153387SQ9511868
公开日1997年7月2日 申请日期1995年9月30日 优先权日1994年9月30日
发明者杉林直彦, 宇津木智, 成竹功夫 申请人:日本电气株式会社
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