半导体存储装置的制作方法
专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，尤其涉及配置中部焊磐的动态存储器。
通常的半导体存储装置在形成有存储单元等的半导体芯片周边部配置多个焊磐。这些焊磐通过焊丝与内部引线连接，构成与芯片外部的信号传送通路。
然而，近年对访问时间高速化的要求一再提高，便盛行将存储单元阵划分为多个核心块。在这种半导体存储装置芯片中，布线环绕路径偏长的以往焊磐布局一直不能充分适应高速化要求。
目前，作为解决上述问题的技术，研究出在芯片中部将焊磐排成列状的布局(下文简称为中部焊磐布局)。然而，采用这种布局时，布线集中在芯片中部，很难提高布线效率。
综上所述，以往半导体存储装置将焊磐布置在芯片的周边部，所以信号线环绕路径太长，有碍高速化。为了对付此问题而采用中部焊磐布局时，却有布线集中到芯片中部，很难高效布线这种问题。
本发明解决上述缺点，其目的在于提供一种采用中部焊磐布局时也能高效布线，在小面积上进行多信号布线处理的半导体存储装置。
为了达到上述目的，本发明提供的半导体存储装置，其特征在于包括由多个存储单元配置成行列状的存储单元阵及其附属的读出放大器和译码器组成的第1、第2、第3和第4核心块；配置在第1和第3核心块，第2和第4核心块之间，设有数据信号线、地址信号线和控制信号线的块间区域；由配置在第1核心块与第2核心块之间的多个焊磐组成的第1焊磐阵；由配置在第3核心块与第4核心块之间的多个焊磐组成的第2焊磐阵；由第1焊磐阵两侧延伸到块间区域的第1和第2总线；由第2焊磐阵两侧延伸到上述块间区域的第3和第4总线；配置在第2焊磐阵与块间区域之间的连接区域；第3和第4总线在连接区域折成弯曲状，在块间区域内顺序配置第1、第3、第4和第2总线，在该块间区域内将数据信号线、地址信号线和控制信号线与第1、第2、第3和第4总线连接。
采用本发明提供的手段，在第2焊磐阵与块区域之间配置连接区域，在该部位上第3和第4总线折成弯曲状，配置成在第1总线与第2总线之间插入第3和第4总线。结果是，4条总线平行延伸，数据信号线、地址信号线和控制信号线即便是从笔直方向的任一位置伸出，也能与这些总线连接。不需要使这些信号线交叉，不会使布线连接面积白白增加。又，第1总线与第2总线之间空出与焊磐相当的间隔，所以即使将第1总线和第2总线配置成直线状，在块间区域也能将第3总线和第4总线插入前者两条总线之间，而能够用最小的面积处理布线配置。这相当于用最短的布线长度将任一核心块与各焊磐连接，适合半导体存储装置的高速化。
图1为表示本发明第1实施例半导体存储装置的平面图。
图2为详示图1中关键部分的第1实施例半导体存储装置平面图。
图3为进一步详示图2中关键部分的第1实施例半导体存储装置平面图。
图4为更详细示意图2中关键部分的第1实施例半导体存储装置平面图。
图5为本发明半导体存储装置的剖面图。
图6为本发明第1实施例半导体存储装置的部分电路图及其剖面图。
图7为本发明第1实施例半导体存储装置的部分电路图。
图8为本发明第2实施例半导体存储装置的平面图。
图9为示出本发明各种变形例的简图。
图10为表示本发明较佳实施例的平面布局方案的平面图。
图11为表示本发明较佳实施例的焊磐布局的平面图。
图12为详示图10中关键部分的平面图。
图13为表示图10半导体存储装置中配置电源线Vcc时的平面图。
图14为表示图10半导体存储装置中配置接地线Vss时的平面图。
图15为表示图10半导体存储装置中配置内部电源线VDD时的平面图。
图16为表示图10半导体存储装置中配置内部升压电源线Vpp时平面图。
图中，1、2、3、4为核心块，9为半导体芯片，10为块间区域，12为连接区域，IO Bus为第1、第2总线，A Bus为第3、第4总线，IO Pad为第1焊磐列，A Pad为第2焊磐列，DA Bus为数据、地址总线，MCA为存储单元阵，C/D为列译码器。
下面参照
本发明的半导体存储装置。本发明当然可用于各种半导体存储装置(SRAM、EPROM、MROM等)，但后文将述，其结构在DRAM中较佳，所以下文取DRAM为例进行说明。
图1中示出本发明的DRAM的结构简图。假设DRAM总存储容量为64兆位。半导体芯片9上配置由4个16兆位的存储单元及其附属的读出放大器、译码器等核心部外围电路组成的核心块1、2、3、4。各核心块包括两个存储单元阵MCA，两个阵之间布设由数据信号线束、地址信号线束和控制信号线束组成的数据、地址总线DABus。各核心块的中央一侧分别配置列译码器C/D。核心块1和核心块12与核心块3和核心块4之间设有块间区域10，而且如后文所述的那样，配置有各种外围电路。此块间区域10上配置由数据信号线束、地址信号线束和控制信号线束组成的数据、地址总线DA Bus，根据情况，通过多路复用器电路分别与核心块内的相应信号线连接。核心块1与核心块2之间配置作为第1焊磐列的IO焊磐列IOPad。此焊磐列包含电源焊磐、数据输入输出焊磐。核心块3与核心块4之间配置作为第2焊磐列的地址焊磐列A Pad。此焊磐列包含电源焊磐、地址输入焊磐、控制信号(例如/RAS、/CAS等控制信号)输入焊磐等。地址焊磐列A Pad与块间区域10之间设置连接区域12。此连接区是通过使地址焊磐列长度在其中心一端缩短若干得到的。从焊磐列朝向块间区域的总线由4条组成，IO焊磐列的上下方分别配置第1和第2总线IO Bus，地址焊磐列的上下方分别配置第3和第4总线A Bus。第1和第2总线由IO线等组成，第3和第4总线则以地址信号线和控制信号线为主体组成。各总线在块间区域10内个延伸，但第3、第4总线在连接区域12折成弯曲状，配置成插入第1、第2总线之间那样。因而各总线在块间区域10内并排。
利用上述结构，4条总线平行延伸，数据信号线、地址信号线和控制信号线即便是从笔直方向任一位置伸出来，也能与这些总线连接。不需要使这些信号线交叉，不会白白增大布线连接面积。又，第1总线与第2总线之间空出与焊磐相当的间隔，所以即使第1总线和第2总线配置成直线状，也能在块间区域将第3总线和第4总线插入这两条总线之间，因而可用最小面积处理布线配置。即，有助于缩小DRAM芯片面积。面积缩小的程度大于因去除部分焊磐阵而设的连接区域12其面积增加的程度。这些效果相当于最短的布线长度将任一核心块与各焊磐连接，适合DRAM的高速化。
图2详细示出图1的中心部。该图中进一步增加图1中因幅面关系而省略的电源总线P Bus。P Bus由第1和第2两条总线组成，各电源总线分别包含接地线Vss和电源线Vcc这两条电源线。这些电源线与芯片的长边平行，从焊磐列的一端以直接形状延伸到另一端。电源总线P Bus配置在焊磐列与第1、第2、第3、第4总线之间。如图2所示，从焊磐列来看，焊磐区域依次排列着电源总线、总线(IO总线、地址总线)。在块间区域10内，从图中的上部开始，依次排列着第1总线、第1电源总线、第3总线、第4总线、第2电源总线、第2总线。在连接区域12内，第3总线横穿第1电源总线，第4总线横穿第2电源线。在连接区域11内，数据、地址总线DA Bus，第1-第4总线和各电源线分别同相应的信号布线等连接。
图3详示图2中连接区域12的外围。本半导体存储装置采用2层金属布线，电源总线的布线23、24和总线的布线20、21、22、25、26、27由第2层金属布线组成。电源总线的布线23、24在另一层上横跨越过，所以连接布线28、29、30都由第1层金属布线组成。第1层金属布线28、29、30与第2层金属布线20、21、22、25、26、27通过接触区域31、32、33、34、35和36连接。在总线和电源总线的下面，每一相应焊磐41分别设置输入电路或输出电路40。由接触区域37进行输入/输出电路40与总线的连接，由接触区域38、39进行与电源总线的连接。通过图示那样配置输入输出电路，可有效利用所给出的芯片面积。这是因为电路所需电源可由刚好在上面的布线获得，电路的输入或输出信号也可由刚好在上面的布线获得。而且在焊磐与输入输出信号线之间配置电源线，因而输入输出电路也能用小面积构成。
图4详示图2中连接区域11的外围。相当于第1总线的布线42、43、44与电源线23、24和相当于部分第3总线的布线25等平行配置，均由第2层金属布线组成。相当于数据、地址总线的布线45、46、47、48、49、50(但布线47和48为电源布线)由第2层金属布线组成，并由核心块一直延伸到连接区域11。数据、地址总线同第1-第4总线和电源总线的连接，通过第1层金属布线51、52、53、54、55、56利用接触区域57-68进行。从图4可看清任何连接的进行均未采用接触以外的余量区域。
图5示出本发明半导体存储装置的剖面图。硅衬底70上形成约300nm的氧化膜组成的元件隔离用绝缘膜71，在膜71上形成第一层多晶硅布线72。多晶硅布线72由150mm掺N型杂质多晶硅层和规定厚度氮化膜层的叠层膜组成。多晶硅布线72上以包括氮化膜层在内共350nm的BPSG层为中介形成有第2层多晶硅布线73。多晶硅布线73由200nm的钨硅化物组成，多晶硅布线73上以至少300nm的TEOS氧化膜为中介形成了作为第1层金属布线层的铝布线层74，其厚度为400nm。铝布线层74上又以1000nm的TEOS氧化膜为中介，形成厚800nm的铝布线层75作为第2层金属布线层。如图5所示，假设布线宽度相等，则第2层金属布线层比第1层金属布线层单位长度平均电阻值小得多。通过采用图3、图4所示的布线结构，总线布线和电源布线的主要部分几乎都可用第2层电阻小的布线，这非常适合高速DRAM。另外如图3、图4所示，电源布线是采用比总线布线粗的布线，来积极减小电阻的。这是为了防止布线中的电压效应。
图6示出一例输入电路。图3中配置在总线下面的输入电路40对应连接在焊磐41上。此输入电路40如图6(a)所示，由保护用双极晶体管86、寄生二极管87、电阻元件88、MOS晶体管89、电阻元件90组成。图6(b)示出保护用双极晶体管86、寄生二极管87等的剖面图。由各图不难明白在输入信号线和焊磐之间配置电源线的图3布线配置适合图6的输入电路。
图7示出一例输出电路。该电路包括驱动用MOS晶体管80、81、保护用双极晶体管82、84、寄生二极管83、85和电阻元件88等。与图6相同，显然在输出信号线与焊磐之间配置电源线的图3布线配置首先有利于缩小面积，因而比较合适。
如上所述，在第2焊磐阵与块间区域之间配置连接区域，并在该部位第3和第4总线折成弯曲状，配置成第1总线与第2总线之间插入第3和第4总线。因此，4条总线平行延伸，数据信号线、地址信号线和控制信号线笔直方向从任何位置伸出来，都能与这些总线连接。不需要使这些信号线交叉，不会白白增大布线连接面积。第1总线与第2总线之间空出与焊磐相当的间隔，所以即使第1总线和第2总线配置成直线状，在块间区域也能将第3总线和第4总线插入此二总线之间，因而可用最小面积处理布线配置。这相当于用最短的布线长度将任一核心块与各焊磐连接，适合半导体存储装置的高速化。尤其是形成采用以第2层低电阻布线为主的总线布线，因而可进一步高速化。另外，可在总线正下方配置输入输出电路，充分有利于缩小面积。
下面参照图8说明本发明的第2实施例。除第1实施例的结构外，此实施例还切短第1焊磐列，取得外围电路区域70。相同部位标注与图1相同的标号，省略说明。外围电路区域70是4条总线汇聚的区域，尤其用于测试电路时，对于削减芯片面积更为高效。
接着，参照图9说明本发明的变形例。(a)为本发明第1实施例所示总线配置方法的简图。(b)、(c)、(d)是一些变形例。四种方法都采用连接区域，但(a)、(b)二法可将该区域集中到一端(右端或左端)，更有利于削减面积。(c)、(d)在布线连接方便性方面可获得与另二法相同的效果。
下面利用图10-图16说明本发明第1实施例的最佳实施形态。
图16示出64兆位DRAM的平面布局方案。图中各符号表示下列电路块。即，Vpp Pump为由电源电压Vcc生成升压电压Vpp的升压电路，MUX为数据多路复用器，CFUSE为列熔丝，DIB为数据输入缓冲器，VREF为参考电压发生电路，SSB为衬底电位发生电路，PWRON为加电复位电路，ATD为地址转移检测电路，CPD为列局部译码电路，RPD为行局部译码电路，ASD为列地址开关电路，X1MUX为输出数据多路复用电路。此外，I/O buffer为输入输出缓冲器，Data Control为数据控制电路，RAS series为行系列控制电路，Address buffer为地址缓冲器电路，Self refresh为自行刷新控制电路。
图11示出图10所示64兆位DRAM的焊磐布局，与图10上下颠倒，XN表示输出数据由N位组成。由图11显然可见，数据焊盘集中布置在核心块1和2之间，地址焊磐和控制信号焊磐集中布置在核心块3和4之间。而且，数据焊磐列的中心部稍为错开，该错开的位置上配置上述连接区域12。因此，图11所示焊磐结构取图9中(b)的布线配置。
图12将图10所示DRAM中相当于1个核心块的部位放大后示出。行列上配置着多个DRAM单元的存储单元阵Cell与连接各DRAM的读出放大器列S/A采取共享结构交替配置。各存储单元阵Cell的一端配置有行译码器R/D，行译码器之间交替配置字线驱动信号发生电路WDRV与行熔丝。字线驱动时采用升压电源Vpp，字线驱动电路的“H”侧充电元件使用P沟道MOS晶体管。分为上下部分的阵列之间列状配置数据中间缓冲器DQ。数据信号线、地址信号线、控制信号线和电源线均在数据中间缓冲器DQ上左右穿行，从列译码器C/D之间离开，朝向块间区域10。
图13-图16分别表示本实施例中电源线Vcc、接地线Vss、内部电源线VDD、内部升压电源线Vpp各自路径的平面图。
图13中标有25μ等的是以μm为单位表示的线条宽度。用实线表示的是采用第2层金属布线层的部分，其余部分则是采用第1层金属布线的部分。VDD Tr为由外部输入电源Vcc生成内部电源电压VDD用的晶体管，块间区域内有4个，在核心块的2边分别排成L形。标有VPLA的是Vpp升压电路充电激励源。
如图14、15所示，接地线Vss和内部电源线VDD在核心块上排成网状，为各核心块内的读出放大器电路、译码器电路等供电。如图16所示，内部升压电源线Vpp环绕核心块的外周部，以避开焊磐列两侧的总线布线，且连接于稳压电容元件Vpp CAP。该稳压电容元件中的一些分别配置在核心块1、2之间和核心块3、4之间。
通过做成上述结构，可对DRAM形成非常合适的电源线、信号线等的布线配置，可实现高速、芯片面积的缩小，进而达到噪声降低带来的高可靠性。特别适合低电源电压驱动的DRAM。
本发明是就包含4个核心块的半导体存储装置进行说明的，但划分成8个、16个任一份数存储单元阵结构的，只要做成中部焊磐布局，当然也适用。不仅仅是用2层金属布线的半导体存储装置，对用3层以上金属布线的半导体存储装置，本发明也同样适用。
另，本申请权利要求各组件标注的图中符号是用来方便理解本发明，而不是要用来将本发明技术范围限定为附图所示的实施例。
通过采用本发明，可提供一种使用中部焊磐布局时也能高效布线，以小面积进行多信号布线处理的高速半导体存储装置。
权利要求
1.一种半导体存储装置，其特征在于包括由多个存储单元配置成行列状的存储单元阵及其附属的读出放大器和译码器组成的第1、第2、第3和第4核心块(1、2、3、4)；配置在所述第1和第3核心块以及第2和第4核心块之间，设有数据信号线、地址信号线和控制信号线的块间区域(10)；由配置在所述第1核心块与所述第2核心块之间的多个焊磐组成的第1焊磐阵(IO Pad)；由配置在所述第3核心块与所述第4核心块之间的多个焊磐组成的第2焊磐阵(A Pad)；由所述第1焊磐阵两侧延伸到所述块间区域的第1和第2总线(IO Bus)；由所述第2焊磐阵两侧延伸到所述块间区域的第3和第4总线(A Bus)；设置在所述第2焊磐阵与所述块间区域之间的连接区域(12)，所述第3和第4总线在所述连接区域折成弯曲状，所述块间区域内所述第1总线、第3总线、第4总线、第2总线顺序配置，所述数据信号线、地址信号线和控制信号线在所述块间区域与所述第1、第2、第3和第4总线连接。
2.如权利要求1所述的半导体存储装置，其特征在于还包括在所述第1焊磐阵与所述第1总线之间，所述块间区域内，所述连接区域内，以及所述第2焊磐阵与所述第3总线之间直线状延伸的第1电源总线(P Bus)；在所述第1焊磐阵与所述第2总线之间，所述块间区域内，所述连接区域内，以及所述第2焊磐阵与所述第4总线之间直线状延伸的第2电源总线(P Bus)；在所述块间区域内，第1总线、第1电源总线、第3总线、第4总线、第2电源总线和第2总线顺序配置。
3.如权利要求2所述的半导体存储装置，其特征在于，金属布线层至少由第1布线层和第2布线层组成，所述数据信号线、地址信号线、控制信号线、第1总线、第2总线、第3总线、第4总线、第1电源总线、第2电源总线用第2布线层构成，而且在所述连接区域上，所述第3和第4总线用所述第1布线层构成，并分别与所述第1和第2电源总线交叉。
4.如权利要求3所述的半导体存储装置，其特征在于，所述第2布线层比所述第1布线层单元长度平均电阻小。
5.如权利要求2所述的半导体存储装置，其特征在于，所述第1、第2、第3和第4总线的下方分别配置与各焊磐对应的输入输出保护电路(41)，该输入输出保护电路由所述第1或第2电源总线供电。
6.如权利要求1所述的半导体存储装置，其特征在于，在所述第1焊磐阵与所述块间区域之间还具有电路区域(70)。
7.如权利要求1所述的半导体存储装置，其特征在于，所述第1、第2、第3和第4核心块与所述第1和第2焊磐阵分别平行地划分成N个阵列，各个划分开的区域配设所述数据信号线、地址信号线和控制信号线。
8.如权利要求7所述的半导体存储装置，其特征在于，所述N为2。
9.如权利要求2所述的半导体存储装置，其特征在于，所述第1和第2电源总线的单位长度平均电阻值比第1、第2、第3和第4总线的单位长度平均电阻值小。
全文摘要
一种半导体存储装置，包括由存储单元阵及其附属的读出放大器和译码器组成的核心块1、2、3、4，块间区域10，设于核心块之间的焊磐阵IO Pad、A Pad，各种总线IO Bus、A Bus和连接区域12，连接区域中地址总线A Bus折成弯曲状，块间区域中输入输出总线、地址总线依次排列，而且数据信号线、地址信号线和控制信号线在上述块间区域与地址总线和输入输出总线连接。采用本发明，利用中部焊磐布局时也能高效布线，以小面积处理大量信号布线，实现存储装置高速化。
文档编号G11C11/401GK1131815SQ95118790
公开日1996年9月25日 申请日期1995年11月10日 优先权日1994年11月10日
发明者冈村淳一 申请人:东芝株式会社
技术领域：
本发明涉及半导体存储装置，尤其涉及配置中部焊磐的动态存储器。
通常的半导体存储装置在形成有存储单元等的半导体芯片周边部配置多个焊磐。这些焊磐通过焊丝与内部引线连接，构成与芯片外部的信号传送通路。
然而，近年对访问时间高速化的要求一再提高，便盛行将存储单元阵划分为多个核心块。在这种半导体存储装置芯片中，布线环绕路径偏长的以往焊磐布局一直不能充分适应高速化要求。
目前，作为解决上述问题的技术，研究出在芯片中部将焊磐排成列状的布局(下文简称为中部焊磐布局)。然而，采用这种布局时，布线集中在芯片中部，很难提高布线效率。
综上所述，以往半导体存储装置将焊磐布置在芯片的周边部，所以信号线环绕路径太长，有碍高速化。为了对付此问题而采用中部焊磐布局时，却有布线集中到芯片中部，很难高效布线这种问题。
本发明解决上述缺点，其目的在于提供一种采用中部焊磐布局时也能高效布线，在小面积上进行多信号布线处理的半导体存储装置。
为了达到上述目的，本发明提供的半导体存储装置，其特征在于包括由多个存储单元配置成行列状的存储单元阵及其附属的读出放大器和译码器组成的第1、第2、第3和第4核心块；配置在第1和第3核心块，第2和第4核心块之间，设有数据信号线、地址信号线和控制信号线的块间区域；由配置在第1核心块与第2核心块之间的多个焊磐组成的第1焊磐阵；由配置在第3核心块与第4核心块之间的多个焊磐组成的第2焊磐阵；由第1焊磐阵两侧延伸到块间区域的第1和第2总线；由第2焊磐阵两侧延伸到上述块间区域的第3和第4总线；配置在第2焊磐阵与块间区域之间的连接区域；第3和第4总线在连接区域折成弯曲状，在块间区域内顺序配置第1、第3、第4和第2总线，在该块间区域内将数据信号线、地址信号线和控制信号线与第1、第2、第3和第4总线连接。
采用本发明提供的手段，在第2焊磐阵与块区域之间配置连接区域，在该部位上第3和第4总线折成弯曲状，配置成在第1总线与第2总线之间插入第3和第4总线。结果是，4条总线平行延伸，数据信号线、地址信号线和控制信号线即便是从笔直方向的任一位置伸出，也能与这些总线连接。不需要使这些信号线交叉，不会使布线连接面积白白增加。又，第1总线与第2总线之间空出与焊磐相当的间隔，所以即使将第1总线和第2总线配置成直线状，在块间区域也能将第3总线和第4总线插入前者两条总线之间，而能够用最小的面积处理布线配置。这相当于用最短的布线长度将任一核心块与各焊磐连接，适合半导体存储装置的高速化。
图1为表示本发明第1实施例半导体存储装置的平面图。
图2为详示图1中关键部分的第1实施例半导体存储装置平面图。
图3为进一步详示图2中关键部分的第1实施例半导体存储装置平面图。
图4为更详细示意图2中关键部分的第1实施例半导体存储装置平面图。
图5为本发明半导体存储装置的剖面图。
图6为本发明第1实施例半导体存储装置的部分电路图及其剖面图。
图7为本发明第1实施例半导体存储装置的部分电路图。
图8为本发明第2实施例半导体存储装置的平面图。
图9为示出本发明各种变形例的简图。
图10为表示本发明较佳实施例的平面布局方案的平面图。
图11为表示本发明较佳实施例的焊磐布局的平面图。
图12为详示图10中关键部分的平面图。
图13为表示图10半导体存储装置中配置电源线Vcc时的平面图。
图14为表示图10半导体存储装置中配置接地线Vss时的平面图。
图15为表示图10半导体存储装置中配置内部电源线VDD时的平面图。
图16为表示图10半导体存储装置中配置内部升压电源线Vpp时平面图。
图中，1、2、3、4为核心块，9为半导体芯片，10为块间区域，12为连接区域，IO Bus为第1、第2总线，A Bus为第3、第4总线，IO Pad为第1焊磐列，A Pad为第2焊磐列，DA Bus为数据、地址总线，MCA为存储单元阵，C/D为列译码器。
下面参照
本发明的半导体存储装置。本发明当然可用于各种半导体存储装置(SRAM、EPROM、MROM等)，但后文将述，其结构在DRAM中较佳，所以下文取DRAM为例进行说明。
图1中示出本发明的DRAM的结构简图。假设DRAM总存储容量为64兆位。半导体芯片9上配置由4个16兆位的存储单元及其附属的读出放大器、译码器等核心部外围电路组成的核心块1、2、3、4。各核心块包括两个存储单元阵MCA，两个阵之间布设由数据信号线束、地址信号线束和控制信号线束组成的数据、地址总线DABus。各核心块的中央一侧分别配置列译码器C/D。核心块1和核心块12与核心块3和核心块4之间设有块间区域10，而且如后文所述的那样，配置有各种外围电路。此块间区域10上配置由数据信号线束、地址信号线束和控制信号线束组成的数据、地址总线DA Bus，根据情况，通过多路复用器电路分别与核心块内的相应信号线连接。核心块1与核心块2之间配置作为第1焊磐列的IO焊磐列IOPad。此焊磐列包含电源焊磐、数据输入输出焊磐。核心块3与核心块4之间配置作为第2焊磐列的地址焊磐列A Pad。此焊磐列包含电源焊磐、地址输入焊磐、控制信号(例如/RAS、/CAS等控制信号)输入焊磐等。地址焊磐列A Pad与块间区域10之间设置连接区域12。此连接区是通过使地址焊磐列长度在其中心一端缩短若干得到的。从焊磐列朝向块间区域的总线由4条组成，IO焊磐列的上下方分别配置第1和第2总线IO Bus，地址焊磐列的上下方分别配置第3和第4总线A Bus。第1和第2总线由IO线等组成，第3和第4总线则以地址信号线和控制信号线为主体组成。各总线在块间区域10内个延伸，但第3、第4总线在连接区域12折成弯曲状，配置成插入第1、第2总线之间那样。因而各总线在块间区域10内并排。
利用上述结构，4条总线平行延伸，数据信号线、地址信号线和控制信号线即便是从笔直方向任一位置伸出来，也能与这些总线连接。不需要使这些信号线交叉，不会白白增大布线连接面积。又，第1总线与第2总线之间空出与焊磐相当的间隔，所以即使第1总线和第2总线配置成直线状，也能在块间区域将第3总线和第4总线插入这两条总线之间，因而可用最小面积处理布线配置。即，有助于缩小DRAM芯片面积。面积缩小的程度大于因去除部分焊磐阵而设的连接区域12其面积增加的程度。这些效果相当于最短的布线长度将任一核心块与各焊磐连接，适合DRAM的高速化。
图2详细示出图1的中心部。该图中进一步增加图1中因幅面关系而省略的电源总线P Bus。P Bus由第1和第2两条总线组成，各电源总线分别包含接地线Vss和电源线Vcc这两条电源线。这些电源线与芯片的长边平行，从焊磐列的一端以直接形状延伸到另一端。电源总线P Bus配置在焊磐列与第1、第2、第3、第4总线之间。如图2所示，从焊磐列来看，焊磐区域依次排列着电源总线、总线(IO总线、地址总线)。在块间区域10内，从图中的上部开始，依次排列着第1总线、第1电源总线、第3总线、第4总线、第2电源总线、第2总线。在连接区域12内，第3总线横穿第1电源总线，第4总线横穿第2电源线。在连接区域11内，数据、地址总线DA Bus，第1-第4总线和各电源线分别同相应的信号布线等连接。
图3详示图2中连接区域12的外围。本半导体存储装置采用2层金属布线，电源总线的布线23、24和总线的布线20、21、22、25、26、27由第2层金属布线组成。电源总线的布线23、24在另一层上横跨越过，所以连接布线28、29、30都由第1层金属布线组成。第1层金属布线28、29、30与第2层金属布线20、21、22、25、26、27通过接触区域31、32、33、34、35和36连接。在总线和电源总线的下面，每一相应焊磐41分别设置输入电路或输出电路40。由接触区域37进行输入/输出电路40与总线的连接，由接触区域38、39进行与电源总线的连接。通过图示那样配置输入输出电路，可有效利用所给出的芯片面积。这是因为电路所需电源可由刚好在上面的布线获得，电路的输入或输出信号也可由刚好在上面的布线获得。而且在焊磐与输入输出信号线之间配置电源线，因而输入输出电路也能用小面积构成。
图4详示图2中连接区域11的外围。相当于第1总线的布线42、43、44与电源线23、24和相当于部分第3总线的布线25等平行配置，均由第2层金属布线组成。相当于数据、地址总线的布线45、46、47、48、49、50(但布线47和48为电源布线)由第2层金属布线组成，并由核心块一直延伸到连接区域11。数据、地址总线同第1-第4总线和电源总线的连接，通过第1层金属布线51、52、53、54、55、56利用接触区域57-68进行。从图4可看清任何连接的进行均未采用接触以外的余量区域。
图5示出本发明半导体存储装置的剖面图。硅衬底70上形成约300nm的氧化膜组成的元件隔离用绝缘膜71，在膜71上形成第一层多晶硅布线72。多晶硅布线72由150mm掺N型杂质多晶硅层和规定厚度氮化膜层的叠层膜组成。多晶硅布线72上以包括氮化膜层在内共350nm的BPSG层为中介形成有第2层多晶硅布线73。多晶硅布线73由200nm的钨硅化物组成，多晶硅布线73上以至少300nm的TEOS氧化膜为中介形成了作为第1层金属布线层的铝布线层74，其厚度为400nm。铝布线层74上又以1000nm的TEOS氧化膜为中介，形成厚800nm的铝布线层75作为第2层金属布线层。如图5所示，假设布线宽度相等，则第2层金属布线层比第1层金属布线层单位长度平均电阻值小得多。通过采用图3、图4所示的布线结构，总线布线和电源布线的主要部分几乎都可用第2层电阻小的布线，这非常适合高速DRAM。另外如图3、图4所示，电源布线是采用比总线布线粗的布线，来积极减小电阻的。这是为了防止布线中的电压效应。
图6示出一例输入电路。图3中配置在总线下面的输入电路40对应连接在焊磐41上。此输入电路40如图6(a)所示，由保护用双极晶体管86、寄生二极管87、电阻元件88、MOS晶体管89、电阻元件90组成。图6(b)示出保护用双极晶体管86、寄生二极管87等的剖面图。由各图不难明白在输入信号线和焊磐之间配置电源线的图3布线配置适合图6的输入电路。
图7示出一例输出电路。该电路包括驱动用MOS晶体管80、81、保护用双极晶体管82、84、寄生二极管83、85和电阻元件88等。与图6相同，显然在输出信号线与焊磐之间配置电源线的图3布线配置首先有利于缩小面积，因而比较合适。
如上所述，在第2焊磐阵与块间区域之间配置连接区域，并在该部位第3和第4总线折成弯曲状，配置成第1总线与第2总线之间插入第3和第4总线。因此，4条总线平行延伸，数据信号线、地址信号线和控制信号线笔直方向从任何位置伸出来，都能与这些总线连接。不需要使这些信号线交叉，不会白白增大布线连接面积。第1总线与第2总线之间空出与焊磐相当的间隔，所以即使第1总线和第2总线配置成直线状，在块间区域也能将第3总线和第4总线插入此二总线之间，因而可用最小面积处理布线配置。这相当于用最短的布线长度将任一核心块与各焊磐连接，适合半导体存储装置的高速化。尤其是形成采用以第2层低电阻布线为主的总线布线，因而可进一步高速化。另外，可在总线正下方配置输入输出电路，充分有利于缩小面积。
下面参照图8说明本发明的第2实施例。除第1实施例的结构外，此实施例还切短第1焊磐列，取得外围电路区域70。相同部位标注与图1相同的标号，省略说明。外围电路区域70是4条总线汇聚的区域，尤其用于测试电路时，对于削减芯片面积更为高效。
接着，参照图9说明本发明的变形例。(a)为本发明第1实施例所示总线配置方法的简图。(b)、(c)、(d)是一些变形例。四种方法都采用连接区域，但(a)、(b)二法可将该区域集中到一端(右端或左端)，更有利于削减面积。(c)、(d)在布线连接方便性方面可获得与另二法相同的效果。
下面利用图10-图16说明本发明第1实施例的最佳实施形态。
图16示出64兆位DRAM的平面布局方案。图中各符号表示下列电路块。即，Vpp Pump为由电源电压Vcc生成升压电压Vpp的升压电路，MUX为数据多路复用器，CFUSE为列熔丝，DIB为数据输入缓冲器，VREF为参考电压发生电路，SSB为衬底电位发生电路，PWRON为加电复位电路，ATD为地址转移检测电路，CPD为列局部译码电路，RPD为行局部译码电路，ASD为列地址开关电路，X1MUX为输出数据多路复用电路。此外，I/O buffer为输入输出缓冲器，Data Control为数据控制电路，RAS series为行系列控制电路，Address buffer为地址缓冲器电路，Self refresh为自行刷新控制电路。
图11示出图10所示64兆位DRAM的焊磐布局，与图10上下颠倒，XN表示输出数据由N位组成。由图11显然可见，数据焊盘集中布置在核心块1和2之间，地址焊磐和控制信号焊磐集中布置在核心块3和4之间。而且，数据焊磐列的中心部稍为错开，该错开的位置上配置上述连接区域12。因此，图11所示焊磐结构取图9中(b)的布线配置。
图12将图10所示DRAM中相当于1个核心块的部位放大后示出。行列上配置着多个DRAM单元的存储单元阵Cell与连接各DRAM的读出放大器列S/A采取共享结构交替配置。各存储单元阵Cell的一端配置有行译码器R/D，行译码器之间交替配置字线驱动信号发生电路WDRV与行熔丝。字线驱动时采用升压电源Vpp，字线驱动电路的“H”侧充电元件使用P沟道MOS晶体管。分为上下部分的阵列之间列状配置数据中间缓冲器DQ。数据信号线、地址信号线、控制信号线和电源线均在数据中间缓冲器DQ上左右穿行，从列译码器C/D之间离开，朝向块间区域10。
图13-图16分别表示本实施例中电源线Vcc、接地线Vss、内部电源线VDD、内部升压电源线Vpp各自路径的平面图。
图13中标有25μ等的是以μm为单位表示的线条宽度。用实线表示的是采用第2层金属布线层的部分，其余部分则是采用第1层金属布线的部分。VDD Tr为由外部输入电源Vcc生成内部电源电压VDD用的晶体管，块间区域内有4个，在核心块的2边分别排成L形。标有VPLA的是Vpp升压电路充电激励源。
如图14、15所示，接地线Vss和内部电源线VDD在核心块上排成网状，为各核心块内的读出放大器电路、译码器电路等供电。如图16所示，内部升压电源线Vpp环绕核心块的外周部，以避开焊磐列两侧的总线布线，且连接于稳压电容元件Vpp CAP。该稳压电容元件中的一些分别配置在核心块1、2之间和核心块3、4之间。
通过做成上述结构，可对DRAM形成非常合适的电源线、信号线等的布线配置，可实现高速、芯片面积的缩小，进而达到噪声降低带来的高可靠性。特别适合低电源电压驱动的DRAM。
本发明是就包含4个核心块的半导体存储装置进行说明的，但划分成8个、16个任一份数存储单元阵结构的，只要做成中部焊磐布局，当然也适用。不仅仅是用2层金属布线的半导体存储装置，对用3层以上金属布线的半导体存储装置，本发明也同样适用。
另，本申请权利要求各组件标注的图中符号是用来方便理解本发明，而不是要用来将本发明技术范围限定为附图所示的实施例。
通过采用本发明，可提供一种使用中部焊磐布局时也能高效布线，以小面积进行多信号布线处理的高速半导体存储装置。
权利要求
1.一种半导体存储装置，其特征在于包括由多个存储单元配置成行列状的存储单元阵及其附属的读出放大器和译码器组成的第1、第2、第3和第4核心块(1、2、3、4)；配置在所述第1和第3核心块以及第2和第4核心块之间，设有数据信号线、地址信号线和控制信号线的块间区域(10)；由配置在所述第1核心块与所述第2核心块之间的多个焊磐组成的第1焊磐阵(IO Pad)；由配置在所述第3核心块与所述第4核心块之间的多个焊磐组成的第2焊磐阵(A Pad)；由所述第1焊磐阵两侧延伸到所述块间区域的第1和第2总线(IO Bus)；由所述第2焊磐阵两侧延伸到所述块间区域的第3和第4总线(A Bus)；设置在所述第2焊磐阵与所述块间区域之间的连接区域(12)，所述第3和第4总线在所述连接区域折成弯曲状，所述块间区域内所述第1总线、第3总线、第4总线、第2总线顺序配置，所述数据信号线、地址信号线和控制信号线在所述块间区域与所述第1、第2、第3和第4总线连接。
2.如权利要求1所述的半导体存储装置，其特征在于还包括在所述第1焊磐阵与所述第1总线之间，所述块间区域内，所述连接区域内，以及所述第2焊磐阵与所述第3总线之间直线状延伸的第1电源总线(P Bus)；在所述第1焊磐阵与所述第2总线之间，所述块间区域内，所述连接区域内，以及所述第2焊磐阵与所述第4总线之间直线状延伸的第2电源总线(P Bus)；在所述块间区域内，第1总线、第1电源总线、第3总线、第4总线、第2电源总线和第2总线顺序配置。
3.如权利要求2所述的半导体存储装置，其特征在于，金属布线层至少由第1布线层和第2布线层组成，所述数据信号线、地址信号线、控制信号线、第1总线、第2总线、第3总线、第4总线、第1电源总线、第2电源总线用第2布线层构成，而且在所述连接区域上，所述第3和第4总线用所述第1布线层构成，并分别与所述第1和第2电源总线交叉。
4.如权利要求3所述的半导体存储装置，其特征在于，所述第2布线层比所述第1布线层单元长度平均电阻小。
5.如权利要求2所述的半导体存储装置，其特征在于，所述第1、第2、第3和第4总线的下方分别配置与各焊磐对应的输入输出保护电路(41)，该输入输出保护电路由所述第1或第2电源总线供电。
6.如权利要求1所述的半导体存储装置，其特征在于，在所述第1焊磐阵与所述块间区域之间还具有电路区域(70)。
7.如权利要求1所述的半导体存储装置，其特征在于，所述第1、第2、第3和第4核心块与所述第1和第2焊磐阵分别平行地划分成N个阵列，各个划分开的区域配设所述数据信号线、地址信号线和控制信号线。
8.如权利要求7所述的半导体存储装置，其特征在于，所述N为2。
9.如权利要求2所述的半导体存储装置，其特征在于，所述第1和第2电源总线的单位长度平均电阻值比第1、第2、第3和第4总线的单位长度平均电阻值小。
全文摘要
一种半导体存储装置，包括由存储单元阵及其附属的读出放大器和译码器组成的核心块1、2、3、4，块间区域10，设于核心块之间的焊磐阵IO Pad、A Pad，各种总线IO Bus、A Bus和连接区域12，连接区域中地址总线A Bus折成弯曲状，块间区域中输入输出总线、地址总线依次排列，而且数据信号线、地址信号线和控制信号线在上述块间区域与地址总线和输入输出总线连接。采用本发明，利用中部焊磐布局时也能高效布线，以小面积处理大量信号布线，实现存储装置高速化。
文档编号G11C11/401GK1131815SQ95118790
公开日1996年9月25日 申请日期1995年11月10日 优先权日1994年11月10日
发明者冈村淳一 申请人:东芝株式会社
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