可编程的csonos逻辑单元的制作方法

xiaoxiao2020-8-1  2

【专利下载】Tel:18215660330

专利名称:可编程的csonos逻辑单元的制作方法
技术领域
本发明涉及一种非易失性的半导体存储器,尤其涉及使用互补的SONOS (CSONOS)存储单元的逻辑元件的执行过程。
背景技术
SONOS是一种基于CMOS技术的非易失性俘获电荷存储技术类型。SONOS晶体管是一种采用氧化物-氮化物-氧化物堆垛(0N0堆垛)取代单层氧化物的绝缘栅场效应晶体管类型。S0N0S晶体管可以制作成很多大的阵列排,其中每个晶体管都可以存储一个字节的信息量。 一个单个的晶体管可以通过在电荷俘获层里存储电荷,能在常闭状态(逻辑"0")
和常开状态(逻辑"1")之间转换,其中所存储电荷的极性决定了晶体管的状态态(逻辑"0"。 一种极性的电荷提高晶体管的阈值电压,相反极性的电荷降低晶体管的阈值电压。检测窗口分辨的两个阈值电压的差额为数据整体性的测量方法。S0N0S晶体管的状态可以通过应用电压越过晶体管并感知流过晶体管的电流来读出。如果该电流低于某些特定的最大泄漏电流,晶体管则作为"关"读出,如果该电流大于某些特定最小传导电流,晶体管则作为"开"读出。尽管如此,以这种方式读取晶体管状态每次读取都打乱了电荷俘获层,致使检测窗口收縮和减少了所存储的数据的完整性。


本发明通过举例的方式说明如下,但并不局限于附图的描绘图1A为本发明的CSONOS晶体管对的结构的实例;
图IB为本发明的CSONOS晶体管对的编程;
图1C图解了在编程状态下CSONOS晶体管对;
图ID图解了 CSONOS晶体管对的擦除;
图IE图解在擦除状态下的CSONOS晶体管对;
图2A是在编程配置下CSONOS晶体管对的示意图2B是在已编程状态下CSONOS晶体管对的示意图2C是在读取配置下已编程的CSONOS晶体管对的示意图3A是擦除配置下CSONOS晶体管对的示意图3B是CSONOS晶体管对在擦除状态下的示意图3C是在读取配置下已擦除的CSONOS晶体管对的示意图4表示一个NSONOS器件的状态转变;
图5表示一个NSONOS器件在持久循环后的数据保持性;
图6图示一个PSONOS器件的状态转变;
图7图示一个PSONOS器件在持久循环后的数据保持性;
图8图示一个可读写转换的CSONOS电路配置;
图9是根据本发明的方法的流程图。
具体实施例方式
下面描述了可编程的互补SONOS(CSONOS)逻辑元件的实例。在下面的描述中,将详细阐明大量详细资料如特定元件,器件,方法等等,以使对本发明的实例彻底的理解。然而,对本领域熟练技术人员来说,在实施本发明实例来说一些详细细节是很明显的。在其他情况下,众所周知的材料或方法没有详细说明,以避免不必要的混淆本发明的实例。
在此本发明的实施例,使用SONOS存储器件作为非易失性电荷俘获存储器件来描述擦除。但并不局限于此,可以包括任何非易失性、俘获电荷的器件类型。
图1A图解本发明的一个互补S0N0S(CSONOS)晶体管对100的实例。在图1A中, 一个丽OS的SONOS晶体管(NSONOS) 101和一个PMOS的S0N0S晶体管(PSONOS) 102制备在P型衬底103上。
NSONOS晶体管101在P型衬底103里有两个N+的源极/漏极扩散区104,以定义沟道105, 一个P+扩散区106提供欧姆接触(即非整流接触)给P型衬底103,即NSONOS晶体管101的体区。沟道105的上面是一层作为隧穿氧化层的薄氧化层107 (如二氧化硅),隧穿氧化层107上面是做为俘获层的氮化层108 (如,氮化硅或氮氧化硅),俘获层108上面是作为阻挡氧化层的另一氧化层(氧化硅)109,阻挡氧化层109上面是通常为多晶硅的控制栅110。
PS0N0S晶体管102制备在P型衬底103的扩散的N阱111里制备而成,PS0N0S晶体管102有两个定义沟道113的P+源极/漏极扩散区112,一个N+扩散区114提供欧姆接触给PS0N0S晶体管102的体区中N阱111 。在其他方面,PS0N0S晶体管102的栅堆垛和NS0N0S晶体管101中的栅堆垛是一样的。如图IB所示,金属连线115是用来连接NSONOS晶体管101的漏极104和PSONOS晶体管102的漏极112, NSONOS晶体管101的源极104和P+欧姆接触106, PS0N0S晶体管101的源极112和N+欧姆接触114。
图IB图解了 CS0N0S晶体管对100是如何被编程的。在图IB中,将一个正电压(如+10伏)用在NSONOS晶体管101的控制栅110和P型衬底103(通过欧姆接触106)之间,以及控制栅110和PSONOS晶体管102的N阱111之间(通过欧姆接触114)。在两个晶体管间形成的电场使电子116 (显示为负号)经由福勒-诺德海姆(Fowler-Nordheim)隧穿效应隧穿穿过隧穿氧化层107,并在俘获层108里的俘获点被俘获
图1C图解了在编程电压被移除后CS0N0S晶体管对100的状态。在NSONOS晶体管101内,被俘获电子116抵制了来自沟道的电子。电子耗尽沟道有一个正的空间电荷层(用"+"表示),这个空间电荷层来自由N+的源区和漏扩散104形成的PN结,在这个状态下,因为在所应用漏源电压的任何极性下其中一个PN结被反向偏置,NS0N0S晶体管101处于关闭(off)状态。在PSONOS晶体管102里,所俘获电子116将空穴吸引至沟道113,使通常的负沟道反型。此反型沟道提供了 P+源极和漏极扩散区112之间的传导通道。在这个状态下,PS0N0S晶体管状态为
图ID和IE分别图解了擦除操作和CS0N0S晶体管对100的被擦除状态。在图1D中,将一个负电压(如-10伏)用在NSONOS晶体管101的控制栅110和P型衬底103 (通过欧姆接触106)之间,控制栅110和PSONOS晶体管102的N阱111之间(通过欧姆接触114)。在两个器件间引起的电场使空穴117 (显示为+ )隧穿穿过隧穿氧化层107,并被 俘获在俘获层108的捕获点108。
图1E图解CSONOS晶体管对在移走擦除电压后的状态。在NSONOS 晶体管101中,被俘获的空穴117 (显示为+ )吸引电子到沟道105,使 常规的正沟道反型。此反型沟道在N+源极和漏极扩散区104之间提供了 一个传导通道。在这个状态下,NS0N0S晶体管101的状态为"开"。在 PS0N0S晶体管102中,被俘获的空穴117抵制了来自沟道113的空穴, 此空穴耗尽沟道有一个负的空间电荷层(用"-"表示),这个空间电荷层 由P+的源极和漏极扩散区112组成的PN结所形成的,在此状态下, PSONOS晶体管为"关"。
图2A和2B是在编程配置下和被编程状态下CSONOS晶体管对100 的示意图,分别相应于图1B和1C。图2C是一个实例中的电路200,图 解如何在没有干扰两个晶体管上被俘获的电荷下读取已编程的CSONOS 晶体管对100。在栅110和PS0N0S晶体管102的源极112之间可制造一 个连接202,在PSONOS晶体管102的栅110上用一个读取电压(如+1. 8 伏)。在栅110和NS0N0S晶体管101的源极104可制造有一个连接201, NS0N0S晶体管的栅110可能要接地。在已编程状态下,PS0N0S设备器件 为"开",且像一个闭合的开关一样运行。因此,在A点和B点间有一 个有效的短路。反之,在已编程状态下NS0N0S器件为"关",且像一 个开启的开关一样运行。因此,在C点和B点之间有一个有效的断路。 结果,读取电压就显示在两个晶体管对的共用的漏极端112/104。如果 共用的连线(金属连线)连接到一个高阻抗负载(例如,另外一个晶体管MOSFET晶体管的栅极,图中未显示),那么读取电压即可被探测到(如通 过负荷负载晶体管处于"开"状态)。读取电压与一个逻辑数据值相联 系,例如逻辑值"l"。在PS0N0S晶体管102里的被俘获电荷就不会被 干扰,因为PSONOS晶体管的所有接线端在相同电压下且没有电流通过 晶体管102。在NSONOS晶体管101里的被俘获电荷也不会被干扰,因 为NSONOS晶体管101的栅极和源极具有相同电压,在NSONOS晶体管漏 极上的读取电压太小而不能产生干扰效应。图3A和3B是CSONOS晶体管对在擦除配置和已擦除状态下 的原理图,分别对应于图1D和1E。图3C描述在一个实例中的电路200,
解释了如何在没有干扰两个晶体管上的所被俘获电荷的情况下读取已擦 除的CS0N0S晶体管对100。如上所述,在栅110和PS0N0S晶体管102 的源极112之间可制造一个连接202,在PS0N0S晶体管102的栅110上 用一个读取电压(如+1. 8伏)。在栅110和NS0N0S晶体管101的源极104 之间可制造一个连接201, NS0N0S晶体管的栅110可接地。在已擦除状 态下,PS0N0S器件为"关",像一个开启的开关一样运行。因此,在A 点和B点之间有一个有效的断路。反之,在已擦除状态下NS0N0S器件为 "开",像一个闭合的开关一样运行。因此,在C点和B点之间形成一 个有效的短路。最后,接地电压就显示在两个晶体管的共用漏极端 112/104。再次,如果共用的连接(金属连线115)连接到一个高阻抗负载 (例如,另外一个M0SFET晶体管的栅极,图中未示出),那么接地电压可 被探测到(如通过负载晶体管处于"关"状态)。接地电压可与逻辑数据 值相联系,如逻辑值"0"。在NS0N0S晶体管101里的被俘获电荷不会被打乱,因为PSONOS晶体管的所有接线端具有相同电压,且不会有电流 通过晶体管101。在PSONOS晶体管102里的被俘获电荷也不会被打乱, 因为PSONOS晶体管的栅极和源极处于相同电压下,在PS0N0S晶体管的 漏极的接地电压太小而不能产生干扰效应。
图8图示电路300的实例,其中CS0N0S对100可在编程和擦除配置 之间转换(例如,写入配置),按照图2A和3A,和读取配置按照图2C 和3C。在图8中,连接202可能会被一个开关取代,如M0SFET晶体管 开关302,连接201可能会被一个开关取代,如M0SFET晶体管开关301, 开关301和302由读/写控制信号所控制,如读信号使开关301和302 打开,写信号使开关301和302关闭。
图4图解一个典型NS0N0S晶体管从开到关和从关到开的阈值电压转 变过程,可能使编程和擦除脉冲持续时间分别接近5ms和10ms,对于各 自的编程电压和擦除电压分别接近+10V和-10V条件下。这三个阈值电压 之间的差值定义了该器件寿命初期(B0L)的检测窗口。对于所给出的典 型的NS0N0S器件,B0L关和开阈值电压之间的间距大概是3. 5V。
图5为图4所示的NS0N0晶体管在100K次读取周期之后的数据保持 特性曲线的推断。在图5中,大约20年后(6.31xl08秒),NS0N0S晶体 管推断的EOL检测窗口约为1.5V。
图6图解一个典型PS0N0S晶体管从开到关(曲线601)和从关到开 (曲线602)的阈值电压转变过程,可能分别使编程和擦除脉冲持续时间 接近5ms和10ms,对于各自的编程电压和擦除电压分别接近+10V和-10V 条件下。器件的寿命初期的检测窗口约为3.25V。图7为图6所示的PSONO晶体管在读取100K次之后的数据保持特性 曲线的推测。在图7中,大约20年后(6.31x108秒),PSONOS晶体管的 推测的EOL检测窗口约为1.35V。
图9为本发明的可编程CSONOS逻辑元件的方法流程图,该可编程 CSONOS逻辑元件包括设置非易失性存储器件的互补对,包括第一存储器 件和第二存储器件,使得有着共用电压的第一逻辑状态和第二逻辑状态 中的一个来控制互补对(操作901);且在没有干扰逻辑状态下读取互补 对的逻辑状态(操作902)。
上述讨论只限于对SONOS晶体管作清楚、简单的描述。按照惯例, SONOS的代表"硅/二氧化硅/氮化硅/二氧化硅/硅",其中第一个"硅" 是指沟道区域材料,第一个"二氧化硅"是指隧穿介质层,"氮化物"是 指电荷俘获介质层,第二个"二氧化硅"是指阻挡氧化层和第二 "硅"是 指栅层。然而,本发明的实例中包括"S0N0S型"器件的使用,不限于 这些具体的材料。
参照图1,因此,衬底103和沟道区域可能是任何适合于制造半导体 器件的材料。在一个实例中,衬底可为单晶材料的体衬底,包括但不限 于,硅,锗,锗/硅或III-V族化合物半导体材料。在另一实例,衬层可
为有顶层外延层的体层。在一个特定实例中,体层可为包括但不限于的 下列单晶材料硅,锗,硅/锗,一III-V族化合物半导体材料和石英, 而顶层外延层可为包括但不限于的下列晶体层硅,锗,硅/锗和III-V 族化合物半导体材料。在另一实例,衬底可为一个最上层外延层、中间绝 缘层以及底层体层组成。最上层外延层可为包括但不限于的下列单晶层硅(例如,形成绝缘硅(soi)半导体基板),锗,硅/锗和m-v族化合物
半导体材料。该绝缘层,也可以包括但不仅限于下列材料二氧化硅,氮
化硅和硅氧氮化物氧化硅。较低的散装层底层体层可包括但不限于下列单
晶材料硅,锗,硅/锗, 一种m-v族化合物半导体材料和石英。因此, 衬底,沟道区域,可能包括掺杂杂质原子。在一个特定实例中,沟道区域
是P型掺杂,在一个相反的实例中,沟道区域是N型掺杂。
在衬底里的源/漏区域(104, 112)可以是有着与沟道区域相反导电 性的任何区域。例如,根据本发明的一个实例,源/漏区域为N型掺杂区
域,而沟道区域是p型掺杂的区域。在一个实例中,因此,衬底和沟道区
域可为硼浓度范围在1015-1019个原子/(:1113的硼掺杂单晶硅。在源/漏区域 可为N型掺杂剂的浓度范围在5X 1016-5X 10'9个原子/cm3的磷掺杂或砷掺 杂区域。在一个特定实例,源/漏区域在衬底内的深度范围可为80-200纳 米。根据本发明的另一实例,源/漏区为P型掺杂区域而沟道区域为N型 掺杂区域。
隧穿介质层107可以是任何材料,并有着合适的厚度在应用栅偏压下 允许电荷载流子隧穿进入电荷俘获层中,而当没有偏压时维持对漏电流一 个合适的阻挡层。在一个实例中,隧穿介质层可能通过热氧化制程形成 的二氧化硅或氮氧化硅层。在另一实例中,隧穿介质层可能是由化学气 相沉积法或原子层沉积法形成的高介电常数(高k)材料,可能包括但 不仅限于氧化铪,氧化锆,铪硅酸盐,氮氧化铪,铪氧化锆和氧化镧。 在一个特定实例,隧穿介质层可能有厚度范围为i-io纳米。在某一特定 的实例,隧穿介质层可能有厚度约2纳米。电荷俘获层108可以是任何材料,并有任何合适的厚度来存储电荷, 因此,提高栅堆跺的阈值电压。在一个实例中,电荷俘获层可能是通过
化学气相沉积法形成的介质材料,可包括但不限于计量氮化硅,富硅
的氮化硅和氮氧化硅。在一个实例,电荷俘获层厚度的范围可能是5-10纳米。
顶端介质层(阻挡氧化物)109层可以是任何材料,并有任何合适 的厚度以在没有显著减少栅堆跺的容量的情况下维持对电荷泄漏的阻挡 层。在一个实例,顶端介质层,为通过化学气相沉积法形成的二氧化硅 或氮氧化硅。在另一实例中,顶端介质层可能是由原子层淀积法形成的
一个高k值介质材料,可能包括但不仅限于氧化铪,氧化锆,铪硅酸
盐,氮氧化铪,铪氧化锆和镧氧化物。在一个特定实例,顶端介质层的
厚度范围可为1-20纳米。
控制栅110可以是任何适合在S0N0S型器件时运行时提供偏压的导 体或半导体材料。按照本发明的实例,栅层可能是由化学气相沉积法形 成的掺杂多晶硅。在另一实例,栅层可由物理气相淀积形成的含金属的
材料,可包括但不限于金属氮化物,金属碳化物,金属硅化物,铪,
锆,钛,钽,铝,钌,钯,铂,钴和镍。
虽然本发明己用实例和模拟图描述,显然,在不改变权利要求中所阐 述的精神和范围下还会做很多修改和变化。因此,详述和图纸只是一个说 明性的,而不是限制性。
权利要求
1. 一个方法,其特征在于,包含设置非易失性俘获电荷存储器件的互补对,包括第一存储器件和第二存储器件,使有着共同电压的第一个逻辑状态和第二逻辑状态中的一个来控制所述互补对;以及在没有干扰逻辑状态下的读取所述互补对的逻辑状态。
2. 如权利要求1所述的方法,其特征在于所述第一存储器件包括一个P型SONOS型器件和,所述第二存储器件包括一个N型S0N0S型器件,所述设置互补对到所述第一个逻辑状态包括在共同电压下编程所述P型SONOS型器件,且在共同电压下擦除所述N型SONOS型器件,所述设置互补对到第二个逻辑状态包括在共同电压下擦除所述P型S0N0S型器件并在共同电压下编程所述N型S0N0S型器件。
3. 如权利要求2所述的方法,其特征在于所述P型S0N0S型器件包括第一栅极接线端,第一漏极接线端和第一源极接线端,所述N型S0N0S型器件包括第二栅极接线端,第二漏极接线端和第二源极接线端,所述第一源极接线端连到第一个逻辑电压,所述第二源极接线端连到第二个逻辑电压,所述读取互补对的逻辑状态包括将所述第一源极接线端连接至所述第一栅极接线端;所述第二源极接线端连接至第二栅极接线端;在所述第一漏极接线端和所述第二漏极接线端的共用连接点处检测所述逻辑大小。
4. 如权利要求3所述的方法,其特征在于所述互补对的逻辑状态包含所述第一逻辑状态,其中保护所述P型SONOS型器件不受源漏极干扰,而保护所述N型SONOS型器件不受源极干扰。
5. 如权利要求3所述的方法,其特征在于所述互补对的逻辑状态包含所述第二逻辑状态,其中保护所述N型SONOS型器件不受源漏极干扰,而保护所述P型SONOS型器件不受源极干扰。
6. 如权利要求3所述的方法,其特征在于所述共用电压连接至所述第一栅极和所述第二栅极,所述设置互补对到第一逻辑状态包含将所述共用电压设置为约+10V。
7. 如权利要求3所述的方法,其特征在于所述共用电压连接至所述第一栅极和第二栅极,所述设置互补对到第二逻辑状态包含将共用电压设为约-IOV。
8. 如权利要求3所述的方法,其特征在于所述第一逻辑电压接近+1. 8V,所述第二逻辑电压接近OV。
9. 如权利要求l所述的方法,其特征在于所述第一存储器件和所述第二存储器件各自包括一个SONOS器件。
10. —个可编程器件,其特征在于,包含第一非易失性俘获电荷存储器件;第二非易失性俘获电荷存储器件,连接至所述第一存储器件,所述第二存储器件跟所述第一存储器件互补;所述可编程器件用于当所述第一存储器件被编程和所述第二存储器件被擦除时被设置为第一逻辑状态;所述可编程器件用于当所述第一存储器件被擦除而所述第二存储器件被编程时被设置为第二逻辑状态。
11. 如权利要求10所述的可编程器件,其特征在于所述第一存储器件包括一个包含第一栅极接线端、第一漏极接线端和第一源极接线端的P型S0N0S型存储器件,和包含第二栅极接线端、第二漏极接线端和第二源极接线端的N型S0N0S型存储器件;其中所述第一漏极接线端连接到所述第二漏极接线端,其中所述第一源极接线端和所述第一栅极接线端连接到第一逻辑电压,第二源极接线端和第二栅极接线端连接到第二逻辑电压,所述可编程设备的逻辑状态显示在所述第一漏极接线端和所述第二漏极接线端之间的连接点。
12. 如权利要求10所述的可编程器件,其特征在于所述逻辑状态包含所述第一逻辑状态,所述第一个逻辑电压和所述第二逻辑电压被用于保护所述P型SONOS型器件不受源漏极干扰,保护所述N型S0N0S型器件不被源极干扰。
13. 如权利要求ll所述的可编程器件,其特征在于所述逻辑状态包含第二逻辑状态,所述第一个逻辑电压和所述第二逻辑电压用于保护所述N型S0N0S型器件不受源漏极干扰,保护所述P型SONOS型器件不受源极干扰。
14. 如权利要求ll所述的可编程器件,其特征在于所述第一栅极和所述第二栅极连接到一个共用电压,并在其中设置可编程器件至所述第一个逻辑状态,所述共用电压大约为+10V。
15. 如权利要求ll所述的可编程器件,其特征在于所述第一栅极和所述第二栅极连接到一共用电压,并在其中设置可编程器件到所述第二个逻辑状态,所述共用电压大约是-iov。
16. 如权利要求ll所述的可编程器件,其特征在于所述第一个逻辑电压约为1.8V,第二逻辑电压大约是OV。
17. 如权利要求ll所述的可编程器件,其特征在于进一步包含一开关矩阵,用于应用所述共用电压到所述互补对,并控制所述第一个逻辑电压和第二逻辑电压连接至所述互补对。
18. 如权利要求10所述的可编程器件,其特征在于所述第一存储器件和所述第二存储器件各自包含一个S0N0S器件。
19. 一种可编程器件,其特征在于,包括用于将所述可编程器件编程到一逻辑状态的装置;用于在不干扰所述逻辑状态下读取所述逻辑状态的装置。
20. 如权利要求19所述的可编程器件,其特征在于进一步包含用于控制电压切换以编程所述可编程器件的装置;用于切换逻辑电压来读取所述可编程器件的逻辑状的装置。
全文摘要
一个互补SONOS型(CSONOS)逻辑器件的编程和擦除用共用电压。CSONOS器件在超过读取持久循环下保持数据的完整性。
文档编号G11C11/34GK101548331SQ200880000821
公开日2009年9月30日 申请日期2008年5月23日 优先权日2007年9月20日
发明者弗雷德里克·B·詹纳 申请人:赛普拉斯半导体公司

最新回复(0)