电阻变化型非易失性存储装置的制作方法

xiaoxiao2020-8-1  1

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专利名称:电阻变化型非易失性存储装置的制作方法
技术领域
本发明涉及一种具有存储单元的非易失性存储装置,该存储单
元是用所谓的电阻变化型元件构成的。
背景技术
近年来,对具有用所谓电阻变化型元件构成的存储单元的非易 失性存储装置正展开研究开发。电阻变化型元件指的是下述元件, 即该元件具有电阻值根据电信号而发生变化的性质,并且能够通 过该电阻值的变化来存储信息。 还有,在使用了电阻变化型元件的存储单元中,有一种使用了 所谓的交叉点结构。在交叉点结构中,在相亙正交的位线和字线之 间的交点位置构成各个存储单元,并且该各个存储单元夹在位线和 字线之间。 在专利文献l中,公开了一种用具有双向性的可变电阻器作存 储单元的非易失性存储装置。其中还公开了下述内容,即以降低 在非选择单元中流动的所谓漏电流为目的,对存储单元的二极管使
用例如变阻器来作为双向非线性元件。还有,也公开了交叉点结构。
在专利文献2中,公开了一种包括具有多层结构的三维交叉点
型可变电阻存储阵列的非易失性存储装置。
在非专利文献l中,公开了一种将可变电阻膜和单向二极管结
合起来的存储单元结构。还公开了多层结构。
在专利文献3中,公开了一种包含存储单元且具有三维结构的
非易失性存储器,该存储单元包括多晶硅二极管和单极性可重写型
可变电阻存储元件(RRAM)。
在专利文献4中,公开了一种包含由双极性可重写型可变电阻
存储元件和齐纳二极管构成的存储单元的多层存储器结构。
在专利文献5中,公开了一种包含由存储元件和单向控制元件
构成的存储单元的多层存储器结构。
专利文献1:日本公开专利公报特开2006-203098号公报(图2、图 5)
专利文献2:日本公开专利公报特开2005-311322号公报(图4) 专利文献3:日本公开专利公报特开2007-165873号公报 专利文献4:日本公开专利公报特表2006-514393号公报 专利文献5:日本公开专利公报特开2004-31948号公报 非专禾寸文献1: I. G. Baek等,"Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application", IEDM2005 (IEEE International Electron Devices Meeting 2005), 769-772, Session 31 (FIG. 7, FIG. 11), 2005年12月5日 发明所要解决的技术问题 在存储单元阵列的设计上,存在两个相互矛盾的要求,即希 望尽可能加大阵列单元的要求、和希望尽可能减小阵列单元的要求。 也就是说,为了削减芯片面积,希望尽可能地使阵列单元增大,并 使周边电路的面积缩小。另一方面,为了降低非选择存储单元的漏 电流,优选使阵列单元尽可能减小。还有,通过缩小阵列单元,能 够实现高速化、低功耗化及冗余补救的高效化等。 还有,在交叉点结构中,在进行读出操作及写入操作时降低非 选择存储单元的漏电流成为一个重要的课题。特别是,当元件为例 如通过施加正压使该元件成为高阻态化且通过施加负压使该元件成 为低阻态化的那种电阻由于施加双向电压而变化的双向型电阻变化 元件时,该元件无法采用 一般在单向型电阻变化元件时所能使用的 通过施加逆向偏压来积极削减漏电流的方法。为此,漏电流量将取 决于特定工作偏压条件下双向二极管的导通(ON)/断开(OFF)特性, 阵列尺寸也必然由此而决定。若从目前能够预想到的二极管特性来 判断,则有必要较大幅度地削减阵列尺寸,因此需要多分割 (multi-segment)存储单元阵列。然而,当仅单纯地多分割存储单元阵 列时,将导致平面布置(layout)面积大大增加,这种情况并不理想。

发明内容
鉴于所述问题,本发明的目的在于在使用电阻变化型元件的 非易失性存储装置中能够实现下述结构,即使阵列尺寸缩小以能 够充分降低非选择存储单元的漏电流,而且平面布置面积并没有增 加。
解决问题的技术方案 根据本发明,在使用电阻变化型元件的非易失性存储装置中, 采用了多层交叉点结构,同时还采用了分层位线方式(hierarchicalbit line scheme),并且由于实现分层位线方式的选择开关元件所引起的 平面布置面积增加的现象也得到抑制。 也就是说,本发明涉及一种电阻变化型非易失性存储装置,包 括具有电阻值根据电信号发生可逆变化的电阻变化型元件的存储单 元,其特征在于该电阻变化型非易失性存储装置包括基板、和形 成在所述基板上并设置有多个所述存储单元的存储单元阵列;在所 述存储单元阵列中,所述各个存储单元分別形成在位线和字线之间 的交点位置上,并夹在该位线和该字线之间,所述位线沿X方向延 伸并形成在多层中,所述字线沿Y方向延伸并形成在位线间的各层 中,分別为每个位线組构成的且共用字线的多个基本阵列面排列在 Y方向上,该位线組由在层叠加的方向即Z方向上排列的位线组成, 在所述各个基本阵列面中,偶数层的位线共同连接起来,并且奇数 层的位线共同连接起来;所述电阻变化型非易失性存储装置进一步 包括全局位线(global bit line)、和为所述各个基本阵列面设置的第一 及第二选择开关元件;所述第一选择开关元件,根据偶数层选捧信 号控制与该基本阵列面相关的全局位线和在该基本阵列面中共同连 接起来的偶数层位线之间的电气连接/非电气连接间的切换,所述第 二选择开关元件,根据奇数层选摔信号控制与该基本阵列面相关的 全局位线和在该基本阵列面中共同连接起来的奇数层位线之间的电 气连接/非电气连接间的切换。根据本发明,存储单元形成在位线和字线之间的交点位置上, 该位线沿X方向延伸并形成在多层中,该字线沿Y方向延伸并形成在位线间的各层中。并且,分別为每个位线組构成的且共用宇线的
多个基本阵列面排列在Y方向上,该位线組由在Z方向上排列的位 线組成。也就是说,实现了所谓的多层交叉点结构。并且,在各个 基本阵列面中,偶数层的位线及奇数层的位线各自共同连接起来, 第一选择开关元件控制共同连接起来的偶数层位线和全局位线之间 的电气连接/非电气连接间的切换,另 一方面第二选择开关元件控制 共同连接起来的奇数层位线和全局位线之间的电气连接/非电气连 接间的切换。也就是说,在各个基本阵列面中,利用两个选择开关 元件,实现了分层位线方式。由此,因为没过于使平面布置面积增 大就能够缩小阵列尺寸,所以能充分削减非选择存储单元的漏电流。 发明的效果根据本发明,以很小的平面布置面积就能够实现存储单元阵列 已被多分割的电阻变化型非易失性存储装置。


图l(a)是本发明实施方式所涉及的存储单元的电路图,图l(b) 是单向型存储单元的电路图,图l(c)是无二极管存储单元的电路图。 图2(a)是表示单层交叉点结构的附图,图2(b)是表示多层交叉 点结构的附图。
图3(a) 图3(d)表示的是本发明实施方式所涉及的存储单元的 剖面结构的示例,图3(e)表示的是图l(c)的无二极管存储单元的剖 面结构的示例。
图4是表示本发明实施方式所涉及的存储单元之电流一电压关 系的曲线图。
图5是表示本发明实施方式所涉及的存储单元阵列结构的电路图。
图6是将图5的基本阵列展开成单层结构时的等效电路图。 图7是表示图5的存储单元阵列及其周边电路的电路图。 图8是表示使用了多个图5所示的存储单元阵列的电阻变化型 非易失性存储装置之主要部分的电路图。
图9是表示电阻变化型非易失性存储装置整体结构的电路图。图IO是图5的存储单元阵列的工作时序图。
图ll(a)是表示本发明实施方式所涉及的存储单元阵列的物理 结构的平面图,图ll(b)是表示本发明实施方式所涉及的存储单元阵 列的物理结构的剖面图。
图12是按照各层来分解存储单元阵列的物理结构后所得到的 平面图。
图13是按照各层来分解存储单元阵列的物理结构后所得到的 平面图。
图14是表示存储单元周边的物理结构的变形例的附图。 图15是表示存储单元周边的物理结构的变形例的附图。 图16是用来说明选摔开关元件设置方法的附图。 图17是表示大存储阵列的电流一电压特性的曲线图。 图18是表示当釆用了本发明实施方式所涉及的结构时的存储 阵列的电流一 电压特性的曲线图。
图19是表示双向二极管元件的电压一电流特性之一例的曲线

(符号说明) MC BL WL GBL BL—e0 BL—o0 BLs—e0 BLs—o0
1
2
3
100
101 104
BL—e3 BL o3
存储单元 位线 字线
全局位线
共同连接起来的偶数层位线
共同连接起来的奇数层位线
偶数层选择信号
奇数层选择信号
电阻变^fb型元件
二极管元件
基板
存储单元阵列 第一选择开关元件111 114 第二选择开关元件
具体实施例方式下面,参照附图来详细说明本发明的实施方式。 图l(a)是本实施方式所涉及的存储单元(交叉点式存储单元)的 电路图。如图l(a)所示,在本实施方式中以双向型存储单元作为前 提。双向型存储单元由电阻双向变化的电阻变化型元件1、和串联 在该电阻变化型元件1上的双向二极管元件2构成。电阻变化型元 件1能够处于低电阻状态和高电阻状态,并且电阻值根据电信号而 产生可逆变化,因此能够存储信息。也就是说,具有双向性,即 若在电阻变化型元件1处于低电阻状态时,施加电压超过规定的第 一电压,该电阻变化型元件1就变成高电阻状态;若在该电阻变化 型元件1处于高电阻状态时,方向与第一电压的施加方向相反的施 加电压超过规定的第二电压,该电阻变化型元件1就变成低电阻状 态。双向二极管元件2相对于施加电压具有非线性电流特性,并且 具有电流进4亍双向流动的双向性。 图19表示的是双向二极管元件的电压一 电流特性之一例。It(X)) 表示决定阈值电压的规定电流,Vl表示第一阈值电压,V2表示第 二阈值电压。如图19所示,该特性为非线性,在电压V满足 V2<V<V1的区域中,电阻变大,实质上没有电流流动。此时满足 -It<I<It。另一方面,在电压V满足V《V2或V1《V的区域中,电 阻值骤然下降,有大电流流动。此时,在满足V1《V的区域中为 It《1,在满足V《V2的区域中为I《-It。 在此,阈值电压指的是规定电流在流动时的电压。这里的规定 电流是为决定阈值电压而能够任意决定的值,是由二极管所控制的 元件的特性以及二极管的特性决定的。在通常情况下,将从实质上 没有电流流动的状态转换到有大电流流动的状态时的电流决定为阈 值电流。 此外,虽然在图19中正压时的电流大小和负压时的电流大小 是以坐标原点为中心对称的,但是它们没有必要一定要对称。例如, 可以是IVll <1V2|,也可以是IV21 <|V1|。
还有,用设在位线和字线之间的双向型存储单元来实现一位存 储元件。 此外,在本发明所涉及的结构中,还能使用图l(b)所示的单向 型存储单元、及图l(c)所示的仅由电阻变化型元件构成的无二极管 存储单元。 图2是表示包含存储单元的立体结构的概念图。图2(a)是所谓 的单层交叉点式存储单元的立体结构图,在相亙正交的位线和字线 的交点位置上形成有存储单元MC,该存储单元MC夹在位线和字 线之间。图2(b)是所谓的多层交叉点式存储单元的立体结构图,是 将图2(a)的单层交叉点式存储单元叠加起来的结构。 图3(a)表示的是本实施方式所涉及的存储单元的剖面结构的一 个示例。在图3(a)中,下布线11及上布线12中的一个是位线,另 一个是字线。并且,在下布线11和上布线12之间,依次形成有下 电极13、 二极管元件14(相当于双向二极管元件2)、内部电极15、 TaO膜16(相当于电阻变化型元件l)以及上电极17。此外,就TaO 膜16来说,当用TaOx表示钽氧化物时,至少要满足0<x<2.5。特 別是本实施方式中的TaOx膜优选满足0.8《x《1.9。 图3(b)表示的是本实施方式所涉及的存储单元的剖面结构的其 它示例,TaO膜为双层结构。也就是说,用所形成的第一TaO氧化 物层(TaOx)16a和第二 TaO氧化物层(TaOy)16b代替TaO膜16。在 此,优选满足0<x<2.5及x,。更加优选第二 TaO氧化物层(TaO》16b 与上电极17相连接,且其膜厚在lnm以上且8nm以下,并且还优 选满足0.8《x《1.9以及2.1《y〈2.5。 图3(c)及图3(d)表示的是本实施方式所涉及的存储单元的剖面 结构的其它示例。在图3(c)中省略了内部电极15,在图3(d)中进一 步省略了下电极13及上电极17,因而下布线11、上布线12还分別 兼作下电极、上电极。还有,图3(e)表示的是图l(c)的无二极管存 储单元的剖面结构的一个示例。此外,在图3(c)、图3(d)及图3(e) 中,与图3(b)相同也能使TaO膜16成为双层结构。此外,虽然图3 所示的结构是在二极管元件上设置有电阻变化型元件,但也可以构成为在电阻变化型元件上设置有二极管元件。 图4是表示本实施方式所涉及的存储单元的电流一电压关系的 曲线图。图4的曲线图与图l(a)的电路图相对应。在图4中,横轴 表示加在位线—字线间的电压,纵轴表示在存储单元中流动的电流。 还有,"LR单元"表示存储单元处于低电阻状态,"HR单元"表示 存储单元处于高电阻状态。如图4所示,若目前存储单元处于低电 阻状态(LR单元),当电压上升并超过大约"2V"时,则电流大幅度 增加。当电压进一步升高并接近"4V"时,存储单元的电阻值变化, 而成为高电阻状态(HR单元),则电流大幅度减少。另一方面,当电 压下降并在大约"一4V"以下时,存储单元的电阻值变化,而成为 低电阻状态(LR单元),则电流大幅度增加。如上所迷,在双向上产 生电阻变化。 图5是表示本实施方式所涉及的电阻变化型非易失性存储装置 的存储单元阵列结构的电路图。在图5中,将位线延伸的方向定为 X方向,将字线延伸的方向定为Y方向,将位线层及字线层层叠起 来的方向定为Z方向。 在图5中,位线BL沿X方向延伸,并形成在多层(在图5中为 5层)中,字线WL沿Y方向延伸,并形成在位线之间的各层(在图5 中为4层)中。并且,在存储单元阵列100中,在位线BL和字线 WL的交点位置上形成有各个存储单元MC,且该各个存储单元MC 夹在该位线BL与该字线WL之间。此外,为了筒化附图,而省略 图示一部分存储单元MC及一部分字线。 并且,基本阵列面0 3分別由形成在位线BL和字线WL之间 的存储单元MC构成,且该基本阵列面0 3分别是为由排列在Z 方向上的各层的位线BL組成的每个位线組构成的。在各个基本阵 列面0 3中共用字线WL。如图5所示,在各个基本阵列面0 3 中,在X方向上设置有32个存储单元MC,在Z方向上设置有8 个存储单元MC。还有,存储单元阵列100由排列在Y方向上的4 个基本阵列面0 3构成。不过,基本阵列面中的存储单元的数量以 及排列在Y方向上的基本阵列面的数量并不限于此。
并且,在各个基本阵列面0 3中,偶数层位线BL共同连接起 来(BL—e0 BL一e3),并且奇数层位线BL共同连接起来(BL一oO BL—。3)。 还形成有沿Y方向延伸的全局位线GBL000 GBL003。还有, 分别为各个基本阵列面0 3设置了第一选择开关元件101 104及 第二选择开关元件111 114。在图5中,第一选择开关元件101 104及第二选摔开关元件111 114由n型MOS(金属氧化物半导体 场效应)晶体管构成。 第一选择开关元件101 104,根据偶数层选择信号BLs—eO控 制与该基本阵列面相关的全局位线GBL000 GBL003和在该基本 阵列面中共同连接起来的偶数层位线BL—eO BL_e3之间的电气连 接/非电气连接间的切换。第二选择开关元件111 114,根据奇数层 选择信号BLs—o0控制与该基本阵列面相关的全局位线GBL000 GBL003和在该基本阵列面中共同连接起来的奇数层位线BL一o0 BL—o3之间的电气连接/非电气连接间的切换。 由这一构成实现了所述多层交叉点结构。而且还实现了使用位 线BL和全局位线GBL而得到的分层位线方式。还有,在各个基本 阵列面0 3中,分别将偶数层位线BL及奇数层位线BL共同连接 起来,由此能够将用来实现分层位线方式的选择开关元件数减少到 两个。因此,不增加平面布置面积,就能够实现阵列尺寸小的存储 单元阵列。 图6是表示将一个基本阵列面展开成单层结构的等效电路的附 图。如图6所示,具有八层且每层排列有32个存储单元MC的基 本阵列面与具有两层且每层排列有128个存储单元MC的阵列等 效,这能够理解成可以分别将偶数层位线BL及奇数层位线BL共 同连接起来。图7是表示图5的存储单元阵列IOO及其周边电路的电路图。 在图7中,全局位线译码/驱动器122驱动控制全局位线GBL。子 位线选择电路123,按照地址信号A0 Ax控制偶数层选择信号 BLs—e0及奇数层选择信号BLs oO。字线译码/驱动器121驱动控制各条字线WL。 图8是表示电阻变化型非易失性存储装置的主要部分的电路 图。如图8所示,在实际装置中,设置有多个图5所示的存储单元 阵列100,由此构成了存储阵列200。在图8的示例中,设置有 (n+l)X16个存储单元阵列100。字线译码/驱动器201驱动控制各 条字线WL,全局位线译码/驱动器202驱动控制各条全局位线GBL。 子位线选择电路203,按照地址信号AO Ax控制用于各个存储单 元阵列100的偶数层选择信号BLs一eO BLs一en及奇数层选择信号 BLs—oO BLs_on。 图9是表示电阻变化型非易失性存储装置的整体结构的电路 图。在图9中,主要部300相当于图8所示的结构。 在图9中,地址输入电路211在清除周期、写入周期或读出周 期中暂时地锁存来自外部的地址信号,然后将已锁存的地址信号输 出给子位线选捧电路203、全局位线译码/驱动器202以及字线译码 /驱动器201。控制电路212接收多个输入信号后,将表示清除周期、 写入周期、读出周期以及待机时的状态的信号作为与下述各个电路 对应的信号输出给子位线选择电路203、全局位线译码/驱动器202、 字线译码/驱动器201、写入电路214以及数据输入/输出电路215。 还有,控制电路212将清除周期、写入周期及读出周期时的清除、 写入或读出脉冲产生触发信号输出给写入脉冲产生电路213。写入 脉冲产生电路213产生清除周期、写入周期及读出周期内的各清除、 写入或读出时间脉冲并持续任意期间(tp—E、 tp—P 、 tp一R)后,输出给 全局位线译码/驱动器202及字线译码/驱动器201。 图IO是图5等所示的存储单元阵列的工作时序图。如图10所 示,能够将存储单元阵列的动作期间大致分为清除周期、写入周期、 读出周期以及待机四部分。 首先,对写入周期进行说明。在写入周期中,所选择的存储单 元的电阻变化型元件从高电阻状态变为低电阻状态,或者从低电阻 状态变为高电阻状态。首先,向所选择的全局位线(在图10中为 GBLOOO)施加写入电压Vw。在除此以外的非选择全局位线上没有施加写入电压VW。还有,在位线选择信号(偶数层选择信号及奇数
层选择信号)中,所选择的位线选择信号(在图10中为BLs—e0)变为 电压Vsel 。除此以外的非选择位线选择信号没有产生变化。
在图5中,由于偶数层选择信号BLs一eO变化为电压Vsel,所 以n型晶体管即第一选择开关元件101 104导通。并且,因为向全 局位线GBLOOO施加写入电压Vw,所以在基本阵列面0中共同连 接起来的偶数层位线BL—e0上施加了电压Vw。也就是说,位线 BL—e0成为逸择位线。在除此以外的非选择位线上没有施加电压 并且,使选择字线(在图10中为WLOOOOO)的电压从VO变为 0V。除此以外的非选择字线的电压仍为VO。由此向夹在选择位线 BL—e0与选择字线WLOOOOO之间的存储单元MC施加电压Vw,结 果是该存储单元MC的电阻值发生变化。 在清除周期中,基本动作虽然与写入周期相同,但向所选择的 存^者单元MC施加逆向电压Ve则与写入周期不同。也就是说,因 为选摔全局位线GBLOOO的电压仍为0V,所以当位线选择信号 BLs—e0变为电压Vsel时,选择位线BL—e0的电压成为0V。另 一方 面,选择字线WLOOOOO的电压从VO变为清除电压Ve。其结果是 向夹在选4奪位线BL一eO和选择字线WLOOOOO之间的存储单元MC 施加了与写入周期方向相反的电压Ve,由此该存储单元MC的电阻 值发生变化。 在读出周期中,基本动作虽然与写入周期相同,但向所选摔的 存储单元MC施加比写入电压Vw小的读出电压(Vr — VrO)则与写入 周期不同。也就是说,因为选择全局位线GBLOOO的电压变为电压 Vr,所以当位线选摔信号BLs—e0变为电压Vsel时,选擇位线BL—eO 的电压成为Vr。另一方面,选择字线WLOOOOO的电压从VO变为 VrO。其结果是向夹在选择位线BL—eO和选择字线WLOOOOO之间的 存储单元MC施加了电压Vr — VrO,由此能够进行该存储单元MC 的电阻变化型元件是高电阻状态还是低电阻状态的读出。<存储单元阵列的物理结构>图11是表示本实施方式所涉及的存储单元阵列的物理结构的
附图。图ll(a)是平面图,图ll(b)是剖面图。在图ll(a)中,左右方 向是位线BL延伸的X方向,上下方向是字线WL延伸的Y方向, 与纸面垂直的方向是Z方向。在图ll(b)中,左右方向是位线BL延 伸的X方向,上下方向是Z方向,与紙面垂直的方向是字线WL延 伸的Y方向。 在图11所示的物理结构中,在基板3上形成了具有多个存储 单元MC的存储单元阵列。并且,全局位线GBL0 GBL3沿Y方 向延伸,并形成在比最下层位线BL还靠下的下层(第一布线层)中。 还有,第一及第二选择开关元件由MOSFET(金属氧化物半导体场 效应晶体管)构成,是由比全局位线GBL0 GBL3还靠下的、形成 在基板3中的扩散层105及栅极106构成的。全局位线GBL0 GBL3 通过第一接点(contact)与扩散层105相连接。 还有,在各个基本阵列面0 3中,偶数层的各条位线BL通过 设置在字线层和位线层之间的接点107共同连接起来(BL—e0 BL一e3)。奇数层的各条位线BL也同样通过设置在字线层和位线层 之间的接点108共同连接起来(BL—oO BL—o3)。并且,共同连接起 来的偶数层位线BL—eO BL—e3分別通过第三接点(接点131)连接在 第二布线上,共同连接起来的奇数层位线BL—oO BL_o3分别通过 第三接点(接点132)连接在第二布线上。 构成第一及第二选摔开关元件的扩散层105通过第一接点、第 一布线及第二接点连接在第二布线上。并且,共同连接起来的偶数 层位线BL—eO BL一e3及共同连接起来的奇数层位线BL—o0 BL—o3经由第二布线与扩散层105电气连接在一起。 图12及图13是按照各层分解图11所示的物理结构所得到的 平面图。参考图12及图13,来进一步详细说明本实施方式所涉及 的存储单元阵列的物理结构。 图12(a)是表示从构成第一及第二选择开关元件的扩散层和栅 极形成到第一接点时的附图。如图12(a)所示,图5的第一选择开关 元件101 104及第二选择开关元件111 114由MOSFET构成,该MOSFET由.扩散层105及栅极106构成。还有,构成与基本阵列面 0相关的第一及第二选择开关元件101、 111的MOSFET共有成为 源极或漏极的扩散区域中的一个区域,并构成了 MOSFET对。同样, 与基本阵列面1相关的第一及第二选择开关元件102、 112、与基本 阵列面2相关的第一及第二选择开关元件103、 113、以及与基本阵 列面3相关的第一及第二选摔开关元件104、114也分別共有扩散区 域,并构成了 MOSFET对。 所设置的四对MOSFET对的栅极长度方向与Y方向一致,并 且该四对MOSFET对排列在X方向上。此外,MOSFET对的数量 与基本阵列面的数量相等,当基本阵列面为n (n为2以上的整数) 个时,则排列有n对MOSFET对。 还有,在四对MOSFET对中,构成第一选才李开关元件101 104 的MOSFET的栅极彼此连接起来,同时,第二选捧开关元件111 114的栅极也彼此连接起来,从而形成了偶数层选摔栅极106a和奇 数层选择栅极106b。偶数层选摔信号BLs—e0供向偶数层选择栅极 106a,奇数层选摔信号BLs一oO供向奇数层选摔栅极106b。 还有,在各MOSFET对共有的扩散区域,分别形成有用来与 全局位线GBL0 GBL3连接的第一接点(接点141等)。还有,在第 一选择开关元件101 104的其它扩散区域,分别形成有用来与共同 连接起来的偶数层位线BL—e0 BL—e3连接的第一接点(接点142 等),在第二选择开关元件111 114的其它扩散区域,分别形成有 用来与共同连接起来的奇数层位线BL—o0 BL—o3连接的第一接点 (接点143等)。 图12(b)是表示在图12(a)所示结构的基础上形成了包含全局位 线的第一布线和第二接点后的附图。如图12(b)所示,全局位线 GBL0 GBL3分別沿Y方向延伸,并通过第一接点(接点141等)与 各MOSFET对的共有扩散区域相连接。还设置有通过第 一接点与第 一选择开关元件101 104的其它扩散区域连接的布线(布线144 等)。并且,在该布线上形成有用来与共同连接起来的偶数层位线 BL—e0 BL—e3连接的第二接点(接点145等)。而且,设置有通过第一接点与第二选择开关元件111 114的其它扩散区域连接的布线 (布线146等)。并且,在该布线上形成有用来与共同连接起来的奇 数层位线BL—oO BL—o3连接的第二接点(接点147等)。 图12(c)是表示在图12(b)所示结构的基础上形成了第二布线和 第三接点后的附图。该第二布线形成在位于全局位线GBL和存储单 元阵列之间的布线层中。如图12(c)所示,四个接点131在左端并列 设置在Y方向上,并且其它四个接点132在右端并列设置在Y方向 上。也就是说,在各个基本阵列面0 3中共同连接起来的偶数层位 线BL一eO BL一e3的接点区域并列设置在Y方向上,同时在各个基 本阵列面0 3中共同连接起来的奇数层位线BL—oO BL—o3的接 点区域并列设置在Y方向上。还有,从图ll(b)的剖面图可以看出 共同连接起来的位线BL的连接通孑L(contact via)从该布线层的接点 区域沿与基板3垂直的方向延伸。 并且,设置有布线(布线148等),使接点131与连接在第一选 择开关元件101 104的其它扩散区域上的第二接点(接点145等) 连接起来。还设置有布线(布线149等),使接点132与连接在第二 选择开关元件111 114的其它扩散区域上的第二接点(接点147等) 连接起来。由此,接点131分别连接在第一逸捧开关元件101 104 的非共有扩散区域上,接点132分別连接在第二选择开关元件111 114的非共有扩散区域上。 如上所述,在全局位线与存储单元阵列之间设置有布线层,并 且为实现共同连接起来的位线与选择开关元件之间的电气连接而使 该布线层的布线夹持在该两者之间,从而选择开关元件的设置将不 会受限于位线接点区域的布置情况,因此能够实现自由度高的设置 及尺寸结构。 图13(a)是表示在图12(c)所示结构的基础上所形成的偶数层位 线的附图。如图13(a)所示,偶数层位线BL通过分別设置在字线层 与位线层之间的接点107而共同连接起来(BL一eO BL—e3),还进一 步连接在图12(c)所示的接点131上。此外,在图13(a)及其它平面 图中,虽然存储单元MC呈矩形形状,但从实际的成品尺寸来看该存储单元MC为圓形形状。 图13(b)是表示在图12(c)所示结构的基础上所形成的字线的附 图。还有,在图13(b)中,用由虛线围成的矩形表示存储单元MC 一位的尺寸(间距)。在此,X方向(位线方向)的间距与Y方向(字线 方向)的间距彼此相等。 图13(c)是表示在图12(c)所示结构的基础上所形成的奇数层位 线的附图。如图13(c)所示,奇数层位线BL通过分别设置在字线层 与位线层之间的接点108而共同连接起来(BL—oO BL—o3),还进一 步连接在图12(c)所示的接点132上。 此外,当采用所述物理结构时,所增加的平面布置面积相当于 用来设置将偶数层位线连接起来的接点107、 131的区域、以及用来 设置将奇数层位线连接起来的接点108、 132的区域。在此,将X 方向上的存储单元间距及通孔间距(接点区域的长度)都设为0.48 m。此时,当例如X方向上的存储单元数为32时,则接点区域所占 比例为
(0.48 x 2) / (0.48 x 32 + 0.48 x 2) = 5.9% 也就是说,当X方向上的存储单元数量相当多时,平面布置面积并 没有明显增加。 图14是表示存储单元周边的物理结构的变形例的附图,是在 图13(b)所示平面图的基础上加以改变而成的。 在图14(a)的变形例中,使字线WL的宽度比图13(b)宽,从而 字线WL的宽度大于位线BL的宽度。或者,也可以使位线WL的 宽度比图13(b)窄。但是,字线WL及位线BL的间距并没在图13(b) 的基础上发生变化,因此存储单元MC的尺寸X、 Y没有发生变化。 增加字线宽度的原因是由于字线比位线长,所以降低字线的 电阻值,能够尽可能减小写入及读出时的电位降。另一方面,因为 位线比字线短,所以难于产生电位降。由此,削减位线宽度,并尽 可能地扩大间距,便能够防止制造时由于微粒(particle)等引起的短 路缺陷所造成的成品率下降。首先,将字线和位线的掩膜尺寸设为不同数值的方法是一种实现图14(a)所示结构的方法。i制造工艺中分别实现字线形成工序及 位线形成工序之光刻条件最佳化的方法也是一种实现图14(a)所示 结构的方法。 一般认为作为实现光刻条件最佳化的方法有例如调整 曝光时间长短、以及在字线形成工序中采用感光度更高的曝光装置 的方法。 在图14(b)的变形例中,与图14(a)—样,使字线WL的宽度大 于位线BL的宽度。并且,增大字线WL的间距。由此,存储单元 MC的横向尺寸较长,X方向的间距比Y方向的间距大。图14(b) 所示结构的目的以及实现方法与图14(a)相同。 在图14(c)的变形例中,在图14(b)的基础上还进一步使存储单 元MC自身的形状也成为长方形。也就是说,存储单元MC的形状 成为X方向尺寸大于Y方向尺寸的长方形。但是,实际加工成的形 状是椭圓形。这样一来,因为通过增加存储单元的面积,能够增大 读出电流(特別是电阻变化型元件处于低电阻状态时的读出电流), 所以能够使读出操作容限(margin)增大。 图15也是表示存储单元周边的物理结构的变形例的附图,是 在图ll(b)所示剖面图的基础上加以改变而成的。在图15的变形例 中,位线BL的厚度小于字线WL的厚度。如上所述,图15的变形 例是基于下述条件的示例,即能够使位线的电阻高于字线的电阻。 由此,能够使存储单元阵列整体高度降低。特别是容易确保多层化 时的平坦性,并且光刻工序等微细加工也变得容易。还能够降低位 线的寄生电容。 —般认为实现图15结构的方法除了有单純地使位线层的膜 厚小于字线层的膜厚的方法以外,还有例如用不同于字线的材料作 位线材料的方法。例如,字线可以由铝、铜等形成,位线可以由鴒、 钽(Ta)及氮化钽(TaN)等薄膜导电材料形成。此外,图14及图15所 示的变形例并不仅适用于本实施方式中的采用了多层型分层位线的 交叉点结构存储单元,对单层结构的分层位线以及一般的交叉点型 存储单元也适用,此时有希望获得相同的效果。在本实施方式的存储单元阵列的物理结构中,成为第一及第二选择开关元件的MOSFET形成在比位线及字线还靠下的下层。此 时,优选所形成的MOSFET区域从Z方向看去时(看向XY平面时) 没有从位线和字线交叉且设有存储单元的区域中露出来。也就是说, 用来实现分层位线方式的第一及第二选择开关元件没有使存储单元 阵列面积增大。而且,优选没有增大存储单元的间距(布线间距)就 能实现所述MOSFET布置的方法。参考图16对该方法进行说明。 如图16(a)所示,首先以下述结构作为前提,即使构成第一 选择开关元件的偶数层选择用晶体管和构成第二选择开关元件的奇 数层选择用晶体管組成一对,并共有源、漏极之一(相当于图12(a) 所示的MOSFET对)。将成对的晶体管在Y方向上的尺寸设为Ytr。 根据设计规则及晶体管的击穿电压规格等决定尺寸Ytr。还有,将 位线BL的布线间距(存储单元的Y方向间距)设为Ym。 Ym = L (布 线宽度)+ S(布线间距)。并且,将字线WL的布线间距设为Xk。 在此,假设当Ytr《4XYm成立时就设置四条位线。也就是说, 设置四个基本阵列面。此时,需要奇数层选捧用晶体管和偶数层选 捧用晶体管各四个。将在X方向上设置了四对奇数层选择用晶体管 和偶数层选捧用晶体管对时的尺寸设为Xtr。根据设计规则及晶体 管的电流规格等决定尺寸Xtr。并且,若将字线所在的X方向上的 范围设为Xm,则要决定出能满足Xm>Xtr的字线的数量。在图11 的物理结构中,当看XY平面时字线WL的数量为32。还有,图16(b)表示4XYm〈Ytr《8XYm成立时的示例。在图 16(b)的示例中,设有八条位线,并设置有八个基本阵列面。还有, 在X方向上设有八对奇数层选择用晶体管和偶数层选择用晶体管 对,要决定出能满足Xm大于此时的尺寸Xtr的字线的数量。 此外,在图16示例以外的情况下,例如当Ytr《6XYm成立时, 只要进行下述设置即可,即设置六条位线,并设置六个基本阵列 面,且在X方向上设置六对奇数层选择用晶体管和偶数层选择用晶 体管对。还有,例如当8XYm〈Ytr《16XYm成立时,基于与上述 相同的想法,只要进行下述设置即可,即设置十六条位线,并设 置十六个基本阵列面,且在X方向上设置十六对奇数层逸择用晶体管和偶数层选捧用晶体管对、 —般来说,若在观看XY平面时,将位线的数量(相当于基本阵 列面的数量)设为n并将字线的数量设为k,则优选满足
Ytr^nXYm、 Xtr《Xm = kXXk。 此时,构成第一及第二选择开关元件的晶体管的区域并没有从设有 存储单元的区域中露出。因此,不增大存储单元阵列的平面布置面 积,就能够设置用来实现分层位线方式的第一及第二选择开关元件。 本申请发明人在考虑多层型分层位线结构时注重的是以下几 个方面。 第一个方面是本申请发明人认为从削减制造工序的观点来看, 优选在字线或位线的上下层(Z方向)两侧设置存储单元的结构。也 就是说,若在相互叠加起来的字线和位线的所有交叉点上都设置有 存储单元,则具有下述优点,即相对于Z方向的存储单元数来说, 能够将字线及位线的条数减至最少。但若在所述多层结构中将各层 所有的位线共同连接起来,则与所选择的一条字线相对地将选出两 个存储单元。 在本发明中,为了能够相对于所选捧的一条字线选出一个存储 单元,而将位线分成偶数层和奇数层后,使偶数层和奇数层的位线 各自共同连接起来,而且还分別设置了选择开关元件,从而能够对 偶数层和奇数层中的任意之一进行选择。也就是说,将图6左侧所 示的结构作为基本阵列面的结构。还有,使包含设置在基本阵列面 下层的选择开关元件的且设置有多个基本阵列面的平面布置的XY 形状成为矩形形状。通过简单地排列成这种平面布置,很容易地就 能够构成存储器。 第二个方面是探讨了偶数层和奇数层所对应的选择开关元件 的布置方法。也就是说,虽然一个基本阵列面需要两个选摔开关元 件,但优选由基本阵列面自身的设置尺寸决定存储单元阵列的平面 布置尺寸,而并非由选择开关元件的设置尺寸决定该存储单元阵列 的平面布置尺寸。因此,下述设置方法非常有效,即在Y方向上 设置多个基本阵列面,并将这些基本阵列面所对应的多个选捧开关元件设置为使该多个选择开关元件全部位于所述基本阵列面之下的 区域中。 第三个方面是进一 步对将多个基本阵列面所对应的多个选摔 开关元件全部设置在该多个基本阵列面之下的区域中时的设置结构 进行了探讨。 所考虑的是在图5所示的结构中,将第一选择开关元件101 104和第二选择开关元件111 114设置在相关的多个基本阵列面 0 3之下,并用很少的布线层实现与位线之间的连接。从图8中可 以看出相对于包括多个基本阵列面(在图5中为四个基本阵列面) 的块100来说,X方向的偶/奇数层选择信号被排列在X方向上的块 100所共有。在此,因为偶/奇数层选择信号连接在选择开关元件的 栅极上,所以在X方向上设置栅极的多晶硅布线、并且只用多晶硅 布线连接块内外的晶体管的栅极。这一结构对于削减布线层数是有 效的。 基于这一想法,如图12(a)所示,使构成第一选择开关元件 101 104的MOSFET的栅极宽度方向与X方向一致,以将多晶硅 栅极的位置对齐并相互连接起来,从而形成了偶数层选择栅极 106a。同样地使构成第二选择开关元件111 114的MOSFET的栅 极宽度方向与X方向一致,以将多晶硅栅极的位置对齐并相互连接 起来,从而形成了奇数层选择栅极106b。并且,用构成第一选择开 关元件101 104的MOSFET和构成第二选摔开关元件111 114的 MOSFET分别构成栅极长度方向为Y方向的MOSFET对,各MOS FET对共有扩散区域。 还有,当为所述平面布置时,构成选择开关元件的MOSFET 的柵极宽度方向与存储单元阵列的位线为同一方向。由此,通过增 加基本阵列面中同一位线上的位数,就能增大各个选择开关元件的 栅极宽度,而不会使各个选摔开关元件从存储单元阵列中露出。也 就是说,选择开关元件的栅极宽度的自由度提高。 另一方面,如参照图16所说明的那样,按照构成选择开关元 件的MOSFET的设计规则及击穿电压规格等,决定成对的选择开关元件的Y方向(栅极长度方向)尺寸Ytr。也就是说,通过调整基本阵 列面的数量,使存储单元阵列的Y方向尺寸大于Ytr,就能够使选 择开关元件在Y方向上不从存储单元阵列中露出。 这样一来,就能够自由设定存储单元阵列之下的选择开关元件 的X方向(栅极宽度方向)尺寸,并使Y方向(栅极长度方向)尺寸也 具有一定的自由度。因此,这一结构还能适应选择开关元件的晶体 管种类及栅极宽度尺寸的改变,并能炅活适应各种工艺,同时还能 够确实获得作为选择开关元件所需要的晶体管能力。 下面,在特別关注全局位线方向的基础上,对本发明的存储阵 列结构的效果进行说明。 如图5及图8所示,本发明的存储阵列结构示例的一个特征在 于全局位线GBL的方向与位线BL的方向垂直(与字线WL的方 向相同)。这样设置是为了保证在同时选择多个存储单元时不会使电 流集中在全局位线GBL或字线WL上。 也就是说,在图8的结构中,当进行十六位访问(各块一位)时, 若选择了一个位线选择信号(还包含区分为偶数/奇数层逸摔信号的 情况),则选出与该位线选择信号相关的16个块,即块0 块15。 在各个块中,用所逸捧的一条字线和一条全局位线选出一个存储单 元。因此,用单独的字线和全局位线对每块一位共计十六位进行访 问。 因为本存储单元由电阻变化型元件构成,所以在被访问期间电 流持续流动,特別是,在清除及写入时由于其性质的缘故则将有大 电流流动。在本发明的结构中,在从全局位线译码/驱动器202到字 线译码/驱动器201为止的电流通路上仅存在一个选择存储单元。因 此,在对驱动选择线的驱动器的能力进行设计时,仅考虑这一个存 储单元即可,还具有能够将布线的电压降削减到最小的效果。还有, 在图8中,假设同时进行16位的访问,因而在Y方向上设置了 16 列块,但是根据本发明的结构,通过增加块的列数,即例如在同 时进行32位的访问时在Y方向上设置32列,在同时进行64位的 访问时在Y方向上设置64列,就能够在不损害各位特性的情况下很容易地增加同时访问的位数。另一方面,在全局位线与位线在同一方向的情况下,在所选择
由此,将产生下述问题,即位线驱动器的能力不足,在离位线驱 动器近的位和离位线驱动器远的位之间由于加在存储单元上的电压 相差很大而使得存储单元的特性存在很大差异。特别是在写入时影 响更大。 因此,根据本发明的结构,能够收到下述效果,即容易同时 进行多位访问,并且由于各个选择驱动器仅负责一位存储单元,所 以能够获得总是稳定的存储单元的特性。 而且,在选择开关元件的布置中,也由于全局位线GBL的方 向与位线BL的方向垂直,而使得连接变得容易。也就是说,如图 12(b)所示,使位线选捧信号线作为栅极布线形成在X方向上,使各 条全局位线GBL沿着Y方向形成在各个选择开关元件的上层,并 且经由接点141连接在扩散层上,从而很容易就能够实现布线连接。 图17及图18是用来表示本实施方式效果的附图,并且是表示 根据本实施方式而使位线漏电流得以降低的曲线图。图17表示的是 当没有采用本实施方式结构时的大存储阵列(4kX4k位)的电流一 电 压特性,图18表示的是当采用本实施方式结构时的小存储阵列 (32X4k位)的电流一电压特性。还有,在图17及图18中,用虛线 表示从所选择的存储单元中流出的电流值。如图17所示,在为大存储阵列时,来自非选择存储单元的漏 电流就会超过选择存储单元的电流。与此相对,如图18所示,当按 照本实施方式的结构使阵列尺寸缩小时,来自非选择存储单元的漏 电流变得特别小。由此,确实能够检测出选择存储单元的电流。 产业实用性 综上所述,在本发明中,因为能够以很小的平面布置面积实现 存储单元阵列已被多分割的电阻变化型非易失性存储装置,所以例 如在实现高集成且小面积的存储器时本发明是有用的。
权利要求
1. 一种电阻变化型非易失性存储装置,包括具有电阻值根据电信号发生可逆变化的电阻变化型元件的存储单元,其特征在于该电阻变化型非易失性存储装置,包括基板,和形成在所述基板上并设置有多个所述存储单元的存储单元阵列;在所述存储单元阵列中,所述各个存储单元分别形成在位线和字线之间的交点位置上,并夹在该位线和该字线之间,所述位线沿X方向延伸并形成在多层中,所述字线沿Y方向延伸并形成在位线间的各层中,分别为每个位线组构成的且共用字线的多个基本阵列面排列在所述Y方向上,该位线组由在层叠加的方向即Z方向上排列的位线组成,在所述各个基本阵列面中,偶数层的位线共同连接起来,并且奇数层的位线共同连接起来;所述电阻变化型非易失性存储装置,进一步包括全局位线,和为所述各个基本阵列面设置的第一及第二选择开关元件;所述第一选择开关元件,根据偶数层选择信号控制与该基本阵列面相关的全局位线和在该基本阵列面中共同连接起来的偶数层位线之间的电气连接/非电气连接间的切换,所述第二选择开关元件,根据奇数层选择信号控制与该基本阵列面相关的全局位线和在该基本阵列面中共同连接起来的奇数层位线之间的电气连接/非电气连接间的切换。
2. 根据权利要求1所述的电阻变化型非易失性存储装置,其特征在于 所述第一及第二选择开关元件由形成在所述基板上的金属氧化物半导体场效应晶体管构成。
3 .根据权利要求2所述的电阻变化型非易失性存储装置,其特征在于 构成所述第 一选择开关元件的金属氧化物半导体场效应晶体管和构成所述第二选择开关元件的金属氧化物半导体场效应晶体管,构成共有成 为源极或漏极的扩散区域之一的金属氧化物半导体场效应晶体管对,该共 有的扩散区域与所述全局位线相连接。
4. 根据权利要求3所述的电阻变化型非易失性存储装置,其特征在于 在将所述基本阵列面的数量设为n、且n是2以上的整数时, 所述金属氧化物半导体场效应晶体管对设置成为栅极长度方向与Y方向 一 致,并且在X方向上排列有n对该金属氧化物半导体场效应晶体管对, 构成所述第一选择开关元件的各个金属氧化物半导体场效应晶体管 的栅极彼此相连接,并且构成所述笫二选择开关元件的各个金属氧化物半 导体场效应晶体管的栅极彼此相连接。
5. 根据权利要求4所述的电阻变化型非易失性存储装置,其特征在于 若在观看由所述X方向和所述Y方向形成的XY平面时,将所述金属氧化物半导体场效应晶体管对在栅极长度方向上的尺寸设为Ytr,将所排 列的n对所述金属氧化物半导体场效应晶体管对整体在X方向上的尺寸设 为Xtr,将位线的布线间距设为Ym,将字线的数量设为k,并将字线的布 线间距设为Xk,则满足Ytr《nXYm、 Xtr《kXXk。
6. 根据权利要求4所述的电阻变化型非易失性存储装置,其特征在于 在所述金属氧化物半导体场效应晶体管对的每一对中, 构成所述第一选择开关元件的金属氧化物半导体场效应晶体管所具备的非共有扩散区域,与在该基本阵列面中共同连接起来的偶数层位线电 气连接,构成所述第二选择开关元件的金属氧化物半导体场效应晶体管所具 备的非共有扩散区域,与在该基本阵列面中共同连接起来的奇数层位线电 气连接。
7. 根据权利要求6所述的电阻变化型非易失性存储装置,其特征在于 在所述全局位线和所述存储单元阵列之间设有布线层, 在所述布线层中,在各个基本阵列面中共同连接起来的偶数层位线的接点区域排列在Y方向上,并且在各个基本阵列面中共同连接起来的奇数 层位线的接点区域排列在Y方向上,将所述各个金属氧化物半导体场效应晶体管对中构成所述第 一 选择 开关元件的金属氧化物半导体场效应晶体管所具备的非共有扩散区域与在将所述各个金属氧化物半导体场效应晶体管对中构成所述第二选择开关元阵列面中共同连接起来的奇数层位线的接点连接起来的布线,形成在所述 布线层中。
8. 根据权利要求7所述的电阻变化型非易失性存储装置,其特征在于 共同连接起来的位线的连接通孔从所述布线层的接点区域沿着与基斗反垂直的方向延伸。
9. 根据权利要求1 8中任 一 项所述的电阻变化型非易失性存储装置, 其特征在于所述全局位线形成在所述存储单元阵列的下层,并沿Y方向延伸。
10. 根据权利要求1 9中任一项所述的电阻变化型非易失性存储装 置,其特征在于所述存储单元所具备的电阻变化型元件能够成为低电阻状态和高电 阻状态,该电阻变化型元件具有双向性,即当处于低电阻状态时,若施 加电压超过第一电压,则变成高电阻状态,当处于高电阻状态时,若方向 与所述第一电压施加方向相反的施加电压超过第二电压,则变成低电阻状 态。
11. 根据权利要求1 10中任一项所述的电阻变化型非易失性存储装 置,其特征在予所述存储单元具有与所述电阻变化型元件串联的二极管元件,所述二极管元件相对于施加电压具有非线性电流特性,并且具有电流 根据所述施加电压的方向在双向上流动的双向性,当将施加在所述二极管元件上的电压表示为V,将在所述二极管元件 中流动的电流表示为I,将决定阈值电压的规定电流表示为It,将第一阈值 电压表示为Vl,并将第二阈值电压表示为V2时,满足V2<0<V1、 lt>0,在满足V1《V的区域中,It《I,在满足V《V2的区域中,1《-It,在满足V2<V<V1的区域中,-It<I<It。
全文摘要
本发明公开了一种电阻变化型非易失性存储装置。在沿X方向延伸的位线(BL)和沿Y方向延伸的字线(WL)之间的交点位置上形成有存储单元(MC)。分别为每个位线组构成的且共用字线(WL)的多个基本阵列面排列在Y方向上,该位线组由在Z方向上排列的位线(BL)组成。在各个基本阵列面中,偶数层位线以及奇数层位线各自共同连接起来,选择开关元件(101~104)控制共同连接起来的偶数层位线和全局位线(GBL)之间的连接/非连接间的切换,选择开关元件(111~114)控制共同连接起来的奇数层位线和全局位线(GBL)之间的连接/非连接间的切换。
文档编号G11C13/00GK101548336SQ20088000099
公开日2009年9月30日 申请日期2008年6月20日 优先权日2007年6月22日
发明者东亮太郎, 岛川一彦, 神泽好彦, 藤井觉 申请人:松下电器产业株式会社

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