具有用于时序控制的虚位线的存储器的制作方法

xiaoxiao2020-8-1  1

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专利名称:具有用于时序控制的虚位线的存储器的制作方法
技术领域
图2以部分框图形式和部分示意图形式示出根据本发明一 个实施例的

图1的存储器块10的一部分。在一个实施例中,本发明试图使用更简单的逻辑对这些方案 加以改进,以提供下面特性的一种或多种,即更好的追踪、更加鲁棒 的感测、更优化的时序、降低的面积和功率、对多种工艺变化降低的 时序变化性、良好的保持追踪的可调性、和/或对包括多块结构的所有 可配置存储器类型的广泛应用。 [0010在一个实施例中,本发明具体地解决对编译的存储器配置 保持几乎恒定的感测差分的需要,以在最大化性能的同时保证鲁棒感 测。在一个实施例中,本发明4吏用自计时(self-timed)的控制电路, 该控制电路利用与位于存储器阵列之外的可较宽地调节的下拉
(pulldown)电路相关联一个或多个虚位线的RC负栽特性。在一个 实施例中,在存储器阵列之内的一个或多个虛位线用作对在该阵列之 外的放电电路的负栽,以产生对正常的或实际位线的精确负载匹配, 同时允许容易地调整感测余量的灵活性。需要的电路也可以更简单并 且也可以允许对于各种模式(诸如读取、写入和测试)的单独的放电 控制。替代实施例可以包括更少的模式或不同的模式。[0011注意,存储器块10的一些实施例可以使用多个单位线(即
位线信号),其中通过检测在对应的位线信号上的电压确定来自存储
单元的数据值。存储器块10的其它实施例可以使用位线的差分对 (differential pairs)(即,位线信号和位线*信号),其中通过检测 在对应的位线和位线*对上的电压差确定来自存储单元的数据值。在其 它实施例中,对于存储器块10可以使用任何适当的结构。在示出的实施例中,虚单元(如42、 43)不用来对其关联 的虚位线(分別地如40、 41)放电。结果,示出的实施例不需要虛字线并且不需要虛感测放大器。这可能潜在地导致在面积方面的显著节
省。代替使用虛单元(如42、 43)对其关联的虛位线(分别地如40、 41)放电,在时序电路20中可以使用下拉电路(参见图2)来实现该 放电或下拉功能。通过使用单独的下拉电路代替虛单元(42、 43)来 对虛位线(分别地,40、 41)放电,可以使用电学特性不象位单元装 置那样多地变化的装置,这是通过最小化其对几何的和局部的(如管 芯内或实例内(intra-instance))工艺变化的灵敏性实现的。例如, 可能期望使用具有一种或多种下列特性的下拉晶体管较大的沟道宽 度、较大的沟道长度和/或较高的阈值电压。替代实施例可以选择产生 随几何的和局部的工艺变化最低限度地改变的下拉效应的不同的器件 特性,同时对全局工艺变化(如管芯到管芯、晶片到晶片、和批次到 批次变化)工艺保持期望的追踪。因此,对于一些实施例,电路可以 追踪总的工艺变化和趋势,而对随机的局部变化具有某些免疫性,尤 其对那些典型地发生在窄宽度和短沟道器件上发生的由几何和电学的 变化导致的那些局部变化。注意,在示出的实施例中,不通过虛单元(如42、 43)执 行下拉虛位线(如40、 41)的功能。利用虛单元(如42、 43)下拉虛 位线(如40、 41)的问题是任何给定的虚单元的放电能力可能仅仅由 于其在存储器阵列12、 14中的位置或其它因素而在宽的分布上变化。 在一些实施例中,该宽的分布可能是由于具有窄的沟道宽度的器件通 常被用于实际单元和虚单元中。因此期望(如在时序控制20中)使用 其它下拉电路来下拉虛位线(如40、 41),因为所述其它下拉电路的 放电能力不受虚单元的宽的变化性的影响。所述其它下拉电路的增加 的稳定性的一个原因应归于所迷其它下拉电路能够使用较宽的和/或 较长的沟道器件的事实。另外,由于所述其它下拉装置不受单元和阵 列结构以及器件尺寸的限制,能够优化所述其它下拉电路中的器件尺 寸。在一个实施例中,利用虚位线(如40、 41)的》文电时序控 制感测触发信号44的断言。然后,利用感测触发信号44使能感测放 大器28、 29。接着, 一旦感测;故大器28、 29被使能,就以标准方式 读取存储器块10。当与读取有关的虚位线40被放电时或者当与写入有关的 虛位线41被放电时,将感测锁存器70置位。锁存器输出104被提供 到局部感测使能驱动器67。接着,局部感测使能驱动器67提供用于 触发感测;故大器28、 29的感测触发信号44。在一些实施例中,为了 复制由于列复用器、感测放大器等等在实际位线(如45)上的负载, 可以使用 一个或多个负栽调整电路69将更多的负载加入到虛位线40、 41。替代实施例可以不使用负栽调整电路69。负载读取信号112被提供为到复用器71的输入,并且负载 写入信号114被提供为到复用器72的输入。读取和写入复用器选择信 号116允许仅负载读取信号112和负载写入信号114之一通过到感测 锁存器70的输入。当虚位线40被充分地放电(负载读取112被提供 到锁存器70的输入)时或者当虚位线41被充分地放电(负载读取114 被提供到锁存器70的输入)时,将锁存器70置位。尽管感测电路70 的示出实施例使用锁存器,但是替代实施例可以使用任何期望的电路 检测何时虚位线已经被放电。在示出的实施例中,当感测电路70感测 虛位线已经被充分地;^文电时,在一个实施例中,感测电路70断言输出 信号(锁存器输出104)。锁存器输出信号104被提供到局部感测使 能驱动器电路67,该电路断言感测触发信号44作为响应。替代实施 例可以不使用局部感测使能驱动器67。在一些实施例中,感测电路70 的输出也可以被提供到复位逻辑68。在示出的实施例中,局部译码器 和时钟緩冲器逻辑65提供使能或时钟输入到感测电路70。在替代实 施例中,可以不同的方式对感测电路70使能或时控。时钟118被提供到全局时钟锁存器和緩冲器电路66。接着, 全局时钟锁存器和緩冲器电路66使用该时钟以产生导出时钟128。在 示出的实施例中,该导出时钟128用于时钟电路64、 65,并且也被提 供到也可以被制造在相同的集成电路上的其它块(未示出)。在示出 的实施例中,电路66是输入时钟锁存器,对于它而言,导出时钟128 是输出。尽管已经将电路64、 65、 67和68示出为局部控制电路16 (参见图1)的一部分,替代实施例可以多种不同的方式实现和/或定 位该功能性。同样地,尽管已经将尽管电路66示出为全局控制电路 18的一部分(参见图1),替代实施例可以不同的方式实现和/或定位 该功能性。图4示出在图1和2中示出的存储器块10的 一个实施例的 写入时序图。注意,写入时钟信号IIO使能选择的下拉堆叠(如62、 63)并且断言写入驱动信号来使能写入驱动器26、 27。示出为锁存器 输入102的虚位线41的放电导致锁存器70置位(信号锁存器输出 104)。锁存器输出104的断言将局部复位100断言。注意,局部复位 100的断言将导致写入时钟110和写入驱动的无效,因此终止写入存 取。结果,选择的下拉堆叠(如62、 63)将被预充电以便接下来的写 入存取,并且感测锁存器70将被复位。注意,对于示出的实施例,在 局部感测使能驱动器67内的电路将防止感测触发信号44在写入存取 期间断言。在示出的实施例中,感测放大器29 (参见图1)在写入到 存储器块IO期间将不工作。在一个实施例中,电路使用诸如读取时钟 108 (参见图2)的信号作为到局部感测使能驱动器67的输入,从而 仅读取将会激活局部感测使能驱动器67。
[0041因为实现本发明的装置绝大部分由本领域技术人员所知的 电子元件和电路组成,如上的说明被认为已经是必要的程度,为了便
教导,将不再以更大程度解释电路细节。
[0042尽管已经关于特定的导电类型或电位的极性描述本发明, 但技术人员应当理解,电导类型和电位极性可以被反向。
0043可以使用各种不同的信息处理系统实现上述实施例中的一 些(如果适用的话)。例如,尽管图l及其讨论描述了示范的存储器
用的参考。当然,该结构的实施方式已经被简化以便于讨论,其仅仅 是根据本发明可以使用的许多不同类型的适当结构之一。本领域技术 人员将认识到在逻辑块之间的边界仅仅是说明性的,并且替代的实施 例可以合并逻辑块或电路元件,或将功能性的替代分解施加于各种逻 辑块或电路元件上。[0044因此,应当理解,本文中描述的结构仅仅是示范性的,事 实上实现相同的功能性的许多其它结构可以被实现。简而言之(但仍 具有明确的意义),实现相同的功能性的任何的组件布置被有效地" 关联",从而实现期望的功能。因此,本文中組合以实现特定的功能 性的任何两个组件可以被看作彼此"相关联",从而实现希望的功能 性,而不管结构或中间的组件。同样地,这样关联的两个组件也可以 被看作彼此"操作相连"或"操作耦合"以实现想望的功能性。
[0045此外,例如,在一个实施例中,示出的存储器10的元件是 位于单个集成电路上的或在同样的器件内的电路。替代地,存储器IO
可以包括任何数目的单独的集成电路或彼此相互连接的分离装置。还 例如,存储器IO或其部分可以是物理电路的或可转变为物理电路的逻 辑表示的软式表示或编码表示。同样地,存储器IO可以被实施为任何 适当类型的硬件描述语言。
[0046此外,本领域技术人员将认识到在上述操作的功能性之间 的边界仅仅是说明性的。多个操作的功能性可以被合并到单个操作中, 和/或单个操作的功能性可以被分配到另外的操作中。此外,替代实施 例可以包括特定的操作的多个实例,并且在多种其它实施例中可以改 变操作的次序。
[0047存储器10可以被实施为可以从计算机可读介质或其它计 算机系统上的其它介质取回的任何适当的类型硬件描述语言。计算机 可读介质可以包括,例如而不限于,任何数目的下列介质包括磁盘 和磁带存储介质的磁存储介质;诸如高密度盘介质和数字视频盘式存 储器介质的光存储介质(如CD-ROM、 CD-R、等等);包括基于半 导体的存储单元的非易失性存储器存储介质,例如闪速存储器、 EEPROM、 EPROM、 ROM;铁磁数字存储器;MRAM;包辨寄存 器、緩冲器或高速緩存、主存储器、RAM等等的易失性存储器介质; 包括计算机网络、点到点电信设备和载波传输介质的数据传输介质(仅 作为例子)。
[0048尽管在本文中参考具体实施例描述了本发明,但是可以作
19出不同的修改和改变,而不偏离由下面的^k利要求所阐明的本发明的 范围。因此,说明书和图将被认为是说明性的而不是限制的意义,并 且所有这样的修改将被包括在本发明的范围之内。本文中就具体实施 例描述的任何益处、优点或问题的解决方案并不被认为是任何或所有 的权利要求的关键的、必要的或必需的特征。
[0049本文中使用的术语"耦合"并不限于直接耦合或机械耦合。 [0050此外,本文中4吏用的术语"一"定义为一个或多于一个。 此外,在权利要求中诸如"至少一个"和"一个或多个"的引语的使用不 应该被解释为暗示由不定冠词"一"引入的另外的权利要求元素将包 含引入的权利要求元素的特定的权利要求限制为仅包含一个这样的元 素的发明,即使当相同的权利要求包括引语"一个或多个,,或"至少一 个"以及诸如"一"的不定冠词。这也适用于定冠词的使用。
[0051I除非另有说明,诸如"第一"和"第二"的术语用于任意地区 分这样的术语描述的元素。因此,这些术语并不必然意指这样的元素 的在时间上的或其它的优先。
[0052另外的文本
1. 具有至少一个存储器阵列块的存储器,该至少一个存储器阵 列块包括N个字线,其中N大于1,该存储器包括
耦合到该至少一个存储器阵列块的多个感测放大器; 至少一个虚位线,其中所述至少一个虛位线包括M个虚位单元,
其中M与N相等;以及
耦合到所述至少一个虚位线的时序电路,其中所述时序电路包括
耦合到感测电路的至少一个下拉晶体管的堆叠,用来生成用于使能所
述多个感测放大器的感测触发信号。
2. 根据项目l的存储器,其中所述至少一个存储器阵列块包括 第一存储器阵列和第二存储器阵列,其中所述至少一个虚位线被置于 邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。3. 根据项目2的存储器,其中所述至少一个虚位线被置于最靠 近于耦合到所述至少一个存储器阵列块的多个字线驱动器。
4. 根据项目1的存储器还包括局部控制电路,所述局部控制电 路用来生成用于触发所述时序电路和N个字线中的至少一个的时钟信 号。
5. 根据项目l的存储器,其中至少基于所述至少一个虛位线的 负栽特性生成所述感测触发信号。
6. 根据项目l的存储器,其中,所述时序电路还包括多个下拉 晶体管的堆叠,其中响应于堆叠选择信号从所述多个下拉晶体管的堆 叠中选出所述至少一个下拉晶体管的堆叠。
7. 根据项目6的存储器,其中在特定的下拉晶体管的堆叠内的 下拉晶体管具有相同的尺寸。
8. 一根据项目7的方法,其中,从一个下拉晶体管的堆叠到另一 个下拉晶体管的堆叠,所述下拉晶体管尺寸变化。
9. 根据项目l的存储器,还包括多个虚位线,其中所述时序电 路被耦合到所述多个虚位线,并且其中所述多个位线中的每个包括M 个虚位单元,其中M与N相等。
10. 具有至少一个存储器阵列块的存储器,该至少一个存储器 阵列块包括N个字线,其中N大于1,该存储器包括
耦合到该至少一个存储器阵列块的多个感测放大器; 至少一个虚位线,其中所述至少一个虛位线包括M个虛位单元,其中M与N相等;以及
耦合到所述至少一个虛位线的时序电路,该虚位线形成节点,其 中所述时序电路包括耦合到感测电路的至少一个下拉晶体管的堆叠, 所述感测电路用来生成用于预充电该节点的局部复位信号,其中至少 基于所述至少一个虚位线的负载特性生成所述局部复位信号。
11. 根据项目IO的存储器,其中所述至少一个存储器阵列块包 括第一存储器阵列和第二存储器阵列,其中所述至少一个虚位线被置 于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。
12. 根据项目ll的存储器,其中所述至少一个虚位线被置于最 靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。
13. 根据项目IO的存储器,还包括局部控制电路,所述局部控 制电路用来生成用于触发所述时序电路和N个字线中的至少一个的时 钟信号。
14. 根据项目IO的存储器,其中,所述时序电路还包括多个下 拉晶体管的堆叠,其中响应于堆叠选择信号从所述多个下拉晶体管的 堆叠中选出所述至少一个下拉晶体管的堆叠。
15. 根据项目14的存储器,其中在特定的下拉晶体管的堆叠内 的下拉晶体管具有相同的尺寸。
16. 根据项目15的存储器,其中,从一个下拉晶体管的堆叠到 另一个下拉晶体管的堆叠,所述下拉晶体管尺寸变化。
17. 用于操作包括至少一个存储器阵列块的存储器的方法,所 述至少一个存储器阵列块包括N个字线,其中N大于1,所述存储器还包括耦合到该至少一个存储器阵列块的多个感测放大器,至少一个
虚位线,以及时序电路,其中所述至少一个虚位线包括M个虚位单元, 其中M与N相等,所述方法包括 接收读取或写入操作信号;以及
使用所述时序电路,生成用于使能所述多个感测放大器的感测触 发信号,其中感测触发信号的产生时序是至少与所述至少一个虚位线
相关的电容性负载的函数。
18. 根据项目17的方法,其中至少在所述至少一个虚位线的电 容负栽方面的变化追踪在所述存储器的尺寸方面的变化。
19, 根据项目17的方法,其中所述时序电路包括多个下拉晶体 管的堆叠,并且该方法还包括
响应于堆叠选择信号的接收选择所述多个下拉晶体管的堆叠中 的一个。
20. 根据项目17的方法,其中所述时序电路和至少一个虛位线 的耦合形成节点,该方法还包括
生成用于预充电所述节点的局部J^f立信号。
21. 根据项目20的方法,其中所述存储器还包括感测锁存器, 该方法还包括
使用所述局部复位信号来
复位与所述存储器相关的控制逻辑; 终止所述读取或写入操作;以及 复位所述感测锁存器。
权利要求
1.具有至少一个存储器阵列块的存储器,该至少一个存储器阵列块包括N个字线,其中N大于1,该存储器包括耦合到该至少一个存储器阵列块的多个感测放大器;至少一个虚位线,其中所述至少一个虚位线包括M个虚位单元,其中M与N相等;以及耦合到所述至少一个虚位线的时序电路,其中所述时序电路包括耦合到感测电路的至少一个下拉晶体管的堆叠,用来生成用于使能所述多个感测放大器的感测触发信号。
2. 根据权利要求l的存储器,其中所迷至少一个存储器阵列块 包括第一存储器阵列和第二存储器阵列,其中所述至少一个虚位线被 置于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一个。
3. 根据权利要求2的存储器,其中所述至少一个虚位线被置于 最靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。
4. 根据权利要求1的存储器还包括局部控制电路,所述局部控 制电路用来生成用于触发所述时序电路和N个字线中的至少一个的时 钟信号。
5. 根据权利要求l的存储器,其中至少基于所述至少一个虛位 线的负载特性生成所述感测触发信号。
6. 根据权利要求l的存储器,其中,所述时序电路还包括多个 下拉晶体管的堆叠,其中响应于堆叠选择信号从所述多个下拉晶体管 的堆叠中选出所述至少一个下拉晶体管的堆叠。
7. 根据权利要求6的存储器,其中在特定的下拉晶体管的堆叠 内的下拉晶体管具有相同的尺寸。
8. 根据权利要求7的方法,其中,从一个下拉晶体管的堆叠到 另一个下拉晶体管的堆叠,所述下拉晶体管尺寸变化。
9. 根据权利要求l的存储器,还包括多个虛位线,其中所述时 序电路被耦合到所述多个虛位线,并且其中所述多个位线中的每个包 括M个虚位单元,其中M与N相等。
10. 具有至少一个存储器阵列块的存储器,该至少一个存储器 阵列块包括N个字线,其中N大于1,该存储器包括耦合到该至少 一 个存储器阵列块的多个感测放大器; 至少一个虚位线,其中所述至少一个虚位线包括M个虚位单元, 其中M与N相等;以及耦合到所述至少一个虛位线的时序电路,该虚位线形成节点,其 中所述时序电路包括耦合到感测电路的至少一个下拉晶体管的堆叠, 所述感测电路用来生成用于预充电该节点的局部复位信号,其中至少 基于所述至少一个虚位线的负载特性生成所述局部复位信号。
11. 根据权利要求10的存储器,其中所述至少一个存储器阵列 块包括第一存储器阵列和第二存储器阵列,其中所述至少一个虚位线 被置于邻近所述第一存储器阵列和所述第二存储器阵列中的至少一 个。
12. 根据权利要求ll的存储器,其中所述至少一个虛位线被置 于最靠近于耦合到所述至少一个存储器阵列块的多个字线驱动器。
13. 根据权利要求10的存储器,还包括局部控制电路,所述局部控制电路用来生成用于触发所述时序电路和N个字线中的至少一个 的时钟信号。
14. 根据权利要求10的存储器,其中,所述时序电路还包括多 个下拉晶体管的堆叠,其中响应于堆叠选择信号从所述多个下拉晶体 管的堆叠中选出所述至少一个下拉晶体管的堆叠。
15. 根据权利要求14的存储器,其中在特定的下拉晶体管的堆 叠内的下拉晶体管具有相同的尺寸。
16. 根据权利要求15的存储器,其中,从一个下拉晶体管的堆 叠到另一个下拉晶体管的堆叠,所述下拉晶体管尺寸变化。
17. 用于操作包括至少一个存储器阵列块的存储器的方法,所 述至少一个存储器阵列块包括N个字线,其中N大于1,所述存储器 还包括耦合到该至少一个存储器阵列块的多个感测放大器,至少一个 虚位线,以及时序电路,其中所述至少 一个虚位线包括M个虚位单元, 其中M与N相等,所述方法包括接收读取或写入操作信号;以及使用所述时序电路,生成用于使能所述多个感测放大器的感测触 发信号,其中感测触发信号的产生时序是至少与所述至少一个虚位线相关的电容性负载的函数。
18. 根据权利要求17的方法,其中至少在所述至少一个虛位线 的电容负载方面的变化追踪在所述存储器的尺寸方面的变化。
19. 根据权利要求17的方法,其中所述时序电路包括多个下拉 晶体管的堆叠,并且该方法还包括响应于堆叠选择信号的接收选择所述多个下拉晶体管的堆叠中的一个。
20. 根据权利要求17的方法,其中所述时序电路和至少一个虛 位线的耦合形成节点,该方法还包括生成用于预充电所述节点的局部复位信号。
21. 根据权利要求20的方法,其中所述存储器还包括感测锁存 器,该方法还包括使用所述局部复位信号来复位与所述存储器相关的控制逻辑; 终止所述读取或写入操作;以及 复位所述感测锁存器。
全文摘要
本发明提供一种具有至少一个存储器阵列块(10)的存储器,该至少一个存储器阵列块(10)包括N个字线,其中N大于1。该存储器包括耦合到至少一个存储器阵列块(10)的多个感测放大器(28、29)。该存储器还包括至少一个虚位线(40、41),其中该至少一个虚位线(40、41)包括M个位单元(42、43),其中M与N相等。该存储器还包括耦合到该至少一个虚位线(40、41)的时序电路(20),其中该时序电路(20)包括耦合到感测电路(70)的至少一个堆叠下拉晶体管(60、61),该感测电路(70)用于生成用于存储器存取的时序控制的锁存器控制输出信号(104)。时序控制可以包括生成用于读取操作的感测触发信号(44)以使能多个感测放大器(28、29)和/或生成用于终止存储器存取的局部复位信号(100),例如禁用用于写入操作的多个写入驱动器(26、27)。
文档编号G11C11/00GK101617369SQ200880003292
公开日2009年12月30日 申请日期2008年1月24日 优先权日2007年2月22日
发明者L·F·奇尔德斯, M·W·杰顿, O·R·鲁, 格伦·E·斯塔尼斯 申请人:飞思卡尔半导体公司

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