混合衬底上的抗闭锁半导体结构及其制造方法
专利名称：混合衬底上的抗闭锁半导体结构及其制造方法
技术领域：
本发明涉及半导体结构和方法，更具体地，涉及^f吏用具有体区和SOI
器件区的混合衬底构造的互补金属氧化物半导体器件电路的抗闭锁半导体 结构以及这样的抗闭锁半导体结构的制造方法。
背景技术：
互补金属氧化物半导体(CMOS )电路包括n沟道场效应晶体管(nFET )， 其中电子载流子负责沟道中的传导，和p沟道场效应晶体管(pFET)，其中 空穴载流子负责沟道中的传导。CMOS电路常规上在具有单晶取向的硅晶片 上制造，普通是(100)晶向。与(110)晶向的硅相比，电子在(100)晶 向的硅中具有较高的迁移率。与此相反，与(100)晶向的硅相比，空穴在 (110)晶向的硅中具有较高的迁移率。
认识到该能力以便优化晶体管性能，混合取向技术(HOT)演进以生产 混合衬底，其特征为在普通体衬底上具体不同晶向的器件区。使用这样的混 合衬底，可以制造具有在(100)晶向的硅器件区中形成的nFET和在(110) 晶向的硅器件区中形成的pFET的CMOS电路。因此，可以单独地优化在 CMOS电路中不同类型晶体管的性能。
混合衬底可以包括体器件区和绝缘体上半导体(SOI)器件区，其具有 不同晶向，或者在某些环境下具有相同晶向。各个SOI器件区与体衬底电隔 离并且也与相邻的体器件区电隔离。闭锁可以代表使用混合衬底的体器件区 制造的FET的重要课题。对于基于太空的应用，由高能离子辐射和粒子(例 如宇宙射线、中子、质子、阿尔法粒子)所产生的电子-空穴对可以引起闭 锁。由于在太空飞行系统中不可以容易地更换CMOS电路，所以由闭锁所 引起的芯片故障可以证明是灾难性的。因而，对于在自然太空辐射中，以及 在陆地环境中的军用系统和其它高可靠性商业应用中的电路工作，设计承载 对于闭锁具有高容限的体CMOS器件的混合衬底可以是重要的考虑方面。一事件效应(SEE)由单个粒子引起，典型地是具有3MeV和7MeV之间的 能量的阿尔法粒子，并且通常是陆地事件。SEE型事件可以引起单事件扰乱 (SEU),其中单个辐射粒子扰乱存储电路(例如SRAM、 DRAM、锁存器、 触发器)，或者可以导致多位扰乱(MBU) 。 SEU和MBU事件都可以导致 单事件闭锁(SEL)。单事件瞬态(SET)来自引起电压瞬态的单个辐射粒 子，通常通过碰撞组合逻辑。如果SET的瞬态(或短时脉沖波形干扰(glitch )) 闭锁，则有时称为SEU。单事件功能性中断(SEFI)由单个粒子引起，该粒 子导致器件停止作用并且切换至待机模式。单事件栅极破坏表示由撞击晶体 管的栅极的单个粒子引起的栅极破坏。总的离子剂量(TID)是由离子辐射 所产生的电子-空穴对所导致的在氧化物层中俘获的空穴引起的累计效应。 电子-空穴对的电子的迁移率足以从氧化物层逃逸，这导致留下剩余的俘获 空穴，其增加泄漏或导通晶体管中的寄生器件。
尽管混合衬底对其试图的目的的成功，仍然需要改善的半导体结构和方 法，以便进一步提高使用混合衬底制造的集成电路的闭锁抵抗力。
发明内容
本发明的一实施例涉及一种半导体结构，所述结构包括并置的第一和第 二半导体区和在第一和第二半导体区下面的第三半导体区。绝缘层布置在第 二半导体区和第三半导体区之间。第一导电区布置在第一半导体区和第三半 导体区之间的位置的衬底中。第一和第三半导体区具有相反的导电类型。
本发明的另 一实施例涉及一种使用绝缘体上硅衬底的半导体结构的制 造方法，所述绝缘体上硅村底具有半导体层、半导体层下面的第一导电类型 的体区、和半导体层和体区之间的绝缘层，所述方法包括形成开口，所述 开口具有与体区相交的底部、和从所述半导体层的顶表面穿过半导体层和绝
缘层延伸至底部的侧壁。所述方法还包括在体半导体区中形成第二导电类型 且接近开口的底部的导电区，第二导电类型与第一导电类型相反。所述方法 还包括用从开口的底部向顶表面外延生长的半导体材料填充开口 。
被引入且构成本说明书的 一部分的附图，与在上述给出的本发明的总体描述和在下面所给出的实施例的详细描述一起，说明了本发明的实施例，并 用于解释本发明的原理。
图1 _ 12是根据本发明一实施例的工艺方法的连续的制造阶段的部分衬 底的概略截面图。
图13-20是根据本发明一替代实施例的工艺方法的连续的制造阶段的 部分衬底的扭无略截面图。
具体实施例方式
参考图1，绝缘体上半导体(SOI)衬底10包括具有顶表面22的半导 体层12、掩埋绝缘层14、和通过掩埋绝缘区与半导体层12分离的处理或体 区16。 SOI衬底10可以通过任何合适的技术制造，例如晶片键合和分离技 术。在代表性的实施例中，半导体层12由单晶或包含例如硅的单晶型含硅 材料制成，并且体区16也可以同样由单晶或包含例如硅的单晶含硅材料制 成。半导体层12可以薄至约10纳米以下，典型地在约20纳米至约150纳 米的范围，但是不仅局限于此。显著厚于半导体层12的体区16的厚度在图 1中未按比例示出。掩埋绝缘层14包括常规的介电材料，例如二氧化硅 (Si02),并且可以具有在约50纳米至约150纳米范围的厚度，但不局限于 此。
半导体层12具有由Miller指数(j,k,l)所识别的晶面的第一晶向并且体 区具有由Miller指数(j，,k，,r)所识别的晶面的第二晶向。对于单晶硅，半 导体层12和体区16的对应的晶向(j,k，l)和(j，,k，,l，)可以选自(100)、 (110)、 和(111)晶向。半导体层12的第一晶向(j，k，l)可以与体区16的(j，,k，,r) 晶向不同。例如，半导体层12的第一晶向(j,k,l)可以是(110)晶向而体 区16的第二晶向(j，,k，,r)可以是(100)晶向，或者与前述相反。在替代 的实施例中，第一和第二晶向(j,k,l)和(j，,k，,r)可以相同。
参考图2，在图2中相似的参考标号指称在图1和在后续的制造阶段中 相似的特征，由第一和第二衬垫层18、 20组成的衬垫叠层形成于半导体层 12的顶表面22上。较薄的第一衬垫层18将较厚的第二衬垫层20与半导体 层12分离。选择衬垫层18、 20的构成材料，以便选择性地蚀刻构成半导体 层12的材料并且易于在制造工艺的后续的阶段中被去除。第一衬垫层18可 以是在约5纳米至约10纳米量级的厚度的Si02,通过将半导体层12暴露于或者干氧环境或者是在加热的环境中的蒸气而生长，或者通过常规沉积工艺
而沉积，例如热化学气相沉积(CVD)。第二衬垫层20的厚度可以是在约 20纳米至约200纳米量级，并且通过热CVD化学气相沉积工艺，例如低压 化学气相沉积(LPCVD)或等离子体辅助CVD工艺沉积的氮化硅(Si3N4) 的共形层。第一衬垫层18可以作为缓沖层，以便避免在构成第二衬垫层20 的材料中的应力引起半导体层12的半导体材料中的位错。
通过使用赋予衬垫层18、 20的图案的光刻和蚀刻工艺，开口形成于半 导体层12和掩埋绝缘层14中，示出了单个代表性的开口 24。可以通过在衬 垫层20上施加抗蚀剂(未示出)，对于一辐射图案曝光该抗蚀剂，从而在该 抗蚀剂中产生潜图案，并且在被曝光的抗蚀剂中显影该潜图案，从而在衬垫 层18、 20中产生该图案。各向异性干法蚀刻工艺，例如反应离子蚀刻(RJE) 或等离子体蚀刻随后可以用于将图案从构图的抗蚀剂转移至衬垫层18， 20 中。蚀刻工艺可以在单个蚀刻步骤或多个蚀刻步骤中用不同的蚀刻化学进 行，去除通过在构图的抗蚀剂中的图案可见的衬垫层18, 20的部分并且在 垂直方向上停止于半导体层12的顶表面22。在完成蚀刻之后，通过例如等 离子体灰化或化学剥离剂而从衬垫层18, 20剥离剩余的抗蚀剂。
该图案随后用可以由例如RIE工艺、离子束蚀刻工艺、或等离子体蚀刻 工艺构成的各向异性干法蚀刻工艺而从构图的衬垫层18, 20转移至下面的 半导体层12和掩埋绝缘层14。采用第一蚀刻化学(例如标准硅R正工艺) 以便将该图案延伸通过半导体层12,其对于构成衬垫层18， 20的材料选择
层18、 20的材料的蚀刻速率)。随后采用第二蚀刻化学试剂以便将该图案延 伸通过掩埋绝缘层14,其对于构成衬垫层20的介电材料选择性地移除组成 的介电材料。
各个开口 24可以具有浅沟槽的形式，其界定了延伸穿过半导体层12和 掩埋绝缘层14的厚度并且暴露体区16的各表面区的窗。各个开口 24包括 相对的侧壁26、 28，其延伸穿过半导体层12和掩埋绝缘层14至底表面或底 部30,底表面或底部30与体区16同延(coextensive)或相交。侧壁26、 28 基本平行的并且取向基本垂直于半导体层12的顶表面22和底部30。常规的 光刻和蚀刻工艺由半导体层12界定了多个半导体区32 (图1)，其包括具有 第一半导体层12的第一晶向(j,k,l)的半导体材料。相邻的半导体区32由构图的半导体层12和掩埋绝缘层14中的开口 24之一分离。介电隔离体34、 36分别形成于各个开口 24的侧壁26、 28上，并且从 衬垫层20的顶表面延伸至底部30。介电隔离体34、 36可以来自电绝缘材料 的共形层(未示出)，例如通过CVD沉积的约IO纳米至约50纳米的Si3N4, 即通过定向各向异性蚀刻工艺优选地从水平表面去除共形层而成形。介电隔 离体34、 36的电阻率显著大于半导体区32和半导体区44的电阻率(图4 )。 参考图3，其中相似的参考标号指称在图2和在后续的制造阶段中相似 的特征，掩埋导电区38被界定在接近各个开口 24的底部30的体区16的半 导体材料中。可以通过由包含n型或p型掺杂剂物质的工作气体形成的离子40以接近垂直的入射角注入，使得离子40撞击各个开口 24的底部30,而 形成掩埋导电区38。撞击离子40穿透进入下面的体区16的半导体材料并且 停止在体区16中。衬垫层18、 20通过覆盖相邻的半导体区32而作为注入 掩模。选择离子40的动能使得离子40不完全贯穿衬垫层18、 20。结果，衬 垫层18、 20起形成掩埋导电区38的自对准注入掩模的作用。掩埋导电区38的导电类型与体区16的导电类型相反。例如，如果体区 16用p型掺杂剂物质掺杂以使得其为p型，则离子40可以包括n型掺杂剂 物质(例如砷或磷)，该掺杂剂以将掩埋导电区38有效定位于底部30下面 的浅深度的动能并且以有效地在掩模导电区38中提供约1 x 10'Vm—s至约1 x 102Qcm-3的峰值浓度的剂量注入。i峰值浓度足以赋予掩埋导电区38以与体 区16相反的导电类型。参考图4,其中相似的参考标号指称在图3和在后续的制造阶段中相似 的特征，各个开口 24被填充以外延的半导体材料的掩埋掺杂区42和外延的 半导体材料的半导体区44。掩埋的掺杂区42位于接近底部30和导电区38， 并且此外布置在半导体区44和导电区38之间。各个掩埋掺杂区42可以具 有约10纳米至约100纳米的厚度。体区16在半导体区32、 44下面，因为 居间的隔离体34、 36的存在，半导体区32、 44被并置但是不邻近。各个掩埋掺杂区42和半导体区44可以包含与体区16具有相同导电类 型的掺杂剂浓度。但是，各掩埋掺杂区42的掺杂剂浓度显著高于半导体区 44的掺杂剂浓度。区42、 44的导电类型与掩埋导电区38的导电类型相反。 与区42、 44相同导电类型的轻掺杂区45可以布置在相反导电类型的导电区 38和掩埋掺杂区42之间以便减小漏电流。例如，掩埋掺杂区42可以被掺杂以p型杂质到约1 x 10'W3至约1 x 1020cm-3的峰值浓度，剩余的各个半导 体区44可以以小于约1018cm-3的峰值浓度掺杂，并且轻掺杂区42可以具有 小于约10l8cm-3的峰值浓度。作为不同掺杂的结果，掩埋摻杂区42具有比 轻掺杂区45和半导体区44更大的导电性。体区16的单晶半导体材料可以轻度地掺杂以p型掺杂剂物质以使其为p 型，且作为设置开口 24中沉积的半导体材料的结晶图案的仔晶，在开口 24 中该结晶图案被复制。换言之，掩埋掺杂区42和半导体区44的单晶半导体 材料与体区16的半导体材料的晶向(j'，k，，r)具有相同的晶向。衬垫层18、 20和介电隔离体34、 36隔离沉积的半导体材料，使得各个开口 24中的掩埋 掺杂区42和半导体区44的所得的晶向(j，，k，,l，)在半导体区32的晶向(j,k,l) 的沉积期间不受影响。半导体区44通过化学机械抛光(CMP)或任何其它 合适的平坦化工艺被抛光且平坦化。衬垫层20作为平坦化工艺的抛光停止 层。掩埋掺杂区42和半导体区44可以由通过选择性的外延生长(SEG)工 艺形成的硅组成，所述工艺在低于大气压工艺压强下进行，衬底温度在约850 。C和约1050。C之间。SEG工艺的硅源可以包括，但不局限于，四氯化硅 (SiCl4)、三氯硅烷(SiHCl3)、和二氯硅烷(SiH2Cl2 )。典型的SEG工艺条 件包括约40torr的低于大气压的源压强和约90(TC的衬底温度。掩埋掺杂区 42和半导体区44通过在外延半导体材料的沉积期间添加合适导电类型的杂 质至硅源而被原位掺杂。掺杂浓度在外延生长期间被调制，更具体地，被增 加以便形成各掩埋掺杂区42和被减小以便形成覆盖的半导体区44。作为替 代，添加的掺杂剂可以通过形成合适厚度的外延层、中断生长、并且注入具 有合适导电类型的杂质离子而被引入至各掩埋掺杂区42。在替代的实施例中，至少一隔离体34、 36由导电材料制造，例如掺杂 的多晶硅、钨、或硅化鴒(WSi),而不是绝缘体或介电材料。导电隔离体 34、 36的电阻率显著地小于半导体区32、 44的电阻率(图4)。隔离体34、 36布置在区32、 44之间和绝缘层14和掩埋4参杂区42之间。在该替代的配置中，半导体区44可以被用作半导体区32和体区16的 公共连接。隔离体34和/或隔离体36、导电区38、掩埋#^杂区42、和半导 体区44可以根据希望的互连极性被以相同的导电类型(即，或者是p型或 者是n型)掺杂。隔离体34、 36提供了一导电过渡层，其提供半导体区32和半导体区44的两个晶向之间的电连接。该导电过渡层允许两个不同的取 向相互连接而不引起两个区32、 44之间的结构缺陷。衬垫层18、 20被去除， 以便暴露各半导体区32的顶表面22和各半导体区44的顶表面82。顶表面 22、 82接近于共平面并且可以被称为公共顶表面。去除和共平坦化可以通过 常规CMP工艺进行。在另一替代的实施例中，当开口 24被填充以外延半导体材料时，半导 体区44、掩埋掺杂区42、和掩埋导电区38的掺杂可以被调整，使得掩埋掺 杂区42具有与掩埋导电区38和半导体区44相反的导电类型。例如，掩埋 掺杂区42可以被掺杂以p型杂质从而赋予p型导电性，而半导体区44和掩 埋导电区38可以被掺杂以n型杂质从而赋予n型导电性。区38、 42、 44则 界定与体区16电耦合的垂直n-p-n双极晶体管。在又一替代实施例中，可以使用恰当的掩模顺序以便用n型和p型掺杂 剂两者掺杂半导体区32和/或半导体区44。 一或两个掺杂区32、 44因而包 括相反导电类型的子区(未示出)，其用于在相反导电类型的半导体材料的 各子区中的器件的后续制造。参考图5，其中相似的参考标号指称在图4和在后续的制造阶段中相似 的特征，衬垫层46沉积在衬垫层20和半导体区44上。衬垫层46可以是具 有在约50纳米至约200纳米量级的厚度并且通过例如LPCVD或等离子体辅 助CVD工艺的热CVD化学气相沉积工艺沉积的Si3N4的共形层。在沉积衬 垫层46之前，可以在衬垫层20上沉积选择性的薄衬垫层，所述薄衬垫层未 被示出但是相似于衬垫层18。该选择性的衬垫层由与衬垫层46不同的介电 材料形成，例如Si02。该选择性的薄衬垫层可以作为蚀刻停止或标记层从而 有助于后续的制造阶段中衬垫层20、 46的去除。参考图6,其中相似的参考标号指称在图5和在后续的制造阶段中相似 的特征，浅隔离沟槽48、 50使用通过常规的光刻和各向异性干法蚀刻工艺 而在衬垫层46中赋予浅沟槽图案而形成。例如，可以通过施加抗蚀剂(未 示出)、曝光该抗蚀剂至辐射图案从而在抗蚀剂中产生潜沟槽图案、显影该 被曝光的抗蚀剂中的潜浅沟槽图案、用各向异性蚀刻工艺将浅沟槽图案转移 至衬垫层46中、并且剥离抗蚀剂从而重新暴露构图的衬垫层46,而在衬垫 层46中产生浅沟槽图案。各向异性干法蚀刻工艺将浅沟槽图案从构图的衬垫层46转移至体区16中。具体地，各向异性蚀刻工艺加深了浅沟槽48、 50，使得开口延伸至界面 58、 60之外进入体区16。各向异性干法蚀刻工艺可以在单个蚀刻步骤或多 个蚀刻步骤中以不同的蚀刻化学进行。浅隔离沟槽48、 50定位于浅沟槽图 案中，使得蚀刻工艺去除介电隔离体34、 36,半导体区32和掩埋绝缘层14 的邻近部分，和掩埋4参杂区42和半导体区44的邻近部分。掩埋导电区38在一侧上通过浅隔离沟槽48之一且在对侧上通过隔离沟 槽50之一而在侧面相接。在一实施例中，掩埋的导电区对称地定位于相邻 的浅隔离沟槽48、 50之间。各浅隔离沟槽48包括延伸进入体区16至底部 56的相对的空间分离的侧壁52、 54。各浅隔离沟槽50包括延伸进入体区16 至底部55的相对的空间分离的侧壁51 、 53 。底部55、 56位于相对于顶表面22的一深度，其在纟务埋绝缘层14和体 区16之间的同延界面58的深度下并且还处于比掺杂区38、 42之间的同延 结(coextensive junction)或界面60的深度更大的深度。界面60定位于接近 开口 24的底部30的前述的深度(图2)。在一实施例中，底部55、 56位于 体区16中相对于界面60的一深度，该深度穿过约掩埋导电区38的厚度的 一半，在某些实施例中，接近掩埋导电区38中的峰值掺杂浓度处。沟槽48的侧壁54和沟槽50的侧壁53相邻于，并且暴露半导体区44 的相对的垂直表面。沟槽48的侧壁52和沟槽50的侧壁51相邻于，并且暴 露半导体区32的相对的垂直表面。定位浅隔离沟槽48、 50,使得掩埋导电 区38与沟槽48的侧壁54、沟槽50的侧壁53、和底部55、 56相交。参考图7，其中相似的参考标号指称在图6和在后续的制造阶段中相似 的特征，通过用绝缘或介电材料分别填充浅隔离沟槽48、 50而形成浅沟槽 隔离区62、 64。介电材料可以包括在衬垫层46整体上方沉积的并且通过例 如停止在衬垫层46上的常规的CMP工艺平坦化的高密度等离子体(I-IDP) 氧化物或CVD四乙基正硅酸盐(TEOS)。浅沟槽隔离区62、 64合作以电隔离 相邻的半导体区32和半导体区44。掩埋导电区38由此与浅沟槽隔离区62 自对准，浅沟槽隔离区62与半导体区44侧接，并且因而掩埋导电区38与 半导体区44自对准。参考图8,其中相似的参考标号指称在图7和在后续的制造阶段中相似 的特征，抗蚀剂层65被施加至衬垫层46和浅沟槽隔离区62、 64，并且随后 使用常规光刻工艺构图从而界定通孔开口，其通孔开口 66是代表性的。使用各向异性蚀刻工艺以便在被构图的抗蚀剂层65中的通孔开口 66的位置， 在各个浅沟槽隔离区62、 64中蚀刻通孔68。通孔68相邻于并且侧4妻于各半 导体区44。各向异性干法蚀刻工艺可以在单个蚀刻步骤或多个蚀刻步骤中以 不同的蚀刻化学进行。各通孔68包括侧壁70、 72，侧壁70、 72完全延伸穿 过对应的浅沟槽48、 50之一至接近于底部55、 56 (图6)的前述深度的底 部74。体区16,更具体地，掩埋导电区38的一端被各通孔68的底部74而 被暴露。通孔68，以及相邻的浅沟槽隔离区62、 64侧4妻掩埋#^杂区42和半 导体区44。通孔68与掩埋掺杂区42和半导体区44通过居间的浅沟槽隔离 区62、 64的剩余部分而^C电隔离。参考图9,其中相似的参考标号指称在图8和在后续的制造阶段中相似 的特征，在接近各通孔68的底部74的体区16的半导体材料中界定导电区 76、 77。导电区76、 77可以通过以接近垂直的入射角注入离子78使得离子 78撞击各通孔68的底部74并且穿透进入下面的体区16的半导体材料而形 成。导电区76、 77具有与体区16相反的导电类型并且与掩埋导电区38具 有相同的导电类型。例如，如果体区16掺杂以p性杂质，则离子78可以包 括n型掺杂剂(即砷或磷)，其以使得n型掺杂剂的浓度从底部74延伸至约 100纳米至约200纳米的深度的动能和能够提供约1 x 1018cnf3至约1 x 10^cn^的峰值浓度的剂量注入。与掩埋导电区38的对侧侧接的导电区76、 77与掩埋导电区38的摻杂的半导体材料融合，从而在体区16中有效地界定 连续的半导体材料体积，其以与体区16的导电类型相反的通常导电类型的 相似的掺杂剂浓度掺杂。参考图IO，其中相似的参考标号指称在图9和在后续的制造阶段中相似 的特征，抗蚀剂层65 (图9)被剥离，例如通过等离子体灰化或用化学剥离 剂。柱或接触80、 81通过用导电材料填充各通孔68而形成。形成接触80、 81的导电材料可以是例如通过CVD工艺沉积并且以与掩埋导电区38和导 电区76、 77相同的导电类型的掺杂剂掺杂并且随后例如用常规CMP工艺平 坦化至衬垫层46的顶表面的多晶硅。各接触80通过导电区76与掩埋导电 区38的一侧电耦合。各接触81通过导电区77与掩埋导电区38的对侧电耦 合。结果，导电区76、 77桥接导电区38和各通孔68 (因而各通孔68中的 导电柱80 )之间的体区16中的对应的间隙。参考图11,其中相似的参考标号指称在图IO和在后续的制造阶段中相似的特征，去除衬垫层18、 20、 46从而暴露各半导体区32的顶表面22和 各半导体区44的顶表面82。顶表面22、 82近似于与缩短的浅沟槽隔离区 62、 64的顶表面84和缩短的接触80的顶表面86共面。去除和共平坦化可 以通过常规CMP工艺完成。各半导体区32通过掩埋绝缘层14的剩余部分 与体区16电隔离并且通过从顶表面22延伸至掩埋绝缘层14的浅沟槽隔离 区62、 64而侧接。各半导体区44与体区16物理耦合。各半导体区32具有通过半导体层12的晶向(j,k，l)所确定的晶向。各半导 体区44具有通过体区16的晶向(j，,k，,l，)所确定的晶向。各半导体区32可以 具有选自单晶硅通常的(100)、 (110)、 (111)晶向的晶向。各半导体区44 可以具有与半导体区32的晶向(j,k，k)不同并且选自单晶硅通常的(100)、 (110)、 (111)晶向的晶向(j，，k',l，)。作为替代，如果相应地选择半导体层 12和体衬底16,半导体区32、 44的晶向(j，k,l)、 (j,，k，,r)可以相同。参考图12，其中相似的参考标号指称在图11和在后续的制造阶段中相 似的特征，半导体区32和半导体区44用于制造集成电路器件。所述器件可 以包括任何类型的常规器件的结构，包括但不局限于场效应晶体管(FET)， 例如n沟道金属氧化物半导体(MOS ) FET、 p沟道MOS FET、互补金属氧 化物半导体(CMOS ) FET、和双^l晶体管，比如^f黄向双极晶体管。本领域 的普通技术人员理解使用区32、 44制造常规集成电路器件所需的标准的工 艺步骤，以及在各个区32、 44中可以制造一或多个器件。在代表性的实施例中，包括代表性的n沟道晶体管96的n沟道晶体管， 使用半导体区44制造，而包括代表性的p沟道晶体管98的p沟道晶体管， 使用半导体区32制造，从而界定CMOS半导体结构。晶体管96、 98使用 本领域普通技术人员所知的标准CMOS工艺制造。作为替代，半导体区44、 半导体区32、或两者可以包含两种类型的晶体管96、 98。在该制造阶段被 暴露的顶表面22、 82用于制造晶体管96、 98。在代表性的实施例中，各n沟道晶体管96包括半导体区44中的n型扩 散区，其代表在半导体区44中的沟道区105的对侧侧接的漏极区100和源 极区102;覆盖沟道105的栅电极104;和顶表面82上的栅极介电质106, 其将栅电极104与半导体区44的半导体材料电隔离。各p沟道晶体管98包 括半导体区32中的p型扩散区，其代表在半导体区32中的沟道区115的对 侧侧接的漏极区108和源极区110;覆盖沟道115的4册电极112,和顶表面22上的栅极介电质114，其将栅电极112与半导体区32的半导体材料电隔 离。其它的结构(未示出)，例如侧壁隔离体和暈区，可以包括在晶体管96、 98的结构中。晶体管96、 98可以具有其它类型的器件配置。构成栅电极104、 112的导体可以是例如多晶硅、硅化物、金属、或其 它通过CVD等工艺而沉积的任何恰当的材料。漏极和源极区100、 102以及 漏极区和源极区108、 110可以在各半导体区32、 44中通过离子注入合适的 具有恰当的导电类型的掺杂剂而形成。栅极介电质106、 114可以包括任何 合适的介电或绝缘材料，例如二氧化硅、氧氮化硅、高k介电质、或这些材 料的组合。构成介电质106、 114的介电材料可以具有约lnm至约10nm的 厚度，并且可以通过各半导体区32、 44的半导体材料与反应剂的热反应、 CVD工艺、PVD 4支术或其iEL合而形成。当大于特征阈值电压的电压施加至栅电极104时，各n沟道晶体管96 工作。超过阄值电压的施加的电压产生跨过栅电极104下面的沟道105的电 场，足以在漏极和源极区100、 102之间的构成的半导体材料中形成导电路 径，允许电流在其间流动。相似地，当足够大于特征阈值电压的电压施加至 栅电极112时，各p型晶体管98工作。超过阈值电压的施加的电压产生跨 过栅电极112下面的沟道105的电场，足以在漏极和源极区108、 110之间 的构成的半导体材料中形成导电路径，允许电流在其间流动。各接触80、 81与正电源电压(Vdd)电耦合，作为n沟道晶体管96的 漏极区100。导电区76、 77和掩埋导电区38因而以相对高的电压被偏置。 沿高能离子化粒子的轨迹穿过n沟道晶体管96从电子-空穴对产生的电子 被掩埋导电区38收集并且随后无害地转向通过导电区76、 77进入接触80、 81。进入漏极区100的初始电子尖峰也由于掩埋导电区38的存在而大为减 小。此外，在掩埋导电区38下面的体区16中产生的空穴被掩埋导电区38 的空穴势能屏障所阻挡。各掩埋导电区38上方的掩埋掺杂区42代表对于逃 逸收集的任何电子的势垒并且阻止上述电子向n沟道晶体管96的漏极和源 极区100、 102传输。在本发明的替代实施例中，接触80、 81的静态偏压可以用可以导致SEU 或SEL的迫近的或进行中的SEE事件的前一知识而切换。作为芯片上辐射 探测器工作的器件结构可以用于获得SEE事件知识，例如在公有的申请No. 11/380,736中所描述的器件结构，其整体以引用的方式结合于此。使用这样的探测器的输出，根据SEE事件的知识，接触80、 81的偏压可以被切换为 开和关。当预报SEE事件时，仅通过对于接触80、 81将功率切换为开，就 可以使得SEL结构以其最低的功率工作。在本发明的替代的实施例中，相似于掩埋导电区38 (图12)的毯式导 电区形成于半导体结构中，所述半导体结构在整个衬底10延伸，其深度大 致等于掩埋绝缘层14的底部。参考图13，其中相似的参考标号指称在图1和在后续的制造阶段中相似 的特征，在半导体层12的顶表面22上形成牺牲屏蔽层117。屏蔽层117可 以包括通过湿法或干法氧化工艺或通过例如CVD的常规沉积工艺形成至约 5纳米至约10纳米厚度的Si02薄膜。屏蔽层117在后续的离子注入步骤期 间用于减小体区16的单晶半导体材料的离子隧道效应。参考图14,其中相似的参考标号指称在图13和在后续的制造阶段中相 似的特征，在体区16的半导体材料中在接近于掩埋绝缘层14和体区16之 间的界面58的深度界定掩埋导电区116。根据半导体层12和掩埋绝缘层14 的单独的厚度，掩埋导电区116可以设置在顶表面22的约50纳米至约300 纳米的深度下面。掩埋导电区116可以通过用由包含恰当的n型或p型掺杂剂物质的工作 气体形成的离子119的毯式注入来撞击半导体层12的顶表面22而形成。离 子119贯穿屏蔽层117、半导体层12、和掩埋绝缘层14并且随后进入下面 的体区16的半导体材料，在此离子119停止。掩埋导电区116具有与体区 16的导电类型相反的导电类型。例如，如'果体区16掺杂以p型杂质，则离 子119可以包括n型杂质(例如砷或磷)，其以选择以便在体区16中提供恰 当的预期范围的动能和有效地在掩埋导电区116中提供约1 x 10'8cn^至约1 x 102()(^-3的峰值浓度的剂量注入。参考图15,其中相似的参考标号指称在图14和在后续的制造阶段中相 似的特征，屏蔽层117 (图13)通过对于半导体层12的材料的选"^性的蚀 刻工艺而被去除。选择性地，屏蔽层117可以保留在顶表面22上，直至在 后续的工艺步骤中被去除。工艺继续，基本如参考图2上述。为此，由第一和第二衬垫层118、 120组成的衬垫叠层在构造上与衬垫 层18、 20 (图2)基本相同并且通过基本相同的工艺制造，且形成于半导体 层12的顶表面22上。开口通过使用衬垫层118、 120中赋予的图案的常规光刻和蚀刻工艺而形成，示出了其代表性的开口 124。开口 124在构造上与 开口24基本相同(图2)并且通过基本相同的工艺步骤而形成。各开口 124界定了延伸穿过半导体层12和掩埋绝缘层14的厚度并且暴 露对应的体区16的表面区的窗口。与开口 24相似，各开口 124包括延伸穿 过半导体层12和掩埋绝缘层14至底表面或底部130的相对的侧壁126、 128, 底表面或底部130与体区16同延或相交。在常规光刻和蚀刻工艺结束时， 半导体层12包括具有第一半导体层12的第一晶向(j,k,l)的半导体材料的多个 半导体区132 (图1)。相邻的半导体区通过开口 124之一而被分离。介电隔离体134、 136形成于各个开口 124的对应的侧壁126、 128上， 并且从衬垫层120的顶表面延伸至底部130。介电隔离体134、 136在构造上 与介电隔离体34、 36 (图2)基本相同并且通过基本相同的工艺形成。参考图16，其中相似的参考标号指称在图15和在后续的制造阶段中相 似的特征，工艺继续，基本如参考图4上述。各个开口 124被填充以外延半 导体材料的掩埋掺杂层142和外延半导体材料的掩埋摻杂层144。掩埋的掺 杂层142和半导体层144在构造上分别与掩埋掺杂区42和半导体层44基本 相同(图4),并且通过基本相同的工艺步骤形成。区132、 144的晶向(j,k,l)、 (j，,k，,r)可以相同或者不同，如在此参考区32、 44所述。在替代的实施例中，至少一隔离体134、 136由导电材料制造，例如掺 杂的多晶硅、钨、或硅化钨(WSi)，而不是绝缘体。在该在该替代的配置中， 半导体区144可以被用作半导体区132和体区16的公共连接。隔离体134 和/或隔离体136、导电区138、掩埋掺杂区142、和半导体区144可以根据 希望的互连极性被掺杂以相同的导电类型(即，或者是p型或者是n型)。 隔离体134、 136提供了导电过渡层，其提供了半导体区132和半导体区144 的两个晶向之间的电连接。该导电过渡层允许两个不同的取向相互连接而不 引起两个区132、 144之间的结构缺陷。在另一替代的实施例中，可以调整半导体层144、掩埋掺杂区142、和 掩埋导电区138的掺杂，使得掩埋掺杂区142具有与掩埋导电区138和半导 体区144相反的导电类型。例如，掩埋掺杂区142可以被掺杂以p型杂质从 而赋予p型导电性，而体器件区144和掩埋导电区138可以被掺杂以n型杂 质从而界定与体区16电耦合的垂直n-p-n双极晶体管。参考图17,其中相似的参考标号指称在图16和在后续的制造阶段中相似的特征，衬垫层146沉积在衬垫层120和半导体区144上。衬垫层146在 构造上与衬垫层46 (图5)基本相同并且通过基本相同的工艺形成。选择性 的薄衬垫层(未显示)可以沉积于衬垫层120和146之间，如上参考图5所 描述。如上参考图6和7所描述的，工艺继续，以便形成浅隔离沟槽148、 150 和浅隔离沟槽148、 150中的浅沟槽隔离区162、 164。浅隔离沟槽148、 150 和浅沟槽隔离区162、 164在构造上与浅隔离沟槽48、 50 (图6)和浅沟槽 隔离区62、 64(图7)基本相同，并且通过基本相同的工艺形成。浅沟槽隔 离区162、 164工作从而电隔离相邻的半导体区132、 144。浅隔离沟槽148、 150布置在掩埋掺杂层142和半导体层144的对侧上。 浅隔离沟槽148包括延伸进入体区16至底部156的相对的空间分离的侧壁 152、 154。浅隔离沟槽150包括延伸进入体区16至底部155的相对的空间 分离的侧壁，在图17中仅侧壁153可见。底部155、 156位于相对于顶表面 22的一深度，其在掩埋绝缘层14和体区16之间的同延界面58的深度下面。 底部155、 156还位于一深度，该深度大于掩埋导电区116和掩埋掺杂层142 之间的同延结或界面160的深度。界面160定位大致于开口 124的底部130 的前述的深度(图15)。在一实施例中，底部155、 156位于体区16中的一 深度，该深度比界面58深约10纳米至约50纳米。参考图18,其中相似的参考标号指称在图17和在后续的制造阶段中相 似的特征，抗蚀剂层165被施加至衬垫层146和浅沟槽隔离区162、 164，并 且随后使用常规光刻工艺构图从而界定通孔开口 ，通孔开口 166是代表性的。 使用各向异性蚀刻工艺以便在被构图的抗蚀剂层165中，在通孔开口 166的 位置的各个浅沟槽隔离区162、 164中蚀刻通孔168。各向异性干法蚀刻工艺 可以在单个蚀刻步骤或多个蚀刻步骤中以不同的化学进行。通孔168包括侧 壁170、 172，侧壁170、 172完全延伸穿过浅沟槽14至接近于底部156 (图 17)的前述深度的底部174。体区16，更具体地，掩埋导电区116的表面区 域通过各通孔68的底部174而被暴露。通孔168相邻于掩埋掺杂层142和 半导体层144。构图的抗蚀剂层165可以包括在已被改进以便结合通孔开口 166的衬底 IO上的集成电路的制造中所使用的标准构图的抗蚀剂层。结果，形成通孔开 口 166的工艺步骤可以无缝地结合入标准的CMOS制造工艺。参考图19，其中相似的参考标号指称在图18和在后续的制造阶段中相 似的特征，抗蚀剂层165 (图18)被剥离，例如通过等离子体灰化或用化学 剥离剂。柱或接触180形成于每个通孔168中。接触180在结构上与接触80 (图10-12)基本相同，并且通过基本相同的工艺制造。各接触180与掩埋 导电区116电耦合，但是通过浅沟槽隔离区162的居间部分与半导体区132、 144电隔离。本发明考虑在浅沟槽隔离区164中可以形成相似于通孔168和 接触180的附加通孔和接触(未示出)。参考图20，其中相似的参考标号指称在图19和在后续的制造阶段中相 似的特征，去除衬垫层18、 20、 146 (图19)从而暴露各半导体区132的顶 表面22和各半导体区144的顶表面182。顶表面22、 182大致与缩短的浅沟 槽隔离区162、 164的顶表面184和缩短的接触180的顶表面186共面。去 除和共平坦化可以通过例如常^见CMP工艺完成。各半导体区132通过下面 的掩埋绝缘层14的剩余部分与体区16电隔离并且与从顶表面22延伸至掩 埋绝缘层14的浅沟槽隔离区162、 164侧接。各半导体区144与体区16物 理耦合。各半导体区132具有由半导体层12的晶向(j，k,l)所确定的晶向。各半导 体区144具有由体区16的晶向(j，，k，,l，)所确定的晶向。各半导体区132可以 具有选自单晶硅所通用的(100)、 (110)、 (111)晶向的晶向。各半导体区 144可以具有与半导体区132的晶向(j，k,k)不同并且选自单晶硅所通用的 (100)、 (110)、 (111)晶向的晶向(j，,k，,l，)。作为替代，半导体区132、 144 的晶向(j,k,l), (i，,k，,r)可以相同。如以上参考图12所述，使用半导体区132、 144制造器件。在代表性的 实施例中，尽管本发明并不局限于此，包括代表性的n沟道晶体管96的n 沟道晶体管使用半导体区144制造，而包括代表性的p沟道晶体管98的p 沟道晶体管使用半导体区132制造，从而界定CMOS半导体结构。晶体管 96、 98使用本领域普通技术人员所知的标准CMOS工艺制造，如以上参考 图12所述。各接触180和n沟道晶体管96的漏极区100与正供电电压(Vdd)电耦 合。掩埋导电区116因而以相对高的电压，即Vdd偏置。沿高能离子化粒子 的轨迹穿过n沟道晶体管96从电子-空穴对产生的电子被掩埋导电区116 收集并且随后无害地转向^^触180。在本发明的替代实施例中，接触180的静态偏压可以用可以导致SEU 或SEL的迫近的或进行中的SEE事件的前一知识而切换。使用作为芯片上 辐射探测器以获得SEE事件知识工作的器件结构比如探测器的输出，根据 SEE事件的知识，接触180的偏压可以被切换为开和关。当预报SEE事件 时，仅通过对于接触80、 81将功率切换为开，就可以使得SEL结构以其最 低的功率工作。通过掩埋导电区116的存在，进入漏极区100的初始电子尖峰也大为减 小。此外，在掩埋导电区116下面的体区16中产生的空穴被掩埋导电区116 的空穴势能势垒所阻挡。各掩埋导电区116上方的掩埋掺杂层142代表对于 逃逸收集的任何电子的势垒并且阻止上述电子向n沟道晶体管96的漏极和 源极区100、 102传專命。掩埋导电区116还在掩埋绝缘层14和半导体区132下面延伸，掩埋导 电区116工作以便抑制使用各半导体区132制造的p沟道晶体管98中的背 侧寄生泄漏。在结合图1 - 12所述的本发明的实施例中，导电区76和掩埋 导电区38界定在不在半导体区32的下面延伸的体区16的半导体材料中的 不连续的导电层。在此例如"垂直"、"水平，，等的术语的指称是示例性而非限制性的，以 便建立基准框架。在此所使用的"水平"被界定为平行于半导体晶片或衬底 的常规平面的平面，而无论其实际的三维空间取向如何。术语"垂直，'指称 垂直于方才所界定的水平的方向。术语，例如"上"、"上方"、"下方"、"侧"(如"侧壁，，中)、"高于"、"低于"、"上面"、"下面"、和"下，'对于该水 平面而界定。应当理解可以使用各种其它的基准框架以描述本发明而不偏离 本发明的精神和范围。在两层的上下文中所使用的术语"上"意指所述层之 间至少有一些接触。术语"上方"指两层非常接近，但是可以具有一或多个 附加的居间层，使得接触是可能而非必须的。如同在此所使用的，"上"或"上方"都不暗指任何方向性。在此半导体结构的制造通过制造阶段和步骤的具体顺序进行了描述。但 是，应当理解该顺序可以与所描述的不同。例如，两个或多个制造步骤的顺 序可以相对于示出的顺序转换。此外，两个或多个制造步骤可以同时进行或 者部分同时进行。另夕卜，各制造步骤可以被省略并且可以添加其它制造步骤。 应当理解所有这样的变更在本发明的范围之内。还应当理解在附图中本发明的特征无一定按比例示出。尽管本发明通过对于各种实施例的描述被示出并且尽管对于这些实施 例进行了相当详细的描述，但是申请人的意图不是限制或者以任何方式限制 所附权利要求至这样的细节。对于本领域的技术人员容易呈现另外的优点和 改进。因而，本发明在更广的方面不局限于具体的细节、代表性的设备和方 法、和示出和描述的示意性实例。因而，可以进行与这样的细节的偏离而不 偏离申请人的总体发明构思的精神和范围。
权利要求
1.一种半导体结构，包括衬底，包括第一半导体区、与所述第一半导体区并置的第二半导体区、和在所述第一和第二半导体区下面的第三半导体区，所述第三半导体区具有第一导电类型；所述第二和第三半导体区之间的绝缘层；和在所述衬底中在所述第一半导体区和所述第三半导体区之间的位置的第一导电区，所述第一导电区具有与所述第一导电类型相反的第二导电类型。
2. 根据权利要求1的半导体结构，其中所述第一半导体区具有所述第 一导电类型。
3. 根据权利要求2的半导体结构，还包括所述第一半导体区和所述第一导电区之间的所述第一导电类型的第二 导电区，所述第二导电区用比所述第 一半导体区高的掺杂浓度掺杂。
4. 根据权利要求3的半导体结构，还包括所述第一导电区和所述第一半导体区之间的所述第一导电类型的第三 导电区，所述第三导电区用比所述第一导电区低的掺杂浓度掺杂。
5. 根据权利要求1的半导体结构，其中所述第一和第二半导体区具有 不同的结晶晶向。
6. 根据权利要求5的半导体结构，其中所述不同晶向选自由(100)晶 向、(110)晶向、和(111 )晶向组成的组。
7. 根据权利要求1的半导体结构，其中所述第一半导体区具有所述第 一导电类型，并且所述第二半导体区具有所述第二导电类型。
8. 根据权利要求7的半导体结构，还包括在所述第一半导体区中具有第二导电类型的源极和漏极区的第一场效 应晶体管；和在所述第二半导体区中具有第一导电类型的源极和漏极区的第二场效 应晶体管。
9. 根据权利要求1的半导体结构，其中所述第一和第二半导体区界定 顶表面，所述绝缘层在所述第一和第三半导体区之间，并且所述第一导电区在所述第二和第三半导体区之间。
10. 根据权利要求9的半导体结构，还包括包括介电材料并且在所述第一和第二半导体区之间的浅沟槽隔离区，所 述浅沟槽隔离区从所述顶表面延伸以便与所述绝缘层相交并且与所述第一 导电区相交。
11. 根据权利要求IO的半导体结构，还包括从所述顶表面穿过所述浅沟槽隔离区延伸至所述第一导电区的通孔；和 在所述通孔中建立与所述第一导电区的电接触的导电柱。
12. 根据权利要求11的半导体结构，还包括在所述体衬底中与所述第一导电区相邻并且与所述导电柱对准的第二 导电区，所述第二导电区将所述第一导电区与所述导电柱电耦合。
13. 根据权利要求1的半导体结构，还包括所述第一和第二半导体区之间以及所述绝缘层和所述第一导电层之间 的导电隔离体，所述导电隔离体电耦合所述第 一和第二半导体区。
14. 根据权利要求1的半导体结构，其中所述第一导电区是连续的并且 在所述绝缘层和所述第一和第二半导体区的下面延伸。
15. —种使用绝缘体上半导体衬底的半导体结构的制造方法，所述衬底 具有半导体层、所述半导体层下面的第一导电类型的体半导体区、和所述半 导体层和体半导体区之间的绝缘层，所述方法包括层和绝缘层至与体半导体区相交的底部的侧壁；形成与所述第一导电类型相反的第二导电类型的导电区，并且该导电区 布置在接近所述开口的底部的体半导体区中；并且用从所述开口的底部向顶表面外延生长的半导体材料填充所述开口。
16. 根据权利要求15的方法，其中形成所述导电区还包括 在形成开口之前，将能够提供第二导电类型的掺杂剂的离子注入穿过所述半导体层和绝缘层并且进入体半导体区。
17. 根据权利要求15的方法，其中形成所述导电区还包括 用注入掩模覆盖相邻于所述开口的半导体层的区；并且 将能够提供第二导电类型的掺杂剂离子注入所述开口的底部下面的体半导体区。
18. 根据权利要求15的方法，其中填充所述开口还包括用第 一导电类型以第 一掺杂浓度掺杂的半导体材料部分填充接近于所 述底部的开口；并且用所述第 一导电类型以比第 一掺杂浓度低的第二掺杂浓度掺杂的半导 体材料填充所述开口内部的剩下的开口空间至顶表面。
19. 根据权利要求18的方法，还包括用第 一导电类型以比第 一掺杂浓度低的第三掺杂浓度掺杂的半导体材 料部分填充所述底部和以第 一掺杂浓度掺杂的半导体材料之间的开口 。
20. 根据权利要求15的方法，其中填充所述开口还包括用掺杂以第二导电类型的半导体材料部分填充接近于所述底部的开口 ；并且用掺杂以第 一导电类型的半导体材料填充所述开口内部剩余的开口空 间至顶表面，从而界定垂直晶体管。
21. 根据权利要求15的方法，还包括形成相邻于所述被填充的开口并且从所述顶表面延伸进入体半导体区 的介电材料的浅沟槽隔离区，以便与导电区相交。
22. 根据权利要求21的方法，还包括形成从所述顶表面延伸穿过浅沟槽隔离区的通孔，以便与所述导电区相 交；并且用建立与所述导电区的电接触的导电柱填充所述通孔。
23. 根据权利要求22的方法，还包括在从所述顶表面延伸的浅沟槽隔离区中形成通孔，以便与所述导电区相交；用具有所述第二导电类型的掺杂剂掺杂被所述通孔所暴露的体半导体 区，以便界定所述衬底中的另一导电区，所述另一导电区与所述被填充的沟槽和体半导体区之间的衬底中的导电区重叠；并且用导电材料填充所述通孔，从而形成接触所述导电区的柱。
24. 根据权利要求23的方法，其中掺杂所述体半导体区还包括 将具有所述第二导电类型的掺杂剂离子注入至被所述通孔所暴露的体半导体区的表面区内。
25. 根据权利要求15的方法，其中填充所述开口的半导体材料和体衬底具有与所述半导体层不同的晶向，并且还包括在用所述半导体材料填充所述开口之前，在所述开口的侧壁上形成介电 隔离体，当形成所述浅沟槽隔离区时所述介电隔离体被去除。
26. 根据权利要求15的方法，还包括在用所述半导体材料填充所述开口之前，在所述开口的侧壁上形成导电 隔离体。
27. 根据权利要求15的方法，其中填充所述开口的半导体材料具有第 一导电类型，并且还包括在填充所述开口的半导体材料中形成具有所述第二导电类型的源极和 漏极区的第 一场效应晶体管。
28. 根据权利要求27的方法，其中所述半导体层具有所述第二导电类 型，并且还包括在所述半导体层中形成具有所述第一导电类型的源极和漏极区的第二 场效应晶体管。
全文摘要
本发明公开了一种在混合衬底上形成的抗闭锁的半导体结构以及这样的抗闭锁半导体结构的形成方法。所述混合衬底的特征是形成于体半导体区上的第一和第二半导体区。所述第二半导体区通过绝缘层与所述体半导体区分离。所述第一半导体区通过与所述体半导体区的导电类型相反的导电区与体半导体区分离。所述掩埋导电区由此减小了使用所述第一半导体区制造的器件对于闭锁的敏感性。
文档编号H01L27/12GK101257029SQ20081007408
公开日2008年9月3日 申请日期2008年2月21日 优先权日2007年2月28日
发明者威廉·R·汤蒂, 杰克·A·曼德尔曼 申请人:国际商业机器公司
技术领域：
本发明涉及半导体结构和方法，更具体地，涉及^f吏用具有体区和SOI
器件区的混合衬底构造的互补金属氧化物半导体器件电路的抗闭锁半导体 结构以及这样的抗闭锁半导体结构的制造方法。
背景技术：
互补金属氧化物半导体(CMOS )电路包括n沟道场效应晶体管(nFET )， 其中电子载流子负责沟道中的传导，和p沟道场效应晶体管(pFET)，其中 空穴载流子负责沟道中的传导。CMOS电路常规上在具有单晶取向的硅晶片 上制造，普通是(100)晶向。与(110)晶向的硅相比，电子在(100)晶 向的硅中具有较高的迁移率。与此相反，与(100)晶向的硅相比，空穴在 (110)晶向的硅中具有较高的迁移率。
认识到该能力以便优化晶体管性能，混合取向技术(HOT)演进以生产 混合衬底，其特征为在普通体衬底上具体不同晶向的器件区。使用这样的混 合衬底，可以制造具有在(100)晶向的硅器件区中形成的nFET和在(110) 晶向的硅器件区中形成的pFET的CMOS电路。因此，可以单独地优化在 CMOS电路中不同类型晶体管的性能。
混合衬底可以包括体器件区和绝缘体上半导体(SOI)器件区，其具有 不同晶向，或者在某些环境下具有相同晶向。各个SOI器件区与体衬底电隔 离并且也与相邻的体器件区电隔离。闭锁可以代表使用混合衬底的体器件区 制造的FET的重要课题。对于基于太空的应用，由高能离子辐射和粒子(例 如宇宙射线、中子、质子、阿尔法粒子)所产生的电子-空穴对可以引起闭 锁。由于在太空飞行系统中不可以容易地更换CMOS电路，所以由闭锁所 引起的芯片故障可以证明是灾难性的。因而，对于在自然太空辐射中，以及 在陆地环境中的军用系统和其它高可靠性商业应用中的电路工作，设计承载 对于闭锁具有高容限的体CMOS器件的混合衬底可以是重要的考虑方面。一事件效应(SEE)由单个粒子引起，典型地是具有3MeV和7MeV之间的 能量的阿尔法粒子，并且通常是陆地事件。SEE型事件可以引起单事件扰乱 (SEU),其中单个辐射粒子扰乱存储电路(例如SRAM、 DRAM、锁存器、 触发器)，或者可以导致多位扰乱(MBU) 。 SEU和MBU事件都可以导致 单事件闭锁(SEL)。单事件瞬态(SET)来自引起电压瞬态的单个辐射粒 子，通常通过碰撞组合逻辑。如果SET的瞬态(或短时脉沖波形干扰(glitch )) 闭锁，则有时称为SEU。单事件功能性中断(SEFI)由单个粒子引起，该粒 子导致器件停止作用并且切换至待机模式。单事件栅极破坏表示由撞击晶体 管的栅极的单个粒子引起的栅极破坏。总的离子剂量(TID)是由离子辐射 所产生的电子-空穴对所导致的在氧化物层中俘获的空穴引起的累计效应。 电子-空穴对的电子的迁移率足以从氧化物层逃逸，这导致留下剩余的俘获 空穴，其增加泄漏或导通晶体管中的寄生器件。
尽管混合衬底对其试图的目的的成功，仍然需要改善的半导体结构和方 法，以便进一步提高使用混合衬底制造的集成电路的闭锁抵抗力。
发明内容
本发明的一实施例涉及一种半导体结构，所述结构包括并置的第一和第 二半导体区和在第一和第二半导体区下面的第三半导体区。绝缘层布置在第 二半导体区和第三半导体区之间。第一导电区布置在第一半导体区和第三半 导体区之间的位置的衬底中。第一和第三半导体区具有相反的导电类型。
本发明的另 一实施例涉及一种使用绝缘体上硅衬底的半导体结构的制 造方法，所述绝缘体上硅村底具有半导体层、半导体层下面的第一导电类型 的体区、和半导体层和体区之间的绝缘层，所述方法包括形成开口，所述 开口具有与体区相交的底部、和从所述半导体层的顶表面穿过半导体层和绝
缘层延伸至底部的侧壁。所述方法还包括在体半导体区中形成第二导电类型 且接近开口的底部的导电区，第二导电类型与第一导电类型相反。所述方法 还包括用从开口的底部向顶表面外延生长的半导体材料填充开口 。
被引入且构成本说明书的 一部分的附图，与在上述给出的本发明的总体描述和在下面所给出的实施例的详细描述一起，说明了本发明的实施例，并 用于解释本发明的原理。
图1 _ 12是根据本发明一实施例的工艺方法的连续的制造阶段的部分衬 底的概略截面图。
图13-20是根据本发明一替代实施例的工艺方法的连续的制造阶段的 部分衬底的扭无略截面图。
具体实施例方式
参考图1，绝缘体上半导体(SOI)衬底10包括具有顶表面22的半导 体层12、掩埋绝缘层14、和通过掩埋绝缘区与半导体层12分离的处理或体 区16。 SOI衬底10可以通过任何合适的技术制造，例如晶片键合和分离技 术。在代表性的实施例中，半导体层12由单晶或包含例如硅的单晶型含硅 材料制成，并且体区16也可以同样由单晶或包含例如硅的单晶含硅材料制 成。半导体层12可以薄至约10纳米以下，典型地在约20纳米至约150纳 米的范围，但是不仅局限于此。显著厚于半导体层12的体区16的厚度在图 1中未按比例示出。掩埋绝缘层14包括常规的介电材料，例如二氧化硅 (Si02),并且可以具有在约50纳米至约150纳米范围的厚度，但不局限于 此。
半导体层12具有由Miller指数(j,k,l)所识别的晶面的第一晶向并且体 区具有由Miller指数(j，,k，,r)所识别的晶面的第二晶向。对于单晶硅，半 导体层12和体区16的对应的晶向(j,k，l)和(j，,k，,l，)可以选自(100)、 (110)、 和(111)晶向。半导体层12的第一晶向(j，k，l)可以与体区16的(j，,k，,r) 晶向不同。例如，半导体层12的第一晶向(j,k,l)可以是(110)晶向而体 区16的第二晶向(j，,k，,r)可以是(100)晶向，或者与前述相反。在替代 的实施例中，第一和第二晶向(j,k,l)和(j，,k，,r)可以相同。
参考图2，在图2中相似的参考标号指称在图1和在后续的制造阶段中 相似的特征，由第一和第二衬垫层18、 20组成的衬垫叠层形成于半导体层 12的顶表面22上。较薄的第一衬垫层18将较厚的第二衬垫层20与半导体 层12分离。选择衬垫层18、 20的构成材料，以便选择性地蚀刻构成半导体 层12的材料并且易于在制造工艺的后续的阶段中被去除。第一衬垫层18可 以是在约5纳米至约10纳米量级的厚度的Si02,通过将半导体层12暴露于或者干氧环境或者是在加热的环境中的蒸气而生长，或者通过常规沉积工艺
而沉积，例如热化学气相沉积(CVD)。第二衬垫层20的厚度可以是在约 20纳米至约200纳米量级，并且通过热CVD化学气相沉积工艺，例如低压 化学气相沉积(LPCVD)或等离子体辅助CVD工艺沉积的氮化硅(Si3N4) 的共形层。第一衬垫层18可以作为缓沖层，以便避免在构成第二衬垫层20 的材料中的应力引起半导体层12的半导体材料中的位错。
通过使用赋予衬垫层18、 20的图案的光刻和蚀刻工艺，开口形成于半 导体层12和掩埋绝缘层14中，示出了单个代表性的开口 24。可以通过在衬 垫层20上施加抗蚀剂(未示出)，对于一辐射图案曝光该抗蚀剂，从而在该 抗蚀剂中产生潜图案，并且在被曝光的抗蚀剂中显影该潜图案，从而在衬垫 层18、 20中产生该图案。各向异性干法蚀刻工艺，例如反应离子蚀刻(RJE) 或等离子体蚀刻随后可以用于将图案从构图的抗蚀剂转移至衬垫层18， 20 中。蚀刻工艺可以在单个蚀刻步骤或多个蚀刻步骤中用不同的蚀刻化学进 行，去除通过在构图的抗蚀剂中的图案可见的衬垫层18, 20的部分并且在 垂直方向上停止于半导体层12的顶表面22。在完成蚀刻之后，通过例如等 离子体灰化或化学剥离剂而从衬垫层18, 20剥离剩余的抗蚀剂。
该图案随后用可以由例如RIE工艺、离子束蚀刻工艺、或等离子体蚀刻 工艺构成的各向异性干法蚀刻工艺而从构图的衬垫层18, 20转移至下面的 半导体层12和掩埋绝缘层14。采用第一蚀刻化学(例如标准硅R正工艺) 以便将该图案延伸通过半导体层12,其对于构成衬垫层18， 20的材料选择
层18、 20的材料的蚀刻速率)。随后采用第二蚀刻化学试剂以便将该图案延 伸通过掩埋绝缘层14,其对于构成衬垫层20的介电材料选择性地移除组成 的介电材料。
各个开口 24可以具有浅沟槽的形式，其界定了延伸穿过半导体层12和 掩埋绝缘层14的厚度并且暴露体区16的各表面区的窗。各个开口 24包括 相对的侧壁26、 28，其延伸穿过半导体层12和掩埋绝缘层14至底表面或底 部30,底表面或底部30与体区16同延(coextensive)或相交。侧壁26、 28 基本平行的并且取向基本垂直于半导体层12的顶表面22和底部30。常规的 光刻和蚀刻工艺由半导体层12界定了多个半导体区32 (图1)，其包括具有 第一半导体层12的第一晶向(j,k,l)的半导体材料。相邻的半导体区32由构图的半导体层12和掩埋绝缘层14中的开口 24之一分离。介电隔离体34、 36分别形成于各个开口 24的侧壁26、 28上，并且从 衬垫层20的顶表面延伸至底部30。介电隔离体34、 36可以来自电绝缘材料 的共形层(未示出)，例如通过CVD沉积的约IO纳米至约50纳米的Si3N4, 即通过定向各向异性蚀刻工艺优选地从水平表面去除共形层而成形。介电隔 离体34、 36的电阻率显著大于半导体区32和半导体区44的电阻率(图4 )。 参考图3，其中相似的参考标号指称在图2和在后续的制造阶段中相似 的特征，掩埋导电区38被界定在接近各个开口 24的底部30的体区16的半 导体材料中。可以通过由包含n型或p型掺杂剂物质的工作气体形成的离子40以接近垂直的入射角注入，使得离子40撞击各个开口 24的底部30,而 形成掩埋导电区38。撞击离子40穿透进入下面的体区16的半导体材料并且 停止在体区16中。衬垫层18、 20通过覆盖相邻的半导体区32而作为注入 掩模。选择离子40的动能使得离子40不完全贯穿衬垫层18、 20。结果，衬 垫层18、 20起形成掩埋导电区38的自对准注入掩模的作用。掩埋导电区38的导电类型与体区16的导电类型相反。例如，如果体区 16用p型掺杂剂物质掺杂以使得其为p型，则离子40可以包括n型掺杂剂 物质(例如砷或磷)，该掺杂剂以将掩埋导电区38有效定位于底部30下面 的浅深度的动能并且以有效地在掩模导电区38中提供约1 x 10'Vm—s至约1 x 102Qcm-3的峰值浓度的剂量注入。i峰值浓度足以赋予掩埋导电区38以与体 区16相反的导电类型。参考图4,其中相似的参考标号指称在图3和在后续的制造阶段中相似 的特征，各个开口 24被填充以外延的半导体材料的掩埋掺杂区42和外延的 半导体材料的半导体区44。掩埋的掺杂区42位于接近底部30和导电区38， 并且此外布置在半导体区44和导电区38之间。各个掩埋掺杂区42可以具 有约10纳米至约100纳米的厚度。体区16在半导体区32、 44下面，因为 居间的隔离体34、 36的存在，半导体区32、 44被并置但是不邻近。各个掩埋掺杂区42和半导体区44可以包含与体区16具有相同导电类 型的掺杂剂浓度。但是，各掩埋掺杂区42的掺杂剂浓度显著高于半导体区 44的掺杂剂浓度。区42、 44的导电类型与掩埋导电区38的导电类型相反。 与区42、 44相同导电类型的轻掺杂区45可以布置在相反导电类型的导电区 38和掩埋掺杂区42之间以便减小漏电流。例如，掩埋掺杂区42可以被掺杂以p型杂质到约1 x 10'W3至约1 x 1020cm-3的峰值浓度，剩余的各个半导 体区44可以以小于约1018cm-3的峰值浓度掺杂，并且轻掺杂区42可以具有 小于约10l8cm-3的峰值浓度。作为不同掺杂的结果，掩埋摻杂区42具有比 轻掺杂区45和半导体区44更大的导电性。体区16的单晶半导体材料可以轻度地掺杂以p型掺杂剂物质以使其为p 型，且作为设置开口 24中沉积的半导体材料的结晶图案的仔晶，在开口 24 中该结晶图案被复制。换言之，掩埋掺杂区42和半导体区44的单晶半导体 材料与体区16的半导体材料的晶向(j'，k，，r)具有相同的晶向。衬垫层18、 20和介电隔离体34、 36隔离沉积的半导体材料，使得各个开口 24中的掩埋 掺杂区42和半导体区44的所得的晶向(j，，k，,l，)在半导体区32的晶向(j,k,l) 的沉积期间不受影响。半导体区44通过化学机械抛光(CMP)或任何其它 合适的平坦化工艺被抛光且平坦化。衬垫层20作为平坦化工艺的抛光停止 层。掩埋掺杂区42和半导体区44可以由通过选择性的外延生长(SEG)工 艺形成的硅组成，所述工艺在低于大气压工艺压强下进行，衬底温度在约850 。C和约1050。C之间。SEG工艺的硅源可以包括，但不局限于，四氯化硅 (SiCl4)、三氯硅烷(SiHCl3)、和二氯硅烷(SiH2Cl2 )。典型的SEG工艺条 件包括约40torr的低于大气压的源压强和约90(TC的衬底温度。掩埋掺杂区 42和半导体区44通过在外延半导体材料的沉积期间添加合适导电类型的杂 质至硅源而被原位掺杂。掺杂浓度在外延生长期间被调制，更具体地，被增 加以便形成各掩埋掺杂区42和被减小以便形成覆盖的半导体区44。作为替 代，添加的掺杂剂可以通过形成合适厚度的外延层、中断生长、并且注入具 有合适导电类型的杂质离子而被引入至各掩埋掺杂区42。在替代的实施例中，至少一隔离体34、 36由导电材料制造，例如掺杂 的多晶硅、钨、或硅化鴒(WSi),而不是绝缘体或介电材料。导电隔离体 34、 36的电阻率显著地小于半导体区32、 44的电阻率(图4)。隔离体34、 36布置在区32、 44之间和绝缘层14和掩埋4参杂区42之间。在该替代的配置中，半导体区44可以被用作半导体区32和体区16的 公共连接。隔离体34和/或隔离体36、导电区38、掩埋#^杂区42、和半导 体区44可以根据希望的互连极性被以相同的导电类型(即，或者是p型或 者是n型)掺杂。隔离体34、 36提供了一导电过渡层，其提供半导体区32和半导体区44的两个晶向之间的电连接。该导电过渡层允许两个不同的取 向相互连接而不引起两个区32、 44之间的结构缺陷。衬垫层18、 20被去除， 以便暴露各半导体区32的顶表面22和各半导体区44的顶表面82。顶表面 22、 82接近于共平面并且可以被称为公共顶表面。去除和共平坦化可以通过 常规CMP工艺进行。在另一替代的实施例中，当开口 24被填充以外延半导体材料时，半导 体区44、掩埋掺杂区42、和掩埋导电区38的掺杂可以被调整，使得掩埋掺 杂区42具有与掩埋导电区38和半导体区44相反的导电类型。例如，掩埋 掺杂区42可以被掺杂以p型杂质从而赋予p型导电性，而半导体区44和掩 埋导电区38可以被掺杂以n型杂质从而赋予n型导电性。区38、 42、 44则 界定与体区16电耦合的垂直n-p-n双极晶体管。在又一替代实施例中，可以使用恰当的掩模顺序以便用n型和p型掺杂 剂两者掺杂半导体区32和/或半导体区44。 一或两个掺杂区32、 44因而包 括相反导电类型的子区(未示出)，其用于在相反导电类型的半导体材料的 各子区中的器件的后续制造。参考图5，其中相似的参考标号指称在图4和在后续的制造阶段中相似 的特征，衬垫层46沉积在衬垫层20和半导体区44上。衬垫层46可以是具 有在约50纳米至约200纳米量级的厚度并且通过例如LPCVD或等离子体辅 助CVD工艺的热CVD化学气相沉积工艺沉积的Si3N4的共形层。在沉积衬 垫层46之前，可以在衬垫层20上沉积选择性的薄衬垫层，所述薄衬垫层未 被示出但是相似于衬垫层18。该选择性的衬垫层由与衬垫层46不同的介电 材料形成，例如Si02。该选择性的薄衬垫层可以作为蚀刻停止或标记层从而 有助于后续的制造阶段中衬垫层20、 46的去除。参考图6,其中相似的参考标号指称在图5和在后续的制造阶段中相似 的特征，浅隔离沟槽48、 50使用通过常规的光刻和各向异性干法蚀刻工艺 而在衬垫层46中赋予浅沟槽图案而形成。例如，可以通过施加抗蚀剂(未 示出)、曝光该抗蚀剂至辐射图案从而在抗蚀剂中产生潜沟槽图案、显影该 被曝光的抗蚀剂中的潜浅沟槽图案、用各向异性蚀刻工艺将浅沟槽图案转移 至衬垫层46中、并且剥离抗蚀剂从而重新暴露构图的衬垫层46,而在衬垫 层46中产生浅沟槽图案。各向异性干法蚀刻工艺将浅沟槽图案从构图的衬垫层46转移至体区16中。具体地，各向异性蚀刻工艺加深了浅沟槽48、 50，使得开口延伸至界面 58、 60之外进入体区16。各向异性干法蚀刻工艺可以在单个蚀刻步骤或多 个蚀刻步骤中以不同的蚀刻化学进行。浅隔离沟槽48、 50定位于浅沟槽图 案中，使得蚀刻工艺去除介电隔离体34、 36,半导体区32和掩埋绝缘层14 的邻近部分，和掩埋4参杂区42和半导体区44的邻近部分。掩埋导电区38在一侧上通过浅隔离沟槽48之一且在对侧上通过隔离沟 槽50之一而在侧面相接。在一实施例中，掩埋的导电区对称地定位于相邻 的浅隔离沟槽48、 50之间。各浅隔离沟槽48包括延伸进入体区16至底部 56的相对的空间分离的侧壁52、 54。各浅隔离沟槽50包括延伸进入体区16 至底部55的相对的空间分离的侧壁51 、 53 。底部55、 56位于相对于顶表面22的一深度，其在纟务埋绝缘层14和体 区16之间的同延界面58的深度下并且还处于比掺杂区38、 42之间的同延 结(coextensive junction)或界面60的深度更大的深度。界面60定位于接近 开口 24的底部30的前述的深度(图2)。在一实施例中，底部55、 56位于 体区16中相对于界面60的一深度，该深度穿过约掩埋导电区38的厚度的 一半，在某些实施例中，接近掩埋导电区38中的峰值掺杂浓度处。沟槽48的侧壁54和沟槽50的侧壁53相邻于，并且暴露半导体区44 的相对的垂直表面。沟槽48的侧壁52和沟槽50的侧壁51相邻于，并且暴 露半导体区32的相对的垂直表面。定位浅隔离沟槽48、 50,使得掩埋导电 区38与沟槽48的侧壁54、沟槽50的侧壁53、和底部55、 56相交。参考图7，其中相似的参考标号指称在图6和在后续的制造阶段中相似 的特征，通过用绝缘或介电材料分别填充浅隔离沟槽48、 50而形成浅沟槽 隔离区62、 64。介电材料可以包括在衬垫层46整体上方沉积的并且通过例 如停止在衬垫层46上的常规的CMP工艺平坦化的高密度等离子体(I-IDP) 氧化物或CVD四乙基正硅酸盐(TEOS)。浅沟槽隔离区62、 64合作以电隔离 相邻的半导体区32和半导体区44。掩埋导电区38由此与浅沟槽隔离区62 自对准，浅沟槽隔离区62与半导体区44侧接，并且因而掩埋导电区38与 半导体区44自对准。参考图8,其中相似的参考标号指称在图7和在后续的制造阶段中相似 的特征，抗蚀剂层65被施加至衬垫层46和浅沟槽隔离区62、 64，并且随后 使用常规光刻工艺构图从而界定通孔开口，其通孔开口 66是代表性的。使用各向异性蚀刻工艺以便在被构图的抗蚀剂层65中的通孔开口 66的位置， 在各个浅沟槽隔离区62、 64中蚀刻通孔68。通孔68相邻于并且侧4妻于各半 导体区44。各向异性干法蚀刻工艺可以在单个蚀刻步骤或多个蚀刻步骤中以 不同的蚀刻化学进行。各通孔68包括侧壁70、 72，侧壁70、 72完全延伸穿 过对应的浅沟槽48、 50之一至接近于底部55、 56 (图6)的前述深度的底 部74。体区16,更具体地，掩埋导电区38的一端被各通孔68的底部74而 被暴露。通孔68，以及相邻的浅沟槽隔离区62、 64侧4妻掩埋#^杂区42和半 导体区44。通孔68与掩埋掺杂区42和半导体区44通过居间的浅沟槽隔离 区62、 64的剩余部分而^C电隔离。参考图9,其中相似的参考标号指称在图8和在后续的制造阶段中相似 的特征，在接近各通孔68的底部74的体区16的半导体材料中界定导电区 76、 77。导电区76、 77可以通过以接近垂直的入射角注入离子78使得离子 78撞击各通孔68的底部74并且穿透进入下面的体区16的半导体材料而形 成。导电区76、 77具有与体区16相反的导电类型并且与掩埋导电区38具 有相同的导电类型。例如，如果体区16掺杂以p性杂质，则离子78可以包 括n型掺杂剂(即砷或磷)，其以使得n型掺杂剂的浓度从底部74延伸至约 100纳米至约200纳米的深度的动能和能够提供约1 x 1018cnf3至约1 x 10^cn^的峰值浓度的剂量注入。与掩埋导电区38的对侧侧接的导电区76、 77与掩埋导电区38的摻杂的半导体材料融合，从而在体区16中有效地界定 连续的半导体材料体积，其以与体区16的导电类型相反的通常导电类型的 相似的掺杂剂浓度掺杂。参考图IO，其中相似的参考标号指称在图9和在后续的制造阶段中相似 的特征，抗蚀剂层65 (图9)被剥离，例如通过等离子体灰化或用化学剥离 剂。柱或接触80、 81通过用导电材料填充各通孔68而形成。形成接触80、 81的导电材料可以是例如通过CVD工艺沉积并且以与掩埋导电区38和导 电区76、 77相同的导电类型的掺杂剂掺杂并且随后例如用常规CMP工艺平 坦化至衬垫层46的顶表面的多晶硅。各接触80通过导电区76与掩埋导电 区38的一侧电耦合。各接触81通过导电区77与掩埋导电区38的对侧电耦 合。结果，导电区76、 77桥接导电区38和各通孔68 (因而各通孔68中的 导电柱80 )之间的体区16中的对应的间隙。参考图11,其中相似的参考标号指称在图IO和在后续的制造阶段中相似的特征，去除衬垫层18、 20、 46从而暴露各半导体区32的顶表面22和 各半导体区44的顶表面82。顶表面22、 82近似于与缩短的浅沟槽隔离区 62、 64的顶表面84和缩短的接触80的顶表面86共面。去除和共平坦化可 以通过常规CMP工艺完成。各半导体区32通过掩埋绝缘层14的剩余部分 与体区16电隔离并且通过从顶表面22延伸至掩埋绝缘层14的浅沟槽隔离 区62、 64而侧接。各半导体区44与体区16物理耦合。各半导体区32具有通过半导体层12的晶向(j,k，l)所确定的晶向。各半导 体区44具有通过体区16的晶向(j，,k，,l，)所确定的晶向。各半导体区32可以 具有选自单晶硅通常的(100)、 (110)、 (111)晶向的晶向。各半导体区44 可以具有与半导体区32的晶向(j,k，k)不同并且选自单晶硅通常的(100)、 (110)、 (111)晶向的晶向(j，，k',l，)。作为替代，如果相应地选择半导体层 12和体衬底16,半导体区32、 44的晶向(j，k,l)、 (j,，k，,r)可以相同。参考图12，其中相似的参考标号指称在图11和在后续的制造阶段中相 似的特征，半导体区32和半导体区44用于制造集成电路器件。所述器件可 以包括任何类型的常规器件的结构，包括但不局限于场效应晶体管(FET)， 例如n沟道金属氧化物半导体(MOS ) FET、 p沟道MOS FET、互补金属氧 化物半导体(CMOS ) FET、和双^l晶体管，比如^f黄向双极晶体管。本领域 的普通技术人员理解使用区32、 44制造常规集成电路器件所需的标准的工 艺步骤，以及在各个区32、 44中可以制造一或多个器件。在代表性的实施例中，包括代表性的n沟道晶体管96的n沟道晶体管， 使用半导体区44制造，而包括代表性的p沟道晶体管98的p沟道晶体管， 使用半导体区32制造，从而界定CMOS半导体结构。晶体管96、 98使用 本领域普通技术人员所知的标准CMOS工艺制造。作为替代，半导体区44、 半导体区32、或两者可以包含两种类型的晶体管96、 98。在该制造阶段被 暴露的顶表面22、 82用于制造晶体管96、 98。在代表性的实施例中，各n沟道晶体管96包括半导体区44中的n型扩 散区，其代表在半导体区44中的沟道区105的对侧侧接的漏极区100和源 极区102;覆盖沟道105的栅电极104;和顶表面82上的栅极介电质106, 其将栅电极104与半导体区44的半导体材料电隔离。各p沟道晶体管98包 括半导体区32中的p型扩散区，其代表在半导体区32中的沟道区115的对 侧侧接的漏极区108和源极区110;覆盖沟道115的4册电极112,和顶表面22上的栅极介电质114，其将栅电极112与半导体区32的半导体材料电隔 离。其它的结构(未示出)，例如侧壁隔离体和暈区，可以包括在晶体管96、 98的结构中。晶体管96、 98可以具有其它类型的器件配置。构成栅电极104、 112的导体可以是例如多晶硅、硅化物、金属、或其 它通过CVD等工艺而沉积的任何恰当的材料。漏极和源极区100、 102以及 漏极区和源极区108、 110可以在各半导体区32、 44中通过离子注入合适的 具有恰当的导电类型的掺杂剂而形成。栅极介电质106、 114可以包括任何 合适的介电或绝缘材料，例如二氧化硅、氧氮化硅、高k介电质、或这些材 料的组合。构成介电质106、 114的介电材料可以具有约lnm至约10nm的 厚度，并且可以通过各半导体区32、 44的半导体材料与反应剂的热反应、 CVD工艺、PVD 4支术或其iEL合而形成。当大于特征阈值电压的电压施加至栅电极104时，各n沟道晶体管96 工作。超过阄值电压的施加的电压产生跨过栅电极104下面的沟道105的电 场，足以在漏极和源极区100、 102之间的构成的半导体材料中形成导电路 径，允许电流在其间流动。相似地，当足够大于特征阈值电压的电压施加至 栅电极112时，各p型晶体管98工作。超过阈值电压的施加的电压产生跨 过栅电极112下面的沟道105的电场，足以在漏极和源极区108、 110之间 的构成的半导体材料中形成导电路径，允许电流在其间流动。各接触80、 81与正电源电压(Vdd)电耦合，作为n沟道晶体管96的 漏极区100。导电区76、 77和掩埋导电区38因而以相对高的电压被偏置。 沿高能离子化粒子的轨迹穿过n沟道晶体管96从电子-空穴对产生的电子 被掩埋导电区38收集并且随后无害地转向通过导电区76、 77进入接触80、 81。进入漏极区100的初始电子尖峰也由于掩埋导电区38的存在而大为减 小。此外，在掩埋导电区38下面的体区16中产生的空穴被掩埋导电区38 的空穴势能屏障所阻挡。各掩埋导电区38上方的掩埋掺杂区42代表对于逃 逸收集的任何电子的势垒并且阻止上述电子向n沟道晶体管96的漏极和源 极区100、 102传输。在本发明的替代实施例中，接触80、 81的静态偏压可以用可以导致SEU 或SEL的迫近的或进行中的SEE事件的前一知识而切换。作为芯片上辐射 探测器工作的器件结构可以用于获得SEE事件知识，例如在公有的申请No. 11/380,736中所描述的器件结构，其整体以引用的方式结合于此。使用这样的探测器的输出，根据SEE事件的知识，接触80、 81的偏压可以被切换为 开和关。当预报SEE事件时，仅通过对于接触80、 81将功率切换为开，就 可以使得SEL结构以其最低的功率工作。在本发明的替代的实施例中，相似于掩埋导电区38 (图12)的毯式导 电区形成于半导体结构中，所述半导体结构在整个衬底10延伸，其深度大 致等于掩埋绝缘层14的底部。参考图13，其中相似的参考标号指称在图1和在后续的制造阶段中相似 的特征，在半导体层12的顶表面22上形成牺牲屏蔽层117。屏蔽层117可 以包括通过湿法或干法氧化工艺或通过例如CVD的常规沉积工艺形成至约 5纳米至约10纳米厚度的Si02薄膜。屏蔽层117在后续的离子注入步骤期 间用于减小体区16的单晶半导体材料的离子隧道效应。参考图14,其中相似的参考标号指称在图13和在后续的制造阶段中相 似的特征，在体区16的半导体材料中在接近于掩埋绝缘层14和体区16之 间的界面58的深度界定掩埋导电区116。根据半导体层12和掩埋绝缘层14 的单独的厚度，掩埋导电区116可以设置在顶表面22的约50纳米至约300 纳米的深度下面。掩埋导电区116可以通过用由包含恰当的n型或p型掺杂剂物质的工作 气体形成的离子119的毯式注入来撞击半导体层12的顶表面22而形成。离 子119贯穿屏蔽层117、半导体层12、和掩埋绝缘层14并且随后进入下面 的体区16的半导体材料，在此离子119停止。掩埋导电区116具有与体区 16的导电类型相反的导电类型。例如，如'果体区16掺杂以p型杂质，则离 子119可以包括n型杂质(例如砷或磷)，其以选择以便在体区16中提供恰 当的预期范围的动能和有效地在掩埋导电区116中提供约1 x 10'8cn^至约1 x 102()(^-3的峰值浓度的剂量注入。参考图15,其中相似的参考标号指称在图14和在后续的制造阶段中相 似的特征，屏蔽层117 (图13)通过对于半导体层12的材料的选"^性的蚀 刻工艺而被去除。选择性地，屏蔽层117可以保留在顶表面22上，直至在 后续的工艺步骤中被去除。工艺继续，基本如参考图2上述。为此，由第一和第二衬垫层118、 120组成的衬垫叠层在构造上与衬垫 层18、 20 (图2)基本相同并且通过基本相同的工艺制造，且形成于半导体 层12的顶表面22上。开口通过使用衬垫层118、 120中赋予的图案的常规光刻和蚀刻工艺而形成，示出了其代表性的开口 124。开口 124在构造上与 开口24基本相同(图2)并且通过基本相同的工艺步骤而形成。各开口 124界定了延伸穿过半导体层12和掩埋绝缘层14的厚度并且暴 露对应的体区16的表面区的窗口。与开口 24相似，各开口 124包括延伸穿 过半导体层12和掩埋绝缘层14至底表面或底部130的相对的侧壁126、 128, 底表面或底部130与体区16同延或相交。在常规光刻和蚀刻工艺结束时， 半导体层12包括具有第一半导体层12的第一晶向(j,k,l)的半导体材料的多个 半导体区132 (图1)。相邻的半导体区通过开口 124之一而被分离。介电隔离体134、 136形成于各个开口 124的对应的侧壁126、 128上， 并且从衬垫层120的顶表面延伸至底部130。介电隔离体134、 136在构造上 与介电隔离体34、 36 (图2)基本相同并且通过基本相同的工艺形成。参考图16，其中相似的参考标号指称在图15和在后续的制造阶段中相 似的特征，工艺继续，基本如参考图4上述。各个开口 124被填充以外延半 导体材料的掩埋掺杂层142和外延半导体材料的掩埋摻杂层144。掩埋的掺 杂层142和半导体层144在构造上分别与掩埋掺杂区42和半导体层44基本 相同(图4),并且通过基本相同的工艺步骤形成。区132、 144的晶向(j,k,l)、 (j，,k，,r)可以相同或者不同，如在此参考区32、 44所述。在替代的实施例中，至少一隔离体134、 136由导电材料制造，例如掺 杂的多晶硅、钨、或硅化钨(WSi)，而不是绝缘体。在该在该替代的配置中， 半导体区144可以被用作半导体区132和体区16的公共连接。隔离体134 和/或隔离体136、导电区138、掩埋掺杂区142、和半导体区144可以根据 希望的互连极性被掺杂以相同的导电类型(即，或者是p型或者是n型)。 隔离体134、 136提供了导电过渡层，其提供了半导体区132和半导体区144 的两个晶向之间的电连接。该导电过渡层允许两个不同的取向相互连接而不 引起两个区132、 144之间的结构缺陷。在另一替代的实施例中，可以调整半导体层144、掩埋掺杂区142、和 掩埋导电区138的掺杂，使得掩埋掺杂区142具有与掩埋导电区138和半导 体区144相反的导电类型。例如，掩埋掺杂区142可以被掺杂以p型杂质从 而赋予p型导电性，而体器件区144和掩埋导电区138可以被掺杂以n型杂 质从而界定与体区16电耦合的垂直n-p-n双极晶体管。参考图17,其中相似的参考标号指称在图16和在后续的制造阶段中相似的特征，衬垫层146沉积在衬垫层120和半导体区144上。衬垫层146在 构造上与衬垫层46 (图5)基本相同并且通过基本相同的工艺形成。选择性 的薄衬垫层(未显示)可以沉积于衬垫层120和146之间，如上参考图5所 描述。如上参考图6和7所描述的，工艺继续，以便形成浅隔离沟槽148、 150 和浅隔离沟槽148、 150中的浅沟槽隔离区162、 164。浅隔离沟槽148、 150 和浅沟槽隔离区162、 164在构造上与浅隔离沟槽48、 50 (图6)和浅沟槽 隔离区62、 64(图7)基本相同，并且通过基本相同的工艺形成。浅沟槽隔 离区162、 164工作从而电隔离相邻的半导体区132、 144。浅隔离沟槽148、 150布置在掩埋掺杂层142和半导体层144的对侧上。 浅隔离沟槽148包括延伸进入体区16至底部156的相对的空间分离的侧壁 152、 154。浅隔离沟槽150包括延伸进入体区16至底部155的相对的空间 分离的侧壁，在图17中仅侧壁153可见。底部155、 156位于相对于顶表面 22的一深度，其在掩埋绝缘层14和体区16之间的同延界面58的深度下面。 底部155、 156还位于一深度，该深度大于掩埋导电区116和掩埋掺杂层142 之间的同延结或界面160的深度。界面160定位大致于开口 124的底部130 的前述的深度(图15)。在一实施例中，底部155、 156位于体区16中的一 深度，该深度比界面58深约10纳米至约50纳米。参考图18,其中相似的参考标号指称在图17和在后续的制造阶段中相 似的特征，抗蚀剂层165被施加至衬垫层146和浅沟槽隔离区162、 164，并 且随后使用常规光刻工艺构图从而界定通孔开口 ，通孔开口 166是代表性的。 使用各向异性蚀刻工艺以便在被构图的抗蚀剂层165中，在通孔开口 166的 位置的各个浅沟槽隔离区162、 164中蚀刻通孔168。各向异性干法蚀刻工艺 可以在单个蚀刻步骤或多个蚀刻步骤中以不同的化学进行。通孔168包括侧 壁170、 172，侧壁170、 172完全延伸穿过浅沟槽14至接近于底部156 (图 17)的前述深度的底部174。体区16，更具体地，掩埋导电区116的表面区 域通过各通孔68的底部174而被暴露。通孔168相邻于掩埋掺杂层142和 半导体层144。构图的抗蚀剂层165可以包括在已被改进以便结合通孔开口 166的衬底 IO上的集成电路的制造中所使用的标准构图的抗蚀剂层。结果，形成通孔开 口 166的工艺步骤可以无缝地结合入标准的CMOS制造工艺。参考图19，其中相似的参考标号指称在图18和在后续的制造阶段中相 似的特征，抗蚀剂层165 (图18)被剥离，例如通过等离子体灰化或用化学 剥离剂。柱或接触180形成于每个通孔168中。接触180在结构上与接触80 (图10-12)基本相同，并且通过基本相同的工艺制造。各接触180与掩埋 导电区116电耦合，但是通过浅沟槽隔离区162的居间部分与半导体区132、 144电隔离。本发明考虑在浅沟槽隔离区164中可以形成相似于通孔168和 接触180的附加通孔和接触(未示出)。参考图20，其中相似的参考标号指称在图19和在后续的制造阶段中相 似的特征，去除衬垫层18、 20、 146 (图19)从而暴露各半导体区132的顶 表面22和各半导体区144的顶表面182。顶表面22、 182大致与缩短的浅沟 槽隔离区162、 164的顶表面184和缩短的接触180的顶表面186共面。去 除和共平坦化可以通过例如常^见CMP工艺完成。各半导体区132通过下面 的掩埋绝缘层14的剩余部分与体区16电隔离并且与从顶表面22延伸至掩 埋绝缘层14的浅沟槽隔离区162、 164侧接。各半导体区144与体区16物 理耦合。各半导体区132具有由半导体层12的晶向(j，k,l)所确定的晶向。各半导 体区144具有由体区16的晶向(j，，k，,l，)所确定的晶向。各半导体区132可以 具有选自单晶硅所通用的(100)、 (110)、 (111)晶向的晶向。各半导体区 144可以具有与半导体区132的晶向(j，k,k)不同并且选自单晶硅所通用的 (100)、 (110)、 (111)晶向的晶向(j，,k，,l，)。作为替代，半导体区132、 144 的晶向(j,k,l), (i，,k，,r)可以相同。如以上参考图12所述，使用半导体区132、 144制造器件。在代表性的 实施例中，尽管本发明并不局限于此，包括代表性的n沟道晶体管96的n 沟道晶体管使用半导体区144制造，而包括代表性的p沟道晶体管98的p 沟道晶体管使用半导体区132制造，从而界定CMOS半导体结构。晶体管 96、 98使用本领域普通技术人员所知的标准CMOS工艺制造，如以上参考 图12所述。各接触180和n沟道晶体管96的漏极区100与正供电电压(Vdd)电耦 合。掩埋导电区116因而以相对高的电压，即Vdd偏置。沿高能离子化粒子 的轨迹穿过n沟道晶体管96从电子-空穴对产生的电子被掩埋导电区116 收集并且随后无害地转向^^触180。在本发明的替代实施例中，接触180的静态偏压可以用可以导致SEU 或SEL的迫近的或进行中的SEE事件的前一知识而切换。使用作为芯片上 辐射探测器以获得SEE事件知识工作的器件结构比如探测器的输出，根据 SEE事件的知识，接触180的偏压可以被切换为开和关。当预报SEE事件 时，仅通过对于接触80、 81将功率切换为开，就可以使得SEL结构以其最 低的功率工作。通过掩埋导电区116的存在，进入漏极区100的初始电子尖峰也大为减 小。此外，在掩埋导电区116下面的体区16中产生的空穴被掩埋导电区116 的空穴势能势垒所阻挡。各掩埋导电区116上方的掩埋掺杂层142代表对于 逃逸收集的任何电子的势垒并且阻止上述电子向n沟道晶体管96的漏极和 源极区100、 102传專命。掩埋导电区116还在掩埋绝缘层14和半导体区132下面延伸，掩埋导 电区116工作以便抑制使用各半导体区132制造的p沟道晶体管98中的背 侧寄生泄漏。在结合图1 - 12所述的本发明的实施例中，导电区76和掩埋 导电区38界定在不在半导体区32的下面延伸的体区16的半导体材料中的 不连续的导电层。在此例如"垂直"、"水平，，等的术语的指称是示例性而非限制性的，以 便建立基准框架。在此所使用的"水平"被界定为平行于半导体晶片或衬底 的常规平面的平面，而无论其实际的三维空间取向如何。术语"垂直，'指称 垂直于方才所界定的水平的方向。术语，例如"上"、"上方"、"下方"、"侧"(如"侧壁，，中)、"高于"、"低于"、"上面"、"下面"、和"下，'对于该水 平面而界定。应当理解可以使用各种其它的基准框架以描述本发明而不偏离 本发明的精神和范围。在两层的上下文中所使用的术语"上"意指所述层之 间至少有一些接触。术语"上方"指两层非常接近，但是可以具有一或多个 附加的居间层，使得接触是可能而非必须的。如同在此所使用的，"上"或"上方"都不暗指任何方向性。在此半导体结构的制造通过制造阶段和步骤的具体顺序进行了描述。但 是，应当理解该顺序可以与所描述的不同。例如，两个或多个制造步骤的顺 序可以相对于示出的顺序转换。此外，两个或多个制造步骤可以同时进行或 者部分同时进行。另夕卜，各制造步骤可以被省略并且可以添加其它制造步骤。 应当理解所有这样的变更在本发明的范围之内。还应当理解在附图中本发明的特征无一定按比例示出。尽管本发明通过对于各种实施例的描述被示出并且尽管对于这些实施 例进行了相当详细的描述，但是申请人的意图不是限制或者以任何方式限制 所附权利要求至这样的细节。对于本领域的技术人员容易呈现另外的优点和 改进。因而，本发明在更广的方面不局限于具体的细节、代表性的设备和方 法、和示出和描述的示意性实例。因而，可以进行与这样的细节的偏离而不 偏离申请人的总体发明构思的精神和范围。
权利要求
1.一种半导体结构，包括衬底，包括第一半导体区、与所述第一半导体区并置的第二半导体区、和在所述第一和第二半导体区下面的第三半导体区，所述第三半导体区具有第一导电类型；所述第二和第三半导体区之间的绝缘层；和在所述衬底中在所述第一半导体区和所述第三半导体区之间的位置的第一导电区，所述第一导电区具有与所述第一导电类型相反的第二导电类型。
2. 根据权利要求1的半导体结构，其中所述第一半导体区具有所述第 一导电类型。
3. 根据权利要求2的半导体结构，还包括所述第一半导体区和所述第一导电区之间的所述第一导电类型的第二 导电区，所述第二导电区用比所述第 一半导体区高的掺杂浓度掺杂。
4. 根据权利要求3的半导体结构，还包括所述第一导电区和所述第一半导体区之间的所述第一导电类型的第三 导电区，所述第三导电区用比所述第一导电区低的掺杂浓度掺杂。
5. 根据权利要求1的半导体结构，其中所述第一和第二半导体区具有 不同的结晶晶向。
6. 根据权利要求5的半导体结构，其中所述不同晶向选自由(100)晶 向、(110)晶向、和(111 )晶向组成的组。
7. 根据权利要求1的半导体结构，其中所述第一半导体区具有所述第 一导电类型，并且所述第二半导体区具有所述第二导电类型。
8. 根据权利要求7的半导体结构，还包括在所述第一半导体区中具有第二导电类型的源极和漏极区的第一场效 应晶体管；和在所述第二半导体区中具有第一导电类型的源极和漏极区的第二场效 应晶体管。
9. 根据权利要求1的半导体结构，其中所述第一和第二半导体区界定 顶表面，所述绝缘层在所述第一和第三半导体区之间，并且所述第一导电区在所述第二和第三半导体区之间。
10. 根据权利要求9的半导体结构，还包括包括介电材料并且在所述第一和第二半导体区之间的浅沟槽隔离区，所 述浅沟槽隔离区从所述顶表面延伸以便与所述绝缘层相交并且与所述第一 导电区相交。
11. 根据权利要求IO的半导体结构，还包括从所述顶表面穿过所述浅沟槽隔离区延伸至所述第一导电区的通孔；和 在所述通孔中建立与所述第一导电区的电接触的导电柱。
12. 根据权利要求11的半导体结构，还包括在所述体衬底中与所述第一导电区相邻并且与所述导电柱对准的第二 导电区，所述第二导电区将所述第一导电区与所述导电柱电耦合。
13. 根据权利要求1的半导体结构，还包括所述第一和第二半导体区之间以及所述绝缘层和所述第一导电层之间 的导电隔离体，所述导电隔离体电耦合所述第 一和第二半导体区。
14. 根据权利要求1的半导体结构，其中所述第一导电区是连续的并且 在所述绝缘层和所述第一和第二半导体区的下面延伸。
15. —种使用绝缘体上半导体衬底的半导体结构的制造方法，所述衬底 具有半导体层、所述半导体层下面的第一导电类型的体半导体区、和所述半 导体层和体半导体区之间的绝缘层，所述方法包括层和绝缘层至与体半导体区相交的底部的侧壁；形成与所述第一导电类型相反的第二导电类型的导电区，并且该导电区 布置在接近所述开口的底部的体半导体区中；并且用从所述开口的底部向顶表面外延生长的半导体材料填充所述开口。
16. 根据权利要求15的方法，其中形成所述导电区还包括 在形成开口之前，将能够提供第二导电类型的掺杂剂的离子注入穿过所述半导体层和绝缘层并且进入体半导体区。
17. 根据权利要求15的方法，其中形成所述导电区还包括 用注入掩模覆盖相邻于所述开口的半导体层的区；并且 将能够提供第二导电类型的掺杂剂离子注入所述开口的底部下面的体半导体区。
18. 根据权利要求15的方法，其中填充所述开口还包括用第 一导电类型以第 一掺杂浓度掺杂的半导体材料部分填充接近于所 述底部的开口；并且用所述第 一导电类型以比第 一掺杂浓度低的第二掺杂浓度掺杂的半导 体材料填充所述开口内部的剩下的开口空间至顶表面。
19. 根据权利要求18的方法，还包括用第 一导电类型以比第 一掺杂浓度低的第三掺杂浓度掺杂的半导体材 料部分填充所述底部和以第 一掺杂浓度掺杂的半导体材料之间的开口 。
20. 根据权利要求15的方法，其中填充所述开口还包括用掺杂以第二导电类型的半导体材料部分填充接近于所述底部的开口 ；并且用掺杂以第 一导电类型的半导体材料填充所述开口内部剩余的开口空 间至顶表面，从而界定垂直晶体管。
21. 根据权利要求15的方法，还包括形成相邻于所述被填充的开口并且从所述顶表面延伸进入体半导体区 的介电材料的浅沟槽隔离区，以便与导电区相交。
22. 根据权利要求21的方法，还包括形成从所述顶表面延伸穿过浅沟槽隔离区的通孔，以便与所述导电区相 交；并且用建立与所述导电区的电接触的导电柱填充所述通孔。
23. 根据权利要求22的方法，还包括在从所述顶表面延伸的浅沟槽隔离区中形成通孔，以便与所述导电区相交；用具有所述第二导电类型的掺杂剂掺杂被所述通孔所暴露的体半导体 区，以便界定所述衬底中的另一导电区，所述另一导电区与所述被填充的沟槽和体半导体区之间的衬底中的导电区重叠；并且用导电材料填充所述通孔，从而形成接触所述导电区的柱。
24. 根据权利要求23的方法，其中掺杂所述体半导体区还包括 将具有所述第二导电类型的掺杂剂离子注入至被所述通孔所暴露的体半导体区的表面区内。
25. 根据权利要求15的方法，其中填充所述开口的半导体材料和体衬底具有与所述半导体层不同的晶向，并且还包括在用所述半导体材料填充所述开口之前，在所述开口的侧壁上形成介电 隔离体，当形成所述浅沟槽隔离区时所述介电隔离体被去除。
26. 根据权利要求15的方法，还包括在用所述半导体材料填充所述开口之前，在所述开口的侧壁上形成导电 隔离体。
27. 根据权利要求15的方法，其中填充所述开口的半导体材料具有第 一导电类型，并且还包括在填充所述开口的半导体材料中形成具有所述第二导电类型的源极和 漏极区的第 一场效应晶体管。
28. 根据权利要求27的方法，其中所述半导体层具有所述第二导电类 型，并且还包括在所述半导体层中形成具有所述第一导电类型的源极和漏极区的第二 场效应晶体管。
全文摘要
本发明公开了一种在混合衬底上形成的抗闭锁的半导体结构以及这样的抗闭锁半导体结构的形成方法。所述混合衬底的特征是形成于体半导体区上的第一和第二半导体区。所述第二半导体区通过绝缘层与所述体半导体区分离。所述第一半导体区通过与所述体半导体区的导电类型相反的导电区与体半导体区分离。所述掩埋导电区由此减小了使用所述第一半导体区制造的器件对于闭锁的敏感性。
文档编号H01L27/12GK101257029SQ20081007408
公开日2008年9月3日 申请日期2008年2月21日 优先权日2007年2月28日
发明者威廉·R·汤蒂, 杰克·A·曼德尔曼 申请人:国际商业机器公司
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