像素结构及其制造方法
专利名称：像素结构及其制造方法
技术领域：
本发明是有关于一种像素结构及其制造方法，且特别是有关于一种具有 多层结构的金属信号线的像素结构及其制造方法。
背景技术：
传统的平面显示器技术中，大多以复数个薄膜晶体管搭配多条信号线形 成的像素数组，像素数组的各像素分别藉由来自信号线的控制信号控制本身 的薄膜晶体管，配合控制信号的工作频率选择性的接收数据。然而，随着平面显示器的尺寸增加，像素数组中的信号线的电阻值也随着增加。且随着信号线重迭的区域增加，信号RC延迟的情形更为严重，导致 信号传递失真。因此，如何降低信号线的阻值以减轻信号失真，便成为决定大尺寸平面 显示器质量良窳的重要关键。发明内容本发明是有关于一种像素结构及其制造方法，是以双层金属形成信号线， 降低信号线的传输阻值，提供平面显示器稳定精确的信号传输质量。此外， 本发明所提出的制造方法可以减少掩模工艺，大幅降低生产成本。根据本发明，提出一种像素结构，包括一扫描线、 一数据线、 一主动组 件、 一第一保护层、 一第二保护层及一像素电极。扫描线具有一第一扫描金 属层及一第二扫描金属层。数据线与扫描线交错排列并形成一交错处，其中 数据线包括一第一数据金属线段及一第二数据金属层。第一数据金属线段设 置于与交错处距一第一距离之处，第二数据金属层设置于交错处及第一数据金属线段上。主动组件电性耦接数据线与扫描线，包括一栅极、 一绝缘层、 —沟道层、 一源极与一漏极。绝缘层部分位于栅极上，沟道层位于栅极上方 的绝缘层上。源极与漏极位于沟道层上，源极耦接数据线。第一保护层及第 二保护层覆盖主动组件并形成一第一接触孔以露出部分漏极，第二保护层是 覆盖于漏极的部分边缘。像素电极越过第二保护层并藉由第一接触孔与漏极 耦接。根据本发明，提出一种像素结构的制造方法，包括下列步骤。首先，提 供一基板。接着，形成一图案化第一金属层于基板上，包含一栅极、 一第一 扫描金属层与一第一数据金属线段。然后，形成一图案化绝缘层于图案化第 一金属层上。接着，形成一图案化半导体层于图案化绝缘层上。然后，形成 一图案化第二金属层，包括一源极、 一漏极、 一第二扫描金属层与一第二数 据金属层，其中源极与漏极形成于图案化半导体层上且与栅极构成一主动组 件。第一数据金属线段及第二数据金属层构成一数据线且电性连接源极，第 一扫描金属层与第二扫描金属层构成一扫描线且电性连接栅极。接着，形成 一图案化保护层，部分覆盖于漏极的部分边缘。然后，形成一图案化透明导电层，图案化透明导电层包含一像素电极，像素电极越过漏极的部分边缘的图案化保护层且电性连接于漏极。为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明。
图1绘示依照本发明实施例一的一种像素结构的制造流程图； 图2A绘示实施例一的第一道掩模工艺的像素结构的示意图；图2B绘示沿图2A的剖面线AA'的剖面图； 图2C绘示沿图2A的剖面线BB'的剖面图；图3A绘示实施例一的第二道掩模工艺的像素结构的示意图；图3B绘示沿图3A的剖面线AA，的剖面图；图3C绘示沿图3A的剖面线BB'的剖面图；图4A绘示实施例一的第三道掩模工艺的像素结构的示意图；图4B绘示沿图4A的剖面线AA，的剖面图；图4C绘示沿图4A的剖面线BB，的剖面图；图5A绘示实施例一的第四道掩模工艺的像素结构的示意图；图5B绘示沿图5A的剖面线AA'的剖面图；图5C绘示沿图5A的剖面线BB'的剖面图；图5D-5I绘示实施例一的第四道掩模工艺的详细步骤示意图；图6绘示依照本发明实施例二的一种像素结构的制造流程图；图7A绘示实施例二的第一道掩模工艺的像素结构的示意图；图7B绘示沿图7A的剖面线AA'的剖面图；图7C绘示沿图7A的剖面线BB'的剖面图；图8A绘示实施例二的第二道掩模工艺的像素结构的示意图；图8B绘示沿图8A的剖面线AA'的剖面图；图8C绘示沿图8A的剖面线BB'的剖面图；图8D-8G绘示实施例二的第二道掩模工艺的详细步骤示意图；图9A绘示实施例二的第三道掩模工艺的像素结构的示意图；图9B绘示沿图9A的剖面线AA'的剖面图；图9C绘示沿图9A的剖面线BB'的剖面图；图IOA绘示实施例二的第四道掩模工艺的像素结构的示意图；图10B绘示沿图10A的剖面线AA'的剖面图；图10C绘示沿图10A的剖面线BB'的剖面图；图10D-10I绘示实施例二的第四道掩模工艺的详细步骤示意图;图11绘示依照本发明实施例三的一种像素结构的制造流程图；图12A绘示实施例三的第一道掩模工艺的像素结构的示意图；图12B绘示沿图12A的剖面线AA'的剖面图； 图12C绘示沿图12A的剖面线BB'的剖面图；图13A绘示实施例三的第二道掩模工艺的像素结构的示意图；图13B绘示沿图13A的剖面线AA'的剖面图；图13C绘示沿图13A的剖面线BB'的剖面图；图13D-13G绘示实施例三的第二道掩模工艺的详细步骤示意图；图14A绘示实施例三的第三道掩模工艺的像素结构的示意图；图14B绘示沿图14A的剖面线AA'的剖面图；图14C绘示沿图14A的剖面线BB'的剖面图；图15A绘示实施例三的第四道掩模工艺的像素结构的示意图；图15B绘示沿图15A的剖面线AA'的剖面图；图15C绘示沿图15A的剖面线BB'的剖面图；图16A绘示实施例三的第五道掩模工艺的像素结构的示意图；图16B绘示沿图16A的剖面线AA'的剖面图；图16C绘示沿图16A的剖面线BB'的剖面图；图17绘示依照本发明实施例四的一种像素结构的制造流程图；图18A绘示实施例四的第一道掩模工艺的像素结构的示意图；图18B绘示沿图18A的剖面线AA'的剖面图；图18C绘示沿图18A的剖面线BB'的剖面图；图19A绘示实施例四的第二道掩模工艺的像素结构的示意图；图19B绘示沿图19A的剖面线AA'的剖面图；图19C绘示沿图19A的剖面线BB'的剖面图；图20A绘示实施例四的第三道掩模工艺的像素结构的示意图；图20B绘示沿图20A的剖面线AA'的剖面图；图20C绘示沿图20A的剖面线BB'的剖面图；图21A绘示实施例四的第四道掩模工艺的像素结构的示意图；图21B绘示沿图21A的剖面线AA'的剖面图；图21C绘示沿图21A的剖面线BB'的剖面图；图22A绘示实施例四的第五道掩模工艺的像素结构的示意图；图22B绘示沿图22A的剖面线AA'的剖面图；图22C绘示沿图22A的剖面线BB'的剖面图；以及图22D-22I绘示实施例四的第五道掩模工艺的详细步骤示意图。附图标号10、 20、 30、 40:像素结构100:基板101:显示区域102、202、302、402:扫描线103、203、303、403:沟道层104、204、304、404:数据线105、205、305、405:阻挡层106、206、306、406:储存电容106a、 206a、 306a、 406a:第一电容金属层 106b、 206b、 306b、 406b:第二电容金属层 108、 208、 308、 408:主动组件 110、 111:图案化第一 金属层 112:栅极114:第一扫描金属层 116:第一数据金属线段 118:扫描焊垫 119:数据焊垫120、 121、 122、 220a、 320a、 420a:图案化绝缘层130、 131、 132、 230a、 230b、 231b、 330a、 330b、 331b、 430:图案化半导体层140、 141、 141a、 142、 240a、 2德、241b、 241c、 340a、 341b、 341c、440:图案化奥姆接触层150、 151、 157、 159、 250、 251、 257、 259、 350、 351、 351a、 351b、 351c、 357、 359、 450、 451、 451a、 451b、 451c、 457、 459:图案化第二金属层153、 253、 353、 453:源极154、 254、 354、 454:第二扫描金属层354a、 354b、 354c、 454a、 454b、 454c:第二扫描金属线段155、 255、 355、 455:漏极156、 256、 356、 456:第二数据金属层 160、 260、 460:保护材料层160a、 161a、 162a、 163a、 260a、 261a、 262a、 263a、 360、 361、 362、 363、 460a、 461a、 462a、 463a:图案化保护层 165、 265、 365、 367、 465、 467:接触孔170、 170a、 170b、 170c、 270、 270a、 270b、 270c、 290、 290a、 290b、 290c、 390、 390a、 390b、 390c、 470、 470a、 470b、 470c:图案化光刻胶层 180、 280、 480:透明导电层180a、 181a、 187a、 189a、 280a、 281a、 287a、 289a、 380、 381、 387、 389、 480a、 481a、 487a、 489a:图案化透明导电层 182a、 282a、 382、 482a:像素电极 220、 320、 420:绝缘材料层 230、 330:半导体材料层 240、 340:奥姆接触材料层具体实施方式
实施例一-请参照图1，其绘示依照本发明实施例一的一种像素结构的制造流程图。并请同时参照图2A-2C，其分别绘示实施例一的第一道掩模工艺的像素结构 的示意图，以及沿图2A的剖面线AA'及BB'的剖面图。请参照图2A。首先，如步骤11所示，提供基板100。接着，如步骤12 所示，以第一道掩模工艺形成图案化第一金属层110于基板100上。图案化 第一金属层110包含栅极112、第一扫描金属层114与第一数据金属线段116。 其中，第一扫描金属层114与第一数据金属线段116包围显示区域101并交 错排列形成交错处12，且第一数据金属线段116是设置于与交错处12距第一 距离D1之处。此外，如图2B所示，图案化第一金属层110更包括图案化第 一金属层111设置于基板100上。另外，如图2A、 2C所示，图案化第一金属 层110更包括扫描焊垫118及数据焊垫119设置于基板100上，并分别与第 —扫描金属层114及第一数据金属线段116电性连接。请同时参照图3A-3C，其分别绘示实施例一的第二道掩模工艺的像素结 构的示意图，以及沿图3A的剖面线AA'及BB'的剖面图。然后，如步骤13 所示，以第二道掩模工艺形成图案化绝缘层120、图案化半导体层130及图案 化奥姆接触层140。步骤13可以依序形成绝缘材料层(未绘示)、半导体材 料层(未绘示)及奥姆接触材料层(未绘示)后经由一次微影制程完成，详 细步骤如下首先，沉积绝缘材料层于图案化第一金属层U0上；接着，依 序沉积半导体材料层及奥姆接触材料层于绝缘材料层上；然后，形成图案化 光刻胶层(未绘示)于奥姆接触材料层及半导体材料层上；接着，蚀刻奥姆 接触材料层、半导体材料层及绝缘材料层，以形成图案化奥姆接触层140、图 案化半导体层130及图案化绝缘层120;然后，去除图案化光刻胶层。其中， 图案化绝缘层120覆盖栅极112、部分第一数据金属线段116及第一扫描金属 层114。此外，如图3A及图3C所示，图案化绝缘层122、图案化半导体层132及奥姆接触层142是形成一阻挡层105跨越第一扫描金属层114。请同时参照图4A-4C，其分别绘示实施例一的第三道掩模工艺的像素结 构的示意图，以及沿图4A的剖面线AA'及BB'的剖面图。接着，如步骤14 所示，以第三道掩模工艺形成图案化第二金属层150。图案化第二金属层150 包括源极153、漏极155、第二扫描金属层154与第二数据金属层156。第一 数据金属线段116及第二数据金属层156构成数据线104且电性连接源极153。 第一扫描金属层114与第二扫描金属层154构成扫描线102且电性连接栅极 112。如图4A-4C所示，数据线104与源极153耦接。数据线104包括第一数 据金属线段116及第二数据金属层156，其中第二数据金属层156设置于第一 数据金属线段116及交错处12上。此外，如图4A、图4C所示，数据线104更包括跨越扫描线102的阻挡 层105，第二数据金属层156设置于阻挡层105上。因此，数据线104可以藉 由阻挡层105与扫描线102电性隔绝，不会发生短路的情形。另外，步骤14中同时形成图案化第二金属层151于图案化第一金属层111 上，同时亦形成图案化第二金属层157、 159，分别与扫描焊垫118及数据焊 垫119耦接。然后，如步骤15所示，蚀刻图案化奥姆接触层141成为图案化奥姆接触 层141a。其中源极153与漏极155形成于图案化半导体层131及图案化奥姆 接触层141a上，且与栅极112构成一主动组件108，亦即一薄膜晶体管。其 中，图案化半导体层131及奥姆接触层141a构成沟道层103，位于栅极112 上方的图案化绝缘层120上，如图4B所示。请同时参照图5A-5C，其分别绘示实施例一的第四道掩模工艺的像素结 构的示意图，以及沿图5A的剖面线AA'及BB'的剖面图。接着，如步骤16 所示，以第四道掩模工艺形成一图案化保护层160a覆盖于漏极155的部分边 缘。然后，如步骤17所示，形成一图案化透明导电层180a，图案化透明导电 层180a包含一像素电极182a。另外，图案化透明导电层180a包含的图案化 透明导电层187a、 189a分别与图案化第二金属层157、 159耦接。本实施例中，像素电极182a攀越漏极155的部分边缘的图案化保护层 162a后与漏极155电性连接，因此图案化保护层162a的存在可使像素电极 182a与漏极155的电性接触更佳，同时也可避免像素电极182a在形成过程中 断线。较佳地，图案化透明导电层180a的材料例如为铟锡氧化物(indiumoxide, ITO)o至于步骤16-17的详细步骤，请参照图5D-5I,其绘示实施例一的第四道 掩模工艺的详细步骤示意图。如图5D所示，首先，形成保护材料层160。接着，如图5E所示，形成图案化光刻胶层170于保护材料层160上。图 案化光刻胶层170包括具有厚度hl的图案化光刻胶层170a，以及具有厚度 h2的图案化光刻胶层170b，其中厚度hl大于厚度h2。本步骤可以使用半调 式掩膜(halftone mask)或灰调式掩膜(gray-tone mask)完成图案化光刻胶层 170a。然后，如图5F所示，蚀刻保护材料层160，以形成图案化保护层160a。 图案化保护层160a包括第一保护层161a及第二保护层162a，第一保护层161a 及第二保护层162a形成接触孔165露出漏极155，第二保护层162a覆盖于漏 极155的部分边缘。此外，图案化保护层160a包括第三保护层163a覆盖于图案化第二金属层 151上。接着，如图5G所示，灰化图案化光刻胶层170，以露出第二保护层162a。 图案化光刻胶层170经灰化后移除图案化光刻胶层170b，而原来的图案化光 刻胶层170a则形成具有厚度h3的图案化光刻胶层170c。然后，如图5H所示，形成一透明导电层180，透明导电层180藉由接触 孑U65耦接漏极155。接着，如图5I所示，移除剩余的图案化光刻胶层170c,以使剩余的图案 化光刻胶层170c上的部分透明导电层180—并被移除，而形成图案化透明导 电层180a。其中图案化透明导电层180a包括覆盖于图案化第二金属层151的 图案化透明导电层181a，以及像素电极182a。至此，像素结构10便告完成。 其中，移除剩余的图案化光刻胶层170c的方法包括掀离制程，较佳地例如以 化学药剂或激光剥离图案化光刻胶层170c。如图5A及图5B所示，像素结构10包括主动组件108、第一保护层161a、 第二保护层162a、储存电容106及像素电极182a。主动组件108紧邻交错处 12且电性耦接至扫描线102与数据线104，包括栅极112、图案化绝缘层121、 沟道层103、源极153与漏极155。栅极112与扫描线102电性连接，图案化 绝缘层121位于栅极112上，沟道层103位于栅极112上方的图案化绝缘层 121上，源极153与漏极155位于沟道层103上，且源极153耦接数据线104。 其中信道层103包括图案化奥姆接触层141a及图案化半导体层131,图案化 奥姆接触层141a设置于图案化半导体层131上。如图5B所示，第一保护层161a及第二保护层162a覆盖主动组件108并 形成接触孔165以露出部分漏极155。第二保护层162a是覆盖于漏极155的 部分边缘。如图5B所示，储存电容106具有第一电容金属层106a及第二电容金属 层106b，第二电容金属层106b设置于第一电容金属层106a上方。第一电容 金属层106a包含图案化第一金属层111与图案化第二金属层151，第二电容 金属层106b包含图案化透明导电层181a，连接像素电极182a的图案化透明 导电层181a覆盖第三保护层163a。第三保护层163a是作为电容绝缘层，介 于第一电容金属层106a及第二电容金属层106b之间。因此，本实施例中储 存电容106是由金属层(metal)、绝缘层(insulator)、透明导电层(例如为ITO) 所构成，称之为MII电容结构。实施例二实施例二的像素结构的制造方法与实施例一的不同之处，在于第二道掩 模工艺中使用半调式掩膜或灰调式掩膜，使绝缘层及半导体层分别形成不同 的图案。请参照图6，其绘示依照本发明实施例二的一种像素结构的制造流程图。 并请同时参照图7A-7C，其分别绘示依照本发明实施例二的第一道掩模工艺 的像素结构的示意图，以及沿图7A的剖面线AA'及BB'的剖面图。请参照图7A。首先，如步骤21所示，提供基板100。接着，如步骤22 所示，以第一道掩模工艺形成图案化第一金属层110于基板100上。图案化 第一金属层110包含栅极112、第一扫描金属层114与第一数据金属线段116。 其中，第一扫描金属层114与第一数据金属线段116包围显示区域101并交 错排列形成交错处12，且第一数据金属线段116是位于与交错处12距第一距 离D1之处。此外，如图2B所示，图案化第一金属层110更包括图案化第一 金属层111设置于基板100上。另外，如图7C所示，图案化第一金属层IIO 更包括扫描焊垫118及数据焊垫119设置于基板100上，并分别与第一扫描 金属层114及第一数据金属线段116电性连接。基本上，步骤21-22与实施例 一的步骤11-12相同。请同时参照图8A-8C，其分别绘示实施例二的第二道掩模工艺的像素结 构的示意图，以及沿图8A的剖面线AA'及BB，的剖面图。接着，如步骤23 所示，以第二道掩模工艺形成图案化绝缘层220a、图案化半导体层230b及图 案化奥姆接触层240b。步骤23与实施例一的步骤13的不同之处，在于使用 半调式掩膜或灰调式掩膜形成不同厚度的图案化光刻胶层，使所形成的图案 化绝缘层220a的图案与图案化半导体层230b及图案化奥姆接触层240b的图 案不同。此外，图案化绝缘层220覆盖显示区域101，并露出第一扫描金属层 114、第一数据金属线段116、图案化第一金属层111、扫描焊垫118及数据 焊垫119。此外，如图8A所示，是形成一阻挡层205跨越第一扫描金属层114。与实施例一的阻挡层105不同之处，在于阻挡层205中图案化奥姆接触层、图 案化半导体层的图案，与图案化绝缘层的图案不同。至于步骤23的详细步骤，请参照图8D-8G，其绘示实施例二的第二道掩 模工艺的详细步骤示意图。如图8D所示，依序沉积绝缘材料层220、半导体 材料层230及奥姆接触材料层240于图案化第一金属层110上。接着，形成 图案化光刻胶层290于半导体材料层230上。图案化光刻胶层290包括具有 厚度h4的图案化光刻胶层290a与具有厚度h5的图案化光刻胶层290b,其中 厚度h4大于厚度h5。然后，如图8E所示，以图案化光刻胶层290为一底版，蚀刻奥姆接触材 料层240、半导体材料层230及绝缘材料层220，以形成图案化奥姆接触层 240a、图案化半导体层230a及图案化绝缘层220a。图案化绝缘层220a露出 第一扫描金属层114、第一数据金属线段116、图案化第一金属层lll、扫描 焊垫U8及数据焊垫119，如图8A所示。接着，如图8F所示，灰化(ashing)具有厚度h5的图案化光刻胶层290b, 以露出部分的图案化奥姆接触层240a及图案化半导体层230a，并削减具有厚 度h4的图案化光刻胶层290a，成为具有厚度h6的图案化光刻胶层290c。然后，如图8G所示，蚀刻露出部分的图案化奥姆接触层240a及图案化 半导体层230a，以形成图案化奥姆接触层240b及图案化半导体层230b，图 案化奥姆接触层240b及图案化半导体层230b分别包括图案化奥姆接触层 241b及图案化半导体层231b覆盖于栅极121上方的图案化绝緣层220a。接 着，去除剩余的该图案化光刻胶层290c。请同时参照图9A-9C，其分别绘示实施例二的第三道掩模工艺的像素结 构的示意图，以及沿图9A的剖面线AA'及BB'的剖面图。如步骤26所示， 以第三道掩模工艺形成图案化第二金属层250。图案化第二金属层250包括源 极253、漏极255、第二扫描金属层254与第二数据金属层256。第一数据金 属线段116及第二数据金属层256构成一数据线204且电性连接源极253。第一扫描金属层114与第二扫描金属层254构成一扫描线202且电性连接栅极 112。此外，如图9A、图9C所示，第二数据金属层256设置于阻挡层205及 交错处12上。另外，步骤24中同时形成图案化第二金属层251于图案化第一金属层111 上，同时亦形成图案化第二金属层257、 259，分别与扫描焊垫118及数据焊 垫119耦接。接着，如步骤25所示，蚀刻图案化奥姆接触层241b成为图案化奥姆接 触层241c。其中源极253与漏极255形成于图案化半导体层231b及奥姆接触 层241c上，且与栅极112构成一主动组件208，亦即一薄膜晶体管。其中， 图案化半导体层231b及奥姆接触层241c构成沟道层203，如图9B所示。如图9A-9C所示，数据线204与源极253耦接。数据线204包括第一数 据金属线段116及第二数据金属层256，第二数据金属层256设置于第一数据 金属线段116上。数据线204更包括跨越扫描线202的阻挡层205，第二数据 金属层256设置于阻挡层205上。请同时参照图IOA-IOC，其分别绘示实施例二的第四道掩模工艺的像素 结构的示意图，以及沿图10A的剖面线AA'及BB'的剖面图。如步骤26所示， 以第四道掩模工艺形成一图案化保护层260a，部分覆盖于漏极255的部分边 缘。然后，如步骤27所示，形成一图案化透明导电层280a,图案化透明导电 层280a包含一像素电极282a，像素电极282a越过漏极255的部分边缘的图 案化保护层262a且电性连接于漏极255。另外，图案化透明导电层280a包含 的图案化透明导电层287a、 289a分别与图案化第二金属层257、 259耦接。如图10B所示，像素电极282a越过第二保护层262a并藉由接触孔265 与漏极255耦接。至于步骤26-27的详细步骤，请参照图IOD-IOI，其绘示实施例二的第四道掩模工艺的详细步骤示意图。如图10D所示，首先，形成保护材料层260。接着，图10E所示，形成图案化光刻胶层270于保护材料层260上。图 案化光刻胶层270包括具有厚度hl的图案化光刻胶层270a，以及具有厚度 h2的图案化光刻胶层270b，其中厚度hl大于厚度h2。然后，如图10F所示，蚀刻保护材料层260，以形成图案化保护层260a。 图案化保护层260a包括第一保护层261a、第二保护层262a及第三保护层 263a。第一保护层261a及第二保护层262a形成接触孔265露出漏极255。其 中，第二保护层262a覆盖于漏极255的部分边缘，而第三保护层263a覆盖图 案化第二金属层251。接着，如图IOG所示，灰化图案化光刻胶层270,以露出第二保护层262a。 图案化光刻胶层270经灰化后移除图案化光刻胶层270b，而原来的图案化光 刻胶层270a则形成具有厚度h3的图案化光刻胶层270c。然后，如图10H所示，形成一透明导电层280，透明导电层280藉由接 触孔265耦接漏极255。接着，如图101所示，移除剩余的图案化光刻胶层270c，以使剩余的图 案化光刻胶层270c上的部分透明导电层280 —并被移除，而形成图案化透明 导电层280a。图案化透明导电层280a包括像素电极282a以及图案化透明导 电层281a，其中图案化透明导电层281a覆盖于第三保护层263a上。至此， 像素结构20便告完成。其中，移除剩余的图案化光刻胶层270c的方法包括 掀离制程，较佳地例如以化学药剂或激光剥离图案化光刻胶层270c。如图10A及图10B所示，像素结构20包括主动组件208、第一保护层261a、 第二保护层262a、第三保护层263a、储存电容206、数据线202及像素电极 282a。主动组件208紧邻交错处12且电性耦接至扫描线202与数据线204， 包括栅极112、图案化绝缘层220a、沟道层203、源极253与漏极255。栅极 112与扫描线202电性连接，图案化绝缘层220a位于栅极112上，沟道层203 位于栅极112上方的图案化绝缘层220a上，源极253与漏极255位于沟道层203上，且源极253耦接数据线204。其中沟道层203包括奥姆接触层241c 及图案化半导体层231b，奥姆接触层241c设置于图案化半导体层231b上。如图101所示，第一保护层261a及第二保护层262a覆盖主动组件208并 形成接触孔265以露出部分漏极255。第二保护层262a是覆盖于漏极255的 部分边缘。如图101所示，储存电容206具有第一电容金属层206a及第二电容金属 层206b，第二电容金属层206b设置于第一电容金属层206a上方。第一电容 金属层206a包含图案化第一金属层111与图案化第二金属层251 ，第二电容 金属层包含图案化透明导电层281a。而电容绝缘层包含第三保护层263a，介 于第一电容金属层206a及第二电容金属层206b之间。因此，本实施例中储 存电容206是由金属层(metal)、绝缘层(insulator)、透明导电层(例如为ITO) 所构成，称之为MII电容结构。实施例三实施例三的像素结构的制造方法与实施例一的不同之处，在于第二道掩 模工艺中使用半调式掩膜或灰调式掩膜，使绝缘层及半导体材料层形成不同 的图案。另外，实施例三的像素结构的保护层图案及透明导电层的图案，分 别以第四道掩模工艺及第五道掩模工艺定义完成。请参照图11，其绘示依照本发明实施例三的一种像素结构的制造流程图。并请同时参照图12A-12C，其分别绘示实施例三的第一道掩模工艺的像素结 构的示意图，以及沿图12A的剖面线AA'及BB'的剖面图。请参照图12A。首先，如步骤31所示，提供基板100。接着，如步骤32 所示，以第一道掩模工艺形成图案化金属层110于基板100上。图案化金属 层110包含栅极112、第一扫描金属层114与第一数据金属线段116。其中， 第一扫描金属层114与第一数据金属线段116包围显示区域101并交错排列 形成交错处12，且第一数据金属线段116是位于与交错处12距第一距离Dl 之处。此外，如图12B所示，图案化金属层110更包括一第一电容金属层111设置于基板100上。另外，如图12C所示，图案化金属层110更包括扫描焊 垫118及数据焊垫119设置于基板100上，并分别与第一扫描金属层114及 第一数据金属线段116电性连接。基本上，步骤31-32与实施例一的步骤11-12相同。请同时参照图13A-13C,其分别绘示实施例三的第二道掩模工艺的像素 结构的示意图，以及沿图13A的剖面线AA'及BB'的剖面图。接着，如步骤 33所示，以第二道掩模工艺形成图案化绝缘层320a、图案化半导体层330b 及图案化奥姆接触层340b。步骤33与实施例一的步骤13的不同之处，在于 使用半调式掩膜或灰调式掩膜形成不同厚度的图案化光刻胶层，使图案化绝 缘层320a的图案与图案化半导体层330b及图案化奥姆接触层340b的图案不 同。此外，图案化绝缘层320覆盖显示区域101，并露出第一扫描金属层114、 第一数据金属线段116、图案化第一金属层111 、扫描焊垫118及数据焊垫119。此外，如图13A所示，形成一阻挡层305跨越第一扫描金属层114。至于步骤33的详细步骤，请参照图13D-13G,其绘示实施例三的第二道 掩模工艺的详细步骤示意图。如图13D所示，依序沉积绝缘材料层320、半 导体材料层330及奥姆接触材料层340于图案化第一金属层110上。接着， 形成图案化光刻胶层390于半导体材料层330上。图案化光刻胶层390包括 具有厚度h4的图案化光刻胶层390a与具有厚度h5的图案化光刻胶层390b， 其中厚度h4大于厚度h5。然后，如图13E所示，以图案化光刻胶层390为一底版，蚀刻奥姆接触 材料层340、半导体材料层330及绝缘材料层320，以形成图案化奥姆接触层 340a、图案化半导体层330a及图案化绝缘层320a。图案化绝缘层320a露出 第一扫描金属层114、第一数据金属线段116、图案化第一金属层lll、扫描 焊垫118及数据焊垫119。接着，如图13F所示，灰化具有厚度h5的图案化光刻胶层，0b,以露出 图案化奥姆接触层340a及图案化半导体层330a,并削减具有厚度h4的图案化光刻胶层390a，成为具有厚度h6的图案化光刻胶层390c。然后，如图13G所示，蚀刻露出部分的图案化奥姆接触层340a及图案化 半导体层330a，以形成图案化奥姆接触层340b及图案化半导体层330b。其 中，图案化奥姆接触层340b及图案化半导体层330b分别包括图案化奥姆接 触层341a及图案化半导体层331b位于栅极112上方的图案化绝缘层320a上。 接着，去除剩余的图案化光刻胶层390c。请同时参照图14A-14C，其分别绘示实施例三的第三道掩模工艺的像素 结构的示意图，以及沿图14A的剖面线AA'及BB'的剖面图。如步骤34所示， 以第三道掩模工艺形成图案化第二金属层350。图案化第二金属层350包括源 极353、漏极355、第二扫描金属层354与第二数据金属层356。第一数据金 属线段116及第二数据金属层356构成一数据线304且电性连接源极353。第 一扫描金属层114与第二扫描金属层354构成一扫描线302且电性连接栅极 112。步骤34中同时亦形成图案化第二金属层357、 359，分别与扫描焊垫118 及数据焊垫119耦接。如图14A所示，第二扫描金属层354包括分离的复数个第二扫描金属线 段354a、 354b、 354c，其中第二扫描金属线段354a、 354c与图案化绝缘层320a 露出的第一扫描金属层114耦接，第二扫描金属线段354b则形成于图案化绝 缘层320上与第一扫描金属层114电性隔绝。另外，如图14A所示，数据线304与源极353耦接。数据线304包括第 一数据金属线段116及第二数据金属层356，第二数据金属层356设置于第一 数据金属线段116及交错处12上。数据线304更包括跨越扫描线302的阻挡 层305，第二数据金属层356设置于阻挡层305上。另外，如图14A所示，步骤34中同时形成图案化第二金属层351。图案 化第二金属层351包括分离的图案化第二金属层351a、 351b、 351c，其中图 案化第二金属层351a、351c与图案化绝缘层320露出的图案化第一金属层111 耦接，图案化第二金属层351b则形成于图案化绝缘层320a上与图案化第一金属层111电性隔绝。接着，如步骤35所示，蚀刻图案化奥姆接触层341b成为图案化奥姆接 触层341c。其中源极353与漏极355形成于图案化半导体层331b及奥姆接触 层341c上，且与栅极112构成一主动组件308，亦即一薄膜晶体管。其中， 图案化半导体层331b及奥姆接触层341c构成沟道层303。请同时参照图15A-15C，其分别绘示实施例三的第四道掩模工艺的像素 结构的示意图，以及沿图14A的剖面线AA'及BB'的剖面图。如步骤36所示， 以第四道掩模工艺形成一图案化保护层360。图案化保护层360包括第一保护 层361及第二保护层362，第一保护层361及第二保护层362形成接触孔365 露出漏极355，第二保护层362覆盖于漏极355的部分边缘。此外，图案化保护层360更包括一第三保护层363覆盖图案化第二金属 层351b，并形成接触孔367露出图案化第二金属层351b。但本发明的技术不 限于此，第三保护层363也可仅覆盖于图案化第二金属层351b的边缘。另外，图案化保护层360亦露出第二扫描金属线段354b，以及图案化第 二金属层357、 359，以与后续形成的透明导电层耦接。请同时参照图16A-16C，其分别绘示实施例三的第五道掩模工艺的像素 结构的示意图，以及沿图16A的剖面线AA'及BB'的剖面图。如步骤37所示， 以第五道掩模工艺形成一图案化透明导电层380，图案化透明导电层380包含 像素电极382，像素电极382越过漏极355的部分边缘的图案化保护层362且 电性连接于漏极355。另外，图案化透明导电层380包含的图案化透明导电层 387、 389分别与图案化第二金属层357、 359耦接。此外，图案化透明导电层380更包括图案化透明导电层381、图案化透明 导电层387及图案化透明导电层389，分别与图案化第二金属层351b、图案 化第二金属层357及图案化第二金属层359耦接。至此，像素结构30便告完成。如图16A及图16B所示，像素结构30包括主动组件308、第一保护层361、 第二保护层362、储存电容306、数据线302及像素电极382。主动组件308紧邻交错处12且电性耦接至扫描线302与数据线304，包括栅极112、图案 化绝缘层320a、沟道层303、源极353与漏极355。栅极112与扫描线302电 性连接，图案化绝缘层320a位于栅极112上，沟道层303位于栅极112上方 的图案化绝缘层320a上，源极353与漏极355位于沟道层303上，且源极353 耦接数据线304。如图16B所示，储存电容306具有第一电容金属层306a及第二电容金属 层306b，第二电容金属层306b设置于第一电容金属层306a上方。第一电容 金属层306a包含图案化第一金属层111，第二电容金属层306b包含图案化第 二金属层351b与图案化透明导电层381。而电容绝缘层包含部分的图案化绝 缘层320a，介于第一电容金属层306a及第二电容金属层306b之间。因此， 本实施例中储存电容306是由金属层(metal)、绝缘层(insulator)、金属层(metal) 所构成，称之为MIM电容结构。实施例四实施例四的像素结构的制造方法与实施例一的不同之处，在于像素结构 的半导体层图案及绝缘层的图案，分别以第二道掩模工艺及第三道掩模工艺 定义完成，而第二金属层的图案是以第四道掩模工艺定义完成。请参照图17,其绘示依照本发明实施例四的一种像素结构的制造流程图。 并请同时参照图18A-18C，其分别绘示实施例四的第一道掩模工艺的像素结 构的示意图，以及沿图18A的剖面线AA'及BB'的剖面图。请参照图18A。首先，如步骤41所示，提供基板IOO。接着，如步骤42 所示，以第一道掩模工艺形成图案化金属层110于基板100上。图案化金属 层110包含栅极112、第一扫描金属层114与第一数据金属线段116。其中， 第一扫描金属层114与第一数据金属线段116包围显示区域101并交错排列 形成交错处12，且第一数据金属线段116是位于与交错处12距第一距离Dl 处。此外，如图18B所示，图案化金属层110更包括一图案化第一金属层111 设置于基板100上。如图18C所示，图案化金属层110更包括一扫描焊垫118及数据焊垫119设置于基板100上，并分别与第一扫描金属层114及第二扫 描金属层116电性连接。基本上，步骤41-42与实施例一的步骤11-12相同。 请同时参照图19A-19C图，其分别绘示实施例四的第二道掩模工艺的像 素结构的示意图，以及沿图19A的剖面线AA'及BB，的剖面图。如步骤43所 示，以第二道掩模工艺形成图案化绝缘材料层420、图案化半导体层430及图 案化奥姆接触层440，其中图案化半导体层430及图案化奥姆接触层440分别 包括位于栅极112上方的图案化半导体层431及图案化奥姆接触层441。步骤 33与实施例一的步骤13的不同之处，在于仅定义出图案化半导体层430及图 案化奥姆接触层440的图案，也就是仅对半导体材料层及奥姆接触材料层进 行蚀刻。此外，如图19A所示，形成一阻挡层405跨越第一扫描金属层114。 请同时参照图20A-20C，其分别绘示实施例四的第三道掩模工艺的像素 结构的示意图，以及沿图20A的剖面线AA'及BB'的剖面图。如步骤44所示， 以第三道掩模工艺将图案化绝缘层420图案化，以形成图案化绝缘层420a。 图案化绝缘层420a露出第一扫描金属层114、第一数据金属线段116、图案 化第一金属层lll、扫描焊垫118及数据焊垫119。请同时参照图21A-21C，其分别绘示实施例四的第四道掩模工艺的像素 结构的示意图，以及沿图21A的剖面线AA'及BB'的剖面图。如步骤45所示， 以第四道掩模工艺形成图案化第二金属层450。图案化第二金属层450包括源 极453、漏极455、第二扫描金属层454与第二数据金属层456。第一数据金 属线段116及第二数据金属层456构成一数据线404且电性连接源极453。第 一扫描金属层114与第二扫描金属层454构成一扫描线402且电性连接栅极 112。步骤45中同时亦形成图案化第二金属层457、 459，分别与扫描焊垫118 及数据焊垫119耦接。郊图21A所示，第二扫描金属层454包括分离的复数个第二扫描金属线 段454a、 454b、 454c，其中第二扫描金属线段454a、 454c与图案化绝缘层420a露出的第一扫描金属层114耦接，第二扫描金属线段454b则形成于图案化绝 缘层420a上而与第一扫描金属层114电性隔绝。此外，如图21A所示，数据线404更包括跨越扫描线402的阻挡层4P5， 第二数据金属层456设置于阻挡层405及交错处12上。另外，如图21A所示，步骤45中同时形成图案化第二金属层451。图案 化第二金属层451包括分离的图案化第二金属层451a、 451b、 451c，其中图 案化第二金属层45la、451c与图案化绝缘层420露出的图案化第一金属层111 耦接，图案化第二金属层451b则形成于图案化绝缘层420a上而与图案化第 一金属层lll电性隔绝。接着，如步骤46所示，蚀刻图案化奥姆接触层441成为奥姆接触层441a。 其中源极453与漏极455形成于图案化半导体层431及奥姆接触层441a上， 且与栅极112构成一主动组件408，亦即一薄膜晶体管。其中，图案化半导体 层431及奥姆接触层441a构成沟道层403。请同时参照图22A-22C，其分别绘示实施例四的第五道掩模工艺的像素 结构的示意图，以及沿图22A的剖面线AA'及BB'的剖面图。如步骤47所示， 以第五道掩模工艺形成一图案化保护层460a，部分覆盖于漏极455的部分边缘o然后，如步骤48所示，形成一图案化透明导电层480a。图案化透明导电 层480a包含一像素电极482a，像素电极482a越过漏极455的部分边缘的图 案化保护层462a且电性连接于漏极455。另外，图案化透明导电层480a包含 的图案化透明导电层487a、 489a分别与图案化第二金属层457、 459耦接。至于步骤47-48的详细步骤，请参照图22D-221。如图22D所示，其绘示 实施例四的第五道掩模工艺的详细步骤示意图。首先，形成保护材料层460。接着，图22E所示，形成图案化光刻胶层470于保护材枓层460上。图 案化光刻胶层470包括具有厚度hl的图案化光刻胶层470a，以及具有厚度 h2的图案化光刻胶层470b，其中厚度hl大于厚度h2。然后，如图22F所示，蚀刻保护材料层460，以形成图案化保护层460a。 图案化保护层460a包括第一保护层461a、第二保护层462a及第三保护层 463a。第一保护层461a及第二保护层462a形成接触孔465露出漏极455，且 第二保护层462a覆盖于漏极455的部分边缘。第三保护层463a形成接触孔 467露出图案化第二金属层451b。但本发明的技术不限于此，第三保护层463a 也可仅覆盖于图案化第二金属层451b的部分边缘。接着，如图22G所示，灰化图案化光刻胶层470，以露出第二保护层462a 及第三保护层462a。图案化光刻胶层470经灰化后移除图案化光刻胶层470b, 而原来的图案化光刻胶层470a则形成具有厚度h3的图案化光刻胶层470c。然后，如图22H所示，形成一透明导电层480，透明导电层480藉由接 触孔465耦接漏极455及图案化第二金属层451b。接着，如图22I所示，移除剩余的图案化光刻胶层470c，以使剩余的图 案化光刻胶层470c上的部分透明导电层480 —并被移除，而形成图案化透明 导电层480a。其中，图案化透明导电层480a包括像素电极482a,以及与图案 化第二金属层451b耦接的图案化透明导电层481a。至此，像素结构40便告 完成。其中，移除剩余的图案化光刻胶层470c的方法包括掀离制程，较佳地 例如以化学药剂或激光剥离图案化光刻胶层470c。如图22A图22B所示，像素结构40包括主动组件408、第一保护层461a、 第二保护层462a、储存电容406、数据线402及像素电极482。主动组件408 紧邻交错处12且电性耦接至扫描线402与数据线404，包括栅极112、图案 化绝缘层420a、沟道层403、源极453与漏极455。栅极112与扫描线402电 性连接，图案化绝缘层420a位于栅极112上，沟道层403位于栅极112上方 的图案化绝缘层420a上，源极453与漏极455位于沟道层403上，且源极453 耦接数据线404。其中沟道层403包括奥姆接触层441a及图案化半导体层431 ， 奥姆接触层441a设置于图案化半导体层431上。如图22B所示，第一保护层461a及第二保护层462a覆兼主动组件408并形成接触孔465以露出部分漏极455。第二保护层462a是覆盖于漏极455 的部分边缘。如图22B所示，储存电容406具有第一电容金属层406a及第二电容金属 层406b，第二电容金属层406b设置于第一电容金属层406a上方。第一电容 金属层406a包含图案化第一金属层111，第二电容金属层406b包含图案化第 二金属层451b与图案化透明导电层481a。而电容绝缘层包含部分的图案化绝 缘层420a，介于第一电容金属层406a及第二电容金属层406b之间。因此， 本实施例中储存电容406是由金属层(metal)、绝缘层(insulator)、金属层(metal) 所构成，称之为MIM电容结构。本发明上述实施例所揭露的像素结构及其制造方法，是以四道掩膜或五 道掩模工艺即可完成像素结构，可以大幅降低生产成本。此外，本发明各实 施例的像素结构使用双层金属构成扫描线及数据线，可以大大降低信号线传 输阻值，减少信号衰减延迟的问题。另外，本发明各实施例的像素结构于漏 极端边缘形成保护层，可以让透明导电层在形成过程中越过保护层与漏极接 触，使漏极与像素电极的电性连接更佳，并避免像素电极在形成过程中产生 断线的情形。综上所述，虽然本发明己以较佳实施例揭露如上，然其并非用以限定本 发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范 围内，当可作各种的更动与润饰。因此，本发明的保护范围当视前附的权利 要求所界定者为准。
权利要求
1.一种像素结构，其特征在于，该像素结构包括一扫描线，具有一第一扫描金属层及一第二扫描金属层；一数据线，与该扫描线交错排列并形成一交错处，其中该数据线包括一第一数据金属线段及一第二数据金属层，该第一数据金属线段设置于与该交错处距一第一距离之处，该第二数据金属层设置于该交错处及该第一数据金属线段上；一主动组件，电性耦接该数据线及该扫描线，该电性耦接该数据线及该扫描线包括一栅极，其中该栅极与该扫描线电性连接；一绝缘层，部分位于该栅极上；一沟道层，位于该栅极上方的该绝缘层上；及一源极与一漏极，位于该沟道层上，该源极耦接该数据线；一第一保护层及一第二保护层，覆盖该主动组件并形成一第一接触孔以露出部分该漏极，该第二保护层是覆盖于该漏极的部分边缘；以及一像素电极，越过该第二保护层并藉由该第一接触孔与该漏极耦接。
2. 如权利要求1所述的像素结构，其特征在于，该信道层包括一奥姆接 触层及一半导体层，该奥姆接触层设置于该半导体上。
3. 如权利要求1所述的像素结构，其特征在于，该像素结构更包括一储 存电容，具有一第一电容金属层及一第二电容金属层，该第二电容金属层设 置于该第一电容金属层上方。
4. 如权利要求3所述的像素结构，其特征在于，该像素结构更包括一第三保护层，部分覆盖于该第二电容金属层的边缘。
5. 如权利要求4所述的像素结构，其特征在于，该像素电极覆盖该第三保护层。
6. 如权利要求3所述的像素结构，其特征在于，该储存电容更包括一电 容绝缘层设置于该第一电容金属层及该第二电容金属层之间。
7. 如权利要求6所述的像素结构，其特征在于，该像素结构更包括一第 三保护层覆盖该第二电容金属层的边缘。
8. 如权利要求7所述的像素结构，其特征在于，该第三保护层具有一第 二接触孔，该像素电极藉由该第二接触孔与该第二电容金属层耦接。
9. 如权利要求1所述的像素结构，其特征在于，该数据线更包括一跨越 一扫描线的阻挡层，该第二数据金属层设置于该阻挡层上。
10. 如权利要求l所述的像素结构，其特征在于，第二扫描金属层包括复 数个第二扫描金属线段。
11. 一种像素结构的制造方法，该制造方法包括-提供一基板；形成一图案化第一金属层于该基板上，包含一栅极、 一第一扫描金属层 与一第一数据金属线段；形成一图案化绝缘层于该图案化第一金属层上； 形成一图案化半导体层于该图案化绝缘层上；形成一图案化第二金属层，包括一源极、 一漏极、 一第二扫描金属层与 一第二数据金属层，其中该源极与该漏极形成于该图案化半导体层上且与该 栅极构成一主动组件，该第一数据金属线段及该第二数据金属层构成一数据 线且电性连接该源极，该第一扫描金属层与该第二扫描金属层构成一扫描线 且电性连接该栅极；形成一图案化保护层，部分覆盖于该漏极的部分边缘；以及 形成一图案化透明导电层，该图案化透明导电层包含一像素电极，该像 素电极越过该漏极的部分边缘的该图案化保护层且电性连接于该漏极。
12. 如权利要求11所述的制造方法，其中形成该图案化绝緣层与形成该 图案化半导体层的步骤包括沉积一绝缘材料层于该图案化第一金属层上；沉积一半导体层于该绝缘材料层上；形成一图案化光刻胶层于该半导体层上；蚀刻该半导体层及该绝缘材料层，以形成该图案化半导体层及该图案化绝缘层；以及去除该图案化光刻胶层。
13. 如权利要求12所述的制造方法，其中形成该图案化半导体层包括 形成一跨越该第一扫描金属层的阻挡层；以及形成一沟道层，位于该栅极上方的该图案化绝缘层上； 其中形成该图案化第二金属层，包括设置该第二数据金属层于该阻挡层上。
14. 如权利要求12所述的制造方法，该制造方法更包括形成一奥姆接触 层于该图案化半导体层上。
15. 如权利要求11所述的制造方法，其中形成该图案化保护层与形成该 图案化透明导电层的步骤包括形成一保护材料层；形成一图案化光刻胶层于该保护材料层上；蚀刻该保护材料层，以形成该图案化保护层，该图案化保护层包括一第 一保护层及一第二保护层，该第一保护层及该第二保护层形成一第一接触孔 露出该漏极，该第二保护层覆盖于该漏极的部分边缘；灰化该图案化光刻胶层，以露出该第二保护层；形成一透明导电层，该透明导电层藉由该第一接触孔耦接该漏极；以及 移除剩余的该图案化光刻胶层，以使剩余的该图案化光刻胶层上的该透 明导电层一并被移除，而形成该图案化透明导电层。
16. 如权利要求15所述的制造方法，其中移除该剩余的该图案化光刻胶 层的方法包括掀离制程。
17. 如权利要求11所述的制造方法，其中形成该图案化绝缘层与形成该 图案化半导体层的步骤包括-沉积一绝缘材料层于该图案化第一金属层上；沉积一半导体层于该绝缘材料层上；形成一图案化光刻胶层于该半导体层上，该图案化光刻胶层具有一第一厚度与一第二厚度；以该图案化光刻胶层为一底版，蚀刻该半导体材料层及该绝缘材料层， 以形成该图案化绝缘层，该图案化绝缘层具有一开口露出该图案化第一金属 层；灰化该第二厚度的该图案化光刻胶层，以露出部分的该半导体层； 蚀刻露出部分的该半导体层，以形成该图案化半导体层；以及 去除剩余的该图案化光刻胶层。
18. 如权利要求11所述的制造方法，该制造方法更包括形成一储存电容 于该基板上，其中该储存电容包括一第一电容金属层、 一第二电容金属层、 以及一 电容绝缘层设置于该第一 电容金属层与该第二电容金属层之间。
19. 如权利要求18所述的制造方法，其中该第一电容金属层包含该图案化第一金属层与该图案化第二金属层，该第二电容金属层包含该图案化透明 导电层，而该电容绝缘层包含该图案化保护层。
20. 如权利要求18所述的制造方法，其中第一电容金属层包含该图案化 第一金属层，该第二电容金属层包含电性耦接的该图案化第二金属层与该图 案化透明导电层，而该电容绝缘层包含该图案化绝缘层。
全文摘要
一种像素结构及其制造方法，所述的像素结构包括一扫描线、一数据线、一主动组件、一第一保护层、一第二保护层及一像素电极。扫描线具有一第一扫描金属层及一第二扫描金属层。第一数据金属线段与扫描线设置于与交错处距一第一距离之处，第二数据金属层设置于交错处及第一数据金属线段上。主动组件电性耦接数据线及扫描线，包括一栅极、一绝缘层、一沟道层、一源极与一漏极。绝缘层部分位于栅极上，沟道层位于栅极上方的绝缘层上。源极与漏极位于沟道层上，源极耦接数据线。第一保护层及第二保护层覆盖主动组件并形成一第一接触孔以露出部分漏极，第二保护层是覆盖于漏极的部分边缘。像素电极越过第二保护层并藉由第一接触孔与漏极耦接。
文档编号H01L27/02GK101226932SQ20081008041
公开日2008年7月23日 申请日期2008年2月18日 优先权日2008年2月18日
发明者廖金阅, 方国龙, 林祥麟 申请人:友达光电股份有限公司
技术领域：
本发明是有关于一种像素结构及其制造方法，且特别是有关于一种具有 多层结构的金属信号线的像素结构及其制造方法。
背景技术：
传统的平面显示器技术中，大多以复数个薄膜晶体管搭配多条信号线形 成的像素数组，像素数组的各像素分别藉由来自信号线的控制信号控制本身 的薄膜晶体管，配合控制信号的工作频率选择性的接收数据。然而，随着平面显示器的尺寸增加，像素数组中的信号线的电阻值也随着增加。且随着信号线重迭的区域增加，信号RC延迟的情形更为严重，导致 信号传递失真。因此，如何降低信号线的阻值以减轻信号失真，便成为决定大尺寸平面 显示器质量良窳的重要关键。发明内容本发明是有关于一种像素结构及其制造方法，是以双层金属形成信号线， 降低信号线的传输阻值，提供平面显示器稳定精确的信号传输质量。此外， 本发明所提出的制造方法可以减少掩模工艺，大幅降低生产成本。根据本发明，提出一种像素结构，包括一扫描线、 一数据线、 一主动组 件、 一第一保护层、 一第二保护层及一像素电极。扫描线具有一第一扫描金 属层及一第二扫描金属层。数据线与扫描线交错排列并形成一交错处，其中 数据线包括一第一数据金属线段及一第二数据金属层。第一数据金属线段设 置于与交错处距一第一距离之处，第二数据金属层设置于交错处及第一数据金属线段上。主动组件电性耦接数据线与扫描线，包括一栅极、 一绝缘层、 —沟道层、 一源极与一漏极。绝缘层部分位于栅极上，沟道层位于栅极上方 的绝缘层上。源极与漏极位于沟道层上，源极耦接数据线。第一保护层及第 二保护层覆盖主动组件并形成一第一接触孔以露出部分漏极，第二保护层是 覆盖于漏极的部分边缘。像素电极越过第二保护层并藉由第一接触孔与漏极 耦接。根据本发明，提出一种像素结构的制造方法，包括下列步骤。首先，提 供一基板。接着，形成一图案化第一金属层于基板上，包含一栅极、 一第一 扫描金属层与一第一数据金属线段。然后，形成一图案化绝缘层于图案化第 一金属层上。接着，形成一图案化半导体层于图案化绝缘层上。然后，形成 一图案化第二金属层，包括一源极、 一漏极、 一第二扫描金属层与一第二数 据金属层，其中源极与漏极形成于图案化半导体层上且与栅极构成一主动组 件。第一数据金属线段及第二数据金属层构成一数据线且电性连接源极，第 一扫描金属层与第二扫描金属层构成一扫描线且电性连接栅极。接着，形成 一图案化保护层，部分覆盖于漏极的部分边缘。然后，形成一图案化透明导电层，图案化透明导电层包含一像素电极，像素电极越过漏极的部分边缘的图案化保护层且电性连接于漏极。为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明。
图1绘示依照本发明实施例一的一种像素结构的制造流程图； 图2A绘示实施例一的第一道掩模工艺的像素结构的示意图；图2B绘示沿图2A的剖面线AA'的剖面图； 图2C绘示沿图2A的剖面线BB'的剖面图；图3A绘示实施例一的第二道掩模工艺的像素结构的示意图；图3B绘示沿图3A的剖面线AA，的剖面图；图3C绘示沿图3A的剖面线BB'的剖面图；图4A绘示实施例一的第三道掩模工艺的像素结构的示意图；图4B绘示沿图4A的剖面线AA，的剖面图；图4C绘示沿图4A的剖面线BB，的剖面图；图5A绘示实施例一的第四道掩模工艺的像素结构的示意图；图5B绘示沿图5A的剖面线AA'的剖面图；图5C绘示沿图5A的剖面线BB'的剖面图；图5D-5I绘示实施例一的第四道掩模工艺的详细步骤示意图；图6绘示依照本发明实施例二的一种像素结构的制造流程图；图7A绘示实施例二的第一道掩模工艺的像素结构的示意图；图7B绘示沿图7A的剖面线AA'的剖面图；图7C绘示沿图7A的剖面线BB'的剖面图；图8A绘示实施例二的第二道掩模工艺的像素结构的示意图；图8B绘示沿图8A的剖面线AA'的剖面图；图8C绘示沿图8A的剖面线BB'的剖面图；图8D-8G绘示实施例二的第二道掩模工艺的详细步骤示意图；图9A绘示实施例二的第三道掩模工艺的像素结构的示意图；图9B绘示沿图9A的剖面线AA'的剖面图；图9C绘示沿图9A的剖面线BB'的剖面图；图IOA绘示实施例二的第四道掩模工艺的像素结构的示意图；图10B绘示沿图10A的剖面线AA'的剖面图；图10C绘示沿图10A的剖面线BB'的剖面图；图10D-10I绘示实施例二的第四道掩模工艺的详细步骤示意图;图11绘示依照本发明实施例三的一种像素结构的制造流程图；图12A绘示实施例三的第一道掩模工艺的像素结构的示意图；图12B绘示沿图12A的剖面线AA'的剖面图； 图12C绘示沿图12A的剖面线BB'的剖面图；图13A绘示实施例三的第二道掩模工艺的像素结构的示意图；图13B绘示沿图13A的剖面线AA'的剖面图；图13C绘示沿图13A的剖面线BB'的剖面图；图13D-13G绘示实施例三的第二道掩模工艺的详细步骤示意图；图14A绘示实施例三的第三道掩模工艺的像素结构的示意图；图14B绘示沿图14A的剖面线AA'的剖面图；图14C绘示沿图14A的剖面线BB'的剖面图；图15A绘示实施例三的第四道掩模工艺的像素结构的示意图；图15B绘示沿图15A的剖面线AA'的剖面图；图15C绘示沿图15A的剖面线BB'的剖面图；图16A绘示实施例三的第五道掩模工艺的像素结构的示意图；图16B绘示沿图16A的剖面线AA'的剖面图；图16C绘示沿图16A的剖面线BB'的剖面图；图17绘示依照本发明实施例四的一种像素结构的制造流程图；图18A绘示实施例四的第一道掩模工艺的像素结构的示意图；图18B绘示沿图18A的剖面线AA'的剖面图；图18C绘示沿图18A的剖面线BB'的剖面图；图19A绘示实施例四的第二道掩模工艺的像素结构的示意图；图19B绘示沿图19A的剖面线AA'的剖面图；图19C绘示沿图19A的剖面线BB'的剖面图；图20A绘示实施例四的第三道掩模工艺的像素结构的示意图；图20B绘示沿图20A的剖面线AA'的剖面图；图20C绘示沿图20A的剖面线BB'的剖面图；图21A绘示实施例四的第四道掩模工艺的像素结构的示意图；图21B绘示沿图21A的剖面线AA'的剖面图；图21C绘示沿图21A的剖面线BB'的剖面图；图22A绘示实施例四的第五道掩模工艺的像素结构的示意图；图22B绘示沿图22A的剖面线AA'的剖面图；图22C绘示沿图22A的剖面线BB'的剖面图；以及图22D-22I绘示实施例四的第五道掩模工艺的详细步骤示意图。附图标号10、 20、 30、 40:像素结构100:基板101:显示区域102、202、302、402:扫描线103、203、303、403:沟道层104、204、304、404:数据线105、205、305、405:阻挡层106、206、306、406:储存电容106a、 206a、 306a、 406a:第一电容金属层 106b、 206b、 306b、 406b:第二电容金属层 108、 208、 308、 408:主动组件 110、 111:图案化第一 金属层 112:栅极114:第一扫描金属层 116:第一数据金属线段 118:扫描焊垫 119:数据焊垫120、 121、 122、 220a、 320a、 420a:图案化绝缘层130、 131、 132、 230a、 230b、 231b、 330a、 330b、 331b、 430:图案化半导体层140、 141、 141a、 142、 240a、 2德、241b、 241c、 340a、 341b、 341c、440:图案化奥姆接触层150、 151、 157、 159、 250、 251、 257、 259、 350、 351、 351a、 351b、 351c、 357、 359、 450、 451、 451a、 451b、 451c、 457、 459:图案化第二金属层153、 253、 353、 453:源极154、 254、 354、 454:第二扫描金属层354a、 354b、 354c、 454a、 454b、 454c:第二扫描金属线段155、 255、 355、 455:漏极156、 256、 356、 456:第二数据金属层 160、 260、 460:保护材料层160a、 161a、 162a、 163a、 260a、 261a、 262a、 263a、 360、 361、 362、 363、 460a、 461a、 462a、 463a:图案化保护层 165、 265、 365、 367、 465、 467:接触孔170、 170a、 170b、 170c、 270、 270a、 270b、 270c、 290、 290a、 290b、 290c、 390、 390a、 390b、 390c、 470、 470a、 470b、 470c:图案化光刻胶层 180、 280、 480:透明导电层180a、 181a、 187a、 189a、 280a、 281a、 287a、 289a、 380、 381、 387、 389、 480a、 481a、 487a、 489a:图案化透明导电层 182a、 282a、 382、 482a:像素电极 220、 320、 420:绝缘材料层 230、 330:半导体材料层 240、 340:奥姆接触材料层具体实施方式
实施例一-请参照图1，其绘示依照本发明实施例一的一种像素结构的制造流程图。并请同时参照图2A-2C，其分别绘示实施例一的第一道掩模工艺的像素结构 的示意图，以及沿图2A的剖面线AA'及BB'的剖面图。请参照图2A。首先，如步骤11所示，提供基板100。接着，如步骤12 所示，以第一道掩模工艺形成图案化第一金属层110于基板100上。图案化 第一金属层110包含栅极112、第一扫描金属层114与第一数据金属线段116。 其中，第一扫描金属层114与第一数据金属线段116包围显示区域101并交 错排列形成交错处12，且第一数据金属线段116是设置于与交错处12距第一 距离D1之处。此外，如图2B所示，图案化第一金属层110更包括图案化第 一金属层111设置于基板100上。另外，如图2A、 2C所示，图案化第一金属 层110更包括扫描焊垫118及数据焊垫119设置于基板100上，并分别与第 —扫描金属层114及第一数据金属线段116电性连接。请同时参照图3A-3C，其分别绘示实施例一的第二道掩模工艺的像素结 构的示意图，以及沿图3A的剖面线AA'及BB'的剖面图。然后，如步骤13 所示，以第二道掩模工艺形成图案化绝缘层120、图案化半导体层130及图案 化奥姆接触层140。步骤13可以依序形成绝缘材料层(未绘示)、半导体材 料层(未绘示)及奥姆接触材料层(未绘示)后经由一次微影制程完成，详 细步骤如下首先，沉积绝缘材料层于图案化第一金属层U0上；接着，依 序沉积半导体材料层及奥姆接触材料层于绝缘材料层上；然后，形成图案化 光刻胶层(未绘示)于奥姆接触材料层及半导体材料层上；接着，蚀刻奥姆 接触材料层、半导体材料层及绝缘材料层，以形成图案化奥姆接触层140、图 案化半导体层130及图案化绝缘层120;然后，去除图案化光刻胶层。其中， 图案化绝缘层120覆盖栅极112、部分第一数据金属线段116及第一扫描金属 层114。此外，如图3A及图3C所示，图案化绝缘层122、图案化半导体层132及奥姆接触层142是形成一阻挡层105跨越第一扫描金属层114。请同时参照图4A-4C，其分别绘示实施例一的第三道掩模工艺的像素结 构的示意图，以及沿图4A的剖面线AA'及BB'的剖面图。接着，如步骤14 所示，以第三道掩模工艺形成图案化第二金属层150。图案化第二金属层150 包括源极153、漏极155、第二扫描金属层154与第二数据金属层156。第一 数据金属线段116及第二数据金属层156构成数据线104且电性连接源极153。 第一扫描金属层114与第二扫描金属层154构成扫描线102且电性连接栅极 112。如图4A-4C所示，数据线104与源极153耦接。数据线104包括第一数 据金属线段116及第二数据金属层156，其中第二数据金属层156设置于第一 数据金属线段116及交错处12上。此外，如图4A、图4C所示，数据线104更包括跨越扫描线102的阻挡 层105，第二数据金属层156设置于阻挡层105上。因此，数据线104可以藉 由阻挡层105与扫描线102电性隔绝，不会发生短路的情形。另外，步骤14中同时形成图案化第二金属层151于图案化第一金属层111 上，同时亦形成图案化第二金属层157、 159，分别与扫描焊垫118及数据焊 垫119耦接。然后，如步骤15所示，蚀刻图案化奥姆接触层141成为图案化奥姆接触 层141a。其中源极153与漏极155形成于图案化半导体层131及图案化奥姆 接触层141a上，且与栅极112构成一主动组件108，亦即一薄膜晶体管。其 中，图案化半导体层131及奥姆接触层141a构成沟道层103，位于栅极112 上方的图案化绝缘层120上，如图4B所示。请同时参照图5A-5C，其分别绘示实施例一的第四道掩模工艺的像素结 构的示意图，以及沿图5A的剖面线AA'及BB'的剖面图。接着，如步骤16 所示，以第四道掩模工艺形成一图案化保护层160a覆盖于漏极155的部分边 缘。然后，如步骤17所示，形成一图案化透明导电层180a，图案化透明导电 层180a包含一像素电极182a。另外，图案化透明导电层180a包含的图案化 透明导电层187a、 189a分别与图案化第二金属层157、 159耦接。本实施例中，像素电极182a攀越漏极155的部分边缘的图案化保护层 162a后与漏极155电性连接，因此图案化保护层162a的存在可使像素电极 182a与漏极155的电性接触更佳，同时也可避免像素电极182a在形成过程中 断线。较佳地，图案化透明导电层180a的材料例如为铟锡氧化物(indiumoxide, ITO)o至于步骤16-17的详细步骤，请参照图5D-5I,其绘示实施例一的第四道 掩模工艺的详细步骤示意图。如图5D所示，首先，形成保护材料层160。接着，如图5E所示，形成图案化光刻胶层170于保护材料层160上。图 案化光刻胶层170包括具有厚度hl的图案化光刻胶层170a，以及具有厚度 h2的图案化光刻胶层170b，其中厚度hl大于厚度h2。本步骤可以使用半调 式掩膜(halftone mask)或灰调式掩膜(gray-tone mask)完成图案化光刻胶层 170a。然后，如图5F所示，蚀刻保护材料层160，以形成图案化保护层160a。 图案化保护层160a包括第一保护层161a及第二保护层162a，第一保护层161a 及第二保护层162a形成接触孔165露出漏极155，第二保护层162a覆盖于漏 极155的部分边缘。此外，图案化保护层160a包括第三保护层163a覆盖于图案化第二金属层 151上。接着，如图5G所示，灰化图案化光刻胶层170，以露出第二保护层162a。 图案化光刻胶层170经灰化后移除图案化光刻胶层170b，而原来的图案化光 刻胶层170a则形成具有厚度h3的图案化光刻胶层170c。然后，如图5H所示，形成一透明导电层180，透明导电层180藉由接触 孑U65耦接漏极155。接着，如图5I所示，移除剩余的图案化光刻胶层170c,以使剩余的图案 化光刻胶层170c上的部分透明导电层180—并被移除，而形成图案化透明导 电层180a。其中图案化透明导电层180a包括覆盖于图案化第二金属层151的 图案化透明导电层181a，以及像素电极182a。至此，像素结构10便告完成。 其中，移除剩余的图案化光刻胶层170c的方法包括掀离制程，较佳地例如以 化学药剂或激光剥离图案化光刻胶层170c。如图5A及图5B所示，像素结构10包括主动组件108、第一保护层161a、 第二保护层162a、储存电容106及像素电极182a。主动组件108紧邻交错处 12且电性耦接至扫描线102与数据线104，包括栅极112、图案化绝缘层121、 沟道层103、源极153与漏极155。栅极112与扫描线102电性连接，图案化 绝缘层121位于栅极112上，沟道层103位于栅极112上方的图案化绝缘层 121上，源极153与漏极155位于沟道层103上，且源极153耦接数据线104。 其中信道层103包括图案化奥姆接触层141a及图案化半导体层131,图案化 奥姆接触层141a设置于图案化半导体层131上。如图5B所示，第一保护层161a及第二保护层162a覆盖主动组件108并 形成接触孔165以露出部分漏极155。第二保护层162a是覆盖于漏极155的 部分边缘。如图5B所示，储存电容106具有第一电容金属层106a及第二电容金属 层106b，第二电容金属层106b设置于第一电容金属层106a上方。第一电容 金属层106a包含图案化第一金属层111与图案化第二金属层151，第二电容 金属层106b包含图案化透明导电层181a，连接像素电极182a的图案化透明 导电层181a覆盖第三保护层163a。第三保护层163a是作为电容绝缘层，介 于第一电容金属层106a及第二电容金属层106b之间。因此，本实施例中储 存电容106是由金属层(metal)、绝缘层(insulator)、透明导电层(例如为ITO) 所构成，称之为MII电容结构。实施例二实施例二的像素结构的制造方法与实施例一的不同之处，在于第二道掩 模工艺中使用半调式掩膜或灰调式掩膜，使绝缘层及半导体层分别形成不同 的图案。请参照图6，其绘示依照本发明实施例二的一种像素结构的制造流程图。 并请同时参照图7A-7C，其分别绘示依照本发明实施例二的第一道掩模工艺 的像素结构的示意图，以及沿图7A的剖面线AA'及BB'的剖面图。请参照图7A。首先，如步骤21所示，提供基板100。接着，如步骤22 所示，以第一道掩模工艺形成图案化第一金属层110于基板100上。图案化 第一金属层110包含栅极112、第一扫描金属层114与第一数据金属线段116。 其中，第一扫描金属层114与第一数据金属线段116包围显示区域101并交 错排列形成交错处12，且第一数据金属线段116是位于与交错处12距第一距 离D1之处。此外，如图2B所示，图案化第一金属层110更包括图案化第一 金属层111设置于基板100上。另外，如图7C所示，图案化第一金属层IIO 更包括扫描焊垫118及数据焊垫119设置于基板100上，并分别与第一扫描 金属层114及第一数据金属线段116电性连接。基本上，步骤21-22与实施例 一的步骤11-12相同。请同时参照图8A-8C，其分别绘示实施例二的第二道掩模工艺的像素结 构的示意图，以及沿图8A的剖面线AA'及BB，的剖面图。接着，如步骤23 所示，以第二道掩模工艺形成图案化绝缘层220a、图案化半导体层230b及图 案化奥姆接触层240b。步骤23与实施例一的步骤13的不同之处，在于使用 半调式掩膜或灰调式掩膜形成不同厚度的图案化光刻胶层，使所形成的图案 化绝缘层220a的图案与图案化半导体层230b及图案化奥姆接触层240b的图 案不同。此外，图案化绝缘层220覆盖显示区域101，并露出第一扫描金属层 114、第一数据金属线段116、图案化第一金属层111、扫描焊垫118及数据 焊垫119。此外，如图8A所示，是形成一阻挡层205跨越第一扫描金属层114。与实施例一的阻挡层105不同之处，在于阻挡层205中图案化奥姆接触层、图 案化半导体层的图案，与图案化绝缘层的图案不同。至于步骤23的详细步骤，请参照图8D-8G，其绘示实施例二的第二道掩 模工艺的详细步骤示意图。如图8D所示，依序沉积绝缘材料层220、半导体 材料层230及奥姆接触材料层240于图案化第一金属层110上。接着，形成 图案化光刻胶层290于半导体材料层230上。图案化光刻胶层290包括具有 厚度h4的图案化光刻胶层290a与具有厚度h5的图案化光刻胶层290b,其中 厚度h4大于厚度h5。然后，如图8E所示，以图案化光刻胶层290为一底版，蚀刻奥姆接触材 料层240、半导体材料层230及绝缘材料层220，以形成图案化奥姆接触层 240a、图案化半导体层230a及图案化绝缘层220a。图案化绝缘层220a露出 第一扫描金属层114、第一数据金属线段116、图案化第一金属层lll、扫描 焊垫U8及数据焊垫119，如图8A所示。接着，如图8F所示，灰化(ashing)具有厚度h5的图案化光刻胶层290b, 以露出部分的图案化奥姆接触层240a及图案化半导体层230a，并削减具有厚 度h4的图案化光刻胶层290a，成为具有厚度h6的图案化光刻胶层290c。然后，如图8G所示，蚀刻露出部分的图案化奥姆接触层240a及图案化 半导体层230a，以形成图案化奥姆接触层240b及图案化半导体层230b，图 案化奥姆接触层240b及图案化半导体层230b分别包括图案化奥姆接触层 241b及图案化半导体层231b覆盖于栅极121上方的图案化绝緣层220a。接 着，去除剩余的该图案化光刻胶层290c。请同时参照图9A-9C，其分别绘示实施例二的第三道掩模工艺的像素结 构的示意图，以及沿图9A的剖面线AA'及BB'的剖面图。如步骤26所示， 以第三道掩模工艺形成图案化第二金属层250。图案化第二金属层250包括源 极253、漏极255、第二扫描金属层254与第二数据金属层256。第一数据金 属线段116及第二数据金属层256构成一数据线204且电性连接源极253。第一扫描金属层114与第二扫描金属层254构成一扫描线202且电性连接栅极 112。此外，如图9A、图9C所示，第二数据金属层256设置于阻挡层205及 交错处12上。另外，步骤24中同时形成图案化第二金属层251于图案化第一金属层111 上，同时亦形成图案化第二金属层257、 259，分别与扫描焊垫118及数据焊 垫119耦接。接着，如步骤25所示，蚀刻图案化奥姆接触层241b成为图案化奥姆接 触层241c。其中源极253与漏极255形成于图案化半导体层231b及奥姆接触 层241c上，且与栅极112构成一主动组件208，亦即一薄膜晶体管。其中， 图案化半导体层231b及奥姆接触层241c构成沟道层203，如图9B所示。如图9A-9C所示，数据线204与源极253耦接。数据线204包括第一数 据金属线段116及第二数据金属层256，第二数据金属层256设置于第一数据 金属线段116上。数据线204更包括跨越扫描线202的阻挡层205，第二数据 金属层256设置于阻挡层205上。请同时参照图IOA-IOC，其分别绘示实施例二的第四道掩模工艺的像素 结构的示意图，以及沿图10A的剖面线AA'及BB'的剖面图。如步骤26所示， 以第四道掩模工艺形成一图案化保护层260a，部分覆盖于漏极255的部分边 缘。然后，如步骤27所示，形成一图案化透明导电层280a,图案化透明导电 层280a包含一像素电极282a，像素电极282a越过漏极255的部分边缘的图 案化保护层262a且电性连接于漏极255。另外，图案化透明导电层280a包含 的图案化透明导电层287a、 289a分别与图案化第二金属层257、 259耦接。如图10B所示，像素电极282a越过第二保护层262a并藉由接触孔265 与漏极255耦接。至于步骤26-27的详细步骤，请参照图IOD-IOI，其绘示实施例二的第四道掩模工艺的详细步骤示意图。如图10D所示，首先，形成保护材料层260。接着，图10E所示，形成图案化光刻胶层270于保护材料层260上。图 案化光刻胶层270包括具有厚度hl的图案化光刻胶层270a，以及具有厚度 h2的图案化光刻胶层270b，其中厚度hl大于厚度h2。然后，如图10F所示，蚀刻保护材料层260，以形成图案化保护层260a。 图案化保护层260a包括第一保护层261a、第二保护层262a及第三保护层 263a。第一保护层261a及第二保护层262a形成接触孔265露出漏极255。其 中，第二保护层262a覆盖于漏极255的部分边缘，而第三保护层263a覆盖图 案化第二金属层251。接着，如图IOG所示，灰化图案化光刻胶层270,以露出第二保护层262a。 图案化光刻胶层270经灰化后移除图案化光刻胶层270b，而原来的图案化光 刻胶层270a则形成具有厚度h3的图案化光刻胶层270c。然后，如图10H所示，形成一透明导电层280，透明导电层280藉由接 触孔265耦接漏极255。接着，如图101所示，移除剩余的图案化光刻胶层270c，以使剩余的图 案化光刻胶层270c上的部分透明导电层280 —并被移除，而形成图案化透明 导电层280a。图案化透明导电层280a包括像素电极282a以及图案化透明导 电层281a，其中图案化透明导电层281a覆盖于第三保护层263a上。至此， 像素结构20便告完成。其中，移除剩余的图案化光刻胶层270c的方法包括 掀离制程，较佳地例如以化学药剂或激光剥离图案化光刻胶层270c。如图10A及图10B所示，像素结构20包括主动组件208、第一保护层261a、 第二保护层262a、第三保护层263a、储存电容206、数据线202及像素电极 282a。主动组件208紧邻交错处12且电性耦接至扫描线202与数据线204， 包括栅极112、图案化绝缘层220a、沟道层203、源极253与漏极255。栅极 112与扫描线202电性连接，图案化绝缘层220a位于栅极112上，沟道层203 位于栅极112上方的图案化绝缘层220a上，源极253与漏极255位于沟道层203上，且源极253耦接数据线204。其中沟道层203包括奥姆接触层241c 及图案化半导体层231b，奥姆接触层241c设置于图案化半导体层231b上。如图101所示，第一保护层261a及第二保护层262a覆盖主动组件208并 形成接触孔265以露出部分漏极255。第二保护层262a是覆盖于漏极255的 部分边缘。如图101所示，储存电容206具有第一电容金属层206a及第二电容金属 层206b，第二电容金属层206b设置于第一电容金属层206a上方。第一电容 金属层206a包含图案化第一金属层111与图案化第二金属层251 ，第二电容 金属层包含图案化透明导电层281a。而电容绝缘层包含第三保护层263a，介 于第一电容金属层206a及第二电容金属层206b之间。因此，本实施例中储 存电容206是由金属层(metal)、绝缘层(insulator)、透明导电层(例如为ITO) 所构成，称之为MII电容结构。实施例三实施例三的像素结构的制造方法与实施例一的不同之处，在于第二道掩 模工艺中使用半调式掩膜或灰调式掩膜，使绝缘层及半导体材料层形成不同 的图案。另外，实施例三的像素结构的保护层图案及透明导电层的图案，分 别以第四道掩模工艺及第五道掩模工艺定义完成。请参照图11，其绘示依照本发明实施例三的一种像素结构的制造流程图。并请同时参照图12A-12C，其分别绘示实施例三的第一道掩模工艺的像素结 构的示意图，以及沿图12A的剖面线AA'及BB'的剖面图。请参照图12A。首先，如步骤31所示，提供基板100。接着，如步骤32 所示，以第一道掩模工艺形成图案化金属层110于基板100上。图案化金属 层110包含栅极112、第一扫描金属层114与第一数据金属线段116。其中， 第一扫描金属层114与第一数据金属线段116包围显示区域101并交错排列 形成交错处12，且第一数据金属线段116是位于与交错处12距第一距离Dl 之处。此外，如图12B所示，图案化金属层110更包括一第一电容金属层111设置于基板100上。另外，如图12C所示，图案化金属层110更包括扫描焊 垫118及数据焊垫119设置于基板100上，并分别与第一扫描金属层114及 第一数据金属线段116电性连接。基本上，步骤31-32与实施例一的步骤11-12相同。请同时参照图13A-13C,其分别绘示实施例三的第二道掩模工艺的像素 结构的示意图，以及沿图13A的剖面线AA'及BB'的剖面图。接着，如步骤 33所示，以第二道掩模工艺形成图案化绝缘层320a、图案化半导体层330b 及图案化奥姆接触层340b。步骤33与实施例一的步骤13的不同之处，在于 使用半调式掩膜或灰调式掩膜形成不同厚度的图案化光刻胶层，使图案化绝 缘层320a的图案与图案化半导体层330b及图案化奥姆接触层340b的图案不 同。此外，图案化绝缘层320覆盖显示区域101，并露出第一扫描金属层114、 第一数据金属线段116、图案化第一金属层111 、扫描焊垫118及数据焊垫119。此外，如图13A所示，形成一阻挡层305跨越第一扫描金属层114。至于步骤33的详细步骤，请参照图13D-13G,其绘示实施例三的第二道 掩模工艺的详细步骤示意图。如图13D所示，依序沉积绝缘材料层320、半 导体材料层330及奥姆接触材料层340于图案化第一金属层110上。接着， 形成图案化光刻胶层390于半导体材料层330上。图案化光刻胶层390包括 具有厚度h4的图案化光刻胶层390a与具有厚度h5的图案化光刻胶层390b， 其中厚度h4大于厚度h5。然后，如图13E所示，以图案化光刻胶层390为一底版，蚀刻奥姆接触 材料层340、半导体材料层330及绝缘材料层320，以形成图案化奥姆接触层 340a、图案化半导体层330a及图案化绝缘层320a。图案化绝缘层320a露出 第一扫描金属层114、第一数据金属线段116、图案化第一金属层lll、扫描 焊垫118及数据焊垫119。接着，如图13F所示，灰化具有厚度h5的图案化光刻胶层，0b,以露出 图案化奥姆接触层340a及图案化半导体层330a,并削减具有厚度h4的图案化光刻胶层390a，成为具有厚度h6的图案化光刻胶层390c。然后，如图13G所示，蚀刻露出部分的图案化奥姆接触层340a及图案化 半导体层330a，以形成图案化奥姆接触层340b及图案化半导体层330b。其 中，图案化奥姆接触层340b及图案化半导体层330b分别包括图案化奥姆接 触层341a及图案化半导体层331b位于栅极112上方的图案化绝缘层320a上。 接着，去除剩余的图案化光刻胶层390c。请同时参照图14A-14C，其分别绘示实施例三的第三道掩模工艺的像素 结构的示意图，以及沿图14A的剖面线AA'及BB'的剖面图。如步骤34所示， 以第三道掩模工艺形成图案化第二金属层350。图案化第二金属层350包括源 极353、漏极355、第二扫描金属层354与第二数据金属层356。第一数据金 属线段116及第二数据金属层356构成一数据线304且电性连接源极353。第 一扫描金属层114与第二扫描金属层354构成一扫描线302且电性连接栅极 112。步骤34中同时亦形成图案化第二金属层357、 359，分别与扫描焊垫118 及数据焊垫119耦接。如图14A所示，第二扫描金属层354包括分离的复数个第二扫描金属线 段354a、 354b、 354c，其中第二扫描金属线段354a、 354c与图案化绝缘层320a 露出的第一扫描金属层114耦接，第二扫描金属线段354b则形成于图案化绝 缘层320上与第一扫描金属层114电性隔绝。另外，如图14A所示，数据线304与源极353耦接。数据线304包括第 一数据金属线段116及第二数据金属层356，第二数据金属层356设置于第一 数据金属线段116及交错处12上。数据线304更包括跨越扫描线302的阻挡 层305，第二数据金属层356设置于阻挡层305上。另外，如图14A所示，步骤34中同时形成图案化第二金属层351。图案 化第二金属层351包括分离的图案化第二金属层351a、 351b、 351c，其中图 案化第二金属层351a、351c与图案化绝缘层320露出的图案化第一金属层111 耦接，图案化第二金属层351b则形成于图案化绝缘层320a上与图案化第一金属层111电性隔绝。接着，如步骤35所示，蚀刻图案化奥姆接触层341b成为图案化奥姆接 触层341c。其中源极353与漏极355形成于图案化半导体层331b及奥姆接触 层341c上，且与栅极112构成一主动组件308，亦即一薄膜晶体管。其中， 图案化半导体层331b及奥姆接触层341c构成沟道层303。请同时参照图15A-15C，其分别绘示实施例三的第四道掩模工艺的像素 结构的示意图，以及沿图14A的剖面线AA'及BB'的剖面图。如步骤36所示， 以第四道掩模工艺形成一图案化保护层360。图案化保护层360包括第一保护 层361及第二保护层362，第一保护层361及第二保护层362形成接触孔365 露出漏极355，第二保护层362覆盖于漏极355的部分边缘。此外，图案化保护层360更包括一第三保护层363覆盖图案化第二金属 层351b，并形成接触孔367露出图案化第二金属层351b。但本发明的技术不 限于此，第三保护层363也可仅覆盖于图案化第二金属层351b的边缘。另外，图案化保护层360亦露出第二扫描金属线段354b，以及图案化第 二金属层357、 359，以与后续形成的透明导电层耦接。请同时参照图16A-16C，其分别绘示实施例三的第五道掩模工艺的像素 结构的示意图，以及沿图16A的剖面线AA'及BB'的剖面图。如步骤37所示， 以第五道掩模工艺形成一图案化透明导电层380，图案化透明导电层380包含 像素电极382，像素电极382越过漏极355的部分边缘的图案化保护层362且 电性连接于漏极355。另外，图案化透明导电层380包含的图案化透明导电层 387、 389分别与图案化第二金属层357、 359耦接。此外，图案化透明导电层380更包括图案化透明导电层381、图案化透明 导电层387及图案化透明导电层389，分别与图案化第二金属层351b、图案 化第二金属层357及图案化第二金属层359耦接。至此，像素结构30便告完成。如图16A及图16B所示，像素结构30包括主动组件308、第一保护层361、 第二保护层362、储存电容306、数据线302及像素电极382。主动组件308紧邻交错处12且电性耦接至扫描线302与数据线304，包括栅极112、图案 化绝缘层320a、沟道层303、源极353与漏极355。栅极112与扫描线302电 性连接，图案化绝缘层320a位于栅极112上，沟道层303位于栅极112上方 的图案化绝缘层320a上，源极353与漏极355位于沟道层303上，且源极353 耦接数据线304。如图16B所示，储存电容306具有第一电容金属层306a及第二电容金属 层306b，第二电容金属层306b设置于第一电容金属层306a上方。第一电容 金属层306a包含图案化第一金属层111，第二电容金属层306b包含图案化第 二金属层351b与图案化透明导电层381。而电容绝缘层包含部分的图案化绝 缘层320a，介于第一电容金属层306a及第二电容金属层306b之间。因此， 本实施例中储存电容306是由金属层(metal)、绝缘层(insulator)、金属层(metal) 所构成，称之为MIM电容结构。实施例四实施例四的像素结构的制造方法与实施例一的不同之处，在于像素结构 的半导体层图案及绝缘层的图案，分别以第二道掩模工艺及第三道掩模工艺 定义完成，而第二金属层的图案是以第四道掩模工艺定义完成。请参照图17,其绘示依照本发明实施例四的一种像素结构的制造流程图。 并请同时参照图18A-18C，其分别绘示实施例四的第一道掩模工艺的像素结 构的示意图，以及沿图18A的剖面线AA'及BB'的剖面图。请参照图18A。首先，如步骤41所示，提供基板IOO。接着，如步骤42 所示，以第一道掩模工艺形成图案化金属层110于基板100上。图案化金属 层110包含栅极112、第一扫描金属层114与第一数据金属线段116。其中， 第一扫描金属层114与第一数据金属线段116包围显示区域101并交错排列 形成交错处12，且第一数据金属线段116是位于与交错处12距第一距离Dl 处。此外，如图18B所示，图案化金属层110更包括一图案化第一金属层111 设置于基板100上。如图18C所示，图案化金属层110更包括一扫描焊垫118及数据焊垫119设置于基板100上，并分别与第一扫描金属层114及第二扫 描金属层116电性连接。基本上，步骤41-42与实施例一的步骤11-12相同。 请同时参照图19A-19C图，其分别绘示实施例四的第二道掩模工艺的像 素结构的示意图，以及沿图19A的剖面线AA'及BB，的剖面图。如步骤43所 示，以第二道掩模工艺形成图案化绝缘材料层420、图案化半导体层430及图 案化奥姆接触层440，其中图案化半导体层430及图案化奥姆接触层440分别 包括位于栅极112上方的图案化半导体层431及图案化奥姆接触层441。步骤 33与实施例一的步骤13的不同之处，在于仅定义出图案化半导体层430及图 案化奥姆接触层440的图案，也就是仅对半导体材料层及奥姆接触材料层进 行蚀刻。此外，如图19A所示，形成一阻挡层405跨越第一扫描金属层114。 请同时参照图20A-20C，其分别绘示实施例四的第三道掩模工艺的像素 结构的示意图，以及沿图20A的剖面线AA'及BB'的剖面图。如步骤44所示， 以第三道掩模工艺将图案化绝缘层420图案化，以形成图案化绝缘层420a。 图案化绝缘层420a露出第一扫描金属层114、第一数据金属线段116、图案 化第一金属层lll、扫描焊垫118及数据焊垫119。请同时参照图21A-21C，其分别绘示实施例四的第四道掩模工艺的像素 结构的示意图，以及沿图21A的剖面线AA'及BB'的剖面图。如步骤45所示， 以第四道掩模工艺形成图案化第二金属层450。图案化第二金属层450包括源 极453、漏极455、第二扫描金属层454与第二数据金属层456。第一数据金 属线段116及第二数据金属层456构成一数据线404且电性连接源极453。第 一扫描金属层114与第二扫描金属层454构成一扫描线402且电性连接栅极 112。步骤45中同时亦形成图案化第二金属层457、 459，分别与扫描焊垫118 及数据焊垫119耦接。郊图21A所示，第二扫描金属层454包括分离的复数个第二扫描金属线 段454a、 454b、 454c，其中第二扫描金属线段454a、 454c与图案化绝缘层420a露出的第一扫描金属层114耦接，第二扫描金属线段454b则形成于图案化绝 缘层420a上而与第一扫描金属层114电性隔绝。此外，如图21A所示，数据线404更包括跨越扫描线402的阻挡层4P5， 第二数据金属层456设置于阻挡层405及交错处12上。另外，如图21A所示，步骤45中同时形成图案化第二金属层451。图案 化第二金属层451包括分离的图案化第二金属层451a、 451b、 451c，其中图 案化第二金属层45la、451c与图案化绝缘层420露出的图案化第一金属层111 耦接，图案化第二金属层451b则形成于图案化绝缘层420a上而与图案化第 一金属层lll电性隔绝。接着，如步骤46所示，蚀刻图案化奥姆接触层441成为奥姆接触层441a。 其中源极453与漏极455形成于图案化半导体层431及奥姆接触层441a上， 且与栅极112构成一主动组件408，亦即一薄膜晶体管。其中，图案化半导体 层431及奥姆接触层441a构成沟道层403。请同时参照图22A-22C，其分别绘示实施例四的第五道掩模工艺的像素 结构的示意图，以及沿图22A的剖面线AA'及BB'的剖面图。如步骤47所示， 以第五道掩模工艺形成一图案化保护层460a，部分覆盖于漏极455的部分边缘o然后，如步骤48所示，形成一图案化透明导电层480a。图案化透明导电 层480a包含一像素电极482a，像素电极482a越过漏极455的部分边缘的图 案化保护层462a且电性连接于漏极455。另外，图案化透明导电层480a包含 的图案化透明导电层487a、 489a分别与图案化第二金属层457、 459耦接。至于步骤47-48的详细步骤，请参照图22D-221。如图22D所示，其绘示 实施例四的第五道掩模工艺的详细步骤示意图。首先，形成保护材料层460。接着，图22E所示，形成图案化光刻胶层470于保护材枓层460上。图 案化光刻胶层470包括具有厚度hl的图案化光刻胶层470a，以及具有厚度 h2的图案化光刻胶层470b，其中厚度hl大于厚度h2。然后，如图22F所示，蚀刻保护材料层460，以形成图案化保护层460a。 图案化保护层460a包括第一保护层461a、第二保护层462a及第三保护层 463a。第一保护层461a及第二保护层462a形成接触孔465露出漏极455，且 第二保护层462a覆盖于漏极455的部分边缘。第三保护层463a形成接触孔 467露出图案化第二金属层451b。但本发明的技术不限于此，第三保护层463a 也可仅覆盖于图案化第二金属层451b的部分边缘。接着，如图22G所示，灰化图案化光刻胶层470，以露出第二保护层462a 及第三保护层462a。图案化光刻胶层470经灰化后移除图案化光刻胶层470b, 而原来的图案化光刻胶层470a则形成具有厚度h3的图案化光刻胶层470c。然后，如图22H所示，形成一透明导电层480，透明导电层480藉由接 触孔465耦接漏极455及图案化第二金属层451b。接着，如图22I所示，移除剩余的图案化光刻胶层470c，以使剩余的图 案化光刻胶层470c上的部分透明导电层480 —并被移除，而形成图案化透明 导电层480a。其中，图案化透明导电层480a包括像素电极482a,以及与图案 化第二金属层451b耦接的图案化透明导电层481a。至此，像素结构40便告 完成。其中，移除剩余的图案化光刻胶层470c的方法包括掀离制程，较佳地 例如以化学药剂或激光剥离图案化光刻胶层470c。如图22A图22B所示，像素结构40包括主动组件408、第一保护层461a、 第二保护层462a、储存电容406、数据线402及像素电极482。主动组件408 紧邻交错处12且电性耦接至扫描线402与数据线404，包括栅极112、图案 化绝缘层420a、沟道层403、源极453与漏极455。栅极112与扫描线402电 性连接，图案化绝缘层420a位于栅极112上，沟道层403位于栅极112上方 的图案化绝缘层420a上，源极453与漏极455位于沟道层403上，且源极453 耦接数据线404。其中沟道层403包括奥姆接触层441a及图案化半导体层431 ， 奥姆接触层441a设置于图案化半导体层431上。如图22B所示，第一保护层461a及第二保护层462a覆兼主动组件408并形成接触孔465以露出部分漏极455。第二保护层462a是覆盖于漏极455 的部分边缘。如图22B所示，储存电容406具有第一电容金属层406a及第二电容金属 层406b，第二电容金属层406b设置于第一电容金属层406a上方。第一电容 金属层406a包含图案化第一金属层111，第二电容金属层406b包含图案化第 二金属层451b与图案化透明导电层481a。而电容绝缘层包含部分的图案化绝 缘层420a，介于第一电容金属层406a及第二电容金属层406b之间。因此， 本实施例中储存电容406是由金属层(metal)、绝缘层(insulator)、金属层(metal) 所构成，称之为MIM电容结构。本发明上述实施例所揭露的像素结构及其制造方法，是以四道掩膜或五 道掩模工艺即可完成像素结构，可以大幅降低生产成本。此外，本发明各实 施例的像素结构使用双层金属构成扫描线及数据线，可以大大降低信号线传 输阻值，减少信号衰减延迟的问题。另外，本发明各实施例的像素结构于漏 极端边缘形成保护层，可以让透明导电层在形成过程中越过保护层与漏极接 触，使漏极与像素电极的电性连接更佳，并避免像素电极在形成过程中产生 断线的情形。综上所述，虽然本发明己以较佳实施例揭露如上，然其并非用以限定本 发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范 围内，当可作各种的更动与润饰。因此，本发明的保护范围当视前附的权利 要求所界定者为准。
权利要求
1.一种像素结构，其特征在于，该像素结构包括一扫描线，具有一第一扫描金属层及一第二扫描金属层；一数据线，与该扫描线交错排列并形成一交错处，其中该数据线包括一第一数据金属线段及一第二数据金属层，该第一数据金属线段设置于与该交错处距一第一距离之处，该第二数据金属层设置于该交错处及该第一数据金属线段上；一主动组件，电性耦接该数据线及该扫描线，该电性耦接该数据线及该扫描线包括一栅极，其中该栅极与该扫描线电性连接；一绝缘层，部分位于该栅极上；一沟道层，位于该栅极上方的该绝缘层上；及一源极与一漏极，位于该沟道层上，该源极耦接该数据线；一第一保护层及一第二保护层，覆盖该主动组件并形成一第一接触孔以露出部分该漏极，该第二保护层是覆盖于该漏极的部分边缘；以及一像素电极，越过该第二保护层并藉由该第一接触孔与该漏极耦接。
2. 如权利要求1所述的像素结构，其特征在于，该信道层包括一奥姆接 触层及一半导体层，该奥姆接触层设置于该半导体上。
3. 如权利要求1所述的像素结构，其特征在于，该像素结构更包括一储 存电容，具有一第一电容金属层及一第二电容金属层，该第二电容金属层设 置于该第一电容金属层上方。
4. 如权利要求3所述的像素结构，其特征在于，该像素结构更包括一第三保护层，部分覆盖于该第二电容金属层的边缘。
5. 如权利要求4所述的像素结构，其特征在于，该像素电极覆盖该第三保护层。
6. 如权利要求3所述的像素结构，其特征在于，该储存电容更包括一电 容绝缘层设置于该第一电容金属层及该第二电容金属层之间。
7. 如权利要求6所述的像素结构，其特征在于，该像素结构更包括一第 三保护层覆盖该第二电容金属层的边缘。
8. 如权利要求7所述的像素结构，其特征在于，该第三保护层具有一第 二接触孔，该像素电极藉由该第二接触孔与该第二电容金属层耦接。
9. 如权利要求1所述的像素结构，其特征在于，该数据线更包括一跨越 一扫描线的阻挡层，该第二数据金属层设置于该阻挡层上。
10. 如权利要求l所述的像素结构，其特征在于，第二扫描金属层包括复 数个第二扫描金属线段。
11. 一种像素结构的制造方法，该制造方法包括-提供一基板；形成一图案化第一金属层于该基板上，包含一栅极、 一第一扫描金属层 与一第一数据金属线段；形成一图案化绝缘层于该图案化第一金属层上； 形成一图案化半导体层于该图案化绝缘层上；形成一图案化第二金属层，包括一源极、 一漏极、 一第二扫描金属层与 一第二数据金属层，其中该源极与该漏极形成于该图案化半导体层上且与该 栅极构成一主动组件，该第一数据金属线段及该第二数据金属层构成一数据 线且电性连接该源极，该第一扫描金属层与该第二扫描金属层构成一扫描线 且电性连接该栅极；形成一图案化保护层，部分覆盖于该漏极的部分边缘；以及 形成一图案化透明导电层，该图案化透明导电层包含一像素电极，该像 素电极越过该漏极的部分边缘的该图案化保护层且电性连接于该漏极。
12. 如权利要求11所述的制造方法，其中形成该图案化绝緣层与形成该 图案化半导体层的步骤包括沉积一绝缘材料层于该图案化第一金属层上；沉积一半导体层于该绝缘材料层上；形成一图案化光刻胶层于该半导体层上；蚀刻该半导体层及该绝缘材料层，以形成该图案化半导体层及该图案化绝缘层；以及去除该图案化光刻胶层。
13. 如权利要求12所述的制造方法，其中形成该图案化半导体层包括 形成一跨越该第一扫描金属层的阻挡层；以及形成一沟道层，位于该栅极上方的该图案化绝缘层上； 其中形成该图案化第二金属层，包括设置该第二数据金属层于该阻挡层上。
14. 如权利要求12所述的制造方法，该制造方法更包括形成一奥姆接触 层于该图案化半导体层上。
15. 如权利要求11所述的制造方法，其中形成该图案化保护层与形成该 图案化透明导电层的步骤包括形成一保护材料层；形成一图案化光刻胶层于该保护材料层上；蚀刻该保护材料层，以形成该图案化保护层，该图案化保护层包括一第 一保护层及一第二保护层，该第一保护层及该第二保护层形成一第一接触孔 露出该漏极，该第二保护层覆盖于该漏极的部分边缘；灰化该图案化光刻胶层，以露出该第二保护层；形成一透明导电层，该透明导电层藉由该第一接触孔耦接该漏极；以及 移除剩余的该图案化光刻胶层，以使剩余的该图案化光刻胶层上的该透 明导电层一并被移除，而形成该图案化透明导电层。
16. 如权利要求15所述的制造方法，其中移除该剩余的该图案化光刻胶 层的方法包括掀离制程。
17. 如权利要求11所述的制造方法，其中形成该图案化绝缘层与形成该 图案化半导体层的步骤包括-沉积一绝缘材料层于该图案化第一金属层上；沉积一半导体层于该绝缘材料层上；形成一图案化光刻胶层于该半导体层上，该图案化光刻胶层具有一第一厚度与一第二厚度；以该图案化光刻胶层为一底版，蚀刻该半导体材料层及该绝缘材料层， 以形成该图案化绝缘层，该图案化绝缘层具有一开口露出该图案化第一金属 层；灰化该第二厚度的该图案化光刻胶层，以露出部分的该半导体层； 蚀刻露出部分的该半导体层，以形成该图案化半导体层；以及 去除剩余的该图案化光刻胶层。
18. 如权利要求11所述的制造方法，该制造方法更包括形成一储存电容 于该基板上，其中该储存电容包括一第一电容金属层、 一第二电容金属层、 以及一 电容绝缘层设置于该第一 电容金属层与该第二电容金属层之间。
19. 如权利要求18所述的制造方法，其中该第一电容金属层包含该图案化第一金属层与该图案化第二金属层，该第二电容金属层包含该图案化透明 导电层，而该电容绝缘层包含该图案化保护层。
20. 如权利要求18所述的制造方法，其中第一电容金属层包含该图案化 第一金属层，该第二电容金属层包含电性耦接的该图案化第二金属层与该图 案化透明导电层，而该电容绝缘层包含该图案化绝缘层。
全文摘要
一种像素结构及其制造方法，所述的像素结构包括一扫描线、一数据线、一主动组件、一第一保护层、一第二保护层及一像素电极。扫描线具有一第一扫描金属层及一第二扫描金属层。第一数据金属线段与扫描线设置于与交错处距一第一距离之处，第二数据金属层设置于交错处及第一数据金属线段上。主动组件电性耦接数据线及扫描线，包括一栅极、一绝缘层、一沟道层、一源极与一漏极。绝缘层部分位于栅极上，沟道层位于栅极上方的绝缘层上。源极与漏极位于沟道层上，源极耦接数据线。第一保护层及第二保护层覆盖主动组件并形成一第一接触孔以露出部分漏极，第二保护层是覆盖于漏极的部分边缘。像素电极越过第二保护层并藉由第一接触孔与漏极耦接。
文档编号H01L27/02GK101226932SQ20081008041
公开日2008年7月23日 申请日期2008年2月18日 优先权日2008年2月18日
发明者廖金阅, 方国龙, 林祥麟 申请人:友达光电股份有限公司
最新回复(0)