【专利交易】【专利代理】【商标和版权申请】【高新技术企业认定】Tel:18215660330

半导体结构的制作方法

xiaoxiao2020-08-01  2

【专利交易】【专利代理】【商标和版权申请】【高新技术企业认定】Tel:18215660330

专利名称:半导体结构的制作方法
技术领域
本发明涉及半导体元件,且特别涉及一种具有增高式(mised)源极/漏极区 的金属氧化物半导体(MOS)元件。
背景技术
随着集成电路的集成度不断提高,MOS元件变得越来越小,而MOS元 件的接合深度(junction depth)也跟着降低。然而,接合深度的降低会造成工 艺上的困难,例如当MOS元件变小时,源极/漏极区需要高掺杂浓度以降低 电阻,而且注入深度的控制也会增加工艺上的困难。此外,由于源极/漏极硅 化物区与源极/漏极接合的距离縮短,容易造成高漏电流与低驱动电流。
使用增高式(mised)的源极/漏极区可以解决上述问题。如图1所示,基底 2上具有栅介电层2与栅极6所构成的栅极堆叠。以离子注入在栅极堆叠两 侧的基底2形成轻掺杂源极/漏极区(LDD)8后,形成栅极间隙壁IO。以外延 方式形成硅层12后,进行离子注入形成源极/漏极区14。之后,形成源极/ 漏极硅化物区16。
图1所示的传统结构仍有缺点,因为PMOS元件与NMOS元件具有不 同的能隙(bandgap),为了降低硅化物区16与底下半导体材料之间的肖特基 势垒(Schottky Barrier), PMOS元件与NMOS元件的硅化工艺必须分开进行, 以形成不同的金属硅化物。如此一来,造成工艺成本的增加。
因此,业界亟需一种具有增高式源极/漏极区的半导体元件,除了可降低 漏电流与提高驱动电流外,又同时避免上述公知技术的问题。

发明内容
本发明的目的在于提出一种半导体结构,以克服现有技术的上述的高漏 电流与低驱动电流等缺陷。
本发明提供一种半导体结构,包括半导体基底;栅介电层,位于该半导体基底上;栅极,位于该栅介电层上;深源极/漏极区,邻近该栅极;硅化 物区,位于该深源极/漏极区上;以及,增高式金属化源极/漏极区,介于该 硅化物区与该栅极之间,其中该增高式金属化源极/漏极区邻接该硅化物区。 如上所述的半导体结构,其中该增高式金属化源极/漏极区与该硅化物区 包含相同金属。
如上所述的半导体结构,其中还包括轻掺杂源极/漏极区,该轻掺杂源极 /漏极区位于该增高式金属化源极/漏极区的下方。
如上所述的半导体结构,其中该增高式金属化源极/漏极区与该轻掺杂源 极/漏极区形成肖特基接触。
如上所述的半导体结构,其中该轻掺杂源极/漏极区包含外延硅。
如上所述的半导体结构,其中该增高式金属化源极/漏极区以间隙壁与该 栅极及该栅介电层分隔,其中该间隙壁的厚度小于约150A。
如上所述的半导体结构,其中该深源极/漏极区包括应力源,该应力源的 内缘沿垂直方向对准至该硅化物区与该增高式金属化源极/漏极区的交界处。
如上所述的半导体结构,其中该应力源包含SiGe。
如上所述的半导体结构,其中该应力源包含SiC。
如上所述的半导体结构,其中该深源极/漏极区包括外延硅层,该外延硅 层介于该应力源与该硅化物层之间,且该外延硅层延伸至该增高式金属化源 极/漏极区的下方。
如上所述的半导体结构,其中该硅化物区的底部高于该栅介电层的底部。
本发明还提供一种半导体结构,包括半导体基底;栅介电层,位于该 半导体基底上;栅极,位于该栅介电层上;应力源,位于该半导体基底中且 邻近该栅极;增高式金属化源极/漏极区,介于该应力源与该栅极之间,其中 该增高式金属化源极/漏极区的底部实质上高于该半导体基底的上表面。
本发明还提供一种半导体结构,包括半导体基底,包括NMOS区与 PMOS区;NMOS元件,位于该NMOS区中,该NMOS元件包括第一栅 极堆叠,位于该半导体基底上;第一间隙壁,位于该第一栅极堆叠的侧壁; 第一深源极/漏极区,邻近该第一栅极堆叠;第一硅化物区,位于该第一深源 极/漏极区上;以及,第一增高式金属化源极/漏极区,介于该第一硅化物区与该第一栅极堆叠之间;以及,PMOS元件,位于该PMOS区中,该PMOS 元件包括第二栅极堆叠,位于该半导体基底上;第二间隙壁,位于该第二 栅极堆叠的侧壁;第二深源极/漏极区,邻近该第二栅极堆叠;第二硅化物区, 位于该第二深源极/漏极区上;以及,第二增高式金属化源极/漏极区,介于 该第二硅化物区与该第二栅极堆叠之间。
如上所述的半导体结构,其中该第一与第二增高式金属化源极/漏极区为 包含相同金属的硅化物区。
如上所述的半导体结构,其中该第一深源极/漏极区包含SiC,该第二深 源极/漏极区包含SiGe。
如上所述的半导体结构,其中该第一与第二间隙壁的厚度各小于约 150A。
本发明还提供一种半导体结构的制作方法,包括提供半导体基底;形 成栅介电层于该半导体基底上;形成栅极于该栅介电层上;形成栅极间隙壁 于该栅极与栅介电层的侧壁;形成深源极/漏极区邻近该栅极;形成硅化物区 于该深源极/漏极区上并形成增高式金属化源极/漏极区介于该硅化物区与该 栅极之间,其中该增高式金属化源极/漏极区邻接该硅化物区。
本发明还提供一种半导体结构的制作方法,包括提供半导体基底;形 成栅介电层于该半导体基底上;形成栅极于该栅介电层上;形成栅极间隙壁 于该栅极与栅介电层的侧壁;形成外延区于该半导体基底表面上,其中该外 延区的侧壁邻接该栅极间隙壁的侧壁;形成主间隙壁于该栅极间隙壁的侧 壁;形成深源极/漏极区,其内缘大抵对准该主间隙壁的外缘;去除该主间隙 壁;形成金属层于该外延区与该深源极/漏极区;以及,使该金属层与该外延 区及该深源极/漏极区以分别形成硅化物区于该深源极/漏极区上以及增高式 金属化源极/漏极区介于该硅化物区与该栅极之间。
本发明的优点包括增加MOS元件的驱动电流与降低漏电流。
为让本发明的上述和其它目的、特征、和优点能更明显易懂,下文特举 出较佳实施例,并结合附图,作详细说明如下。


图1显示公知一种具有增高式源极/漏极区的MOS元件。图2到图8为一系列剖面图,用以说明本发明第一实施例中制作具有增 高式源极/漏极区的PMOS与NMOS元件的流程。
图9显示本发明的第二实施例,其中硅化物区只形成在深源极/漏极区上。
图10显示本发明的第三实施例,其中PMOS与NMOS元件均形成有应 力源。
图11到图14显示本发明的第四实施例,其中应力源是在增高式源极/ 漏极区之前形成。
并且,上述附图中的各附图标记说明如下
2、 30基底
100画OS区
200PMOS区
4、 132、232栅介电层
6、 134、234栅极
8、 140、240轻掺杂源极/漏极区
10、 136、236栅极间隙壁
12外延硅层
14、 152、252深源极/漏极区
16、 154、254硅化物区
143光致抗蚀剂
138、 238外延区
146SiC应力源
246SiGe应力源
242主间隙壁
244凹陷
具体实施例方式
在以下的实施例中,本发明提供一种在PMOS与NMOS元件中制作增 高式源极/漏极区的方法。如图2所示,基底30上具有NMOS区100与PMOS 区200。基底30可为硅块材(bulk silicon)或常用其它结构与材料,例如绝缘层上覆硅(SOI)结构、硅合金等。基底30较佳有轻微掺杂。
在NMOS区100上形成有栅极堆叠,包括栅介电层132与栅极134。在 PMOS区200上也形成有栅极堆叠,包括栅介电层232与栅极234。在栅极 134、 234上可各自还包括遮蔽层(未显示),其材质例如为氮化硅。栅介电层 132、 232可为常用的介电材质例如氧化物、氮化物、氮氧化物、碳化物、或 前述的组合。栅极134、 234的材质可为复晶硅或其它常用的导电材料,例 如金属、金属硅化物、金属氮化物、或前述的组合。
图3显示栅极间隙壁136、 236与外延区138、 238的形成。间隙壁136、 236的厚度最好小于150A,较佳约在50 150A之间。间隙壁136、 236可为 常用的间隙壁材质,例如氧化物、氮化物、或前述的组合。先沉积一层介电 层,然后以非等向性的回蚀刻去除其水平部分便可形成间隙壁136、 236。沉 积的方式例如是等离子体加强化学气相沉积(PECVD)、低压化学气相沉积 (LPCVD)、次压化学气相沉积(SACVD)等方式。
在基底30露出的表面上形成外延区138、 238,其形成方式例如可采用 选择性外延成长(SEG, selective epitaxial growth)。外延区138、 238的材质较 佳为硅,但也可为其它半导体材料。在一个实施例中,外延区138、 238的 厚度约100~200A。
以离子注入形成轻掺杂源极/漏极区(LDD)140、 240。在形成轻掺杂源极 /漏极区140时,可先用光致抗蚀剂(未显示)遮蔽PMOS区200,然后在 NMOS区IOO注入N型杂质,例如磷、砷等。同样地,在形成轻掺杂源极/ 漏极区240时,可先用光致抗蚀剂(未显示)遮蔽NMOS区100,然后在PMOS 区100注入P型杂质,例如硼、铟等。虽然可将杂质只注入在外延区138、 238,但轻掺杂源极/漏极区140、 240最好能延伸进入基底30,更佳者,延 伸至间隙壁136、 236底下。此夕卜,轻掺杂源极/漏极区140、 240也可在形成 外延区138、 238的过程中以原位掺杂(in-situdoping)形成,但采用此方式时, 由于外延区138、 238的导电型态不同,因此可能需要分开制作。
图4显示主间隙壁(mainspacers)142、 242的形成。先沉积介电层,然后 以非等向性的回蚀刻去除其水平部分便可形成主间隙壁142、 242。主间隙壁 142、 242的沉积方式与栅极间隙壁136、 236类似。主间隙壁142、 242可包 含一层或数层的氧化硅、氮化硅、氮氧化硅、及/或其它介电材料。在一个实施例中,主间隙壁142、 242包括衬氧化层与一层位在衬氧化层上方的氮化 硅。主间隙壁142、 242的厚度约100~1000A。
请参照图5,以光致抗蚀剂143覆盖NMOS区100,然后以蚀刻方式沿 着主间隙壁242的边缘形成凹陷244。以90nm的技术为例,凹陷244的深 度约500~1000A,较佳约700~900A。
图6显示硅锗应力源(SiGe stressor)246的形成。硅锗应力源246例如可 使用选择性外延成长方式形成。在一个实施例中,硅锗应力源246可以 PECVD在反应室中形成,其前驱物包括含硅气体例如SiH4与含锗气体例如 GeH4。在较佳实施例中,可在外延成长过程进行P型杂质的原位掺杂,例如 硼及/或铟,但也可不进行原位掺杂。硅锗应力源246的上表面最好高于基底 30的上表面。
请参照图7,进行深掺杂以形成深源极/漏极区152、 252。例如,先以光 致抗蚀剂覆盖NMOS区100,然后进行P型杂质的掺杂以形成深源极/漏极 区252。去光致抗蚀剂后,以另一光致抗蚀剂覆盖PMOS区200,然后进行 N型杂质的掺杂以形成深源极/漏极区152,最后将光致抗蚀剂去除。
请参照图8,去除主间隙壁142、 242后,形成硅化物区154、 254。应 注意的是,虽然在图3中是先形成轻掺杂源极/漏极区140、 240,再形成主 间隙壁142、 242,但在其它实施例中也可在去除主间隙壁142、 242与形成 硅化物区154、 254之间形成轻掺杂源极/漏极区140、 240。在本文中,硅锗 化物区254也一并称为硅化物区254。硅化物区154、 254可由以下的硅化工 艺形成首先,毯覆性沉积(blanketdeposition)—层金属膜,例如镍、钴、或 前述的组合。然后对基底加热,使硅(或锗)与金属反应形成金属硅化物。未 参与反应的金属则以选择性的蚀刻方式从基底表面去除。
硅化物区154包含15+与1542两部分,其中154i位于轻掺杂源极/漏极 区140上方,1542位于深源极/漏极区152上方。由于深源极/漏极区152具 有高掺杂浓度,因此硅化物区1542与其底下的深源极/漏极区152为欧姆接 触(Ohmic contact);而由于轻掺杂源极/漏极区140与外延区138具有低掺杂 浓度,因此硅化物区154i与其底下的轻掺杂源极/漏极区140(或剩余的外延 区138)则倾向为肖特基接触(Schottky contact),虽然也可能是欧姆接触。同 样地,硅化物区2542与其底下的深源极/漏极区252为欧姆接触,而硅化物区25+与其底下的轻掺杂源极/漏极区240(或剩余的外延区238)则倾向为肖 特基接触,虽然也可能是欧姆接触。在本文中,硅化物区154、 254的15+、 25+部分也称为金属化源极/漏极区,因为该处可能为肖特基源极/漏极区。
在一个实施例中,前述的硅化工艺只消耗外延区138、 238的顶部,因 而留下底部残余的外延区138、 238,如图8所示。因此,在该实施例中金属 化源极/漏极区154p 254i的底部分别高于栅介电层132、 232的底部。在另 一个实施例中,全部的外延区138、 238都在硅化工艺中消耗掉。在另一个 实施例中,除了全部的外延区138、 238外,底下的部分基底30也被硅化工 艺消耗掉。因此,金属化源极/漏极区154i、 254,的底部也可能齐平于或低于 栅介电层132、 232的底部。在这些实施例中,金属化源极/漏极区15+、 25^ 的上表面依然是高于基底30。
图9显示本发明另一个实施例,其起始步骤与图2到图7大致相同。但 在形成深源极/漏极区152、 252之后,在未去除主间隙壁142、 242的情况下 即形成硅化物区154、 254。由于主间隙壁142、 242遮蔽了底下的轻掺杂源 极/漏极区140、 240,因此硅化物区154、 254只形成在深源极/漏极区152、 252上方。
如本领域技术人员所熟知,NMOS元件中也可具有张应力的应力源。请 参照图10,在该实施例中还形成应力源146于NMOS区100。应力源146 较佳为外延形成的掺碳硅(carbon-doped silicon, SiC),其制作方式与SiGe应 力源246大抵相同,在此不予赘述。
图11到图14显示本发明的另一个实施例。首先,提供如图2的结构, 然后先形成薄间隙壁136、 236,并在薄间隙壁136、 236的侧壁形成主间隙 壁142、 242,如图11所示。
图12显示应力源146、 246与深源极/漏极区152、 252的形成。SiGe应 力源246同样以前述方式沿着主间隙壁242的侧壁形成。同样地,SiC应力 源146是沿着主间隙壁142的侧壁形成。在形成SiC应力源146与SiGe应 力源246的过程中可以原位掺杂分别导入N型与P型杂质。因此,SiC应力 源146与SiGe应力源246各自作为MOS元件的源极/漏极区。为了增加源 极/漏极区152、 252的掺杂浓度,可进一步执行N型与P型的离子注入。之 后,去除主间隙壁142、 242。图13显示外延区138、 238的形成。外延区138、 238的材质较佳为硅, 其厚度大抵与前文所述者相同。之后,进行N型与P型杂质的掺杂以形成轻 掺杂源极/漏极区140、 240。轻掺杂源极/漏极区140、 240最好稍微延伸进入 基底30中。
接着形成硅化物区154、 254,如图14所示。如所述,硅化物区154、 254的底部可高于、齐平、或低于基底的上表面。硅化物区154包括位于轻 掺杂源极/漏极区140上的金属化源极/漏极区154i与位于深源极/漏极区152 上的1542部分。硅化物区254包括位于轻掺杂源极/漏极区240上的金属化 源极/漏极区254,与位于深源极/漏极区252上的2542部分。
本发明的实施例具有许多优点。首先,增高式(raised)的金属化源极/漏极 区15+、 25^可降低电阻,因而改善驱动电流。其次,提高的硅化物区可降 低接合漏电流。
虽然本发明已以数个较佳实施例公开如上,但是其并非用以限定本发 明,任何本领域技术人员在不脱离本发明的精神和范围内,当可作任意的改 动与润饰,因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种半导体结构,包括半导体基底;栅介电层,位于该半导体基底上;栅极,位于该栅介电层上;深源极/漏极区,邻近该栅极;硅化物区,位于该深源极/漏极区上;以及增高式金属化源极/漏极区,介于该硅化物区与该栅极之间,其中该增高式金属化源极/漏极区邻接该硅化物区。
2. 如权利要求1所述的半导体结构,其中该增高式金属化源极/漏极区 与该硅化物区包含相同金属。
3. 如权利要求1所述的半导体结构,其中还包括轻掺杂源极/漏极区, 该轻掺杂源极/漏极区位于该增高式金属化源极/漏极区的下方。
4. 如权利要求3所述的半导体结构,其中该增高式金属化源极/漏极区 与该轻掺杂源极/漏极区形成肖特基接触。
5. 如权利要求4所述的半导体结构,其中该轻掺杂源极/漏极区包含外 延硅。
6. 如权利要求1所述的半导体结构,其中该增高式金属化源极/漏极区 以间隙壁与该栅极及该栅介电层分隔,其中该间隙壁的厚度小于约150A。
7. 如权利要求1所述的半导体结构,其中该深源极/漏极区包括应力源, 该应力源的内缘沿垂直方向对准至该硅化物区与该增高式金属化源极/漏极 区的交界处。
8. 如权利要求7所述的半导体结构,其中该应力源包含SiGe。
9. 如权利要求7所述的半导体结构,其中该应力源包含SiC。
10. 如权利要求7所述的半导体结构,其中该深源极/漏极区包括外延硅 层,该外延硅层介于该应力源与该硅化物层之间,且该外延硅层延伸至该增 高式金属化源极/漏极区的下方。
11. 如权利要求7所述的半导体结构,其中该硅化物区的底部高于该栅 介电层的底部。
12. —种半导体结构,包括半导体基底,包括NMOS区与PMOS区; NMOS元件,位于该NMOS区中,该NMOS元件包括 第一栅极堆叠,位于该半导体基底上; 第一间隙壁,位于该第一栅极堆叠的侧壁; 第一深源极/漏极区,邻近该第一栅极堆叠; 第一硅化物区,位于该第一深源极/漏极区上;及 第一增高式金属化源极/漏极区,介于该第一硅化物区与该第一栅极 堆叠之间; 以及PM0S元件,位于该PMOS区中,该PMOS元件包括 第二栅极堆叠,位于该半导体基底上; 第二间隙壁,位于该第二栅极堆叠的侧壁; 第二深源极/漏极区,邻近该第二栅极堆叠; 第二硅化物区,位于该第二深源极/漏极区上;及 第二增高式金属化源极/漏极区,介于该第二硅化物区与该第二栅极 堆叠之间。
13. 如权利要求12所述的半导体结构,其中该第一与第二增高式金属化 源极/漏极区为包含相同金属的硅化物区。
14. 如权利要求12所述的半导体结构,其中该第一深源极/漏极区包含 SiC,该第二深源极/漏极区包含SiGe。
15. 如权利要求12所述的半导体结构,其中该第一与第二间隙壁的厚度 各小于约150A。
全文摘要
本发明涉及一种半导体结构,包括半导体基底;栅介电层,位于半导体基底上;栅极,位于栅介电层上;深源极/漏极区,邻近栅极;硅化物区,位于深源极/漏极区上;以及,增高式金属化源极/漏极区,介于硅化物区与栅极之间。其中,增高式金属化源极/漏极区邻接硅化物区。本发明可增加MOS元件的驱动电流与降低漏电流。
文档编号H01L29/423GK101304043SQ20081008043
公开日2008年11月12日 申请日期2008年2月19日 优先权日2007年5月7日
发明者官大明, 李文钦, 柯志欣, 葛崇祜, 陈宏玮 申请人:台湾积体电路制造股份有限公司

【专利交易】【专利代理】【商标和版权申请】【高新技术企业认定】Tel:18215660330

最新回复(0)