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具有双栅极结构的沟槽型双扩散金属氧化物半导体晶体管的制作方法

xiaoxiao2020-08-01  2

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专利名称:具有双栅极结构的沟槽型双扩散金属氧化物半导体晶体管的制作方法
技术领域
本发明一般涉及MOSFET晶体管,主要涉及具有沟槽结构的DMOS晶体管。
一个典型的离散DMOS电路包括两个或多个单独的并行制造的DMOS晶体管单元。该单独的DMOS晶体管单元分享一个共同的漏接触区(衬底),同时它们的源极都被用金属短接在一起,它们的栅极被用多晶硅短接在一起。这样,即使离散的DMOS电路是由小的晶体管矩阵构成的,它的作用就象一个大的晶体管一样。对于一个离散DMOS电路,当晶体管矩阵被栅极打开时,它希望能够最大化每个单元区域的导电性。当单独的DMOS晶体管单元的形状是典型的长方形时,它们通常有一个开口的或封闭的单元几何结构。
一个特殊类型的DMOS晶体管就是所谓的沟槽型DMOS晶体管,它的沟道是垂直形成的,且栅极在延伸在源极和漏极间的沟槽中形成。具有薄的氧化层并填充了多晶硅的沟槽,允许小的阻塞电流流过且提供特定的低值导通电阻。沟槽型DMOS晶体管的例子公开在美国专利5072266、5541425和5866931中。
一个例子是显示在

图1的横切面图中的现有技术的低电压沟槽型DMOS晶体管。如图1所示,沟槽型DMOS晶体管10包括重掺杂的衬底11,在其上面形成了一个比衬底11掺杂轻的外延层12。金属层13在衬底11的底部形成,允许在衬底11上形成电触点14。正如本领域技术人员所知道的,DMOS晶体管也包括源极区域16a、16b、16c和16d,以及体区15a、15b。外延区域12作为漏极。衬底11相对较多地掺杂了N型掺杂物,外延层12相对较少地掺杂了N型掺杂物,源极区域16a、16b、16c和16d相对较多地掺杂了N型掺杂物,体区15a、15b相对较多地掺杂了P型掺杂物。掺杂的多晶硅栅电极在沟槽中形成,并且通过在底座上和包含栅极18的沟槽侧形成的栅电介质层17与其他的区域电绝缘。该沟槽延伸进重掺杂衬底11以减少因为通过轻掺杂外延层12的载流子的移动而产生的电阻,但是这种结构也限制了晶体管漏极和源极间的击穿电压。漏极14被连接在衬底11的背面,源极22被连接到源极区域16和体区15,栅极19连接到填充沟槽的多晶硅18。
在图1中所示的DMOS晶体管中,在器件的导通电阻和它的漏源击穿电压间有一个折衷。当沟槽的深度增加时,因沿着沟槽侧墙形成了一个累积层使导通电阻减小。然而,漏源击穿电压随着沟槽深度的增加而下降。后一种趋向的发生是因为当衬底和沟槽底部的距离减小时,在施加的反向偏置电压时,耗尽层沿着沟槽延伸不能扩展。其结果是,电场被集中在沟槽一角的底部,并且击穿发生在这一点上。当通过增加沟槽内衬的栅极氧化层的厚度时电场可被减小,这对器件的导通电阻有负面影响。
Y.Baba等在1992年的ISPSD &IC期刊(第300页)公开了一种具有相对较低的导通电阻和较高的漏源击穿电压的沟槽型晶体管。有这种特性的晶体管是通过在沟槽的底部有一厚的栅极氧化层和沿着沟槽上部的侧面有一较薄的栅极氧化层来提供双栅极氧化结构而实现的。这种排列在器件的导通电阻和它的漏源击穿电压间提供了一种更优化的折衷方法。特别地,当沟槽足够深以至器件的导通电阻十分低时,栅极氧化区域的厚度增加,它可更有效地减小沟槽底部的电场。然而,残留的栅极氧化层有一个减小了的厚度以至对导通电阻的影响很小。
前述参考文献给出了沟槽型DMOS晶体管的一个缺点是产生双栅极氧化结构是很困难的,特别是在当沟槽宽度变得很窄时高的晶体管单元密度情况下。图1所示的器件的另外一个缺点是在高的开关速度下,由于栅极电荷,它的开关损耗会相当大并导致电容的增大。
相应地,希望提供制作简单的具有双栅极氧化结构的沟槽型DMOS晶体管,特别是在当沟槽变得窄时高的沟槽单元密度情况下,具有降低的栅极电荷从而减小开关损耗。
按照本发明的一方面,该界面的深度位于体区的上下边界之间。
按照本发明的另一方面,导电电极由多晶硅形成。作为选择,导电电极可全部或部分由硅化物形成。
按照本发明的另一方面,绝缘层是氧化物层。
根据本发明的另一方面,提供了一种沟槽型DMOS晶体管,它包括在第一种导电类型的衬底上的形成的多个独立的沟槽型DMOS晶体管单元。每一个单独的沟槽型DMOS晶体管单元包括一个位于衬底上的具有第二种导电类型的体区。至少一个沟槽通过体区和衬底延伸。绝缘层镶衬沟槽。该绝缘层包括在界面上互相接触的第一和第二部分。绝缘层的第一部分的层面比第二部分厚。该界面位于体区下边界之上的一个位置。导电电极在沟槽中形成以至它可以覆盖绝缘层。第一种导电类型的源极区域在邻接沟槽的体区中形成。
根据本发明的另一方面,至少一个单独的沟槽型DMOS晶体管单元具有封闭的单元几何结构。作为选择,至少一个单独的沟槽型DMOS晶体管单元具有开口的单元几何结构。
图2是另一个传统的采用双栅极结构的DMOS晶体管的横截面图。
图3是根据本发明构造的DMOS晶体管的一个实施例的横截面图。
图4是当在栅极和源极间施加的反向偏置电压是10V和4.5V时,图3中所示DMOS晶体管的导通电阻的一个模拟显示。
详细说明图2是一个在前面引用的Y.Baba等文献公开的具有双氧化栅极结构的传统的DMOS晶体管。沟槽型DMOS晶体管110包括重掺杂的衬底111,在其上面形成了比衬底掺杂轻得到的外延层112。在衬底111的底部形成的金属层113,允许在衬底111上形成电触点114。DMOS晶体管也包括源极区域116a、116b、116c和116d,及体区115a和115b。外延区域112作为漏极。在图2所示的例子中,衬底111相对较多地掺杂了N型掺杂物,外延层112相对较轻地掺杂了N型掺杂物,源极区域116a、116b、116c和116d相对较多地掺杂了N型掺杂物,体区115a和115b相对较多地掺杂了P型掺杂物。掺杂的多晶硅栅极在沟槽中形成,并且通过在底座上形成的栅电介质层117和包含栅极118的沟槽侧与其他的区域电绝缘。沟槽延伸进重掺杂的衬底111以减少由于通过轻掺杂外延层112的载流子的移动而产生的电阻,但是如前所述,这种结构也限制了晶体管漏极和源极间的击穿电压。这个问题在图2中通过规定厚氧化层125来增加沟槽底部的栅极氧化层的厚度和规定薄氧化层127来减少沟槽上部的栅极氧化层的厚度而缓解。如图所示,在厚栅极氧化层125和薄栅极氧化层127间的界面位于外延层112中。这种结构的结果是,沟槽底部的电场被减小,因此增加了漏源间的击穿电压,同时由于厚的栅极氧化层125没有延伸穿过整个沟槽而使导通电阻保持较小。最后,该器件通过连接漏电极114到衬底111的背面,连接源电极122到源极区域116和体区115,以及连接栅电极119到填充沟槽的多晶硅118这种传统的方法来完成。
图2中所示的双栅极结构是使用如下处理步骤来制作的。首先,在源极区域116和体区115通过扩散已经在外延层112中形成后,来蚀刻沟槽。第二步,厚的栅极氧化层125通过与沟槽相邻的第一多晶硅层130的沉积由随后的化学气相沉积(CVD)来形成。然后厚的氧化层125被深蚀刻至低于体区的深度以确定界面129。最后,薄氧化层127通过第二多晶硅层131的沉积来随后沉积形成。第一和第二多晶硅层130和131构成栅电极118。
深蚀刻厚的栅氧化层125的步骤对窄和深的沟槽是一个问题。也就是,当沟槽有大的斜率时,蚀刻是困难的。这个问题是因为使用湿蚀刻产生的,并且在深的沟槽中连续清洗蚀刻剂是困难的。例如,对宽度小于0.5微米的沟槽,要形成图2中所示的栅极结构是不现实的。
本发明发现这个制造问题可通过修改图2中所示的双栅极结果来缓解,以至于使在厚和薄的栅极氧化层间的界面129位于体区115a和115b的底部区域之上的一个深度。图3是本发明的一个实施例,在图2和图3中相同的元件使用相同的参考数字。更特别地,在图3所示的本发明的实施例中,界面129位于体区115的上边界135和体区115的底部边界133之间的一个深度上。换句话说,在本发明的结构中调整界面129的位置使得当形成薄氧化层127时,厚栅极氧化层125不需要深蚀刻到一个不实际的深度。与图3中的结构对比,图2所示的现有技术的结构将界面129放置在对应于外延层112的深度而不是对应体区115a和115b。
因厚氧化层125的一部分必须深蚀刻使得薄氧化层127的形成不会延伸至和沟槽一样深,本发明比现有技术的结构容易制造。相应地,当沟槽有大的斜率时而引起的与蚀刻厚氧化层有关的问题被减小,以至于在本发明中,在蚀刻问题出现前沟槽就能做得相对较窄。此外,发明者吃惊地发现本发明的结构在导通电阻和漏源击穿电压间提供了一个更优化的折衷方案。更重要的是,本发明的一个主要优点是因为被厚氧化层125占据的整个栅极氧化层的哪部分相对于图2所示的现有技术的结构增加了,器件的栅极到漏极的电荷和它的电容减少了,并且对导通电阻没有负面影响。如前所述,这有利地减少了器件的开关损耗。
图3所示的发明的DMOS器件可使用任何一种传统的处理技术制造。特别是双栅极结构可根据前面提到的关于图2中结构和在Y.Baba等文献中公开的处理步骤来制造。在这个参考文献中,当薄氧化层127形成时,厚氧化层125被深蚀刻直到它被消除,然后一个随后的氧化层被沉积而形成薄氧化层127。当本发明使用这个技术,它也可使用另一种技术,厚氧化层127被深蚀刻刚刚够形成薄氧化层125。用这种方法能避免第二氧化沉积步骤,而氧化层125和127都在一个单独的沉积中形成。
图4是模拟结果,说明当施加在和源极间的栅极偏置电压为10V和4.5V时,本发明的结构的导通电阻(归一化到均匀的氧化层700埃厚)。在图4中,横坐标表示界面129在的沟槽中的位置,它是2微米深。也就是说,零深度对应于没有薄氧化层的结构,2微米的深度对应于没有厚氧化层的结构。图4说明,界面位于体区115之下的深度是没有任何益处的,因为在这个位置下对比界面位于体区115的上边界135和下边界133间时,导通电阻并没有显著减小。然而,假如界面位于体区的上边界135之上时,在低的栅源击穿电压时导通电阻明显地减小。
在本发明的一个可选实现例中,在薄氧化层127后沉积的栅电极的第二多晶硅层131,是由硅形成的而不是多晶硅。作为选择,第一多晶硅层130或甚至两个多晶硅层130和131都可由硅代替。优选地采用硅是因为它相对于多晶硅减小了阻抗,因此它有利于减小开关损耗。这种配置增加了所得到的器件的开关速度。
虽然在这里各种不同的实现方法被特别地举例说明和描述,可以理解由上述教导所包括的本发明的修改和变化将在附加的权利要求范围中,而不会背离本发明的精神和保护范围。例如,本发明的方法可用于形成一个沟槽型DMOS,但在其中各种半导体区域的导电性与这里所描述的相反。
权利要求
1.一种沟槽型DMOS晶体管单元,包括一个第一种导电类型的衬底;一个在衬底上的体区,所述体区具有第二种导电类型;至少一个通过体区和衬底延伸的沟槽;一个镶衬沟槽的绝缘层,所述绝缘层包括在一个界面上相互接触的第一和第二个部分,所述第一部分的层面厚度比第二部分厚,所述界面的深度位于体区下边界之上;沟槽上的一个导电电极覆盖在绝缘层上;以及第一种导电类型的源区在和沟槽相邻的体区里。
2.如权利要求1所述的DMOS晶体管单元,进一步包括一个位于衬底表面和体区相对的漏电极。
3.如权利要求1所述的DMOS晶体管单元,其中所述的绝缘层是一个氧化层。
4.如权利要求1所述的DMOS晶体管单元,其中所述的导电电极包括多晶硅。
5.如权利要求1所述的DMOS晶体管单元,其中所述的界面位于体区的上下边界之间的一个深度上。
6.如权利要求1所述的DMOS晶体管单元,其中所述的导电电极包括多晶硅和硅化物层。
7.一种沟槽型DMOS晶体管结构,包括在第一种导电类型的衬底上的形成的多个单独的沟槽型DMOS晶体管单元,所述的每一个单独的沟槽型DMOS晶体管单元包括在衬底上的体区,所述体区具有第二种导电类型;至少一个通过体区和衬底延伸的沟槽;一个镶衬沟槽的绝缘层,所述绝缘层包括在一个界面上相互接触的第一和第二部分,所述第一部分的层面的厚度比第二部分厚,所述界面的深度在体区下边界之上;沟槽上的导电电极覆盖在绝缘层上;以及第一种导电类型的源区在与沟槽相邻的体区里。
8.如权利要求7所述的DMOS晶体管结构,进一步包括位于衬底表面和体区相对的漏电极。
9.如权利要求7所述的DMOS晶体管结构,其中所述的绝缘层是氧化层。
10.如权利要求7所述的DMOS晶体管结构,其中所述的导电电极包括多晶硅。
11.如权利要求7所述的DMOS晶体管结构,其中所述的界面的深度位于体区的上下边界之间。
12.如权利要求7所述的DMOS晶体管结构,其中所述的导电电极包括多晶硅和硅化物层。
13.如权利要求7所述的DMOS晶体管结构,其中所述的沟槽型DMOS晶体管单元的至少一个具有封闭的单元几何形状。
14.如权利要求7所述的DMOS晶体管结构,其中所述的沟槽型DMOS晶体管单元的至少一个具有开口的单元几何形状。
15.一种形成沟槽型DMOS的方法,包括下列步骤提供包括第一种导电类型的衬底和第二种导电类型的体区的物品,所述物品具有通过所述体区和所述衬底延伸的沟槽;在沟槽上沉积一个绝缘层,所述绝缘层包括在界面上相互接触的第一和第二部分,所述第一部分的层面比第二部分厚,所述的界面的深度在体区下边界之上;在沟槽上形成一个导电电极;以及在体区里形成第一种导电类型的源区。
16.如权利要求15所述的方法,其中所述绝缘层的沉积使得界面的深度位于体区的上下边界之间。
17.如权利要求15所述的方法,其中沉积绝缘层和形成导电电极的步骤包括以下步骤沉积第一绝缘层;沉积第一个导电电极层;蚀刻所述第一绝缘层的部分,以划定所述绝缘层的第一和第二部分;以及在所述第一导电电极层上沉积第二导电电极层,所述第一和第二导电电极层形成所述导电电极。
全文摘要
提出了一种沟槽型DMOS晶体管单元,它是在第一种导电类型的衬底上形成的。具有第二种导电类型的体区位于衬底上。至少一个沟槽通过体区和衬底延伸。一个绝缘层镶衬沟槽。该绝缘层包括在一个界面上相互接触的第一和第二个部分。绝缘层的第一部分的层面的厚度比第二部分大。界面的深度位于体区下边界之上。在沟槽里形成一个导电电极,使它覆盖在绝缘层之上。在与沟槽相邻的体区里形成第一种导电类型的源区。
文档编号H01L29/66GK1428007SQ01806740
公开日2003年7月2日 申请日期2001年3月16日 优先权日2000年3月17日
发明者石甫渊, 苏根政, 崔炎曼 申请人:通用半导体公司

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