【专利交易】【专利代理】【商标和版权申请】【高新技术企业认定】Tel:18215660330

半导体装置的制作方法

xiaoxiao2020-08-01  2

【专利交易】【专利代理】【商标和版权申请】【高新技术企业认定】Tel:18215660330

专利名称:半导体装置的制作方法
技术领域
本发明涉及半导体装置,涉及可同时实现短路电流抑制、栅电容减少和短路时的振荡抑制的高耐压半导体装置。
背景技术
在控制超过数百V的电压的高耐压半导体装置的领域,由于其处理的电流也很大,要求有抑制发热,即抑制损耗的元件特性。另外,作为控制这些电压、电流的栅的驱动方式,希望驱动电路要小,从而损耗也小的电压驱动元件。
近年来,出于上述理由,在该领域作为可进行电压驱动、损耗小的元件,以绝缘栅双极晶体管,即IGBT为主流。该IGBT的结构是这样一种结构降低其中的MOS(金属-氧化物-半导体)晶体管的漏区的杂质浓度,使之保持耐压,同时为了降低漏区电阻,可将漏侧视作二极管。
这样,在IGBT中,由于二极管进行双极工作,在本申请中将IGBT的MOS晶体管的源极称为发射极,将漏极侧称为集电极侧。
在作为电压驱动元件的IGBT中,一般来说,在集电极与发射极之间施加数百V的电压,该电压受±数V~数十V的栅电压控制。另外,IGBT多被用作倒相器,当栅极处于导通状态时,集电极-发射极间的电压很低,流过大电流;当栅极处于关断状态时,没有电流流过,集电极-发射极间的电压增高。
通常,在上述那样的模式中,由于进行IGBT的工作,其损耗可分为导通状态下的电流与电压之积的恒定损耗和导通状态与关断状态切换过渡时的开关损耗。由于关断状态下的漏泄电流与电压之积非常小,可以忽略不计。
另一方面,例如在处于负载被短路的情况等异常状态下防止元件遭到击穿也是重要的。此时当数百V的电源电压原样施加于集电极-发射极之间时,栅极导通,流过大电流。
在具有MOS晶体管与二极管串联连接的结构的IGBT中,最大电流受MOS晶体管的饱和电流限制。因此,甚至在上述那样的短路时电流限制也起作用,通过在恒定的时间发热可防止元件遭到击穿。
但是,在近年的IGBT中,为了进一步减少损耗,采用沟槽栅的沟槽栅IGBT正成为主流。由于沟槽栅IGBT是MOS晶体管部分进行了微细化的元件,栅电容增大,另外由于短路时饱和电流非常大,有发热很多、在短时间内遭到击穿的趋势。
再者,近年来,例如在Proceedings of 1998 InternationalSymposium on Power Semiconductor Devices & ICs,p.89中所述的那样,已知短路时因IGBT的反馈电容使栅电压、栅电流、集电极-发射极电压和集电极电流发生振荡,引起误工作的现象。因这样的反馈电容引起的振荡现象在像沟槽栅IGBT那样栅电容大的元件中成为日益严重的问题。以下,从那样的观点来说明现有的技术和问题。
图52是概略地示出现有的高耐压半导体装置的结构的剖面图。参照图52,在浓度约为1×1014cm-3的n-硅衬底101的第1主面一侧,形成p型本体区102。该p型本体区102的浓度约为1×1016~1×1018cm-3,距第1主面的深度约为3微米。在该p型本体区102内的第1主面上,形成n型发射区103和p+杂质区106。
该n型发射区103的浓度为1×1019cm-3以上,深度约为0.5微米。p+杂质区106被设置成向p型本体区102提供低电阻接触,其浓度为1×1020cm-3左右。
形成深度为3~10微米的栅用沟槽101a,使得穿通该n型发射区103与p型本体区102并到达n-硅衬底101。该栅用沟槽101a的间距一般为2.0微米~6.0微米。沿着该栅用沟槽101a的内表面,例如形成由30~200nm厚度的氧化硅膜构成的栅绝缘膜104a。例如形成由导入了高浓度磷的多晶硅构成的栅电极105a,以便埋入该栅用沟槽101a内。
在第1主面上形成绝缘膜109,在该绝缘膜109上设置打开第1主面一部分的孔109a。在该孔109a的底部形成势垒金属层110。经该势垒金属层110,发射极电极111与p型本体区102和n型发射区103进行电连接。
在n-硅衬底101的第2主面一侧,形成n型缓冲区107和p型集电区108。例如由铝化合物构成的集电极电极112与该p型集电区108进行电连接。
在上述半导体装置中,例如连接成倒相器时,以发射极电位E为基准,栅电极105a的栅电位G是在关断状态下被设定为-15V,在导通状态下被设定为+15V的脉冲状控制信号,集电极电极112的集电极电位根据栅电位大致在电源电压与饱和电压之间的工作电压范围。
在图53中,示出了表示现有的高耐压半导体装置的单元区终端部的概略剖面图。参照53,在排列了多个单元区的终端部的第1主面上,p型杂质区121以例如1×1016~11018cm-3的浓度形成。该p型杂质区121被形成为比p型本体区102距第1主面深,而且具有缓和由芯片最外围部与单元区之间的电位差形成的电场的结构。
作为对图52的结构作了改进的结构,有USP6,040,599及特开平9-331063号公报中公开了的半导体装置。以下,对于这样的半导体装置进行说明。
图54是概略地示出在USP6,040,599中公开了的半导体装置的结构的剖面图。参照图54,该半导体装置的结构与图52的结构相比,在追加高浓度n型杂质区114这一点上有实质性的不同。该高浓度n型杂质区114被设置在与n-硅衬底101内的p型本体区102相接的部分。
再有,关于除此以外的结构,由于与上述的图52所示的结构在实质上是相同的,对于同一构件标以同一符号,其说明从略。
在图54所示的结构中,由于存在高浓度n型杂质区114,形成了对载流子的势垒。因此,可增加n-硅衬底101的发射极侧的载流子浓度而不缩小p型本体区102的面积。由此,可降低导通电阻和导通电压。
图55是概略地示出在特开平9-331063号公报中公开了的半导体装置的结构的剖面图。参照图55,该半导体装置的结构与图52所示的结构相比,不同点在于设置所谓发射极沟槽。该发射极沟槽由设置在衬底的第1主面的发射极用沟槽101b、沿该发射极用沟槽101b的内表面所形成的发射极用绝缘膜104b和埋入发射极用沟槽101b内的发射极电极105b构成。该发射极用电极105b经设置于绝缘层109A、109B内的孔109b而与发射极电极111进行电连接。这样的发射极沟槽例如被设置在为2个栅用沟槽101a所夹持的区域。
再有,关于除此以外的结构,由于与上述的图52所示的结构在实质上是相同的,对于同一构件标以同一符号,其说明从略。
按照上述公报,在图55的结构中,如假定栅用沟槽101a与发射极用沟槽101b的距离dx为0.2微米,栅用沟槽101a的间距Pi为5.3微米,则发射极侧的载流子浓度增加,可减小IGBT的导通电阻(即,恒定电流下的IGBT的集电极-发射极间电压;饱和电压),抑制恒定损耗。
然而,在USP6,040,599中公开的结构内(图54),由于存在高浓度n型杂质区114,耗尽层变得难以从栅区105a扩展。因此,漏侧的栅电容增大,短路时有发生振荡这样的问题。
另外,在USP6,040,599中公开的结构内,以通常的间距设计栅用沟槽101a时,饱和电流增加得非常大,有短路容量本身降低这样的问题。
再者,在USP6,040,599中公开的结构内,由于栅电容较大,也有产生开关时间延迟并且需要大电容栅驱动电路这样的问题。
另外,在特开平9-331063号公报中公开的结构(图55)内,由于减小了(2×dx)/Pi,饱和电压也随之减小。然而,在减小饱和电压之后,埋入发射极用沟槽101b内的导电层105b就不一定是发射极电位,而且也不必考虑要控制振荡。因此,在埋入发射极用沟槽101b内的导电层105b的电位变为栅电位或浮置电位的情况下,或者,即使导电层105b变为发射极电位而其它条件改变了的情况下,还会有短路时产生振荡这样的问题。以下,对此将作详细的说明。
为了得到特开平9-331063号公报中公开的发明效果,(2×dx)/Pi必须很小。此处,(2×dx)/Pi是连接到单元中的发射极电位E的p型本体区102的比例。
另外,在将与特开平9-331063号公报的发明相类似的发明公开的特开平7-50405号公报中,假定沟槽深度与p型本体区的深度之差为dy,可举出必要条件是(Pi+dy)/(2×dx)大于5。此处,dx是相当于MOS晶体管的1个沟道的、连接到发射极电位E的p型本体区的宽度。
即,在特开平9-331063号公报的发明中,减小饱和电压的必要条件是,不管dy如何,Pi/dx均大,埋入发射极用沟槽101b的导电层105b不变为发射极电位。
图56是示出IGBT的等效电路的图。参照图56,在特开平7-50405号公报及特开平9-331063号公报的发明中,由于Pi/dx增大,如果以受到微细加工界限限制的dx为基准,则要增大Pi。因此,每单位面积所形成的MOS晶体管的结构部分减小。于是,在MOS晶体管Tr部分中的电压降Vmos比无发射极沟槽的图52的结构要大。
另一方面,在特开平7-50405号公报及特开平9-331063号公报的发明中,如特开平7-50405号公报中所示的那样,由于在接近于n型衬底101的发射极一侧的区域中的载流子浓度上升,二极管Di部分的电压降Vdi比无发射极沟槽的图52的结构要小。
作为IGBT的饱和电压由于可用Vmos与Vdi之和表示,故实际上如特开平7-50405号公报中所述的(Pi+dy)/(2×dx)大于5的条件变得失去了依据。
此事在Proceedings of 1995 International Symposium onSemiconductor Devices & ICs,pp.486-491中被述及当MOS晶体管部分的参数为恒定时,如果Pi/dx增加得太大,则由于MOS晶体管部分的电压降增大,饱和电压也随之上升。
如Proceedings of 1998 International Symposium onSemiconductor Devices & ICs,pp.43-46中假定集电极注入效率为恒定值所示的那样,Pi/dx的最佳范围随着栅绝缘膜厚度及沟道长度等MOS晶体管部的参数、衬底厚度及衬底内的寿命等的二极管部的参数、沟槽深度及电流密度等而变化。
但是,当采用现有的IGBT的一般参数,设定dx也为现有值的1.5~2.5微米时,在5000V级的高耐压IGBT中,最佳的Pi/dx大致为5~8。另外,在1000V级中,如NPT(非穿通)型IGBT那样,当集电极注入效率低时,如假定dx为2微米,电流密度为100A/cm2,则Pi/dx为8左右时得到饱和电压减小的效果,而Pi/dx为3左右时饱和电压反而增加。
这样,在特开平9-331063号公报的发明中,埋入发射极用沟槽101b内的导电层105b是发射极电位的必然性在于,只在发射极用沟槽101b的侧壁上不形成沟道。但是,在上述公报中公开了的图55所示的结构中,由于在发射极用沟槽101b的侧壁上不设置n+发射区103,故在其侧壁上不形成沟道。因此,埋入发射极用沟槽101b内的导电层105b不处于发射极电位,即使是例如浮置电位或栅电位时,为了得到饱和电压降低的效果,作为降低饱和电压的必然性,不求埋入发射极用沟槽101b内的导电层105b就处于发射极电位。
因此,在埋入发射极用沟槽101b内的导电层105b的电位成为栅电位或浮置电位的情况下,或者,即使是发射极电位而其它条件变动了的情况下,短路时也会发生振荡。
此处,简单地说明IGBT振荡的情况。
图57是示出IGBT的等效电路的图。参照图57,在短路状态下,MOS晶体管Tr的栅导通,栅电压成为Vg的情况下,由于MOS晶体管Tr从关断状态变为导通状态,漏侧的电位Vd急剧下降,产生dVd的变化。另一方面,由于主电流按di/dt变化,故如果假定发射极电阻为Re,则源侧电位Vs按Re·di/dt上升。
因而,如假定漏侧电容为Cd,源侧电容为Cs,则从漏侧流入栅极的电流igd如下式所示。
igd=Cd·dVd/dt(dVd/dt<0)另外,从源侧流入栅极的电流igs如下式所示。
igs=Cs·Re·di/dt (di/dt>0)因而,如假定流入栅极的电流ig的总值为igd+igs,栅电阻为Rg,则栅电压改变一个值dVg=Rg·ig,变为Vg′。此处,Vg′如下式所示。
Vg′=Vg+Rg·ig=Vg+Rg·(Cd·dVd/dt+Cs·Re·di/dt)实际上,由于因寄生电感而产生dVd/dt与di/dt中的时间差,导通时引起在栅电压上产生浪涌等的现象,但此处由于只作定性的说明,就略去了这种现象。
另外,Cd、Cs随Vd、Vg而变化,但这种变化也在本说明的定性部分中略去了。
另外,由此,如假定当主电流处于短路状态下MOS晶体管处于饱和状态,则电流变化di=i′-i′如下式所示。
di=gm(Vg′-Vth)k-gm(Vg-Vth)k此处,k值为1~2,gm是跨导。
另外,漏侧电位Vd′还随该电流的变化而变化。IGBT在短路时的行为随着这种反复的反馈而变化。
在从关断状态变化到短路(导通状态)时,Cs·Re·di/dt+Cd·dVd/dt>0的情况下,如果将Vg′假定为从Vg开始经dt时间后的栅电压,则Vg′如下式所示。
Vg′=Vg+Rg·ig=Vg+Rg·(Cd·dVd/dt+Cs·Re·di/dt)在上式中,由于(Cd·dVd/dt+Cs·Re·di/dt)>0,故Vg′>Vg。
即,栅电压进一步上升。dt时间后的主电流i′如下式所示。
i′=gm(Vg′-Vth)k因此,随着栅电压的上升,主电流进一步增加。通过这样做施加正反馈。
另外,随着栅电压的上升,漏源间的电压Vd进一步下降,但该变化dVd′比dVd小。这样,由于dVd/dt随时间而减小,故Vg的变化也随时间而减小。进而,由于di/dt也随时间而减小,最终收敛而不发生振荡。
但是,当Cs·Re·di/dt+Cd·dVd/dt非常大时,正反馈过大,主电流在瞬时增加得非常大,往往因发热而导致击穿。
当Cs·Re·di/dt+Cd·dVd/dt<0时,施加负反馈。
即,由于栅导通引起漏附近的电位Vd下降的效果增大,电流流向栅极。
Vg′=Vg+Rg·ig=Vg+Rg·(Cd·dVd/dt+Cs·Re·di/dt)在上式中,由于(Cd·dVd/dt+Cs·Re·di/dt)<0,故Vg′<Vg。
即,dt时间后栅电压下降。
i′=gm(Vg′-Vth)k因此,此次随着栅电压的下降,主电流减少。在这种状态下,主电流i′下降。
在Vg′<Vth的情况下,由于一度导通了的沟道又成为关断状态,i′显著减少,Vd′显著增加。于是,在这种情况下,此次反而从导通状态变化为关断状态,dVd′/dt>0,di′/dt<0,从而IGBT的MOS晶体管部在关断附近的状态下,Cs·Re·di′/dt+Cd·dVd′/dt>0,此次又得到下式。
Vg″=Vg′+Rg·ig′=Vg′+Re·(Cd·dVd′/dt+Cs·Re·di′/dt)而且,由于Re·di′/dt+Cd·dVd′/dt>0,故Vg″>Vg′,栅电位增加得非常高。
通过这样的重复,产生振荡,但在第n次的振荡中所产生的dVd(n)与第n+1次的振荡中所产生的dVd(n+1)的关系为dVd(n)>dVd(n+1)的情况下,振荡收敛。在dVd(n)<dVd(n+1)的情况下,振荡增强,但由于从充分导通的状态到充分关断的状态dVd变为最大,振荡的振幅有一上限,在该状态下振荡持续进行。
再有,在本申请中,作为反馈系数,上面举出的系数为从关断状态变到导通状态时的dVd与接着从导通状态变到关断状态时的dVd变化之比dVd(关断→导通)/dVd(导通→关断),例如,可举出大于-1(最终收敛于-1)、-0.9左右(振荡缓慢收敛)、-0.1左右(振荡急剧收敛)。
此处,假定dVd(关断→导通)/dVd(导通→关断)与dVd(导通→关断)/dVd(关断→导通)是同样的(实际上就是那样)。
另外,在特开平9-331063号公报的构成(图55)中,相对于栅用沟槽101a的间距Pi,假定需要相当宽度的发射极沟槽,或者相对于栅用沟槽101a的间距Pi,在浮置电位下的p型本体区102必须有相当的幅度。
在形成宽度宽的发射极沟槽时,对其中充填的导体淀积得非常厚,必须进行刻蚀,这就有生产率变差的问题。
另外,如果dx减至非常小,则生产率的问题得到解决,但由于MOS晶体管的密度增大,因栅电容的增加产生了开关时间延迟,并且产生了必须有大电容栅驱动电路等问题。
另外,由于MOS晶体管密度的增加,也产生了因饱和电流的增加而造成短路容量下降的问题。
另外,采用确保宽的浮置电位下的p型本体区的方法,例如如USP4,994,871中所示,由于发射极电位的p型本体区的面积不足,也有产生闩锁的可能性。
发明的公开本发明的目的在于提供能够减小导通电阻及饱和电压,而且减小饱和电流,进而抑制振荡的半导体装置。
本发明一个方面的半导体装置备有绝缘栅型场效应晶体管部和稳定化的平板。绝缘栅型场效应晶体管部具有夹持沟道形成区而互相相向的源区和漏区、在沟道形成区夹持栅绝缘膜而相向的栅电极。稳定化的平板由导体或半导体构成,在漏区夹持平板用绝缘膜并且相向,且与漏区之间形成电容。在稳定化的平板与漏区之间形成的稳定化的平板电容比栅电极与漏区之间形成的栅-漏电容要大。
按照本发明的一个方面的半导体装置,由于稳定化的平板电容比栅-漏电容大,故抑制短路时的振荡成为可能。
另外,通过设置稳定化的平板,可抑制饱和电压,同时减低MOS晶体管密度。为此,可防止因增加栅电容而引起的开关时间延迟,而且无需大电容栅驱动电路。
另外,由于可降低绝缘栅型场效应晶体管密度,故可减小饱和电流,提高短路容量。
另外,也不必作成将稳定化的平板埋入宽的沟槽内的结构。为此,可避免因涉及在形成上述结构时的栅电极材料的深刻蚀而使生产率下降。
在上述一个方面中,理想情况是,稳定化的平板与源区进行电连接。
因此,可有效地防止振荡。
在上述一个方面中,理想情况是,稳定化的平板与源电位之间构成电容。
因此,可防止振荡,同时提高结构的自由度。
在上述一个方面中,理想情况是,在稳定化的平板与漏区相向的部分的平板用绝缘膜的膜厚比起在栅电极与漏区相向的部分的栅绝缘膜的膜厚要薄。
因此,由于平板用绝缘膜的膜厚比栅绝缘膜的膜厚要厚,故用简单的结构即可防止振荡。
在上述一个方面中,理想情况是,在稳定化的平板与漏区相向的部分的平板用绝缘膜的介电常数比起在栅电极与漏区相向的部分的栅绝缘膜的介电常数要大。
因此,由于平板用绝缘膜的介电常数比栅绝缘膜的介电常数要大,故用简单的结构即可防止振荡。
在上述一个方面中,理想情况是,稳定化的平板与漏区相向的面积比栅电极与漏区相向的面积要大。
因此,用简单的结构即可抑制振荡。
在上述一个方面中,理想情况是,与稳定化的平板相向的部分中的漏区的杂质浓度比起与栅电极相向的部分的漏区的杂质浓度要高。
因此,采用仅仅控制杂质浓度的简单的结构即可抑制振荡。
在上述一个方面中,理想情况是,并行配置多个绝缘栅型场效应晶体管,在被2个绝缘栅型场效应晶体管夹持的区域配置2个以上的稳定化的平板。
因此,可防止振荡,同时降低绝缘栅型场效应晶体管密度。
在上述一个方面中,理想情况是,漏区中被2块以上的稳定化平板夹持的区域的杂质浓度比漏区的其它区域的杂质浓度要高。
因为有杂质浓度如此高的区域,耗尽层难以扩展,故可使稳定化的平板的电容保持得较大。
在上述一个方面中,理想情况是,沟道形成区位于与源区和漏区的导电类型相反的体区内,漏区与稳定化的平板相向的长度同体区与稳定化的平板相向的长度之比比起漏区与栅电极相向的长度同体区与栅电极相向的长度之比要大。
因此,可使稳定化的平板电容比栅-漏电容大。
在上述一个方面中,理想情况是,有互相相向的第1主面和第2主面,而且还包括具有在第1主面上形成的栅用沟槽的半导体衬底,栅电极埋入栅用沟槽内。
因此,对于沟道形成区垂直于衬底表面而形成的结构而言,也可防止振荡。
在上述一个方面中,理想情况是,栅电极有互相相向的两个侧面,在两个侧面的每一侧面均与沟道形成区相向。
因此,在栅电极的两个侧面形成沟道成为可能。
在上述一个方面中,理想情况是,源侧电极和漏侧电极均在半导体衬底的第1主面上形成。
因此,对于沟道形成区平行于衬底表面而形成的结构而言,也可防止振荡。
在上述一个方面中,理想情况是,源侧电极在半导体衬底的第1主面上形成,漏侧电极在第2主面上形成。
因此,对于沟道形成区垂直于衬底表面而形成的结构而言,也可防止振荡。
在上述一个方面中,理想情况是,栅用沟槽到达漏区。
因此,栅电极与漏区之间可构成电容。
在上述一个方面中,理想情况是,并行排列多个包含绝缘栅型场效应晶体管部的单元,稳定化的平板被配置在所排列的多个单元的终端部。
因此,对在单元内的绝缘栅型场效应晶体管部的漏中发生的电位变化及于单元之外加以抑制,可提高短路容量。
在上述一个方面中,理想情况是,将多块稳定化的平板配置在所排列的多个单元的终端部。
因此,可进一步提高振荡抑制效果。
本发明的另一方面的半导体装置备有半导体衬底、第1和第2绝缘栅型场效应晶体管部以及第1和第2稳定化的平板。半导体衬底具有互相相向的第1主面和第2主面。第1和第2绝缘栅型场效应晶体管的每一个具有夹持沟道形成区并互相相向的源区和漏区以及在沟道形成区夹持栅绝缘膜并相向的栅电极。第1稳定化的平板在第1绝缘栅型场效应晶体管部的漏区夹持第1平板用绝缘膜并且相向,且由导体或半导体构成。第2稳定化的平板在第2绝缘栅型场效应晶体管部的漏区夹持第2平板用绝缘膜并且相向,与第2绝缘栅型场效应晶体管部的漏区之间形成电容,且由导体或半导体构成。第1绝缘栅型场效应晶体管部在第1主面上形成,第2绝缘栅型场效应晶体管部在第2主面上形成,并且在第1和第2绝缘栅型场效应晶体管部之间流过电流。
按照本发明的另一方面的半导体装置,即使在2个绝缘栅型场效应晶体管部的每一部分与衬底的两个面相向配置而容易引起振荡的结构中,由于稳定化的平板电容比栅-漏电容大,故抑制短路时的振荡成为可能。
另外,通过设置稳定化的平板,可抑制饱和电压,同时减低绝缘栅型场效应晶体管密度。为此,可防止因栅电容的增加而引起的开关时间延迟,而且无需大电容栅驱动电路。
另外,由于可降低绝缘栅型场效应晶体管密度,故可减小饱和电流,提高短路容量。
另外,也不必作成将稳定化的平板埋入宽的沟槽内的结构。为此,可避免因涉及在形成上述结构时的深刻蚀而使生产率下降。
在上述另一方面中,理想情况是,第1稳定化的平板与第1绝缘栅型场效应晶体管部的漏区之间形成的第1稳定化的平板电容比第1绝缘栅型场效应晶体管部的栅电极与漏区之间形成的第1栅-漏电容要大。第2稳定化的平板与第2绝缘栅型场效应晶体管部的漏区之间形成的第2稳定化的平板电容比第2绝缘栅型场效应晶体管部的栅电极与漏区之间形成的第2栅-漏电容要大。
因此,抑制振荡成为可能。
在上述另一方面中,理想情况是,并行配置多个第1绝缘栅型场效应晶体管,在被2个第1绝缘栅型场效应晶体管夹持的区域,配置2块以上的第1稳定化平板。并行配置多个第2绝缘栅型场效应晶体管,在被2个第2绝缘栅型场效应晶体管夹持的区域,配置2块以上的第2稳定化平板。漏区中被2块以上的第1稳定化的平板夹持的区域的杂质浓度和被2块以上的第2稳定化的平板夹持的区域的杂质浓度比漏区的其它区域的杂质浓度要高。
因为有杂质浓度如此高的区域,耗尽层难以扩展,故可使稳定化的平板电容保持得较大。
在上述另一方面中,理想情况是,半导体衬底有在第1主面上形成的第1栅用沟槽和在第2主面上形成的第2栅用沟槽。第1绝缘栅型场效应晶体管部的栅电极埋入第1栅用沟槽内。第2绝缘栅型场效应晶体管部的栅电极埋入第2栅用沟槽内。
因此,对于沟道形成区垂直于衬底表面而形成的结构而言,也可抑制振荡。
在上述另一方面中,理想情况是,第1绝缘栅型场效应晶体管部的栅电极有互相相向的两个侧面,在两个侧面的每一侧面上,与第1绝缘栅型场效应晶体管部的沟道形成区相向。第2绝缘栅型场效应晶体管部的栅电极有互相相向的两个侧面,在两个侧面的每一侧面上,与第2绝缘栅型场效应晶体管部的沟道形成区相向。
因此,在栅电极的两个侧面上可形成沟道。
在上述另一方面中,理想情况是,并行排列多个包含第1和第2绝缘栅型场效应晶体管部的单元,在所排列的多个单元的终端部配置第1和第2稳定化的平板。
因此,对在单元内的绝缘栅型场效应晶体管部的漏处发生的电位变化及于单元之外可加以抑制,提高短路容量。
在上述另一方面中,理想情况是,在所排列的多个单元的终端部配置多个第1和第2稳定化的平板的每一平板。
因此,进一步提高了振荡抑制效果。
本发明的又一方面的半导体装置备有绝缘栅型场效应晶体管部和稳定化的平板。绝缘栅型场效应晶体管部有夹持沟道形成区而互相相向的源区和漏区,以及在沟道形成区夹持栅绝缘膜而相向的栅电极。稳定化的平板在漏区夹持平板用绝缘膜而相向,与漏区之间形成电容,并且由导体或半导体构成。并行排列多个包含绝缘栅型场效应晶体管部的单元,在所排列的多个单元的终端部配置稳定化的平板。
按照本发明的又一方面的半导体装置,对在单元内的绝缘栅型场效应晶体管部的漏处发生的电位变化及于单元之外可加以抑制,提高短路容量。
在上述又一方面中,理想情况是,在所排列的多个单元的终端部配置多个稳定化的平板。
因此,进一步增强了振荡抑制效果。
附图的简单说明图1是概略地示出本发明实施形态1中的半导体装置的结构的电路图。
图2是概略地示出本发明实施形态1中的半导体装置的结构的剖面图。
图3A、图3B、图3C和图3D是示出现有例中产生振荡的形状图。
图4是图3A、图3B、图3C和图3D的局部放大图。
图5A、图5B、图5C和图5D是示出本发明实施形态1的半导体装置中抑制振荡的图。
图6是图5A、图5B、图5C和图5D的局部放大图。
图7是示出Ic与Vce的关系的图。
图8是概略地示出本发明实施形态2中的半导体装置的结构的剖面图。
图9是概略地示出本发明实施形态3中的半导体装置的结构的剖面图。
图10是概略地示出本发明实施形态4中的半导体装置的结构的剖面图。
图11是概略地示出本发明实施形态5中的半导体装置的结构的剖面图。
图12是概略地示出本发明实施形态6中的半导体装置的结构的剖面图。
图13是示出本发明实施形态6中的半导体装置的另一结构的概略剖面图。
图14是示出本发明实施形态6中的半导体装置的另一结构的概略剖面图。
图15是示出本发明实施形态6中的半导体装置的另一结构的概略剖面图。
图16是概略地示出本发明实施形态7中的半导体装置的结构的剖面图。
图17是示出本发明实施形态7中的半导体装置的另一结构的概略剖面图。
图18是概略地示出本发明实施形态8中的半导体装置的结构的剖面图。
图19是示出稳定化的平板处于浮置状态的形状的电路图。
图20是概略地示出本发明实施形态9中的半导体装置的结构的剖面图。
图21是示出本发明实施形态9中的半导体装置的另一结构的概略剖面图。
图22是概略地示出本发明实施形态10中的半导体装置的结构的剖面图。
图23是示出本发明实施形态10中的半导体装置的另一结构的概略剖面图。
图24是示出本发明实施形态10中的半导体装置的另一结构的概略剖面图。
图25~图51是示出本发明的其它的形态中的各种半导体装置的结构的概略剖面图。
图52是概略地示出现有的半导体装置的结构的剖面图。
图53是示出现有的半导体装置的终端结构的概略剖面图。
图54是概略地示出在USP6,040,599中公开的半导体装置的结构的剖面图。
图55是概略地示出在特开平9-331063号公报中公开的半导体装置的结构的剖面图。
图56是用于说明施加于IGBT的晶体管部和二极管部的每个部分的电压的图。
图57是示出IGBT的电路结构图。
实施发明的最佳形态以下,根据


本发明的实施形态。
(实施形态1)图1和图2是示出本发明实施形态1中的半导体装置的结构的电路图和概略剖面图。
主要参照图2,本实施形态的半导体装置是例如在具有100~200微米厚度的半导体衬底上形成的沟槽栅型IGBT。n-硅衬底1例如有1×1014cm-3的浓度。在该n-硅衬底1的第1主面一侧,例如形成在浓度约为1×1016~1×1018cm-3的情况下由距第1主面的深度约为3微米的p型半导体构成的p型本体区2。在p型本体区2内的第1主面上例如形成在浓度大于1×1019cm-3的情况下由距第1主面的深度约为0.5微米的n型半导体构成的n型发射区3。在与该n型发射区3相邻的第1主面上,向p型本体区2提供低电阻接触用的p+杂质扩散区6例如以1×1020cm-3左右的浓度形成。
在第1主面上,形成穿通n型发射区3和p型本体区2并达到n-硅衬底1的栅用沟槽1a。该栅用沟槽1a距第1主面有例如3~10微米的深度,栅用沟槽101a的间距例如为2.0微米~6.0微米。在该栅用沟槽1a的内表面上例如形成由30~200nm的厚度的氧化硅膜构成的栅绝缘膜4a。以埋入栅用沟槽1a内的方式例如形成由导入高浓度磷的多晶硅构成的栅电极5a。栅电极5a与给出栅电位G的控制电极进行电连接。
这样,由栅用沟槽1a、栅绝缘膜4a和栅电极5a构成栅沟槽。另外,由n-硅衬底1、n型发射区3和栅沟槽构成以n-硅衬底1作为漏、以n型发射区3作为源的绝缘栅型场效应晶体管部(此处为MOS晶体管部)。
在第1主面上配置多个MOS晶体管部,在2个MOS晶体管部之间形成发射极沟槽。该发射极沟槽有发射极用沟槽1b、发射极用绝缘膜4b和发射极用导电层5b。发射极用沟槽1b以穿通p型本体区2并到达n-硅衬底1的方式形成,距第1主面例如有3~10微米的深度。沿着该发射极用沟槽1b的内表面,例如形成由30~200nm的厚度的氧化硅膜构成的发射极用绝缘膜4b。以埋入发射极用沟槽1b内的方式例如形成由导入高浓度磷的多晶硅构成、形成为稳定化的平板的发射极用导电层5b。
在第1主面上形成层间绝缘膜9,在该层间绝缘膜9上设置到达第1主面的孔9a。在该孔9a的底部形成势垒金属层10。经该势垒金属层10,给出发射极电位E的发射极电极11与稳定化的平板5b、p+杂质扩散区6和n型发射区3进行电连接。
另外,在n-硅衬底1的第2主面一侧,依次形成n型缓冲区7和p型集电区8。给出集电极电位C的集电极电极12与该p型集电区8进行电连接。该集电极电极12的材质例如为铝化物。
主要参照图1,图2中所示的IGBT的结构由MOS晶体管Tr和二极管Di构成。另外,在栅电极5a与n-硅衬底1之间构成漏侧电容Cd,在栅电极5a与n型发射区3之间构成源侧电容Cs。另外,在稳定化的平板5b与n-硅衬底1之间构成稳定化的平板电容Cf。而且,在本实施形态中,该稳定化的平板电容Cf被构成为比漏侧电容Cd大。
在本实施形态的半导体装置中,例如连接成倒相器时,以发射极电位为基准,控制电极的栅电位G是在关断状态下被设定为-15V、在导通状态下被设定为+15V的脉冲状的控制信号,集电极电极12的集电极电位C根据栅电位G大致取电源电压与饱和电压之间的电压。
再有,在假定栅用沟槽1a与发射极用沟槽1b的距离为dx,栅用沟槽1a的间距为Pi的情况下,没有Pi/dx的限制。
本申请的发明人研究了现有例和本实施形态的各半导体装置中的短路时的波形。
作为现有例,使用如图54所示的USP6,040,599中所述的半导体装置。另外,在测定时,电源电压定为400V,在栅上施加-15V~+14V的电压的范围内,给出导通脉冲宽度为10微秒的单脉冲信号。其结果示于图3A~图3D和图4。
再有,在图3A~3D中,取Ig、Vg、Vce或Ic为纵轴,取时间为横轴。另外,在图4中,将图3A~图3D的一部分加以放大,取Vce或Ic为纵轴,取时间为横轴。
参照图3A~图3D和图4,在图54所示的结构中,对栅极输入导通脉冲后,花费0.4~0.7微秒的时间,流过负的栅电流最大为-2A。由此可知,在经过0.75微秒后,栅电压Vg降至-10V左右,一度导通的沟道再次关闭,从而栅再次导通。在该结构中,施加过量的负反馈,产生振荡,可知该振荡能够无衰减地持续下去。
另外,在图2所示的本实施形态的结构中,电源电压定为800V,在栅上施加-15V~+19V的电压的范围内,给出导通脉冲宽度为10微秒的单脉冲信号。此时的短路波形示于图5A~图5D和图6。
再有,在图5A~图5D中,取Ig、Vg、Vce或Ic为纵轴,取时间为横轴。图6是将图5A~图5D的一部分放大后示出的图。取Vce或Ic为纵轴,取时间为横轴。
参照图5A~图5D和图6,在图2所示的结构中,对栅极输入导通脉冲后,花费0.4~0.55微秒的时间,流过负的栅电流Ig最大为-1A。由此可知,栅电压Vg在经过0.55微秒后瞬时降至大约0V,产生振荡,但接下来的振荡却几乎受到抑制。在图2的结构中,施加过量的负反馈,一度产生振荡,但由于反馈系数k位于-1<k<0,为接近于0.1的值,故振荡急剧地衰减。这样,如果采用本实施形态的结构,则在800V以下的电源电压下,导通时的栅电压的范围在19V以下时振荡受到抑制。
在本实施形态的结构中,以下将说明可抑制短路时的振荡的理由。
在本实施形态中,参照图1,在短路状态下从关断状态起一直施加电源电压,使之变成导通状态。因此,由于设置了稳定化的平板5b,在漏附近产生的电荷Qd被分配在漏侧电容Cd与稳定化的平板电容Cf上。因此,与没有稳定化的平板5b时相比,dVd成为Cd/(Cd+Cf)的大小。于是,像本实施形态那样,在稳定化的平板电容Cf变得比漏侧电容Cd大时,即使dVd变小,Cd变大,栅电流Ig的流入也减少,Vg的下降也变小。因此,反馈减小,振荡得到抑制。
另外,本申请的发明人研究了现有例和本实施形态的各半导体装置中的集电极电流与集电极电压的关系。其结果示于图7。
从图7的结果可知,在本实施形态的半导体装置中,与图52及图54中所示的现有的半导体装置相比,可减小在固定集电极电压时的集电极电流。
从以上说明可知,在本实施形态中,由于稳定化的平板电容Cf被构成为比漏侧电容Cd大,故可抑制短路时的振荡。
另外,经过稳定化的平板5b的电容,半导体衬底内的电位大致被固定为恒定电位,这在抑制振荡方面也有效果。
另外,为了抑制振荡,在栅沟槽的两侧形成MOS晶体管部,减小漏侧电容C也是重要的。
另外,在芯片内的一部分产生不均匀性,即使在dVd/dt局部地产生的情况下,由于经稳定化的平板5b的电容固定住电位,故对周边的影响可得到抑制。
另外,通过设置稳定化的平板5b,可降低MOS晶体管密度。因此,可防止因栅电容的增加造成的开关时间延迟,而且可无需大电容栅驱动电路。
另外,由于降低了MOS晶体管密度,可减小饱和电流,可提高短路容量。另外,由于无需作成将稳定化的平板5b埋入宽沟槽内的结构,可避免在形成这样的宽沟槽结构时因涉及深刻蚀而造成的生产率降低。
再有,在本实施形态中,说明了沟槽栅结构的IGBT,但也可以应用于具有MOS栅结构的可变电阻器、MOS晶体管等的绝缘栅型场效应晶体管部的开关元件,不用说也可期望得到同样的效果。
另外,在本发明中,即使集电极结构是任何结构也可得到同样的效果。
此外,即使应用于如图8所示例如像平面栅型IGBT这样的平面栅型开关元件,不用说也有同样的效果。
另外,在图8所示的平面栅型元件中,即使应用了为提高面积效率的沟槽型的稳定化的平板5b,显然也有同样的效果。
另外,在平面栅型元件中,由于存在稳定化的平板5b,导通时在稳定化的平板5b附近的电流路径中有难以流过电流的现象。为了抑制这种现象,可展宽栅5a与稳定化的平板5b的距离,不难推测也可提高与稳定化的平板5b相向的n-硅衬底1的区域的n型杂质浓度。
另外,对于导电类型相反的元件也同样有效。
此外,在本实施形态中,说明将稳定化的平板5b与发射极电极11连接的例子,但稳定化的平板5b为具有发射极电位E以外的恒定电位或消除负反馈方向的可变电位的电极也可。
另外,通过增高稳定化的平板5b的n-硅衬底1一侧的侧壁的n型杂质浓度,增大了稳定化的平板电容Cf,进而也可取得提高振荡抑制特性的效果。
另外,稳定化的平板电容Cf比漏侧电容Cd大一事联系到电位的稳定化。因此,通过采用图9~图17所示的结构或这些结构的组合,使稳定化的平板电容Cf增加,从而可进一步提高振荡抑制效果。
另外,如图18中所示的在半导体衬底的第1主面和第2主面双方,即使对设置了绝缘栅型场效应晶体管结构的元件或集电极和发射极一起在第1主面上形成的元件,本发明的结构也是有效的。
另外,如图19的等效电路所示,不使稳定化的平板直接形成恒定电位,而是形成在使稳定化的平板与n-硅衬底1之间构成电容,同时在与发射极电位之间也构成电容这样的浮置电位,也可通过电容耦合使电位稳定。
以下,说明这些转用的例子。
(实施形态2)图8是概略地示出本发明实施形态2中的半导体装置的结构的剖面图。参照图8,本实施形态的半导体装置例如是在厚度约为100~200微米的半导体衬底上形成的平面栅型IGBT。例如在浓度约为1×1014cm-3的n-硅衬底1的第1主面一侧,有选择地形成由p型半导体构成的p型本体区2。p型本体区2例如有约为1×1016~1×1018cm-3的浓度,有距第1主面约为3微米的深度。在p型主区2内的第1主面上,例如形成浓度为1×1019cm-3以上、距第1主面的深度约为0.5微米的由n型半导体构成的n型发射区3。在与该n型发射区3相邻处,向p型本体区2提供低电阻接触用的p+杂质扩散区6例如以1×1020cm-3左右的高浓度形成。
与被n-硅衬底1和n型发射区3夹持的p型本体区2相向,在第1主面上经栅绝缘膜4形成栅电极5a。
利用该n-硅衬底1、n型发射区3和栅电极5a,构成以n-硅衬底1作为漏、以n型发射区3作为源的绝缘栅型场效应晶体管部(此处为MOS晶体管部)。
在被2个MOS晶体管部夹持的第1主面上,经绝缘膜4形成构成为稳定化的平板的发射极用导电层5b。对该稳定化的平板5b和栅电极5a的材质,例如可采用导入了高浓度磷的多晶硅、高熔点金属材料、高熔点金属硅化物,或者它们的复合膜。
在第1主面上形成层间绝缘膜9,在该层间绝缘膜9上形成达到第1主面的一部分表面上的孔9a。在该孔9a的底部,形成势垒金属层10。经该势垒金属层10,将给出发射极电位E的发射极电极11与稳定化的平板5b、p+杂质扩散区6和n型发射区3进行电连接。
另外,在n-硅衬底1的第2主面一侧,依次形成n型缓冲区7和p型集电区8。给出集电极电位C的集电极电极12与p型集电区8进行电连接。该集电极电极12的材质例如是铝化物。
再有,在本实施形态中,源侧电极和漏侧电极一起在第1主面一侧形成。
在本实施形态中,稳定化的平板5b与n-硅衬底1之间构成的稳定化的平板电容Cf也以比在栅电极5a与n-硅衬底1之间构成的漏侧电容Cd大的方式被构成。
在本实施形态的半导体装置中,例如在连接成倒相器时,以发射极电位为基准,控制电极的栅电位G是在关断状态下被设定为-15V、在导通状态下被设定为+15V的脉冲状的控制信号,集电极电极12的集电极电位C根据栅电位G大致取电源电压与饱和电压之间的电压。
在本实施形态中,由于稳定化的平板电容Cf被设定成比漏侧电容Cd大,故与实施形态1一样,也可抑制短路时的振荡。
另外,对于除此以外的效果,也可取得与实施形态1同样的效果。
(实施形态3)图9是概略地示出本发明实施形态3中的半导体装置的结构的剖面图。参照图9,本实施形态的结构与实施形态1的结构的不同点在于栅用沟槽1a与发射极用沟槽1b的深度的关系。在本实施形态中,发射极用沟槽1b延伸至n-硅衬底内的深度D2被设定为比栅用沟槽1a延伸至n-硅衬底内的深度D1深。由此,在稳定化的平板5b与n-硅衬底1之间构成的稳定的平板电容Cf比在栅电极5a与n-硅衬底1之间构成的漏侧电容Cd要大。
再有,栅用沟槽1a和发射极用沟槽1b距第1主面的深度D3、D4的每个深度例如在3~10微米的范围内。
再有,对于除此以外的结构,由于与上述的实施形态1的结构大致相同,对同一构件标以同一符号,其说明从略。
在本实施形态中,由于可通过调整栅用沟槽1a的深度D1和发射极用沟槽1b的深度D2,稳定化的平板电容Cf被构成为比漏侧电容Cd大,故与实施形态1一样,可抑制短路时的振荡。
另外,对于除此以外的效果,也可取得与实施形态1同样的效果。
再有,在图8所示的结构中,由于稳定化的平板5b与n-硅衬底1相向的面积比栅电极5a与n-硅衬底1相向的面积大,可抑制短路时的振荡。
(实施形态4)图10是概略地示出本发明实施形态4中的半导体装置的结构的剖面图。参照图10,本实施形态的结构与实施形态1的结构的不同点在于栅绝缘膜4a与发射极用绝缘膜4b的膜厚的关系。在本实施形态中,对栅绝缘膜4a和发射极用绝缘膜4b,例如在使用氧化硅膜等同一材质的基础上,发射极用绝缘膜4b的厚度T2被构成为比栅绝缘膜4a的厚度T1薄。由此,稳定化的平板电容Cf被构成为比漏侧电容Cd要大。
再有,对于除此以外的结构,由于与上述的实施形态1的结构大致相同,故对同一构件标以同一符号,其说明从略。
在本实施形态中,由于可通过调整发射极用绝缘膜4b的厚度T2和栅绝缘膜4a的厚度T1,稳定化的平板电容Cf被构成为比漏侧电容Cd大,故与实施形态1一样,可抑制短路时的振荡。
另外,对于除此以外的效果,也可取得与实施形态1同样的效果。
再有,上面说明了调整栅绝缘膜4a和发射极用绝缘膜4b的各膜厚的情况,但在图1的结构中,由于发射极用绝缘膜4b的介电常数比栅绝缘膜4a的介电常数高,稳定化的平板电容Cf也可被构成为比漏侧电容Cd大。
在调整介电常数的情况下,由于稳定化的平板电容Cf比漏侧电容Cd大,故与实施形态1一样,也可抑制振荡。
(实施形态5)图11是概略地示出本发明实施形态5中的半导体装置的结构的剖面图。参照图11,本实施形态的结构与实施形态1的结构的不同点在于在被2个MOS晶体管部夹持的区域设置了多条发射极沟槽。在本实施形态中,在被2个MOS晶体管夹持的区域的第1主面上,例如设置了2条发射极沟槽。
与实施形态1一样,该发射极沟槽由发射极用沟槽1b、发射极用绝缘膜4b和稳定化的平板5b构成。另外,在被2个发射极沟槽夹持的第1主面上,向p型本体区2提供低电阻接触用的p+杂质扩散区6例如以1×1020cm-3左右的高浓度形成。
再有,对于除此以外的结构,由于与上述的实施形态1的结构大致相同,故对同一构件标以同一符号,其说明从略。
在本实施形态中,由于在被2个MOS晶体管部夹持的区域设置了多块稳定化的平板5b,故稳定化的平板电容Cf可比漏侧电容Cd大,与实施形态1一样,可抑制短路时的振荡。
另外,对于除此以外的效果,也可取得与实施形态1同样的效果。
再有,被稳定化的平板5b夹持的区域无须是发射极电位,也可以是浮置电位。在浮置电位的情况下,可得到与特开平9-331063号公报的效果同样的效果,但如在USP4,994,871中示出的那样,必须注意对闩锁的容量下降的可能性。
(实施形态6)图12是概略地示出本发明实施形态6中的半导体装置的结构的剖面图。参照图12,本实施形态的结构与实施形态1的结构的不同点在于调整n-硅衬底1的杂质浓度。在本实施形态中,与n-硅衬底1的稳定化的平板5b相向的区域的n型杂质浓度比n-硅衬底1的其它区域高。也就是说,在与n-硅衬底1的稳定化的平板5b相向的区域设置n+杂质扩散区14,在该n+杂质扩散区14,例如有比其浓度为1×1014cm-3左右的n-硅衬底1要高的n型杂质浓度。
再有,对于除此以外的结构,由于与上述的实施形态1的结构大致相同,故对同一构件标以同一符号,其说明从略。
在本实施形态中,在与稳定化的平板5b相向的位置设置高浓度的n+杂质扩散区14。因此,耗尽层难以扩展,得到大电容的稳定化的平板电容Cf成为可能。于是,由于稳定化的平板电容Cf可比漏侧电容Cd大,故与实施形态1一样,可抑制短路时的振荡。
另外,对于除此以外的效果,也可取得与实施形态1同样的效果。
再有,n+杂质扩散区14可借助于从半导体衬底表面的离子注入和扩散而形成,另外,也可借助于在发射极用沟槽1b形成时从发射极用沟槽1b的侧壁的离子注入和扩散而形成。
再有,在图12所示的结构中,高浓度的n+杂质扩散区14被配置在稳定化的平板5b的两侧壁附近,但即使只在稳定化的平板5b的一方的侧壁附近设置,也取得了抑制振荡的效果。
另外,如图8所示,在平面栅型IGBT中,通过在与稳定化的平板5b相向的n-硅衬底1的第1主面的区域设置高浓度的n+杂质扩散区,不用说也可得到与本实施形态同样的效果。
另外,如图11所示,即使在被2个MOS晶体管夹持的区域内具有多个发射极沟槽的结构中,也可应用本实施形态的结构。也就是说,参照图13,通过在被2个发射极沟槽夹持的n-硅衬底1的区域设置高浓度的n+杂质扩散区14,也可得到与本实施形态同样的效果。
另外,如图13所示,在被稳定化的平板5b夹持的p型本体区2设定为发射极电位的情况下,由于高浓度的n+杂质扩散区14的存在,得到了因载流子蓄积效应引起的饱和电压降低的效果。
再有,如图14和图15所示,在p型本体区2的下表面附近的整个区域,也可设置高浓度的n+杂质扩散区14。这样,通过在p型本体区2的正下方整个区域内设置高浓度的n+杂质扩散区14,也得到了饱和电压降低的效果。
另外,在图14和图15所示的结构中,由于稳定化的平板5b附近的n+杂质扩散区14或n-硅衬底1的n杂质浓度比其它n型区的浓度高,可充分地抑制耗尽层的扩展,进而可减小漏侧电容Cd。
再有,由于除上述以外的图12~图15的结构与图2所示的实施形态1的结构或图11所示的实施形态5的结构大致相同,故对同一构件标以同一符号,其说明从略。
另外,本申请的发明人研究了图14所示的本实施形态的半导体装置中的集电极电流与集电极电压的关系。其结果一并示于图7。
从图7的结果可知,在本实施形态的半导体装置中,与图54所示的现有的半导体装置相比,可减小固定集电极电压时的集电极电流。
(实施形态7)图16是概略地示出本发明实施形态7中的半导体装置的结构的剖面图。参照图16,本实施形态的结构与实施形态1的结构的不同点在于p型本体区2的深度与发射极沟槽部和栅沟槽部不同。在本实施形态中,p型本体区2被形成为在栅沟槽部深,并且在发射极沟槽部浅。
因此,发射极沟槽部与n-硅衬底1相向的长度比起栅沟槽与n-硅衬底1相向的长度要长。也就是说,n-硅衬底相向于稳定化的平板5b的长度与p型本体区2相向于稳定化的平板5b的长度之比比起n-硅衬底1相向于栅电极5a的长度与p型本体区2相向于栅电极5a的长度之比要大。
这样,由于稳定化的平板5b相向于n-硅衬底1的长度比栅电极5a相向于n-硅衬底1的长度长,故稳定化的平板电容Cf可比漏侧电容Cd大。
再有,对于除此以外的结构,由于与上述的实施形态1的结构大致相同,故对同一构件标以同一符号,其说明从略。
在本实施形态中,由于通过控制p型本体区2的各部的深度,可使稳定化的平板电容Cf比漏侧电容Cd大,故与实施形态1一样,可抑制短路时的振荡。
另外,对于除此以外的效果,也可取得与实施形态1同样的效果。
控制了本实施形态的p型本体区2的深度的结构也可应用于图11的结构。此时,例如得到了图17所示的结构。
参照图17,距被多个发射极沟槽夹持的p型本体区2的第1主面的深度被形成为比距p型本体区2的其它部分的第1主面的深度要浅。由此,与上述一样,可使稳定化的平板电容Cf比漏侧电容Cd大,可抑制短路时的振荡。
再有,在图17所示的结构中,说明了在被2个MOS晶体管部夹持的区域设置2条发射极沟槽的情况,但设置3条以上发射极沟槽也可,此时至少距1条发射极沟槽附近的p型本体区2的第1主面的深度也可较浅。
另外,在稳定化的平板5b的附近或被稳定化的平板5b夹持的区域,没有p型本体区,可形成为分布于n-硅衬底1上。但是,在p型本体区2的深度既浅,又没有p型本体区2的情况下,必须注意不得降低主耐压。
另外,即使由于p型本体区2的稳定化的平板5b附近的p型杂质浓度比p型本体区2的其它区域的杂质浓度低,也可得到与上述同样的效果。
(实施形态8)图18是概略地示出本发明实施形态8中的半导体装置的结构的剖面图。参照图18,本实施形态的结构有在厚度例如为100~200微米的半导体衬底的第1主面和第2主面的双方都形成MOS晶体管部的结构。在浓度约为1×1014cm-3的n-硅衬底1的第1主面侧和第2主面侧的每一主面侧,例如形成由浓度约为1×1016~1×1018cm-3、深度约为3微米的p型半导体构成的p型本体区2。
另外,在各p型本体区2内的第1主面和第2主面的每一主面上,例如形成由浓度为1×1019cm-3以上、深度约为0.5微米的n型半导体构成的n型发射区3。另外,在各n型发射区3的相邻处,向p型本体区2提供低电阻接触用的p+杂质扩散区6例如以1×1020cm-3左右的高浓度形成。
在第1主面和第2主面的每一主面上,穿通n型发射区3和p型本体区2并到达n-硅衬底1的栅用沟槽1a例如以3~10微米的深度形成。沿该栅用沟槽1a的内表面,例如形成由氧化硅膜构成的栅绝缘膜4a。以埋入栅用沟槽1a内的方式例如形成由导入高浓度磷的多晶硅构成的栅电极5a。栅电极5a与给出栅电位G的控制电极进行电连接。
这样,由栅用沟槽1a、栅绝缘膜4a和栅电极5a构成栅沟槽。另外,由n-硅衬底1、n型发射区3和栅电极5a构成以n-硅衬底作为漏、以n型发射区3作为源的绝缘栅型场效应晶体管部(此处为MOS晶体管部)。
在被2个MOS晶体管部夹持的第1和第2主面的每一主面上形成发射极沟槽。
该发射极沟槽有发射极用沟槽1b、发射极用绝缘膜4b和发射极用导电层5b。发射极用沟槽1b被形成为穿通p型本体区2并到达n-硅衬底1,以3~10微米的深度被形成。以沿该发射极用沟槽1b的内表面的方式,例如形成由氧化硅膜构成的发射极用4b。以埋入发射极用沟槽1b内的方式,例如形成由导入高浓度磷的多晶硅构成的、形成为稳定化的平板的发射极用导电层5b。
在第1主面一侧形成的稳定化的平板5b经势垒金属层10,与第1主面上形成的例如由铝化物构成的第1电极11进行电连接。另外,该第1电极11经势垒金属层10与位于第1主面的p+杂质扩散区6和n型发射区3进行电连接。
另外,在第2主面上形成的稳定化的平板5b经势垒金属层10,与在第2主面上形成的例如由铝化物构成的第2电极11进行电连接。另外,该第2电极11经势垒金属层10与位于第2主面的p+杂质扩散区6和n型发射区3进行电连接。
在上述的结构中,以第1和第2电极11的电位作为基准,对在第1和第2主面的各个主面上形成的栅电极5a例如输入关断时为-15V、导通时为+15V的信号。另一方面,在第1与第2电极11之间最大施加大概为主耐压的一半左右的电压,根据该电压的大小,或形成为发射极,或形成为集电极,他们一般可任意地替换。
因此,在第1和第2主面的双方,在位于MOS晶体管部的结构中,由于MOS晶体管部的漏侧电位变化比图2所示的结构要大,很容易引起振荡。因此,如本实施形态的结构那样,设置抑制MOS晶体管部的漏侧电位变化的稳定化的平板5b以抑制振荡是极为有效的。
再有,在稳定化的平板5b与n-硅衬底1之间构成的稳定化的平板电容Cf最好比在栅电极5a与n-硅衬底1之间构成的漏侧电容Cd大。由此,进一步抑制短路时的振荡成为可能。
再有,在图18中,说明了在第1和第2主面的两面设置稳定化的平板5b的情况,但即使只在第1和第2主面中的某一主面上设置稳定化的平板5b时,不用说也取得了振荡抑制的效果。
另外,即使在第1和第2主面中的至少某一主面上采用实施形态2~7的结构时,显然也同样地提高了振荡抑制效果。
(实施形态9)
在本实施形态中,涉及在上述实施形态1~7的各结构中排列了多个IGBT的单元的它的终端结构。
图20是概略地示出本发明实施形态9中的半导体装置的结构的剖面图。再有,在图20中,作为例子示出了在图2中示出的实施形态1中配置了多个IGBT的单元的结构。
参照图20,在图中左侧省略了图示,但例如与图2中示出的实施形态1配置了多个同样的IGBT的单元。在配置了该多个单元的终端部的第1主面上,形成p型杂质扩散区21和发射极沟槽。
P型杂质扩散区21例如是其深度比p型本体区2深、浓度约为1×1016~1×1018cm-3,以包围单元形成区的方式形成。另外,发射极沟槽有穿通p型杂质扩散区21并到达n-硅衬底1的发射极用沟槽1a、以在其发射极用沟槽1b内沿内表面的方式形成的发射极用绝缘膜4b和成为埋入发射极用沟槽1b内的稳定化的平板的发射极用导电层5b。
该稳定化的平板5b经势垒金属层10与在第1主面上形成的发射极电极11进行电连接。另外,p型杂质扩散区21经提供低电阻接触用的p+杂质扩散区6和势垒金属层10与发射极电极11进行电连接。
再有,对于除此以外的结构,由于与上述的实施形态1的结构大致相同,故对同一构件标以同一符号,其说明从略。
在本实施形态中,由于利用在单元区的终端部配置了稳定化的平板5b,对在单元区内的漏部发生的电位变化及于单元区之外得到抑制,故有使短路容量提高的效果。
再有,在图20中说明了在单元终端部配置了1块稳定化的平板5b的情况,但通过配置2块以上的稳定化的平板5b,可更加提高振荡抑制效果。
图21是示出在单元终端部配置多块(例如2块)稳定化的平板时的结构的概略剖面图。参照图21,在配置于单元终端部的2块稳定化的平板5b之中配置于最外缘的稳定化的平板5b的结构有与图20所示的结构同样的结构。另外,在配置于最外缘的稳定化的平板5b与单元区之间配置的稳定化的平板5b例如有与图12所示的实施形态6的结构大致相同的结构。
也就是说,在与稳定化的平板5b相向的n-硅衬底1的区域附近,形成了其n型杂质浓度比n-硅衬底1高的n+杂质扩散区14。
再有,对于除此以外的结构,由于与上述图20的结构大致相同,故对同一构件标以同一符号,其说明从略。
这样,由于在单元终端部配置了多块稳定化的平板5b,可更加提高振荡抑制效果。
另外,使电场减缓的结构即使是场板结构或倾斜结构等另外的结构,通过采用本发明的稳定化的平板,显然也很难将单元区内的电位变化加到电场减缓结构部分。
另外,这些结构作为图57、图59、图60所示的现有的高耐压半导体装置的单元结构的单元终端部分的结构也可应用。
(实施形态10)在图18所示的实施形态8的结构中,对于在被MOS晶体管结构夹持的区域将稳定化的平板5b各1块配置在第1主面和第2主面的每一主面的结构进行了说明,但如图22所示,也可将多块(例如2块)的稳定化的平板5b配置在第1主面和第2主面的每一主面上。另外,此时,在被多块稳定化的平板5b夹持的n-硅衬底1的部分也可设置高浓度的n+杂质扩散区14。
这样,在第1主面和第2主面的每一个主面上设置多块稳定化的平板5b,进而通过设置n+杂质扩散区14,可进一步提高振荡抑制效果。
另外,图18中的结构的单元区终端部的结构也可以作成图20所示的结构。此时,如图23所示,在单元区终端部的第1主面和第2主面的每一主面上形成发射极沟槽和p型杂质扩散区21。另外,图18中的结构的单元区终端部的结构也可以作成图21所示的结构。此时,成为图24所示那样的结构。
(其它的实施形态)在上述的实施形态1~10的结构以外,本发明的结构可应用于多种多样的高耐压半导体装置。以下说明在各种高耐压半导体装置中应用本发明的结构的例子。
图25是概略地示出本发明的其它实施形态中的各种半导体装置的结构的剖面图。参照图25,在n-硅衬底1的第1主面一侧形成高浓度的n型杂质扩散区14和p型本体区2。在该p型本体区2内的第1主面上形成n型发射区3和向p型本体区2提供低电阻接触用的p+杂质扩散区6。
在第1主面上形成穿通n型发射区3、p型本体区2和n型杂质扩散区14并到达n-硅衬底1的栅用沟槽1a。以沿该栅用沟槽1a的内表面的方式形成栅绝缘膜4a,以埋入栅用沟槽1a内的方式形成栅电极5a。
由该n-硅衬底1、n型发射区3和栅电极5a构成以n-硅衬底1作为漏、以n型发射区3作为源的MOS晶体管结构。另外,由栅用沟槽1a、栅绝缘膜4a和栅电极5a构成栅沟槽。
在被该2个MOS晶体管结构夹持的第1主面上例如形成多条(例如2条)发射极沟槽。该发射极沟槽由发射极用沟槽1b、发射极用绝缘膜4b和发射极用导电层5b构成发射极用沟槽1b被形成为穿通p型本体区2和n型杂质扩散区14并到达n-硅衬底1。以沿该发射极用沟槽1b的内表面的方式形成发射极用绝缘膜4b,以埋入发射极用沟槽1b内的方式形成成为稳定化的平板的发射极用导电层5b。另外,在被多条发射极沟槽夹持的第1主面上形成向p型本体区2提供低电阻接触用的p+杂质扩散区6,并在其上形成硅化物层21a。
在栅电极5a上例如经过由氧化硅膜构成的绝缘膜22A,形成绝缘膜9、22B。另外,在第1主面和稳定化的平板5b上形成硅化物层21a、21b。以覆盖整个第1主面的方式形成势垒金属层10和发射极电极11。由此,发射极电极11与稳定化的平板5b、n型发射区3和p+杂质扩散区6进行电连接。
再有,n-硅衬底1的第2主面一侧的结构例如可以是如图2所示那样形成n型缓冲区7、p型集电区8和集电极电极12的结构,也可以是除此以外的结构。这样,由于可应用多个结构,故省略了n-硅衬底1的第2主面一侧的结构。
在本实施形态中,在稳定化的平板5b与n-硅衬底1之间形成的稳定化的平板电容Cf被构成为比在栅电极5a与n-硅衬底1之间形成的漏侧电容Cd大。由此,与上述的实施形态1~10一样,能抑制短路时的振荡。
在图25的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图26所示的结构。
另外,在图25的结构中,对在栅用沟槽1a的两个侧壁设置n型发射区3的情况进行说明,但也可如图27所示,只在栅用沟槽1a的一侧的侧壁上设置n型发射区3。另外,如图27所示,也可在被MOS晶体管结构夹持的区域仅设置1块稳定化的平板5b。
另外,在图25的结构中,埋入各发射极用沟槽1b内的稳定化的平板5b作为相互隔离的导电层而形成,但如图28所示,也可用由一体化了的单一层构成的稳定化的平板5b埋入多个发射极用沟槽1b内。此时,稳定化的平板5b经在联结各发射极用沟槽1b内的部分的搭桥部上形成了的硅化物层21b,与势垒金属层10和发射极电极11进行电连接。另外,在形成硅化物层21b的区域以外的稳定化的平板5b上形成绝缘层22A、9、22B。
另外,在图28的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图29所示的结构。
另外,在图27的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图30所示的结构。
另外,在图27的结构中,稳定化的平板5b的上表面位于发射极用沟槽1b内,但也可如图31所示突出于发射极用沟槽1b的上方。此时,在稳定化的平板5b上,在连接发射极电极11的部分形成硅化物层21b,而在除此以外的部分上形成绝缘层22A、9、22B。
另外,在图31的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图32所示的结构。
另外,在图25的结构中,对p型本体区2均匀分布在整个第1主面上的结构进行了说明,但也可如图33所示,仅位于栅用沟槽1a的侧壁部。
另外,在图33的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图34所示的结构。
另外,在图27的结构中,也对p型本体区2均匀分布在整个第1主面上的结构进行了说明,但也可如图35所示,仅位于栅用沟槽1a的侧壁部。
另外,在图28的结构中,也对p型本体区2均匀分布在整个第1主面上的结构进行了说明,但也可如图36所示,仅位于栅用沟槽1a的侧壁部。
另外,在图36的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图37所示的结构。
另外,在图35的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图38所示的结构。
另外,在图31的结构中,对p型本体区2均匀分布在整个第1主面上的结构进行了说明,但也可如图39所示,仅位于栅用沟槽1a的侧壁部。
另外,在图39的结构中,在作为发射极用沟槽1b的侧壁的第1主面上,可采用添加n+杂质扩散区3后如图40所示的结构。
另外,在图25~图40所示的结构中,对栅电极5a的上表面位于栅用沟槽1a内的情形进行了说明,但也可突出于栅用沟槽1a上。栅电极5a的上表面突出于栅用沟槽1a的上方的结构示于图41~图49。
图41对应于图25的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图42对应于图26的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图43对应于图27的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图44对应于图28的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图45对应于图37的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图46对应于图38的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图47对应于图39的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构,图48对应于图40的结构中栅电极5a的上表面突出于栅用沟槽1a上的结构。
另外,在图8所示的平面栅结构中,n-硅衬底1的第1主面一侧的浓度也可以形成为高浓度。例如,如图49所示,在n-硅衬底1的第1主面一侧也可形成高浓度的n型杂质扩散区14。由此,由于可增大稳定化的平板电容Cf,故可进一步抑制短路时的振荡。
另外,也可在图49的结构中省略n型缓冲区7后作成图50所示的结构。另外,也可在图8所示的结构中省略n型缓冲区7后作成图51所示的结构。
此外,对于具有本发明的发射极沟槽(稳定化的平板)的沟槽MOS结构,也示出了迄今为止存在n型缓冲区7的情形,但在省略了n型缓冲区7的结构中也取得了同样的效果。
再有,在上述的实施形态1~10和其它的实施形态中,对稳定化的平板电容Cf大于漏侧电容Cd的情形进行了说明,但稳定化的平板电容Cf比漏侧电容Cd大20%的情形也可取得抑制振荡的效果。
另外,对栅电极5a和稳定化的平板5b是导体的情形进行了说明,但栅电极5a和稳定化的平板5b也可以是半导体。
另外,上面对IGBT进行了说明,但本发明也可应用于具有绝缘栅型场效应晶体管部的所有元件。
应该认为此次公开的实施形态在全部方面仅仅是例示性的而非限制性的。本发明的范围不是由上述的说明而是由权利要求的范围示出,其意图在于在与权利要求的范围均等的意义和范围内包含全部的变更。
产业上的应用可能性本发明涉及高耐压元件,尤其是涉及IGBT的结构,特别是在沟槽栅IGBT中可最大地发挥其效果。另外,本发明可有利地应用于同时达到抑制短路电流、降低栅电容、抑制短路时的振荡和减低损耗的半导体装置及其制造方法。
权利要求
1.一种半导体装置,其特征在于包括具有夹持沟道形成区(2)而互相相向的源区(3)和漏区(1)及在上述沟道形成区(2)夹持栅绝缘膜(4、4a)而相向的栅电极(5a)的绝缘栅型场效应晶体管部;以及在上述漏区(1)夹持平板用绝缘膜(4、4b)而相向,而且与上述漏区(1)之间形成电容的由导体或半导体构成的稳定化的平板(5b),在上述稳定化的平板(5b)与上述漏区(1)之间形成的稳定化的平板电容比在上述栅电极(5a)与上述漏区(1)之间形成的栅-漏电容大。
2.如权利要求1所述的半导体装置,其特征在于上述稳定化的平板(5b)与上述源区(3)进行电连接。
3.如权利要求1所述的半导体装置,其特征在于上述稳定化的平板(5b)与上述源电位之间构成电容。
4.如权利要求1所述的半导体装置,其特征在于上述稳定化的平板(5b)与上述漏区(1)相向的部分中的上述平板用绝缘膜(4b)的膜厚比上述栅电极(5a)与上述漏区(1)相向的部分中的上述栅绝缘膜(4a)的膜厚薄。
5.如权利要求1所述的半导体装置,其特征在于上述稳定化的平板(5b)与上述漏区(1)相向的部分中的上述平板用绝缘膜(4b)的介电常数比上述栅电极(5a)与上述漏区(1)相向的部分中的上述栅绝缘膜(4a)的介电常数大。
6.如权利要求1所述的半导体装置,其特征在于上述稳定化的平板(5b)与上述漏区(1)相向的面积比上述栅电极(5a)与上述漏区(1)相向的面积大。
7.如权利要求1所述的半导体装置,其特征在于与上述稳定化的平板(5b)相向的部分中的上述漏区(1)的杂质浓度比与上述栅电极(5a)相向的部分中的上述漏区(1)的杂质浓度高。
8.如权利要求1所述的半导体装置,其特征在于并行配置多个上述绝缘栅型场效应晶体管,在被2个上述绝缘栅型场效应晶体管夹持的区域配置2块以上的上述稳定化的平板(5b)。
9.如权利要求8所述的半导体装置,其特征在于被上述漏区(1)中的上述2块以上的稳定化的平板(5b)夹持的区域的杂质浓度比上述漏区(1)的其它区域的杂质浓度高。
10.如权利要求6所述的半导体装置,其特征在于上述沟道形成区(2)处于与上述源区(3)和上述漏区(1)相反导电类型的本体区内,上述漏区(1)相向于上述稳定化的平板(5b)的长度与上述本体区(2)相向于上述稳定化的平板(5b)的长度之比比起上述漏区(1)相向于上述栅电极(5a)的长度与上述本体区(2)相向于上述栅电极(5a)的长度之比要大。
11.如权利要求1所述的半导体装置,其特征在于还包括具有互相相向的第1主面和第2主面,而且具有在上述第1主面上形成的栅用沟槽(4a)的半导体衬底,上述栅电极(5a)埋入上述栅用沟槽(4a)内。
12.如权利要求11所述的半导体装置,其特征在于上述栅电极(5a)具有互相相向的两个侧面,在上述两个侧面的每一侧面中与上述沟道形成区(2)相向。
13.如权利要求1所述的半导体装置,其特征在于源侧电极(11)和漏侧电极(12)一起在上述半导体衬底的第1主面上形成。
14.如权利要求1所述的半导体装置,其特征在于源侧电极(11)在上述半导体衬底的第1主面上形成,漏侧电极(12)在上述第2主面上形成,
15.如权利要求11所述的半导体装置,其特征在于上述栅用沟槽(4a)到达上述漏区(1)。
16.如权利要求1所述的半导体装置,其特征在于并行排列多个包含上述绝缘栅型场效应晶体管部的单元,上述稳定化的平板(5b)被配置于所排列的多个上述单元的终端部。
17.如权利要求16所述的半导体装置,其特征在于多块上述稳定化的平板(5b)被配置于所排列的多个上述单元的终端部。
18.一种半导体装置,其特征在于包括具有互相相向的第1主面和第2主面的半导体衬底;分别具有夹持沟道形成区(2)而互相相向的源区(3)和漏区(1)及在上述沟道形成区(2)夹持栅绝缘膜(4a)而相向的栅电极(5a)的第1和第2绝缘栅型场效应晶体管部;在上述第1绝缘栅型场效应晶体管部的上述漏区(1)夹持第1平板用绝缘膜(4b)而相向,而且与上述第1绝缘栅型场效应晶体管部的上述漏区(1)之间形成电容的由导体或半导体构成的第1稳定化的平板(5b);以及在上述第2绝缘栅型场效应晶体管部的上述漏区(1)夹持第2平板用绝缘膜(4b)而相向,而且与上述第2绝缘栅型场效应晶体管部的上述漏区(1)之间形成电容的由导体或半导体构成的第2稳定化的平板(5b),上述第1绝缘栅型场效应晶体管部在上述第1主面上形成,上述第2绝缘栅型场效应晶体管部在上述第2主面上形成,而且在上述第1与第2绝缘栅型场效应晶体管部之间流过电流。
19.如权利要求18所述的半导体装置,其特征在于上述第1稳定化的平板(5b)与上述第1绝缘栅型场效应晶体管部的上述漏区(1)之间形成的第1稳定化的平板电容比在上述第1绝缘栅型场效应晶体管部的上述栅电极(5a)与上述漏区(1)之间形成的第1栅-漏电容大,上述第2稳定化的平板(5b)与上述第2绝缘栅型场效应晶体管部的上述漏区(1)之间形成的第2稳定化的平板电容比在上述第2绝缘栅型场效应晶体管部的上述栅电极(5a)与上述漏区(1)之间形成的第2栅-漏电容大。
20.如权利要求18所述的半导体装置,其特征在于并行配置多个上述第1绝缘栅型场效应晶体管,在被2个上述第1绝缘栅型场效应晶体管夹持的区域配置2块以上上述第1稳定化的平板(5b),并行配置多个上述第2绝缘栅型场效应晶体管,在被2个上述第2绝缘栅型场效应晶体管夹持的区域配置2块以上上述第2稳定化的平板(5b),被上述漏区(1)之中上述2块以上第1稳定化的平板(5b)夹持的区域的杂质浓度和被上述2块以上第2稳定化的平板(5b)夹持的区域的杂质浓度比上述漏区(1)的其它区域的杂质浓度高。
21.如权利要求18所述的半导体装置,其特征在于上述半导体衬底具有在上述第1主面上形成的第1栅用沟槽(4a)和在上述第2主面上形成的第2栅用沟槽(4a),上述第1绝缘栅型场效应晶体管部的上述栅电极(5a)埋入上述第1栅用沟槽(4a)内,上述第2绝缘栅型场效应晶体管部的上述栅电极(5a)埋入上述第2栅用沟槽(4a)内。
22.如权利要求21所述的半导体装置,其特征在于上述第1绝缘栅型场效应晶体管部的上述栅电极(5a)具有互相相向的两个侧面,在上述两个侧面的每一侧面与上述第1绝缘栅型场效应晶体管部的上述沟道形成区(2)相向,上述第2绝缘栅型场效应晶体管部的上述栅电极(5a)具有互相相向的两个侧面,在上述两个侧面的每一侧面与上述第2绝缘栅型场效应晶体管部的上述沟道形成区(2)相向。
23.如权利要求18所述的半导体装置,其特征在于并行排列多个包含上述第1和第2绝缘栅型场效应晶体管部的单元,上述第1和第2稳定化的平板(5b)被配置于所排列的多个上述单元的终端部。
24.如权利要求18所述的半导体装置,其特征在于多块上述第1和第2稳定化的平板(5b)的每一块被配置于所排列的多个上述单元的终端部。
25.一种半导体装置,其特征在于包括具有夹持沟道形成区(2)而互相相向的源区(3)和漏区(1)及在上述沟道形成区(2)夹持栅绝缘膜(4a)而相向的栅电极(5a)的绝缘栅型场效应晶体管部;以及在上述漏区(1)夹持平板用绝缘膜(4b)而相向,而且与上述漏区(1)之间形成电容的由导体或半导体构成的稳定化的平板(5b),并行排列多个包含上述绝缘栅型场效应晶体管部的单元,上述稳定化的平板(5b)被配置于所排列的多个上述单元的终端部。
26.如权利要求25所述的半导体装置,其特征在于多块上述稳定化的平板(5b)被配置于所排列的多个上述单元的终端部。
全文摘要
本发明的半导体装置包括具有夹持p型本体区(2)而互相相向的n型发射区(3)和n
文档编号H01L31/0328GK1418377SQ01806861
公开日2003年5月14日 申请日期2001年1月19日 优先权日2001年1月19日
发明者中村胜光, 楠茂, 中村秀城 申请人:三菱电机株式会社

【专利交易】【专利代理】【商标和版权申请】【高新技术企业认定】Tel:18215660330

最新回复(0)