Hvmos及集成hvmos与cmos的半导体器件的制作方法
专利名称：Hvmos及集成hvmos与cmos的半导体器件的制作方法
技术领域：
本发明涉及高压金属氧化物半导体晶体管(High Voltage Metal Oxide Semiconductor, HVMOS)及集成HVMOS与CMOS的半导体器件。
背景技术：
互补型金属氧化物半导体晶体管(CMOS, Complementary Metal Oxide Semiconductor) 器件被广泛应用于微电子领域。通常用于逻辑器件、存储器等。除CM0S外，许多能承受高于 CMOS电压的高压半导体晶体管也被广泛应用于微电子工业领域。其中最为常见的是各种类型 的横向扩散型金属氧化物半导体晶体管(LDMOS， Laterally Diffused Metal Oxide Semiconductor),除LDMOS外，还有漏极延长型金属氧化物半导体晶体管(EDMOS， Extended Drain Metal Oxide Semiconductor)，漏极两次扩散型金属氧化物半导体晶体管(DDD-MOS， Double Diffused Drain Metal Oxide Semiconductor)等等。以上所有这些不同类型的高压 器件在本发明中将统称为高压金属氧化物半导体晶体管(HVMOS， High Voltage Metal Oxide Semiconductor^与CMOS—样，HVMOS也分为两类: 一类是N型HVMOS，简称酬M0S，另一 类是P型HVMOS，简称HVPMOS。 HVMOS通常用于微电子领域中的电源管理。电源管理是指一 些电路组合用于控制电能的转换和输送到相应,的负载。这个负载可以是任何芯片、系统或子 系统，如微处理器芯片、浮点处理器、光学器件、微电机系统等。CMOS工艺在数字技术的推动下，最小栅极线宽变得越来越小，氧化层厚度也相应越来越 薄，这样做使得单位面积上CMOS集成度越来越高，同时也使得相应的CMOS速度越来越快。 HVMOS通常由于击穿电压远远高于CMOS,通常采用相对CMOS来说落后几代的工艺。而且氧化 层厚度也不同于标准的CMOS工艺。近几年来有一种趋势将CMOS和HVMOS集成到同一块半导 体衬底上。由于CMOS和HVMOS有各自不同的工艺，把它们集成到一起并不容易。通常集成到 一起的CMOS和HVMOS拥有各自不同的氧化层厚度，也有不同的最小栅极线宽。而且往往是 HVMOS的最小栅极线宽比CMOS的要大几倍。近来出现了一些HVMOS与CMOS拥有相同氧化层厚度的工艺，尽管如此，HVMOS的最小栅 极线宽还是比CMOS大了几倍。例如将12伏的HVMOS集成到0. 35微米的CMOS工艺中，0. 35 微米工艺的CMOS最小线宽是0. 35微米，但集成于同一工艺的12伏HVMOS最小线宽则是2. 2 微米，比CMOS最小线宽大了 7倍。当HVMOS最小栅极线宽比CMOS大时，说明该HVMOS并没有完全利用先进的CMOS工艺技术来优化HVM0S的指标。而只是完成了一个两套工艺的简单合 并。由于HVM0S的沟道长，使得寄生电容大，这样的HVM0S驱动起来须耗费大量的能量，导 通关闭的速度也非常慢，因而开关频率很低，如300千赫兹。另一方面，HVMOS的沟道长，使 得沟道电阻大，单位面积也增大，设计同样导通电阻的HVM0S所占芯片面积很大。尽管旧线 程的晶圆片很便宜，最终单位芯片的成本却不低。发明内容本发明的目的在于，提供一种新的HVMOS及集成HVMOS与CMOS的半导体器件。其设计能 够充分利用CMOS的先进工艺来优化高压器件的各项性能指标，使得高压器件导通电阻小，寄 生电容低，开关速度快，开关频率高，成本低。本发明提供的HVMOS，包括一半导体衬底/外延层， 一位于该衬底/外延层表面的沟道，以 及位于该沟道上的一栅极，其特征在于还包括 一源/漏极，该源/漏极包含一位于所述沟道 旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/ 漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重 掺杂区； 一与所述源/漏极及所述另一源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位 于该沟道下方且不完全包含该沟道； 一与所述源/漏极及所述另一源/漏极掺杂类型相反的另 一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之 间，且完全保含所述反向掺杂阱所没有包含的沟道部分。本发明还提供一种集成HVM0S与CMOS的半导体器件，包括设于一半导体衬底/外延层上 一 CMOS和一 HVM0S，所述CMOS包括一 丽0S和一 PM0S,所述HVM0S包括一 HVNM0S和一 HVPM0S, 其特征在于所述HVNMOS和所述HVPMOS分别包括 一位于该衬底/外延层表面的沟道；位于该 沟道上的一栅极； 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区 和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且 紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区； 一与所述源/漏极掺杂 类型相反的反向摻杂阱，该反向掺杂阱位于该沟道下方且不完全包含该沟道； 一与所述源/漏 极及所述另一源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/ 漏极的另一轻掺杂区和所述反向掺杂阱之间，且完全保含所述反向掺杂阱所没有包含的沟道 部分。本发明也同时描述了如何将本HVM0S与CM0S工艺集成。从工艺流程可以看出，本HVM0S 充分利用CM0S (BiCM0S)已有的工艺,优化高压器件的性能指标，使得此种新型HVM0S具有导通电阻小，寄生电容低，开关速度快，开关频率高，成本低，耐压高等优点。
图1到图13为制成本发明半导体HVM0S及集成HVM0S与CMOS半导体器件的主要工艺流 程剖面图；图14为单边高压的HVPMOS和HVNM0S，建在P型衬底/外延层上的示意图。 图15为单边高压的HVPM0S和HVNM0S，建在N型衬底/外延层上的示意图。 图16为图14所示器件变成源极和漏极都能承受高压的对称器件结构示意图。 图17为图15所示器件变成源极和漏极都能承受高压的对称器件结构示意图。
具体实施方式
实施例一一种HVM0S如图14所示，既可是一HVPM0S也可是一HVNM0S，位于一半导体衬底/外延层 211上，所述HVPM0S和HVNM0S各自包括一位于该衬底/外延层211表面的沟道，以及位于该 沟道上的一栅极270。所述HVPM0S还包括 一源/漏极，该源/漏极包含一位于所述沟道旁且 紧挨着该沟道的轻掺杂区251和一紧挨着该轻掺杂区251的重掺杂区261;另一源/漏极，该 另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区256和一紧挨着该另一轻 掺杂区256的重掺杂区261，该另一轻掺杂区256与所述轻掺杂区251掺杂类型相同； 一与所 述源/漏极掺杂类型相反的反向掺杂阱241，该反向掺杂阱241位于该沟道下方且不完全包含 该沟道； 一与所述源/漏极掺杂类型相反的另一反向掺杂阱235，该另一反向掺杂阱235位于 所述另一源/漏极的另一轻掺杂区256和所述反向掺杂阱241之间，且完全包含所述反向掺杂 阱241所不包含的沟道部分。所述HVNM0S还包括 一源/漏极，该源/漏极包含一位于所述沟 道旁且紧挨着该沟道的轻掺杂区252和一紧挨着该轻掺杂区252的重掺杂区262;另一源/漏 极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区257和一紧挨着该 另一轻掺杂区257的重掺杂区262，该另一轻掺杂区257与所述轻掺杂区252掺杂类型相同； 一与所述源/漏极掺杂类型相反的反向掺杂阱242，该反向掺杂阱242位于该沟道下方且不完 全包含该沟道； 一与所述源/漏极掺杂类型相反的另一反向掺杂阱243，该另一反向掺杂阱243 位于所述另一源/漏极的另一轻掺杂区257和所述反向掺杂阱242之间，且完全包含所述反向 掺杂阱242所不包含的沟道部分； 一与所述源/漏极掺杂类型相同的同向掺杂阱235，该同向 掺杂阱235完全包含所述源/漏极的所述轻掺杂区252和所述重掺杂区262，所述另一源/漏极的所述另一轻掺杂区257和所述重掺杂区262，所述反向掺杂阱242，所述另一反向掺杂阱243。图14示出所述HVM0S在P型衬底/外延层211上实现。HVPM0S和HVNM0S的沟道位于该P 型衬底/外延层211表面，所述HVPM0S的源/漏极是P型轻掺杂区251和P型重掺杂区261 ， 所述HVPM0S的另一源/漏极是P型另一轻掺杂区256和P型重掺杂区261，所述HVPMOS的反 向掺杂阱241是N型阱，所述HVPM0S的另一反向掺杂阱235是N型阱，其掺杂浓度低于所述 反向掺杂阱241 。所述HVNMOS的源/漏极是N型轻掺杂区252和N型重掺杂区262,所述HVNMOS 的另一源/漏极是N型另一轻掺杂区257和N型重掺杂区262，所述HVNMOS的反向掺杂阱242 是P型阱，所述HVNMOS的另一反向掺杂阱243是P型阱，其掺杂浓度低于所述反向掺杂阱242， 所述HVNMOS的同向掺杂阱235是N型，其掺杂浓度低于所述HVNMOS的另一反向掺杂阱243。如图14，当衬底/外延层211为P型时，所雄HVPMOS巳通过N型反向掺杂阱235与P型衬 底/外延层211上的其它元器件隔离，而HVNMOS既可以是非隔离的，也可以是隔离的。隔离的 结构如图14所示，该HVNMOS已经通过N型同向掺杂阱235与P型衬底/外延层211上的其它 元器件隔离。如HVNMOS没有被所述N型同向掺杂阱235所包围，则所述HV醒0S的P型另一反 向掺杂阱243与P型衬底/外延层连在一起，为非隔离HVNM0S。此外，本实施例中HVPM0S和HVNM0S既可以是非对称的，也可以是对称的。图14所示的 是非对称的HVPM0S和非对称的HVNM0S。对称的结构如图16所示，当HVPM0S的所述源/漏极 的轻掺杂区与所述另一源/漏极的另一轻掺杂区为同一掺杂区256，且HVPM0S的所述源/漏极 的重掺杂区261离栅极270的距离与HVPM0S的所述另一源/漏极的重掺杂区261离栅极270 的距离相同时即为对称的HVPM0S。同理，当HVNM0S所述源/漏极的轻掺杂区与所述另一源/ 漏极的另一轻掺杂区为同一掺杂区257，且HVNM0S所述源/漏极的重掺杂区262离栅极270的 距离与HVNM0S所述另一源/漏极的重掺杂区262离栅极270的距离相同时即为对称的HVNM0S。如图16所示，对称的HVPM0S已通过N型反向掺杂阱235与P型衬底/外延层211上的其 它元器件隔离,而对称的HVNM0S既可以是隔离的，也可以是非隔离的。隔离的结构如图16所 示，HVNM0S通过N型阱235与P型衬底/外延层21 l上的其它元器件隔离，如对称的HVNM0S 没有被所述N型掺杂阱235所包围，则为对称非隔离HVNM0S。上述HVM0S也可以在N型衬底/外延层上实现。如图15所示，在所述N型衬底/外延层212 上，HVPM0S和HVNMOS的沟道位于该N型衬底/外延层212表面。所述HVPM0S的源/漏极是P 型轻掺杂区251和P型重掺杂区261，所述HVPM0S的另一源/漏极是P型另一轻掺杂区256和 P型重掺杂区261，所述HVPM0S的反向掺杂阱241是N型阱，所述HVPM0S的另一反向掺杂阱 236是N型阱，其掺杂浓度低于所述反向掺杂阱241。所述HVNM0S的源/漏极是N型轻掺杂区252和N型重掺杂区262，所述HVNMOS的另一源/漏极是N型另一轻掺杂区257和N型重掺杂 区262，所述HV丽0S的反向掺杂阱242是P型阱，所述HV画0S的另一反向掺杂阱244是P型， 其掺杂浓度低于所述反向掺杂阱242。如图15，当外延层为N型时，所述HVNMOS已通过P型反向掺杂阱244与同衬底/外延层212 上的其它元器件隔离，而HVPMOS既可以是隔离的，也可以是非隔离的。隔离的结构如图15所 示，还包括包围所述HVPM0S所述源/漏极的所述轻掺杂区251和所述重掺杂区261，所述另一 源/漏极的所述另一轻掺杂区256和所述重掺杂区261，所述反向掺杂阱241，所述另一反向 掺杂阱236的同向掺杂阱244。如HVPM0S没有被所述同向掺杂阱244包围，则为非隔离HVPM0S。同样在N型外延层上的HVNM0S和HVPM0S既可以是非对称的，也可以是对称的。图15所 示是非对称的HVNM0S和非对称的HVPM0S。对称的结构如图17所示，当HVPM0S所述源/漏极 的所述轻掺杂区与所述另一源/漏极的所述另一轻掺杂区为同一掺杂区256，且HVPM0S所述源 /漏极的重掺杂区261离栅极270的距离与HVPM0S所述另一源/漏极的重掺杂区261离栅极270 的距离相同时即为对称的HVPMOS。同理，当HVNMOS所述源/漏极的所述轻掺杂区与所述另一 源/漏极的所述另一轻惨杂区为同一掺杂区257，且HVNM0S所述源/漏极的重掺杂区262离栅 极270的距离与HVNM0S所述另一源/漏极的重掺杂区262离栅极270的距离相同时即为对称 的HVNM0S。当衬底/外延层212为N型时，对称的HVNM0S已通过P型反向掺杂阱244与同衬底/外延 层212上的其它元器件隔离，而对称的HVPM0S既可以是非隔离的，也可以是隔离的。隔离的 结构如图17所示，还包括包围所述HVPM0S所述源/漏极的所述轻掺杂区256和所述重掺杂区 261，所述另一源/漏极的所述另一轻掺杂区256和所述重掺杂区261，所述反向掺杂阱241， 所述另一反向掺杂阱236的同向掺杂阱244。如对称的HVPM0S没有被所述同向掺杂阱244包 围，则为对称非隔离HWM0S。实施例二如图14所示， 一种集成HVM0S与CMOS的半导体器件，包括设于一半导体衬底/外延层211 上一 CMOS和一 HVM0S，所述CMOS既可是一 麵0S也可是一 PM0S，还可是两者都包括，所述HVM0S 既可是一HVNMOS和也可是一HVPMOS，还可是两者都包括。其特征在于所述PMOS和所述NMOS 分别包括一位于该衬底/外延层211表面的沟道，位于该沟道上的栅极270， 一源/漏极,该源/漏极包含一轻掺杂区251、 252和紧挨着该轻掺杂区251、 252的重掺杂 区261、 262，一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242。 其特征还在于所述HVPM0S和所述HVNM0S分别包括 一位于该衬底/外延层211表面的沟道，位于该沟道上的栅极270，一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区251、 252和一 紧挨着该轻掺杂区251、 252的重掺杂区261、 262;另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区 256、 257和一紧挨着该另一轻掺杂区256、 257的重掺杂区261、 262;一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242，该反向掺杂阱241、 242位于该 沟道下方且不完全包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱235、 243，该另一反向掺杂阱235、 243 位于所述另一源/漏极的另一轻掺杂区256、 257和所述反向掺杂阱241、 242之间，且完全包 含所述反向掺杂阱241、 242所不包含的沟道部分。如图14所示，所述HVPM0S和所述PM0S具有相同掺杂分布的反向掺杂阱241。如图14所示，所述HVNM0S和所述丽0S具有相同掺杂分布的反向掺杂阱242。下面将详细描述本发明上述二实施例的制造过程。必须指出的是本发明所提供的器件的 结构可通过许多不同的工艺方式来实现。这里所描述的实现方法只是其中的一种方法，该方 法不应该构成对本发明的限制。本发明的描述以在电源管理中的应用为背景，但是任何其它的将此高压器件和此低压器 件集成在一起的应用都将属本发明所涵盖的范围。本发明所指的低压器件是指被选用的CMOS 工艺中所采用的标准工作电压器件，而高压器件是指漏极或/和源极能承受比标准电压高的器 件。栅极电压不限，可以是与标准CMOS工艺相同的电压，或者比标准CMOS工艺更高或更低 的电压。只要漏极/源极电压高于标准电压即为本实施例所指的高压器件。例如，当选用0.18 微米CM0S工艺时，标准器件的漏极/源极工作电压为1.8伏，这属于本发明所指的低压器件。 而高压器件是指漏极/源极所承受的电压高于1.8伏的器件，无论栅极所能承受的最高电压是 高于、低于或等于1.8伏。图1到图13是制成本发明HVM0S器件的主要工艺流程剖面图。根据半导体行业的惯例， 本发明所有剖面图都不是按比例画的。下面对工艺的描述只是抓住实现本器件结构的主要的 工艺步骤。本领域的技术人员应当知道其中未提及的非主要步骤，这些非主要工艺步骤的未 提及不应构成对本发明的限制。本工艺流程说明以P型衬底为例，器件在N型衬底或外延层 上的流程与此类似，不再一一说明。图1显示P型衬底211在完成隔离槽225工艺后的剖面图。常用形成隔离槽225的方法 有两种。 一种是浅槽隔离(Shallow Trench Isolation, STI)，另一种是基本的局部区域氧 化隔离技术(Local Oxidation Of Silicon, L0C0S)。本实施例中以STI为例。先通过一掩 膜光刻定位出隔离槽的位置，然后形成浅槽，之后清除光刻胶材料及表面氧化层，再向浅槽 内注入介质材料(通常是氧化物或氮化物)将浅槽填平。此处所提到的光刻定位是半导体制作 过程中常用的一道工艺。它是先将半导体表面均匀涂上光刻胶材料，然后通过掩膜将无需掩 膜的地方的光刻胶材料暴光后，再清除暴光的光刻胶材料，而留下的光刻胶材料用于下一道 工艺的掩膜。由于该光刻定位是半导体制作过程中常用的工艺，在下述工艺中不再一一详述 其过程。图1显示形成隔离槽后，衬底211被分成4个区域，它们之间由隔离槽分隔。这4 个区域将分别形成不同的器件PM0S、 NM0S、 HVPMOS和HVNM0S。其中PM0S和NM0S是CMOS 工艺中所提供的标准器件，属于本实施例所定义的低压器件。这些器件主要是用于各种各样 的电路设计，如控制器、信号处理器等。而HVPMOS和HVNM0S是本实施例中所定义的高压器 件。通常用于功率转换电路，功率器件的驱动电路，静电放电(ESD)电路中，有时也可用于 控制电路中。图2显示半导体工艺完成深层N型阱235后的剖面图。在图1的基础上光刻定位出需要 深层N型阱235的地带，进行N型杂质注入，形成深层N型阱235。为了简化工艺，HVPMOS 与HVNM0S共用同一个深层N型阱235,这样只需一次掩膜。HVPMOS和HVNMOS的深层N型阱 也可采用不同的杂质分布以优化各自的性能，那样需经过两次掩膜来分别形成各自的深层N 型阱。图3显示半导体工艺完成高压P型阱243后的剖面图。在图2的基楚上光刻定位出需要 高压P型阱243的地带，进行P型杂质注入，形成高压P型阱243。高压P型阱243是形成 HVPMOS的重要一步。图4显示半导体工艺完成P型阱242步骤后的剖面图。先由掩膜光刻定位出需要P型阱 242的地方，然后通过P型杂质注入形成P型阱242。 P型阱242是形成NMOS和HVNMOS的重 要一步。图中显示对NMOS而言，这个P型阱是注入到前面提到的P型衬底211上，对HVNMOS 而言，这个P型阱242是注入到前面提到的深层N型阱235内。通常高压P型阱243的杂质 浓度高于深层N型阱235和衬底211的杂质浓度，但低于P型阱242的杂质浓度。通常进行 完P型阱杂质注入后用同样的P型阱掩膜马上进行域值电压调整的杂质注入。NMOS和HVNMOS 可以有不同的P型阱杂质分布，但为了使工艺简化，采用同一杂质分布，以共用同一个掩膜。图5显示半导体工艺完成N型阱241步骤后的剖面图。先由掩膜光刻定位出需要N型阱241的地方，然后通过N型杂质注入形成N型阱241。 N型阱241是形成PM0S和HVPM0S的重 要一步。图中显示对PM0S而言，这个N型阱是注入到前面提到的P型衬底211上，对于HVPMOS 而言，这个N型阱241是注入到前面提到的深层N型阱235内。通常N型阱的241杂质浓度 高于深层N型阱235和衬底211的杂质浓度。通常进行完N型阱241杂质注入后，用同样的N 型阱掩膜立即进行域值电压调整的杂质注入。PM0S和HVPM0S可以有不同的N型阱杂质分布， 但同样为了使工艺简化，采用同一杂质分布，以共用同一个掩膜。 上述图4和图5的工艺顺序可以互换。图6显示出半导体工艺在完成栅极270后的剖面图。先氧化形成栅极介质层275至指定 厚度。介质层通常材料是二氧化硅。其它常用介质材料也属本发明所涵盖的范围。为了简化 工艺，提高开关频率，高压器件HVPM0S和HVNM0S的栅极介质厚度最好和低压器件PM0S和NM0S 的栅极介质厚度一致。这样只须经过一次氧化过程即可完成。有时需要高压器件HVPM0S或 HVNM0S的栅极介质厚度高于低压器件PM0S和NM0S的栅极介质厚度。这时则需要进行两次氧 化。在这种情况下，可先氧化形成厚的栅极介质，然后通过一掩膜光刻定位出需要薄的栅极 介质的区域。腐蚀掉该区域的介质，清除光刻胶材料，再氧化形成薄的栅极介质。有时高压 器件HVPM0S或HV醒0S的栅极介质由于厚度过高，需在这一步进行一次域值电压调整杂质注 入。栅极氧化层形成后，将多晶硅沉淀到栅极介质275上，然后用适当的杂质种类将多晶硅 掺杂成N型或P型。然后通过高温退火以激活掺杂。最后用一掩膜来定位栅极270。图7显示半导体工艺完成N型低压轻掺杂区252和P型低压轻掺杂区后251的剖面图。 它们的位置分别由各自的掩膜光刻定位来确定。然后通过杂质注入而形成。注入N型杂质形 成该N型低压轻掺杂区252，注入P型杂质形成该P型低压轻掺杂区251。图中所示HVPM0S 和HV丽OS只有一边注入低压掺杂区，因为此工艺介绍的时形成单边高压的高压器件。当需形 成双边高压的高压器件时，低压掺杂区则不注入HVPM0S和HVNM0S内。图8显示半导体工艺形成N型高压轻掺杂区257和P型高压轻掺杂区256后的剖面图。N 型高压轻掺杂区257和P型高压轻掺杂区256的位置和宽度分别由各自的掩膜光刻定位来确 定，然后通过杂质注入而形成。N型高压轻掺杂区257注入N型杂质，P型高压轻掺杂区256 注入P型杂质。通常高压轻掺杂区257、 256比低压轻掺杂区252、 251的掺杂浓度要低。这 个N型高压轻掺杂区257是形成HVNM0S重要的一步，它使得HVNM0S这一极能承受高于NM0S 源极/漏极所能承受的电压。这个极通常是HV醒0S的漏极，但也可是源极。当漏极和源极同 时都需要高压时，则漏极和源极都得引入这个高压轻掺杂区257。 P型高压轻掺杂区256是形 成HVPM0S重要的一步。它使得HVPM0S此极能承受高于PM0S源极/漏极所能承受的电压。这个极通常是HVPMOS的漏极，但也可是源极。当漏极和源极同时都需要高压时，则漏极和源极 都得引入这个高压轻掺杂区256。图9显示半导体工艺形成栅极侧墙结构271后的剖面图。栅极侧墙结构271通常是氧化 栅极多晶硅后紧跟着腐蚀掉栅极多晶硅表层的一部分氧化硅而形成。本领域中其它形成栅极 侧墙结构271的方式也属于本发明的范围之内。图10显示半导体工艺形成NM0S和HVNM0S源/漏极重掺杂区262后的剖面图。它们由掩 膜光刻定位然后通过N型杂质注入而形成。对于丽0S来说，这个重掺杂区262形成丽0S的 源/漏极，对于HV醒0S来说，重掺杂区262和紧挨着的轻掺杂区252形成一个低压的源/漏极， 重掺杂区262和紧挨着的另一轻掺杂区257形成一个高压的源/漏极。通常为了简化工艺，如 图IO所示，低压器件NMOS源/漏极的重掺杂区具有和高压器件HVNMOS源/漏极的重掺杂区相 同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件HVNMOS源 /漏极的重掺杂区可以拥有和低压器件NMOS源/漏极的重掺杂区不同的掺杂分布以提高高压器 件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。图11显示半导体工艺形成PMOS和HVPMOS源/漏极重掺杂区261后的剖面图。它们由掩 膜光刻定位然后通过P型杂质注入而形成。对于PMOS来说，这个重掺杂区261形成PMOS的 源/漏极，对于HVPM0S来说，重掺杂区261和紧挨着的轻掺杂区251形成一个低压的源/漏极， 重掺杂区261和紧挨着的另一轻掺杂区256形成一个高压的源/漏极。通常为了简化工艺，如 图11所示，低压器件PM0S源/漏极的重掺杂区具有和高压器件HVPM0S源/漏极的重掺杂区相 同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件HVPM0S源 /漏极的重掺杂区可以拥有和低压器件PMOS源/漏极的重掺杂区不同的掺杂分布以提高高压器 件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。图10和图11的工艺顺序可以互换。图12显示半导体工艺形成金属硅化物层268后的剖面图。首先通过一掩膜光刻定位NM0S、 PM0S、 HVNM0S、 HVPM0S中源极、漏极、栅极需要形成金属硅化物层的部分，然后将表面的介 质腐蚀掉，沉淀金属材料(通常是铝)到硅表面，最后高温退火。与硅表面接触的金属在高 温退火时与硅发生化学反应形成一层金属硅化物层268。然后将其余没有发生反应的金属腐蚀 掉。图13显示半导体工艺形成第一层金属连接口后的剖面图。先将完成上述步骤后的衬底全 部沉淀一层介质，然后通过一掩膜光刻定位出需要打开第一层金属连接口的地方。将该处的 介质腐蚀掉而形成图13中的介质280。图14显示上述器件形成第一层金属连接285后的剖面图。将完成上述步骤后的衬底沉淀 一层金属材料(通常是铝)然后通过一掩膜光刻定位出不需要金属的地方，将该处金属腐蚀 掉，清除光刻胶材料后，留下来的金属形成第一层金属连接层285。图13和图14的工艺过程 可以重复许多次以形成多层金属连接。通常半导体流程拥有1到7层金属连接。图14中HVPM0S的深层N型阱235与N型阱241使用不同的掩膜来进行水平定位。图中 显示深层N型阱235把N型阱241从旁边到下面全包了，实际上无须全包也可以。只须深层N 型阱235和N型阱241相接即可。这样的话既能保证深层N型阱235的电位通过N型阱241 与外界电路接触，不至于使该处的电位浮空，又能保证深层N型阱235能完全包含N型阱241 所没有包含的沟道部分。通常深层N型阱235要比N型阱241深许多，杂质浓度也要轻许多。 这个深层N型阱235与P型重掺杂区261及P型轻掺杂区256形成一个二极管。该二极管的 击穿电压决定该HVPM0S的最大击穿电压，该二极管的结电容决定该HVPM0S的输出电容。为 了增大击穿电压，减小输出电容，深层N型阱235杂质浓度要越低越好，深度越深越好；P型 轻掺杂区256杂质浓度也要越低越好，深度越深越好。此HVPM0S的沟道由两部分组成:一是N 型阱241所包含的部分,如图14中PLa所示的部分，另一是N型阱241所不包含的部分,如图 14中PLb所示的部分。由于深层N型阱235的掺杂浓度比N型阱要低许多，PLb部分沟道的阈 值电压要比PLa部分沟道的阈值电压低，因此最终该器件的阈值电压由PLa部分沟道来决定。 图14中N型阱241与标准PM0S工艺中的N型阱一样，不但可以节省一 N型阱掩膜，而且可 以确保该HVPM0S的阈值电压与标准PM0S相近。此类HVPM0S栅极的最小线宽由沟道的齐纳击 穿(Punch Through)电压决定。由于N型阱241杂质浓度通常比深层N型阱235高出几十倍 甚至上百倍以上，可以将HVPM0S轻掺杂区256杂质浓度设计成比深层N型阱235高但仍比N 型阱241低十倍到几十倍以上，这样的话可使大部分反向压降降在轻掺杂区256。如图14所 示，HVPM0S的最小栅极线宽PLc由两部分组成:PLa和PLb。 PLa是N型阱241所包含的沟道 长度，PLb是N型阱241所不包含的沟道长度。由于N型阱采用和标准CMOS工艺一样的掺杂 浓度高的阱，PLa可以做到CMOS工艺的最小栅极线宽。但由于此种HVPM0S的沟道不象CM0S 一样是自对准(Selfaligned)的，而是通过一掩膜来定位的，PLa最小需要工艺的最小栅极线 宽加上对准误差(Misalignment Tolerence)。以0.18微米工艺为例，最小线宽为0.18微米， 对准公差(Misalignment)为0. 1微米，所以PLa最小可为0. 28微米。PLb是深层N型阱235 所包含的沟道部分。由于深层N型阱241掺杂浓度极低，虽然增加PLb能使这一区域承受更 大的反向电压，但只要轻掺杂区256优化得好，可以使反向压降都降到轻掺杂区256，这样的 话可以使PLb做得非常小。PLb的最小尺寸由N型阱241横向扩散的距离来定。由于在小线程CMOS工艺中N型阱都是杂质注入直接形成，没有特别的热扩散过程，因此这个横向扩散的距 离也非常小，以O. 18微米工艺为例，PLb可以做到O. 15微米以内。由此可见这类HVPMOS最 小线宽PLc可以做到0. 28+0. 15=0. 43微米。比传统的HVPM0S最小栅极线宽2. 2微米要小5 倍以上。本发明中的HVPMOS由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减 小了栅极270到源极的电容，又由于深层阱235可以做到杂质浓度很低，而且很深，不但增 大了漏极到源极的击穿电压，而且减小了漏极到源极的电容。所以这种HVPMOS具有沟道短， 导通电阻小，寄生电容小的优点。由于寄生电容小,用此HVPM0S做开关器件能做到开关速度 快，开关频率高.由于导通电阻小，设计具有同样内阻的功率器件所需芯片面积要小，因而成本 低.图14中HVNM0S的深层P型阱243与P型阱242使用不同的掩膜来进行水平定位。图中 显示深层P型阱243把P型阱242从旁边到下面全包了，实际上无须全包也可以。只须深层P 型阱243和P型阱242相接即可。这样的话既能保证深层P型阱243的电位通过P型阱242 与外届电路接触，不至于使该处的电位浮空，又能保证深层P型阱243完全包含P型阱242 所没有包含的沟道部分。通常深层P型阱243要比P型阱242深许多，杂质浓度也要轻许多。 这个深层P型阱243与N型重掺杂区262及N型轻掺杂区257形成一个二极管。该二极管的 击穿电压决定该HV画0S的最大击穿电压，该二极管的结电容决定该HVNMOS的输出电容。为 了增大击穿电压，减小输出电容，深层P型阱243杂质浓度要越低越好，深度越深越好；N型 轻掺杂区257杂质浓度也要越低越好，深度越深越好。此HVNM0S的沟道由两部分组成:一是P 型阱242所包含的部分,如图14中NLa所示的部分,另一是P型阱242所不包含的部分,如图 14中NLb所示的部分。由于深层P型阱243的掺杂浓度比P型阱要低许多，NLb部分沟道的阈 值电压要比NLa部分沟道的阈值电压低，因此最终该器件的阈值电压由NLa部分沟道来决定。 图14中P型阱242与标准NM0S工艺中的P型阱一样，不但可以节省一 P型阱掩膜，而且可 以确保该HVNM0S的阈值电压与标准NM0S相近。此类HVNM0S栅极的最小线宽由沟道的齐纳击 穿(Punch Through)电压决定。由于P型阱242杂质浓度通常比深层P型阱243髙出几十倍 甚至上百倍以上，可以将HVNM0S轻掺杂区257杂质浓度设计成比深层P型阱243高但仍比P 型阱242低十倍到几十倍以上，这样的话可使大部分反向压降降在轻掺杂区257。如图14所 示,HV剛0S的最小栅极线宽NLc由两部分组成NLa和NLb。 NLa是P型阱242所包含的沟道 长度，NLb是P型阱242所不包含的沟道长度。由于P型阱采用和标准CMOS工艺一样的掺杂 浓度高的阱，NLa可以做到CMOS工艺的最小栅极线宽。但由于此种HVNM0S的沟道不象CMOS 一样是自对准的(Selfaligned)，而是通过一掩膜来定位的，NLa最小需要工艺的最小栅极线宽加上对准误差(Misalignment Tolerence)。以0. 18微米工艺为例，最小线宽为0. 18微米， 对准公差(Misalignment)为0.1微米，所以NLa最小可为0. 28微米。NLb是深层P型阱243 所包含的沟道部分。由于深层P型阱243掺杂浓度极低，虽然增加NLb能使这一区域承受更 大的反向电压，但只要轻掺杂区256优化得好，可以使反向压降都降到轻掺杂区256，这样的 话可以使NLb做得非常小。NLb的最小尺寸由P型阱242横向扩散的距离来定。由于在小线程 CM0S工艺中P型阱都是杂质注入直接形成，没有特别的热扩散过程，因此这个横向扩散的距 离也非常小，以O. 18微米工艺为例，NLb可以做到O. 15微米以内。由此可见这类HVNM0S最 小线宽NLc可以做到0. 28+0. 15=0. 43微米。比传统的HVNM0S最小栅极线宽2. 2微米要小5 倍以上。本发明中的HVNMOS由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减 小了栅极270到源极的电容，又由于深层阱243可以做到杂质浓度很低，而且很深，不但增 大了漏极到源极的击穿电压，而且减小了漏极到源极的电容。所以这种HVNMOS具有沟道短， 导通电阻小，寄生电容小的优点。由于寄生电容小,用此HVNMOS做开关器件能做到开关速度 快，开关频率高.由于导通电阻小，设计具有同样内阻的功率器件所需芯片面积要小，因而成本 低.上述HVMOS器件工作原理，设计要点及性能优势的分析以图14所示P型衬底/外延层为例， 当器件如图15所示建在N型衬底/外延层上时，以及如图16、 17所示，器件为对称的双边高压 结构时，器件工作原理，设计要点及性能优势的分析同上，这里不再一一列举。以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在于使本领域内的技术 人员能够了解本发明的内容并据以实施，当不能仅以本实施例来限定本发明的专利范围，即 凡依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。
权利要求
1.一HVMOS，包括一半导体衬底，一位于该衬底表面的沟道，以及位于该沟道上的一栅极，其特征在于还包括一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极，且包含部分该沟道，但不完全包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间，且完全包含所述反向掺杂阱所不包含的该沟道部分。
2. 根据权利要求1所述的HVM0S，其特征在于所述源/漏极的轻掺杂区是P型轻掺杂区，所 述源/漏极的重掺杂区是P型重掺杂区，所述另一源/漏极的另一轻掺杂区是P型另一轻掺 杂区，所述另一源/漏极的重掺杂区是P型,重掺杂区，所述反向掺杂阱是N型阱，所述另 一反向掺杂阱是N型阱，其掺杂浓度低于所述反向掺杂阱。
3. 根据权利要求2所述的HVM0S，其特征在于还包括包围所述源/漏极、所述另一源/漏极、 所述反向掺杂阱、所述另一反向掺杂阱、所述沟道的一与所述源/漏极掺杂类型相同的同 向掺杂阱。
4. 根据权利要求1所述的HVM0S，其特征在于所述源/漏极的轻掺杂区是N型轻掺杂区，所 述源/漏极的重掺杂区是N型重掺杂区，所述另一源/漏极的另一轻掺杂区是N型另一轻掺 杂区，所述另一源/漏极的重掺杂区是N型重掺杂区，所述反向掺杂阱是P型阱，所述另 一反向掺杂阱是P型阱，其掺杂浓度低于所述反向掺杂阱。
5. 根据权利要求4所述的HVM0S，其特征在于还包括包围所述源/漏极，所述另一源/漏极、 所述反向掺杂阱、所述另一反向掺杂阱、所述沟道的一与所述源/漏极掺杂类型相同的同 向掺杂阱。
6. —种集成HVM0S与CMOS的半导体器件，包括设于一半导体衬底上一 CMOS和一 HVM0S，其 特征在于该HVM0S包括一位于该衬底表面的沟道，位于该沟道上的栅极，一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻 掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一 紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极，且包含部 分该沟道但不全部包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏 极的另一轻掺杂区和所述反向掺杂阱之间，且完全包含所述反向掺杂阱所不包含的该沟道 部分。
7. 根据权利要求6所述的集成HVM0S与CM0S的半导体器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述HVM0S包括一 HVNM0S和一 HVPM0S，该HVNM0S的源/漏极的重掺杂区 的掺杂浓度比该NM0S源/漏极的重掺杂区的掺杂浓度低。
8. 根据权利要求6所述的集成HVM0S与CM0S的半导体器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述HVM0S包括一 HVNM0S和一 HVPM0S，该HVPMOS的源/漏极的重掺杂区 的掺杂浓度比该PM0S源/漏极的重掺杂区的掺杂浓度低。
9. 根据权利要求6所述的集成HVM0S与CM0S的半导体器件，其特征在于所述CMOS包括一 丽0S和一PM0S，所述NM0S和所述PM0S均包括有沟道和沟道下的阱，所述HVM0S包括一 HV丽0S和一 HVPM0S，该HV醒0S沟道下的反向掺杂阱与该NM0S沟道下的阱具有相同的掺 杂分布。
10. 根据权利要求6所述的集成HVM0S与CMOS的半导体器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述NM0S和所述PM0S均包括有沟道和沟道下的阱，所述HVM0S包括一 HVNM0S和一 HVPM0S，该HVPM0S沟道下的反向掺杂阱与该PMOS沟道下的阱具有相同的掺 杂分布。
全文摘要
本发明提供一种HVMOS及集成HVMOS与CMOS的半导体器件，该HVMOS包括衬底、沟道、栅极、源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间。本HVMOS充分利用CMOS已有的工艺，大大减化掩膜层数，具有导通电阻小，寄生电容低，开关速度快，开关频率高，成本低等优点。
文档编号H01L29/66GK101226962SQ200810080588
公开日2008年7月23日 申请日期2008年2月22日 优先权日2008年2月22日
发明者健 谭 申请人:健 谭
技术领域：
本发明涉及高压金属氧化物半导体晶体管(High Voltage Metal Oxide Semiconductor, HVMOS)及集成HVMOS与CMOS的半导体器件。
背景技术：
互补型金属氧化物半导体晶体管(CMOS, Complementary Metal Oxide Semiconductor) 器件被广泛应用于微电子领域。通常用于逻辑器件、存储器等。除CM0S外，许多能承受高于 CMOS电压的高压半导体晶体管也被广泛应用于微电子工业领域。其中最为常见的是各种类型 的横向扩散型金属氧化物半导体晶体管(LDMOS， Laterally Diffused Metal Oxide Semiconductor),除LDMOS外，还有漏极延长型金属氧化物半导体晶体管(EDMOS， Extended Drain Metal Oxide Semiconductor)，漏极两次扩散型金属氧化物半导体晶体管(DDD-MOS， Double Diffused Drain Metal Oxide Semiconductor)等等。以上所有这些不同类型的高压 器件在本发明中将统称为高压金属氧化物半导体晶体管(HVMOS， High Voltage Metal Oxide Semiconductor^与CMOS—样，HVMOS也分为两类: 一类是N型HVMOS，简称酬M0S，另一 类是P型HVMOS，简称HVPMOS。 HVMOS通常用于微电子领域中的电源管理。电源管理是指一 些电路组合用于控制电能的转换和输送到相应,的负载。这个负载可以是任何芯片、系统或子 系统，如微处理器芯片、浮点处理器、光学器件、微电机系统等。CMOS工艺在数字技术的推动下，最小栅极线宽变得越来越小，氧化层厚度也相应越来越 薄，这样做使得单位面积上CMOS集成度越来越高，同时也使得相应的CMOS速度越来越快。 HVMOS通常由于击穿电压远远高于CMOS,通常采用相对CMOS来说落后几代的工艺。而且氧化 层厚度也不同于标准的CMOS工艺。近几年来有一种趋势将CMOS和HVMOS集成到同一块半导 体衬底上。由于CMOS和HVMOS有各自不同的工艺，把它们集成到一起并不容易。通常集成到 一起的CMOS和HVMOS拥有各自不同的氧化层厚度，也有不同的最小栅极线宽。而且往往是 HVMOS的最小栅极线宽比CMOS的要大几倍。近来出现了一些HVMOS与CMOS拥有相同氧化层厚度的工艺，尽管如此，HVMOS的最小栅 极线宽还是比CMOS大了几倍。例如将12伏的HVMOS集成到0. 35微米的CMOS工艺中，0. 35 微米工艺的CMOS最小线宽是0. 35微米，但集成于同一工艺的12伏HVMOS最小线宽则是2. 2 微米，比CMOS最小线宽大了 7倍。当HVMOS最小栅极线宽比CMOS大时，说明该HVMOS并没有完全利用先进的CMOS工艺技术来优化HVM0S的指标。而只是完成了一个两套工艺的简单合 并。由于HVM0S的沟道长，使得寄生电容大，这样的HVM0S驱动起来须耗费大量的能量，导 通关闭的速度也非常慢，因而开关频率很低，如300千赫兹。另一方面，HVMOS的沟道长，使 得沟道电阻大，单位面积也增大，设计同样导通电阻的HVM0S所占芯片面积很大。尽管旧线 程的晶圆片很便宜，最终单位芯片的成本却不低。发明内容本发明的目的在于，提供一种新的HVMOS及集成HVMOS与CMOS的半导体器件。其设计能 够充分利用CMOS的先进工艺来优化高压器件的各项性能指标，使得高压器件导通电阻小，寄 生电容低，开关速度快，开关频率高，成本低。本发明提供的HVMOS，包括一半导体衬底/外延层， 一位于该衬底/外延层表面的沟道，以 及位于该沟道上的一栅极，其特征在于还包括 一源/漏极，该源/漏极包含一位于所述沟道 旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/ 漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重 掺杂区； 一与所述源/漏极及所述另一源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱位 于该沟道下方且不完全包含该沟道； 一与所述源/漏极及所述另一源/漏极掺杂类型相反的另 一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之 间，且完全保含所述反向掺杂阱所没有包含的沟道部分。本发明还提供一种集成HVM0S与CMOS的半导体器件，包括设于一半导体衬底/外延层上 一 CMOS和一 HVM0S，所述CMOS包括一 丽0S和一 PM0S,所述HVM0S包括一 HVNM0S和一 HVPM0S, 其特征在于所述HVNMOS和所述HVPMOS分别包括 一位于该衬底/外延层表面的沟道；位于该 沟道上的一栅极； 一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区 和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且 紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区； 一与所述源/漏极掺杂 类型相反的反向摻杂阱，该反向掺杂阱位于该沟道下方且不完全包含该沟道； 一与所述源/漏 极及所述另一源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/ 漏极的另一轻掺杂区和所述反向掺杂阱之间，且完全保含所述反向掺杂阱所没有包含的沟道 部分。本发明也同时描述了如何将本HVM0S与CM0S工艺集成。从工艺流程可以看出，本HVM0S 充分利用CM0S (BiCM0S)已有的工艺,优化高压器件的性能指标，使得此种新型HVM0S具有导通电阻小，寄生电容低，开关速度快，开关频率高，成本低，耐压高等优点。
图1到图13为制成本发明半导体HVM0S及集成HVM0S与CMOS半导体器件的主要工艺流 程剖面图；图14为单边高压的HVPMOS和HVNM0S，建在P型衬底/外延层上的示意图。 图15为单边高压的HVPM0S和HVNM0S，建在N型衬底/外延层上的示意图。 图16为图14所示器件变成源极和漏极都能承受高压的对称器件结构示意图。 图17为图15所示器件变成源极和漏极都能承受高压的对称器件结构示意图。
具体实施方式
实施例一一种HVM0S如图14所示，既可是一HVPM0S也可是一HVNM0S，位于一半导体衬底/外延层 211上，所述HVPM0S和HVNM0S各自包括一位于该衬底/外延层211表面的沟道，以及位于该 沟道上的一栅极270。所述HVPM0S还包括 一源/漏极，该源/漏极包含一位于所述沟道旁且 紧挨着该沟道的轻掺杂区251和一紧挨着该轻掺杂区251的重掺杂区261;另一源/漏极，该 另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区256和一紧挨着该另一轻 掺杂区256的重掺杂区261，该另一轻掺杂区256与所述轻掺杂区251掺杂类型相同； 一与所 述源/漏极掺杂类型相反的反向掺杂阱241，该反向掺杂阱241位于该沟道下方且不完全包含 该沟道； 一与所述源/漏极掺杂类型相反的另一反向掺杂阱235，该另一反向掺杂阱235位于 所述另一源/漏极的另一轻掺杂区256和所述反向掺杂阱241之间，且完全包含所述反向掺杂 阱241所不包含的沟道部分。所述HVNM0S还包括 一源/漏极，该源/漏极包含一位于所述沟 道旁且紧挨着该沟道的轻掺杂区252和一紧挨着该轻掺杂区252的重掺杂区262;另一源/漏 极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区257和一紧挨着该 另一轻掺杂区257的重掺杂区262，该另一轻掺杂区257与所述轻掺杂区252掺杂类型相同； 一与所述源/漏极掺杂类型相反的反向掺杂阱242，该反向掺杂阱242位于该沟道下方且不完 全包含该沟道； 一与所述源/漏极掺杂类型相反的另一反向掺杂阱243，该另一反向掺杂阱243 位于所述另一源/漏极的另一轻掺杂区257和所述反向掺杂阱242之间，且完全包含所述反向 掺杂阱242所不包含的沟道部分； 一与所述源/漏极掺杂类型相同的同向掺杂阱235，该同向 掺杂阱235完全包含所述源/漏极的所述轻掺杂区252和所述重掺杂区262，所述另一源/漏极的所述另一轻掺杂区257和所述重掺杂区262，所述反向掺杂阱242，所述另一反向掺杂阱243。图14示出所述HVM0S在P型衬底/外延层211上实现。HVPM0S和HVNM0S的沟道位于该P 型衬底/外延层211表面，所述HVPM0S的源/漏极是P型轻掺杂区251和P型重掺杂区261 ， 所述HVPM0S的另一源/漏极是P型另一轻掺杂区256和P型重掺杂区261，所述HVPMOS的反 向掺杂阱241是N型阱，所述HVPM0S的另一反向掺杂阱235是N型阱，其掺杂浓度低于所述 反向掺杂阱241 。所述HVNMOS的源/漏极是N型轻掺杂区252和N型重掺杂区262,所述HVNMOS 的另一源/漏极是N型另一轻掺杂区257和N型重掺杂区262，所述HVNMOS的反向掺杂阱242 是P型阱，所述HVNMOS的另一反向掺杂阱243是P型阱，其掺杂浓度低于所述反向掺杂阱242， 所述HVNMOS的同向掺杂阱235是N型，其掺杂浓度低于所述HVNMOS的另一反向掺杂阱243。如图14，当衬底/外延层211为P型时，所雄HVPMOS巳通过N型反向掺杂阱235与P型衬 底/外延层211上的其它元器件隔离，而HVNMOS既可以是非隔离的，也可以是隔离的。隔离的 结构如图14所示，该HVNMOS已经通过N型同向掺杂阱235与P型衬底/外延层211上的其它 元器件隔离。如HVNMOS没有被所述N型同向掺杂阱235所包围，则所述HV醒0S的P型另一反 向掺杂阱243与P型衬底/外延层连在一起，为非隔离HVNM0S。此外，本实施例中HVPM0S和HVNM0S既可以是非对称的，也可以是对称的。图14所示的 是非对称的HVPM0S和非对称的HVNM0S。对称的结构如图16所示，当HVPM0S的所述源/漏极 的轻掺杂区与所述另一源/漏极的另一轻掺杂区为同一掺杂区256，且HVPM0S的所述源/漏极 的重掺杂区261离栅极270的距离与HVPM0S的所述另一源/漏极的重掺杂区261离栅极270 的距离相同时即为对称的HVPM0S。同理，当HVNM0S所述源/漏极的轻掺杂区与所述另一源/ 漏极的另一轻掺杂区为同一掺杂区257，且HVNM0S所述源/漏极的重掺杂区262离栅极270的 距离与HVNM0S所述另一源/漏极的重掺杂区262离栅极270的距离相同时即为对称的HVNM0S。如图16所示，对称的HVPM0S已通过N型反向掺杂阱235与P型衬底/外延层211上的其 它元器件隔离,而对称的HVNM0S既可以是隔离的，也可以是非隔离的。隔离的结构如图16所 示，HVNM0S通过N型阱235与P型衬底/外延层21 l上的其它元器件隔离，如对称的HVNM0S 没有被所述N型掺杂阱235所包围，则为对称非隔离HVNM0S。上述HVM0S也可以在N型衬底/外延层上实现。如图15所示，在所述N型衬底/外延层212 上，HVPM0S和HVNMOS的沟道位于该N型衬底/外延层212表面。所述HVPM0S的源/漏极是P 型轻掺杂区251和P型重掺杂区261，所述HVPM0S的另一源/漏极是P型另一轻掺杂区256和 P型重掺杂区261，所述HVPM0S的反向掺杂阱241是N型阱，所述HVPM0S的另一反向掺杂阱 236是N型阱，其掺杂浓度低于所述反向掺杂阱241。所述HVNM0S的源/漏极是N型轻掺杂区252和N型重掺杂区262，所述HVNMOS的另一源/漏极是N型另一轻掺杂区257和N型重掺杂 区262，所述HV丽0S的反向掺杂阱242是P型阱，所述HV画0S的另一反向掺杂阱244是P型， 其掺杂浓度低于所述反向掺杂阱242。如图15，当外延层为N型时，所述HVNMOS已通过P型反向掺杂阱244与同衬底/外延层212 上的其它元器件隔离，而HVPMOS既可以是隔离的，也可以是非隔离的。隔离的结构如图15所 示，还包括包围所述HVPM0S所述源/漏极的所述轻掺杂区251和所述重掺杂区261，所述另一 源/漏极的所述另一轻掺杂区256和所述重掺杂区261，所述反向掺杂阱241，所述另一反向 掺杂阱236的同向掺杂阱244。如HVPM0S没有被所述同向掺杂阱244包围，则为非隔离HVPM0S。同样在N型外延层上的HVNM0S和HVPM0S既可以是非对称的，也可以是对称的。图15所 示是非对称的HVNM0S和非对称的HVPM0S。对称的结构如图17所示，当HVPM0S所述源/漏极 的所述轻掺杂区与所述另一源/漏极的所述另一轻掺杂区为同一掺杂区256，且HVPM0S所述源 /漏极的重掺杂区261离栅极270的距离与HVPM0S所述另一源/漏极的重掺杂区261离栅极270 的距离相同时即为对称的HVPMOS。同理，当HVNMOS所述源/漏极的所述轻掺杂区与所述另一 源/漏极的所述另一轻惨杂区为同一掺杂区257，且HVNM0S所述源/漏极的重掺杂区262离栅 极270的距离与HVNM0S所述另一源/漏极的重掺杂区262离栅极270的距离相同时即为对称 的HVNM0S。当衬底/外延层212为N型时，对称的HVNM0S已通过P型反向掺杂阱244与同衬底/外延 层212上的其它元器件隔离，而对称的HVPM0S既可以是非隔离的，也可以是隔离的。隔离的 结构如图17所示，还包括包围所述HVPM0S所述源/漏极的所述轻掺杂区256和所述重掺杂区 261，所述另一源/漏极的所述另一轻掺杂区256和所述重掺杂区261，所述反向掺杂阱241， 所述另一反向掺杂阱236的同向掺杂阱244。如对称的HVPM0S没有被所述同向掺杂阱244包 围，则为对称非隔离HWM0S。实施例二如图14所示， 一种集成HVM0S与CMOS的半导体器件，包括设于一半导体衬底/外延层211 上一 CMOS和一 HVM0S，所述CMOS既可是一 麵0S也可是一 PM0S，还可是两者都包括，所述HVM0S 既可是一HVNMOS和也可是一HVPMOS，还可是两者都包括。其特征在于所述PMOS和所述NMOS 分别包括一位于该衬底/外延层211表面的沟道，位于该沟道上的栅极270， 一源/漏极,该源/漏极包含一轻掺杂区251、 252和紧挨着该轻掺杂区251、 252的重掺杂 区261、 262，一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242。 其特征还在于所述HVPM0S和所述HVNM0S分别包括 一位于该衬底/外延层211表面的沟道，位于该沟道上的栅极270，一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区251、 252和一 紧挨着该轻掺杂区251、 252的重掺杂区261、 262;另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区 256、 257和一紧挨着该另一轻掺杂区256、 257的重掺杂区261、 262;一与所述源/漏极掺杂类型相反的反向掺杂阱241、 242，该反向掺杂阱241、 242位于该 沟道下方且不完全包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱235、 243，该另一反向掺杂阱235、 243 位于所述另一源/漏极的另一轻掺杂区256、 257和所述反向掺杂阱241、 242之间，且完全包 含所述反向掺杂阱241、 242所不包含的沟道部分。如图14所示，所述HVPM0S和所述PM0S具有相同掺杂分布的反向掺杂阱241。如图14所示，所述HVNM0S和所述丽0S具有相同掺杂分布的反向掺杂阱242。下面将详细描述本发明上述二实施例的制造过程。必须指出的是本发明所提供的器件的 结构可通过许多不同的工艺方式来实现。这里所描述的实现方法只是其中的一种方法，该方 法不应该构成对本发明的限制。本发明的描述以在电源管理中的应用为背景，但是任何其它的将此高压器件和此低压器 件集成在一起的应用都将属本发明所涵盖的范围。本发明所指的低压器件是指被选用的CMOS 工艺中所采用的标准工作电压器件，而高压器件是指漏极或/和源极能承受比标准电压高的器 件。栅极电压不限，可以是与标准CMOS工艺相同的电压，或者比标准CMOS工艺更高或更低 的电压。只要漏极/源极电压高于标准电压即为本实施例所指的高压器件。例如，当选用0.18 微米CM0S工艺时，标准器件的漏极/源极工作电压为1.8伏，这属于本发明所指的低压器件。 而高压器件是指漏极/源极所承受的电压高于1.8伏的器件，无论栅极所能承受的最高电压是 高于、低于或等于1.8伏。图1到图13是制成本发明HVM0S器件的主要工艺流程剖面图。根据半导体行业的惯例， 本发明所有剖面图都不是按比例画的。下面对工艺的描述只是抓住实现本器件结构的主要的 工艺步骤。本领域的技术人员应当知道其中未提及的非主要步骤，这些非主要工艺步骤的未 提及不应构成对本发明的限制。本工艺流程说明以P型衬底为例，器件在N型衬底或外延层 上的流程与此类似，不再一一说明。图1显示P型衬底211在完成隔离槽225工艺后的剖面图。常用形成隔离槽225的方法 有两种。 一种是浅槽隔离(Shallow Trench Isolation, STI)，另一种是基本的局部区域氧 化隔离技术(Local Oxidation Of Silicon, L0C0S)。本实施例中以STI为例。先通过一掩 膜光刻定位出隔离槽的位置，然后形成浅槽，之后清除光刻胶材料及表面氧化层，再向浅槽 内注入介质材料(通常是氧化物或氮化物)将浅槽填平。此处所提到的光刻定位是半导体制作 过程中常用的一道工艺。它是先将半导体表面均匀涂上光刻胶材料，然后通过掩膜将无需掩 膜的地方的光刻胶材料暴光后，再清除暴光的光刻胶材料，而留下的光刻胶材料用于下一道 工艺的掩膜。由于该光刻定位是半导体制作过程中常用的工艺，在下述工艺中不再一一详述 其过程。图1显示形成隔离槽后，衬底211被分成4个区域，它们之间由隔离槽分隔。这4 个区域将分别形成不同的器件PM0S、 NM0S、 HVPMOS和HVNM0S。其中PM0S和NM0S是CMOS 工艺中所提供的标准器件，属于本实施例所定义的低压器件。这些器件主要是用于各种各样 的电路设计，如控制器、信号处理器等。而HVPMOS和HVNM0S是本实施例中所定义的高压器 件。通常用于功率转换电路，功率器件的驱动电路，静电放电(ESD)电路中，有时也可用于 控制电路中。图2显示半导体工艺完成深层N型阱235后的剖面图。在图1的基础上光刻定位出需要 深层N型阱235的地带，进行N型杂质注入，形成深层N型阱235。为了简化工艺，HVPMOS 与HVNM0S共用同一个深层N型阱235,这样只需一次掩膜。HVPMOS和HVNMOS的深层N型阱 也可采用不同的杂质分布以优化各自的性能，那样需经过两次掩膜来分别形成各自的深层N 型阱。图3显示半导体工艺完成高压P型阱243后的剖面图。在图2的基楚上光刻定位出需要 高压P型阱243的地带，进行P型杂质注入，形成高压P型阱243。高压P型阱243是形成 HVPMOS的重要一步。图4显示半导体工艺完成P型阱242步骤后的剖面图。先由掩膜光刻定位出需要P型阱 242的地方，然后通过P型杂质注入形成P型阱242。 P型阱242是形成NMOS和HVNMOS的重 要一步。图中显示对NMOS而言，这个P型阱是注入到前面提到的P型衬底211上，对HVNMOS 而言，这个P型阱242是注入到前面提到的深层N型阱235内。通常高压P型阱243的杂质 浓度高于深层N型阱235和衬底211的杂质浓度，但低于P型阱242的杂质浓度。通常进行 完P型阱杂质注入后用同样的P型阱掩膜马上进行域值电压调整的杂质注入。NMOS和HVNMOS 可以有不同的P型阱杂质分布，但为了使工艺简化，采用同一杂质分布，以共用同一个掩膜。图5显示半导体工艺完成N型阱241步骤后的剖面图。先由掩膜光刻定位出需要N型阱241的地方，然后通过N型杂质注入形成N型阱241。 N型阱241是形成PM0S和HVPM0S的重 要一步。图中显示对PM0S而言，这个N型阱是注入到前面提到的P型衬底211上，对于HVPMOS 而言，这个N型阱241是注入到前面提到的深层N型阱235内。通常N型阱的241杂质浓度 高于深层N型阱235和衬底211的杂质浓度。通常进行完N型阱241杂质注入后，用同样的N 型阱掩膜立即进行域值电压调整的杂质注入。PM0S和HVPM0S可以有不同的N型阱杂质分布， 但同样为了使工艺简化，采用同一杂质分布，以共用同一个掩膜。 上述图4和图5的工艺顺序可以互换。图6显示出半导体工艺在完成栅极270后的剖面图。先氧化形成栅极介质层275至指定 厚度。介质层通常材料是二氧化硅。其它常用介质材料也属本发明所涵盖的范围。为了简化 工艺，提高开关频率，高压器件HVPM0S和HVNM0S的栅极介质厚度最好和低压器件PM0S和NM0S 的栅极介质厚度一致。这样只须经过一次氧化过程即可完成。有时需要高压器件HVPM0S或 HVNM0S的栅极介质厚度高于低压器件PM0S和NM0S的栅极介质厚度。这时则需要进行两次氧 化。在这种情况下，可先氧化形成厚的栅极介质，然后通过一掩膜光刻定位出需要薄的栅极 介质的区域。腐蚀掉该区域的介质，清除光刻胶材料，再氧化形成薄的栅极介质。有时高压 器件HVPM0S或HV醒0S的栅极介质由于厚度过高，需在这一步进行一次域值电压调整杂质注 入。栅极氧化层形成后，将多晶硅沉淀到栅极介质275上，然后用适当的杂质种类将多晶硅 掺杂成N型或P型。然后通过高温退火以激活掺杂。最后用一掩膜来定位栅极270。图7显示半导体工艺完成N型低压轻掺杂区252和P型低压轻掺杂区后251的剖面图。 它们的位置分别由各自的掩膜光刻定位来确定。然后通过杂质注入而形成。注入N型杂质形 成该N型低压轻掺杂区252，注入P型杂质形成该P型低压轻掺杂区251。图中所示HVPM0S 和HV丽OS只有一边注入低压掺杂区，因为此工艺介绍的时形成单边高压的高压器件。当需形 成双边高压的高压器件时，低压掺杂区则不注入HVPM0S和HVNM0S内。图8显示半导体工艺形成N型高压轻掺杂区257和P型高压轻掺杂区256后的剖面图。N 型高压轻掺杂区257和P型高压轻掺杂区256的位置和宽度分别由各自的掩膜光刻定位来确 定，然后通过杂质注入而形成。N型高压轻掺杂区257注入N型杂质，P型高压轻掺杂区256 注入P型杂质。通常高压轻掺杂区257、 256比低压轻掺杂区252、 251的掺杂浓度要低。这 个N型高压轻掺杂区257是形成HVNM0S重要的一步，它使得HVNM0S这一极能承受高于NM0S 源极/漏极所能承受的电压。这个极通常是HV醒0S的漏极，但也可是源极。当漏极和源极同 时都需要高压时，则漏极和源极都得引入这个高压轻掺杂区257。 P型高压轻掺杂区256是形 成HVPM0S重要的一步。它使得HVPM0S此极能承受高于PM0S源极/漏极所能承受的电压。这个极通常是HVPMOS的漏极，但也可是源极。当漏极和源极同时都需要高压时，则漏极和源极 都得引入这个高压轻掺杂区256。图9显示半导体工艺形成栅极侧墙结构271后的剖面图。栅极侧墙结构271通常是氧化 栅极多晶硅后紧跟着腐蚀掉栅极多晶硅表层的一部分氧化硅而形成。本领域中其它形成栅极 侧墙结构271的方式也属于本发明的范围之内。图10显示半导体工艺形成NM0S和HVNM0S源/漏极重掺杂区262后的剖面图。它们由掩 膜光刻定位然后通过N型杂质注入而形成。对于丽0S来说，这个重掺杂区262形成丽0S的 源/漏极，对于HV醒0S来说，重掺杂区262和紧挨着的轻掺杂区252形成一个低压的源/漏极， 重掺杂区262和紧挨着的另一轻掺杂区257形成一个高压的源/漏极。通常为了简化工艺，如 图IO所示，低压器件NMOS源/漏极的重掺杂区具有和高压器件HVNMOS源/漏极的重掺杂区相 同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件HVNMOS源 /漏极的重掺杂区可以拥有和低压器件NMOS源/漏极的重掺杂区不同的掺杂分布以提高高压器 件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。图11显示半导体工艺形成PMOS和HVPMOS源/漏极重掺杂区261后的剖面图。它们由掩 膜光刻定位然后通过P型杂质注入而形成。对于PMOS来说，这个重掺杂区261形成PMOS的 源/漏极，对于HVPM0S来说，重掺杂区261和紧挨着的轻掺杂区251形成一个低压的源/漏极， 重掺杂区261和紧挨着的另一轻掺杂区256形成一个高压的源/漏极。通常为了简化工艺，如 图11所示，低压器件PM0S源/漏极的重掺杂区具有和高压器件HVPM0S源/漏极的重掺杂区相 同的掺杂浓度分布。这样可共用一层掩膜来光刻定位。在特定的情况下，高压器件HVPM0S源 /漏极的重掺杂区可以拥有和低压器件PMOS源/漏极的重掺杂区不同的掺杂分布以提高高压器 件的源/漏极的击穿电压。这样的话，各自需要不同的掩膜来光刻定位。图10和图11的工艺顺序可以互换。图12显示半导体工艺形成金属硅化物层268后的剖面图。首先通过一掩膜光刻定位NM0S、 PM0S、 HVNM0S、 HVPM0S中源极、漏极、栅极需要形成金属硅化物层的部分，然后将表面的介 质腐蚀掉，沉淀金属材料(通常是铝)到硅表面，最后高温退火。与硅表面接触的金属在高 温退火时与硅发生化学反应形成一层金属硅化物层268。然后将其余没有发生反应的金属腐蚀 掉。图13显示半导体工艺形成第一层金属连接口后的剖面图。先将完成上述步骤后的衬底全 部沉淀一层介质，然后通过一掩膜光刻定位出需要打开第一层金属连接口的地方。将该处的 介质腐蚀掉而形成图13中的介质280。图14显示上述器件形成第一层金属连接285后的剖面图。将完成上述步骤后的衬底沉淀 一层金属材料(通常是铝)然后通过一掩膜光刻定位出不需要金属的地方，将该处金属腐蚀 掉，清除光刻胶材料后，留下来的金属形成第一层金属连接层285。图13和图14的工艺过程 可以重复许多次以形成多层金属连接。通常半导体流程拥有1到7层金属连接。图14中HVPM0S的深层N型阱235与N型阱241使用不同的掩膜来进行水平定位。图中 显示深层N型阱235把N型阱241从旁边到下面全包了，实际上无须全包也可以。只须深层N 型阱235和N型阱241相接即可。这样的话既能保证深层N型阱235的电位通过N型阱241 与外界电路接触，不至于使该处的电位浮空，又能保证深层N型阱235能完全包含N型阱241 所没有包含的沟道部分。通常深层N型阱235要比N型阱241深许多，杂质浓度也要轻许多。 这个深层N型阱235与P型重掺杂区261及P型轻掺杂区256形成一个二极管。该二极管的 击穿电压决定该HVPM0S的最大击穿电压，该二极管的结电容决定该HVPM0S的输出电容。为 了增大击穿电压，减小输出电容，深层N型阱235杂质浓度要越低越好，深度越深越好；P型 轻掺杂区256杂质浓度也要越低越好，深度越深越好。此HVPM0S的沟道由两部分组成:一是N 型阱241所包含的部分,如图14中PLa所示的部分，另一是N型阱241所不包含的部分,如图 14中PLb所示的部分。由于深层N型阱235的掺杂浓度比N型阱要低许多，PLb部分沟道的阈 值电压要比PLa部分沟道的阈值电压低，因此最终该器件的阈值电压由PLa部分沟道来决定。 图14中N型阱241与标准PM0S工艺中的N型阱一样，不但可以节省一 N型阱掩膜，而且可 以确保该HVPM0S的阈值电压与标准PM0S相近。此类HVPM0S栅极的最小线宽由沟道的齐纳击 穿(Punch Through)电压决定。由于N型阱241杂质浓度通常比深层N型阱235高出几十倍 甚至上百倍以上，可以将HVPM0S轻掺杂区256杂质浓度设计成比深层N型阱235高但仍比N 型阱241低十倍到几十倍以上，这样的话可使大部分反向压降降在轻掺杂区256。如图14所 示，HVPM0S的最小栅极线宽PLc由两部分组成:PLa和PLb。 PLa是N型阱241所包含的沟道 长度，PLb是N型阱241所不包含的沟道长度。由于N型阱采用和标准CMOS工艺一样的掺杂 浓度高的阱，PLa可以做到CMOS工艺的最小栅极线宽。但由于此种HVPM0S的沟道不象CM0S 一样是自对准(Selfaligned)的，而是通过一掩膜来定位的，PLa最小需要工艺的最小栅极线 宽加上对准误差(Misalignment Tolerence)。以0.18微米工艺为例，最小线宽为0.18微米， 对准公差(Misalignment)为0. 1微米，所以PLa最小可为0. 28微米。PLb是深层N型阱235 所包含的沟道部分。由于深层N型阱241掺杂浓度极低，虽然增加PLb能使这一区域承受更 大的反向电压，但只要轻掺杂区256优化得好，可以使反向压降都降到轻掺杂区256，这样的 话可以使PLb做得非常小。PLb的最小尺寸由N型阱241横向扩散的距离来定。由于在小线程CMOS工艺中N型阱都是杂质注入直接形成，没有特别的热扩散过程，因此这个横向扩散的距 离也非常小，以O. 18微米工艺为例，PLb可以做到O. 15微米以内。由此可见这类HVPMOS最 小线宽PLc可以做到0. 28+0. 15=0. 43微米。比传统的HVPM0S最小栅极线宽2. 2微米要小5 倍以上。本发明中的HVPMOS由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减 小了栅极270到源极的电容，又由于深层阱235可以做到杂质浓度很低，而且很深，不但增 大了漏极到源极的击穿电压，而且减小了漏极到源极的电容。所以这种HVPMOS具有沟道短， 导通电阻小，寄生电容小的优点。由于寄生电容小,用此HVPM0S做开关器件能做到开关速度 快，开关频率高.由于导通电阻小，设计具有同样内阻的功率器件所需芯片面积要小，因而成本 低.图14中HVNM0S的深层P型阱243与P型阱242使用不同的掩膜来进行水平定位。图中 显示深层P型阱243把P型阱242从旁边到下面全包了，实际上无须全包也可以。只须深层P 型阱243和P型阱242相接即可。这样的话既能保证深层P型阱243的电位通过P型阱242 与外届电路接触，不至于使该处的电位浮空，又能保证深层P型阱243完全包含P型阱242 所没有包含的沟道部分。通常深层P型阱243要比P型阱242深许多，杂质浓度也要轻许多。 这个深层P型阱243与N型重掺杂区262及N型轻掺杂区257形成一个二极管。该二极管的 击穿电压决定该HV画0S的最大击穿电压，该二极管的结电容决定该HVNMOS的输出电容。为 了增大击穿电压，减小输出电容，深层P型阱243杂质浓度要越低越好，深度越深越好；N型 轻掺杂区257杂质浓度也要越低越好，深度越深越好。此HVNM0S的沟道由两部分组成:一是P 型阱242所包含的部分,如图14中NLa所示的部分,另一是P型阱242所不包含的部分,如图 14中NLb所示的部分。由于深层P型阱243的掺杂浓度比P型阱要低许多，NLb部分沟道的阈 值电压要比NLa部分沟道的阈值电压低，因此最终该器件的阈值电压由NLa部分沟道来决定。 图14中P型阱242与标准NM0S工艺中的P型阱一样，不但可以节省一 P型阱掩膜，而且可 以确保该HVNM0S的阈值电压与标准NM0S相近。此类HVNM0S栅极的最小线宽由沟道的齐纳击 穿(Punch Through)电压决定。由于P型阱242杂质浓度通常比深层P型阱243髙出几十倍 甚至上百倍以上，可以将HVNM0S轻掺杂区257杂质浓度设计成比深层P型阱243高但仍比P 型阱242低十倍到几十倍以上，这样的话可使大部分反向压降降在轻掺杂区257。如图14所 示,HV剛0S的最小栅极线宽NLc由两部分组成NLa和NLb。 NLa是P型阱242所包含的沟道 长度，NLb是P型阱242所不包含的沟道长度。由于P型阱采用和标准CMOS工艺一样的掺杂 浓度高的阱，NLa可以做到CMOS工艺的最小栅极线宽。但由于此种HVNM0S的沟道不象CMOS 一样是自对准的(Selfaligned)，而是通过一掩膜来定位的，NLa最小需要工艺的最小栅极线宽加上对准误差(Misalignment Tolerence)。以0. 18微米工艺为例，最小线宽为0. 18微米， 对准公差(Misalignment)为0.1微米，所以NLa最小可为0. 28微米。NLb是深层P型阱243 所包含的沟道部分。由于深层P型阱243掺杂浓度极低，虽然增加NLb能使这一区域承受更 大的反向电压，但只要轻掺杂区256优化得好，可以使反向压降都降到轻掺杂区256，这样的 话可以使NLb做得非常小。NLb的最小尺寸由P型阱242横向扩散的距离来定。由于在小线程 CM0S工艺中P型阱都是杂质注入直接形成，没有特别的热扩散过程，因此这个横向扩散的距 离也非常小，以O. 18微米工艺为例，NLb可以做到O. 15微米以内。由此可见这类HVNM0S最 小线宽NLc可以做到0. 28+0. 15=0. 43微米。比传统的HVNM0S最小栅极线宽2. 2微米要小5 倍以上。本发明中的HVNMOS由于栅极最小线宽可以做得很小，不但减小了沟道电阻，而且减 小了栅极270到源极的电容，又由于深层阱243可以做到杂质浓度很低，而且很深，不但增 大了漏极到源极的击穿电压，而且减小了漏极到源极的电容。所以这种HVNMOS具有沟道短， 导通电阻小，寄生电容小的优点。由于寄生电容小,用此HVNMOS做开关器件能做到开关速度 快，开关频率高.由于导通电阻小，设计具有同样内阻的功率器件所需芯片面积要小，因而成本 低.上述HVMOS器件工作原理，设计要点及性能优势的分析以图14所示P型衬底/外延层为例， 当器件如图15所示建在N型衬底/外延层上时，以及如图16、 17所示，器件为对称的双边高压 结构时，器件工作原理，设计要点及性能优势的分析同上，这里不再一一列举。以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在于使本领域内的技术 人员能够了解本发明的内容并据以实施，当不能仅以本实施例来限定本发明的专利范围，即 凡依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。
权利要求
1.一HVMOS，包括一半导体衬底，一位于该衬底表面的沟道，以及位于该沟道上的一栅极，其特征在于还包括一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极，且包含部分该沟道，但不完全包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间，且完全包含所述反向掺杂阱所不包含的该沟道部分。
2. 根据权利要求1所述的HVM0S，其特征在于所述源/漏极的轻掺杂区是P型轻掺杂区，所 述源/漏极的重掺杂区是P型重掺杂区，所述另一源/漏极的另一轻掺杂区是P型另一轻掺 杂区，所述另一源/漏极的重掺杂区是P型,重掺杂区，所述反向掺杂阱是N型阱，所述另 一反向掺杂阱是N型阱，其掺杂浓度低于所述反向掺杂阱。
3. 根据权利要求2所述的HVM0S，其特征在于还包括包围所述源/漏极、所述另一源/漏极、 所述反向掺杂阱、所述另一反向掺杂阱、所述沟道的一与所述源/漏极掺杂类型相同的同 向掺杂阱。
4. 根据权利要求1所述的HVM0S，其特征在于所述源/漏极的轻掺杂区是N型轻掺杂区，所 述源/漏极的重掺杂区是N型重掺杂区，所述另一源/漏极的另一轻掺杂区是N型另一轻掺 杂区，所述另一源/漏极的重掺杂区是N型重掺杂区，所述反向掺杂阱是P型阱，所述另 一反向掺杂阱是P型阱，其掺杂浓度低于所述反向掺杂阱。
5. 根据权利要求4所述的HVM0S，其特征在于还包括包围所述源/漏极，所述另一源/漏极、 所述反向掺杂阱、所述另一反向掺杂阱、所述沟道的一与所述源/漏极掺杂类型相同的同 向掺杂阱。
6. —种集成HVM0S与CMOS的半导体器件，包括设于一半导体衬底上一 CMOS和一 HVM0S，其 特征在于该HVM0S包括一位于该衬底表面的沟道，位于该沟道上的栅极，一源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻 掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一 紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极，且包含部 分该沟道但不全部包含该沟道；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏 极的另一轻掺杂区和所述反向掺杂阱之间，且完全包含所述反向掺杂阱所不包含的该沟道 部分。
7. 根据权利要求6所述的集成HVM0S与CM0S的半导体器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述HVM0S包括一 HVNM0S和一 HVPM0S，该HVNM0S的源/漏极的重掺杂区 的掺杂浓度比该NM0S源/漏极的重掺杂区的掺杂浓度低。
8. 根据权利要求6所述的集成HVM0S与CM0S的半导体器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述HVM0S包括一 HVNM0S和一 HVPM0S，该HVPMOS的源/漏极的重掺杂区 的掺杂浓度比该PM0S源/漏极的重掺杂区的掺杂浓度低。
9. 根据权利要求6所述的集成HVM0S与CM0S的半导体器件，其特征在于所述CMOS包括一 丽0S和一PM0S，所述NM0S和所述PM0S均包括有沟道和沟道下的阱，所述HVM0S包括一 HV丽0S和一 HVPM0S，该HV醒0S沟道下的反向掺杂阱与该NM0S沟道下的阱具有相同的掺 杂分布。
10. 根据权利要求6所述的集成HVM0S与CMOS的半导体器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述NM0S和所述PM0S均包括有沟道和沟道下的阱，所述HVM0S包括一 HVNM0S和一 HVPM0S，该HVPM0S沟道下的反向掺杂阱与该PMOS沟道下的阱具有相同的掺 杂分布。
全文摘要
本发明提供一种HVMOS及集成HVMOS与CMOS的半导体器件，该HVMOS包括衬底、沟道、栅极、源/漏极，该源/漏极包含一位于所述沟道旁且紧挨着该沟道的轻掺杂区和一紧挨着该轻掺杂区的重掺杂区；另一源/漏极，该另一源/漏极包含一位于所述沟道旁且紧挨着该沟道的另一轻掺杂区和一紧挨着该另一轻掺杂区的重掺杂区；一与所述源/漏极掺杂类型相反的反向掺杂阱，该反向掺杂阱包含所述源/漏极；一与所述源/漏极掺杂类型相反的另一反向掺杂阱，该另一反向掺杂阱位于所述另一源/漏极的另一轻掺杂区和所述反向掺杂阱之间。本HVMOS充分利用CMOS已有的工艺，大大减化掩膜层数，具有导通电阻小，寄生电容低，开关速度快，开关频率高，成本低等优点。
文档编号H01L29/66GK101226962SQ200810080588
公开日2008年7月23日 申请日期2008年2月22日 优先权日2008年2月22日
发明者健 谭 申请人:健 谭
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