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半导体装置及其制造方法

xiaoxiao2020-08-01  3

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专利名称:半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
技术背景近年来,伴随移动电话、个人用移动信息终端(PDA )、数码摄像机(DVC ) 及数码相机(DSC)这样的便携式电子设备的高性能化,正在寻求实现高集 成化及高速化的系统LSI。而且,作为实现高速动作的系统LSI的模块,基极 层由硅锗(SiGe)构成的半导体装置(异质结双极晶体管)备受关注。图13是现有的异质结双极晶体管的构造之一例。在现有的异质结双极晶 体管中,在p型硅半导体衬底101上形成有集电极层102。在集电极层102 的上部形成有元件分离膜103,其利用LOCOS (Local Oxidation of Silicon: 硅的局部氧化)法形成,且具有倾斜部103a及平坦部103b。在元件分离膜 103的表面上形成有由氧化硅膜(〕y膜)104及多晶硅膜105这两层构 造构成的保护膜109,使其覆盖倾斜部103a及平坦部103b。在被元件分离膜 103包围的区域(活性区域A)上及保护膜109上形成有SiGe层106 ( 106a 及106b)。在SiGe层106a上形成有硅膜107 ( 107a及107b )。另外,由SiGe 层106a及硅膜107a构成基极层。在硅膜107a上形成有发射极层113及发射 极电极108a。在发射极层113及发射极电极108a的侧面上形成有侧壁111。 另外,由SiGe层106b、硅膜107b、及形成于活性区域A的扩散层112a构成 外部基极层。目前,为进行元件的微细化,要将相邻的元件分离膜103的倾斜部103a 即突缘尽可能短地形成,且在元件分离膜103上形成基极电极。即,通过抑 制利用LOCOS法形成的元件分离膜103的倾斜部103a向才黄向的扩散,减少 元件分离区域的面积。但是,在进行元件的微细化时,当在倾斜部103a上形成氧化硅膜104及 多晶硅膜105时,在保护膜109的厚度引起的台阶的基础上,还加上倾斜部 103a引起的台阶,由此有更大的台阶产生。而且,在有这样的台阶的状态下形成SiGe层106b的情况下,存在SiGe层106b相对于该台阶部分的覆盖性 劣化的不良情况。其结果存在由于台阶部分的SiGe层106b的覆盖性劣化, 而不能稳定地制造可靠性高的双极晶体管(半导体装置)的问题。发明内容本发明第一方面提供一种半导体装置,其具备具有倾斜部和平坦部的 元件分离膜;不在元件分离膜的倾斜部上形成而在平坦部上形成的保护膜; 自被元件分离膜包围的活性区域的表面上横跨保护膜上形成的外部基极层。本发明第二方面提供一种半导体装置的制造方法,其包括在半导体衬 底上形成具有倾斜部和平坦部的元件分离膜的工序;按照不在元件分离膜的 倾斜部上形成而在平坦部上形成的方式形成保护膜的工序;按照自被元件分 离膜包围的活性区域的表面上横跨保护膜上的方式形成外部基极层的工序。


图1是表示本实施方式的半导体装置的构造的剖面图; 图2是用于说明本实施方式的半导体装置的制造工序的剖面图; 图3是用于说明本实施方式的半导体装置的制造工序的剖面图; 图4是用于说明本实施方式的半导体装置的制造工序的剖面图; 图5是用于说明本实施方式的半导体装置的制造工序的剖面图; 图6是用于说明本实施方式的半导体装置的制造工序的剖面图; 图7是用于说明本实施方式的半导体装置的制造工序的剖面图; 图8是用于说明本实施方式的半导体装置的制造工序的剖面图; 图9是用于说明本实施方式的半导体装置的制造工序的剖面图; 图IO是用于说明本实施方式的半导体装置的制造工序的剖面图; 图11是用于说明本实施方式的半导体装置的制造工序的剖面图; 图12是用于说明本实施方式的半导体装置的变形例的剖面图; 图13是表示现有的双极晶体管的构造的剖面图。
具体实施方式
下面,参照

将本发明具体化的实施方式。首先,参照图1对本发明一实施方式的半导体装置的构造进行说明。另外,本实施方式中,对SiGe基异质结双极晶体管中应用了本发明的情况进行说明。本实施方式的半导体装置中,在p型硅半导体衬底1的表面形成有由具 有作为集电极层2的功能的n型硅构成的外延层。在集电极层2的局部形成 有利用LOCOS法形成的氧化硅膜构成的元件分离膜3。另外,在元件分离膜 3上包围其周围的区域为活性区域Al。另外,元件分离膜3具有倾斜部3a 和平坦部3b。在元件分离膜3的平坦部3b上形成有由氧化硅膜4及多晶硅膜 5构成的双层构造的保护膜9。具体而言,在氧化硅膜4的表面上形成有多晶 硅膜5。在此,在本实施方式中,保护膜9不在元件分离膜3的倾斜部3a上形成 而在平坦部3b上形成。另外,保护膜9的活性区域Al侧的端部配置于从元 件分离膜3的倾斜部3a及平坦部3b的边界部分朝向与活性区域Al的相反侧 隔开规定间隔的位置。具体而言,保护膜9的端部配置在自活性区域Al和元 件分离膜3的倾斜部3a的边界部分与活性区域Al的相反侧离开约300nm左 右、且自元件分离膜3的倾斜部3a和平坦部3b的边界与活性区域A1的相反 侧离开约150nm左右的位置。即,氧化硅膜4及多晶硅膜5的各端部位于元 件分离膜3的平坦部3b上。另外,多晶硅膜5的端部位于比氧化硅膜4的端 部靠活性区域Al侧。另外,自集电极层2的活性区域A1上到保护膜9上,形成有SiGe层6。 具体而言,SiGe层6按照覆盖元件分离膜3的倾斜部3a、元件分离膜3的平 坦部3b的未被保护膜9覆盖的区域、和保护膜9的方式形成。另外,在SiGe 层6的表面上形成有硅膜7。在此,由SiGe层6中的活性区域Al上形成的 部分(SiGe层6a )和硅膜7的SiGe层6a上形成的部分(硅膜7a)构成基极 层。另外,在活性区域Al形成有扩散层12a,并且,由该扩散层12a、 SiGe 层6中的活性区域Al以外的区域形成的部分(SiGe层6b )、硅膜7的SiGe 层6b上形成的部分(硅膜7b)构成外部基极层12。另外,在外部基极层12 上注入有n型杂质。另外,在构成基极层的硅膜7a上形成有由n型扩散层构成的发射极层]3 。 在发射极层13上形成有发射极电极8a。另外,按照包围发射极电极8a及发 射极层13的方式形成侧壁绝缘膜11。另外,按照与构成外部基极层12的SiGe膜6b和硅膜7b的端部接触的方式形成有由多晶硅构成的侧壁8b。同样,在 与构成保护膜9的氧化硅膜4的一侧端部接触的位置也形成有由多晶硅构成 的侧壁8c。另外,按照覆盖侧壁8b及8c、氧化硅膜4的方式形成有氧化硅 膜14。在发射极电极8a及外部基极层12的各表面形成有用于将表面作成低电 阻层的硅化物膜(钴硅化物)15a及15b。在本实施方式中,如上所述,保护膜9不形成于元件分离膜3的倾斜部 3a上,而是形成于平坦部3b上。进而,此时,将保护膜9的端部配置于自元 件分离膜3的倾斜部3a及平坦部3b的边界部分朝向活性区域Al的相反侧隔 开规定间隔的位置。通过这样构成,可将在保护膜9的端部产生的台阶部分 和元件分离膜3的倾斜部3a引起的台阶部分形成在不同的位置,因此,与在 对保护膜9的端部产生的台阶增加了倾斜部3a引起的台阶时产生的台阶相 比,可将台阶的大小降低元件分离膜3的倾斜部3a引起的台阶的量。因此, 相应地,可抑制在将保护膜9的台阶上形成的SiGe膜6的覆盖性劣化,因此, 能够稳定地制造可靠性高的半导体装置。另外,可抑制SiGe膜6的覆盖性劣 化引起的制造的成品率降低。其次,参照图1 ~图11说明本发明一实施方式的半导体装置的制造工艺。首先,如图2所示,在由p型硅构成的半导体衬底1上,通过层叠由n 型硅构成的外延层而形成集电极层2。在该集电极层2的局部形成由LOCOS 膜构成的元件分离膜3。另外,被该元件分离膜3包围的区域为活性区域A1。其次,如图3所示,利用减压CVD ( Chemical Vapor Deposition:化学气 相沉积)法将作为保护膜9使用的氧化硅膜4和多晶硅膜5按顺序分别堆积 约50nm。然后,利用平版印刷法在多晶硅膜5上形成规定图案的抗蚀剂膜。 然后,以该抗蚀剂膜为掩模,通过干式蚀刻将多晶硅膜5进行构图。接着, 以该多晶硅膜5为掩模,利用采用了氟酸等的湿式蚀刻对氧化硅膜4进行构 图。此时,保护膜9按照在元件分离膜3的平坦部3b上具有端部的方式进行 构图。而此时,通过利用湿式蚀刻各向同性地除去氧化硅膜4,在多晶硅膜5 的下层的氧化硅膜4的端部部分生成作为下层的氧化硅膜4的端部相对于作 为上层的多晶硅膜5的端部为洼形状的钻蚀。然后,如图4所示,使用减压CVD法使掺杂了约1 x 1019cm 3左右的硼 (B )的n型SiGe层6、和不含锗(Ge )的硅膜7分别外延成长。另外,SiGe层6及硅膜7的膜厚分别约为40nm左右,合计约为80nm左右。其次,如图5所示,利用平版印刷法设置抗蚀剂膜,以在多晶硅膜5(或 氧化硅膜4 )整个区域上形成硅膜7及SiGe层6的一端。然后,以抗蚀剂膜 为掩模,利用干式蚀刻对硅膜7及SiGe层6进行构图,由此形成硅膜7a及 SiGe层6a。此时,通过蚀刻将比多晶硅膜5的SiGe层6a靠外侧的部分除去。 然后,如图6所示,在利用减压CVD法形成掺杂了约1 x 102Qcm—3左右 以上的n型杂质的多晶硅膜8之后,在该多晶硅膜8上形成氮化硅膜10。另 夕卜,多晶硅膜8的膜厚为约200nm左右,氮化硅膜10的膜厚为约50nm左右。 其次,利用平版印刷法形成用于加工所希望的发射极电极的规定图案的抗蚀 剂膜20。其次,如图7所示,以抗蚀剂膜20为掩模,通过干式蚀刻按顺序构图氮 化硅膜10、多晶硅膜8及硅膜7。在此,氮化硅膜10被构图成为氮化膜10a。 该氮化膜10a作为蚀刻加工多晶硅膜8时的掩模起作用。另外,千式蚀刻在 完全除去硅膜7前不进行,而以在SiGe层6a上的整个面上残留硅膜7的一 部分的状态下结束。其结果是,硅膜7成为具有截面凸状形状的硅膜7a。然 后,将多晶硅膜8构图成作为发射极电极起作用的发射极电极8a。进而多晶 硅膜8被加工成在SiGe层6a和硅膜7a的周围衬垫状形成的侧壁8b、和在氧 化硅膜4的周围衬垫状形成的侧壁8c。另外,元件分离膜3及氧化硅膜4的 头见定部分露出。然后,如图8所示,在使用CVD法在整个面上堆积了作为绝缘膜的氧化 硅膜后,使用干式蚀刻进行整面反复蚀刻。由此,在氮化硅膜10a、发射极电 极8a及硅膜7a的凸部的周围形成由氧化硅膜构成的侧壁绝缘膜11。而在此, 用于形成侧壁绝缘膜11的氧化硅膜的膜厚约为200nm程度,通过四乙氧基曱 硅烷(TEOS) /氧气(02)混合气体而成膜。其次,如图9所示,在使用离子注入法注入了 p型杂质后,利用热处理 进行活化。由此,形成由导入了 p型杂质的扩散层12a、 SiGe层6b及硅膜7b 构成的外部基极层12。然后,如图IO所示,通过热处理使发射极电极8a的n型杂质向硅膜7a 中扩散,由此形成发射极层13。其结果是,通过在硅膜7a上形成含n型杂质 的区域(发射极层13)和不含n型杂质的区域,在硅膜7a内形成发射极-基 极结。另外,该工艺中的热处理是使用RTA装置进行约30秒的约IOO(TC左右的热处理。其次,在进行了热处理后,使用稀氢氟酸及磷酸除去发射极电极8a上的 氮化硅膜10a。由此得到图11所示的构造。之后,使用CVD法在整个面上堆 积氧化硅膜。然后,在利用平版印刷法形成规定图案的抗蚀剂膜后,以该抗 蚀剂膜为掩模,通过干式蚀刻对该氧化硅膜进行构图。由此形成用于作为下 一工序中硅化处理时的硅化物块使用的构图后的氧化硅膜14。然后,在发射极电极8a的表面及外部基极层12的表面形成钴(Co )层, 通过进行热处理而形成硅化物膜(钴硅化物膜)15a及15b (这样,形成如图 1所示的本实施方式的NPN型双极晶体管)。之后未图示,在半导体衬底的表 面堆积等离子TEOS膜等层间绝缘膜,进行集电极层、基极层及发射极电极 部的接触开口 ,并且形成由钛等构成的势垒金属层及由铝构成的配线层。在本实施方式中,如上所述,由于具备在不同的位置形成在保护膜9的 端部产生的台阶部分和元件分离膜3的倾斜部3a引起的台阶部分的工序,从 而与在相同的位置形成台阶部分的情况相比,台阶减小。由此,由于该台阶 减小,SiGe层6b相对于保护膜9的覆盖性相应地提高,因此,可减少在之后 的工序中形成于SiGe层6b上的膜产生剥离、或形成于SiGe层6b的表面的 硅化物膜15b产生形状不良的情况等。因此,由于可抑制成为外部基极层的 SiGe层6b的覆盖性的劣化引起的制造的成品率的降低,故能够稳定地制造可 靠性高的双极晶体管(半导体装置)。另外,通过在不同的位置形成在保护膜 9的端部产生的台阶部分、和元件分离膜3的倾斜部3a引起的台阶部分,从 而可相对于掩模形成的精度具有余量,因此,该余量可抑制次品的产生。另外,在为形成保护膜9而进行蚀刻时,在作为下层的氧化硅膜4的端 部按照相对于作为上层的多晶硅膜5的端部为洼形状(钻蚀)的方式形成的 情况下,形成于保护膜9上的SiGe层6及硅膜7也沿保护膜9的洼形状形成, 由此,覆盖性容易劣化。但是,在本实施方式中,如上所述,通过将由保护 膜9的端部产生的台阶降低元件分离膜3的倾斜部3a引起的台阶的量,可抑 制SiGe层6b及硅膜7b的覆盖性的劣化。另外,本次公开的实施方式是以所有点进行的示例,应认为是没有限制 的。本发明的范围不是上述实施方式的说明,而由权利要求的范围表示,进 而包含与权利要求的范围均等的意思及范围内的所有变更。在上述实施方式中,对NPN型双极晶体管进行了说明,但也可以是将各区域的导电类型反向的PNP型双极晶体管。另外,表示了在半导体衬底l上 形成由硅构成的外延层来形成集电极层2的例子,但本发明不限于此。例如 也可以自p型或n型硅半导体衬底1的表面离子注入具有与其相反的导电性 的杂质来形成集电极层。
另外,在上述实施方式中,表示了使用钴形成硅化物膜的例子,但本发 明不限于此,例如也可以使用钛(Ti)等除钴以外的金属来形成硅化物膜。
另外,在上述实施方式的构造中,如图12所示的变形例,在元件分离膜 3上的未被保护膜9覆盖的区域也可以形成膜厚比保护膜9薄的底膜70。通 过设置该底层70,与在元件分离膜3上直接外延成长的情况相比,可形成结 晶性良好的SiGe层6b,因此,可降低双极晶体管的配线电阻。
相关申请的交叉参考
本专利申请要求申请号JP2007-048247、半导体装置的制造方法,2007 年2月28日,北村雄二、井原良和,向日本专利局提交的在先专利申请的优 先权,其全部内容在此处引用作为参考。
权利要求
1、一种半导体装置,其具备具有倾斜部和平坦部的元件分离膜;不在所述元件分离膜的倾斜部上形成而在所述平坦部上形成的保护膜;自被所述元件分离膜包围的活性区域的表面上横跨所述保护膜上而形成的外部基极层。
2、 如权利要求1所述的半导体装置,其中,所述保护膜的所述活性区 域侧的端部配置在自所述元件分离膜的倾斜部及平坦部的边界部分朝向所 述活性区域的相反侧隔开规定间隔的位置。
3、 如权利要求1所述的半导体装置,其中, 所述保护膜包含氧化硅膜和形成于所述氧化硅膜上的多晶硅膜,所述氧化硅膜的端部及所述多晶硅膜的端部位于所述元件分离膜的平 坦部上。
4、 如权利要求3所述的半导体装置,其中,所述保护膜的多晶硅膜的 端部比所述氧化硅膜的端部靠所述活性区域侧。
5、 如权利要求1所述的半导体装置,其中,所述外部基极层在所述平 坦部的未形成所述保护膜的区域上、所述倾斜部的表面上、所述保护膜的表 面上形成。
6、 如权利要求1所述的半导体装置,其中,还具备在所述平坦部及所 述倾斜部的表面上和所述保护膜的表面上形成的底层,在所述底层的表面上形成有所述外部基极层。
7、 如权利要求1所述的半导体装置,其中,所述外部基极层至少含有 SiGe层。
8、 如权利要求7所述的半导体装置,其中,所述外部基极层包含所述SiGe层和形成于所述SiGe层上的硅膜, 在所述外部基极层的硅膜上形成有硅化物膜。
9、 如权利要求7所述的半导体装置,其中,所述保护膜包含氧化硅膜 和形成于所述氧化硅膜上的多晶硅膜,并且,所述保护膜的多晶硅膜和所述 外部基极层的SiGe层接触。
10、 一种半导体装置的制造方法,其包括在半导体衬底上形成具有倾斜部和平坦部的元件分离膜的工序;按照不在所述元件分离膜的倾斜部上形成而在所述平坦部上形成的方式形成保护膜的工序;按照自被所述元件分离膜包围的活性区域的表面上横跨所述保护膜上的方式形成外部基极层的工序。
11、 如权利要求10所述的半导体装置的制造方法,其中,形成所述保 护膜的工序包括按照将所述保护膜的所述活性区域侧的端部配置在自所述规定间隔的位置的方式形成所述保护膜的工序。
12、 如权利要求10所述的半导体装置的制造方法,其中,形成所述外 部基极层的工序包括在所述平坦部的未形成所述保护膜的区域上、所述倾 斜部的表面上、所述保护膜的表面上形成所述外部基极层的工序。
13、 如权利要求10所述的半导体装置的制造方法,其中,还包括在所形成所述外部基极层的工序包括在所述底层的表面上形成所述外部基 极层的工序。
14、 如权利要求10所述的半导体装置的制造方法,其中,所述外部基 极层至少含有SiGe层。
15、 如权利要求14所述的半导体装置的制造方法,其中, 所述外部基极层包含所述SiGe层和形成于所述SiGe层上的硅膜, 且该制造方法还包括在所述外部基极层的硅膜上形成硅化物膜的工序。
16、 如权利要求14所述的半导体装置的制造方法,其中, 所述保护膜含有氧化硅膜和形成于所述氧化硅膜上的多晶硅膜, 且形成所述保护膜的工序包括按照使所述保护膜的多晶硅膜与所述外部基极层的SiGe层接触的方式形成所述保护膜的工序。
17、 如权利要求16所述的半导体装置的制造方法,其中,形成所述保 护膜的工序包括在利用干式蚀刻进行构图所述多晶硅膜以使端部位于所述 平坦部上后,以构图后的所述多晶硅膜为掩模,利用湿式蚀刻构图所述氣化 硅膜,以使所述氧化硅膜的端部位于所述平坦部上的工序。全文摘要
本发明涉及一种半导体装置及其制造方法,该半导体装置具备具有倾斜部和平坦部的元件分离膜、不在元件分离膜的倾斜部上形成而在平坦部上形成的保护膜、自被元件分离膜包围的活性区域的表面上横跨保护膜上形成的外部基极层。
文档编号H01L21/331GK101257045SQ20081008066
公开日2008年9月3日 申请日期2008年2月28日 优先权日2007年2月28日
发明者井原良和, 北村雄二 申请人:三洋电机株式会社

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