用于具有棋盘式布局的晶体管的栅极金属布线的制作方法

xiaoxiao2020-8-1  4

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专利名称:用于具有棋盘式布局的晶体管的栅极金属布线的制作方法
技术领域
本发明涉及用于制造高电压晶体管的半导体器件结构和工艺。
技术背景在半导体领域中高电压场效应晶体管(HVFET)已是公知的。很多 HVFET采用的器件结构包括延伸的漏极区,当器件处于"截止"状态时, 该延伸的漏极区支持或阻断所施加的高电压(例如几百伏)。在常规 的垂直HVFET结构中,半导体材料的台或柱形成用于导通状态中的电 流的延伸的漏极或漂移区。在衬底顶部附近、与台的側壁区域相邻地 形成沟槽栅极结构,在台处将本体区设置在延伸的漏极区上方。向栅 极施加适当的电压电势沿着本体区的垂直侧壁部分形成导电沟道,使 得电流可以垂直流过半导体材料,即,从设置源极区的衬底顶表面向 下流到设置漏极区的衬底底部。在常规布局中,垂直HVFET由长的连续硅柱结构构成,该硅柱结 构跨越半导体管芯延伸,并且该柱结构在垂直于柱长度的方向上重复。 不过,该布局引起的问题在于,在高温处理步骤期间硅晶片容易产生 大的翘曲。在很多工艺中,翘曲是永久性的且足够大,防碍了在下一 处理步骤中用工具加工晶片。发明内容根据本发明的一个实施例,提供一种晶体管,包括衬底;被组 织成多个部分的多个晶体管段,每个晶体管段具有长度和宽度,每个 部分的晶体管段沿宽度被设置成并排关系,所述部分被设置成行和列, 每行的部分被设置成使得晶体管段的部分到部分的长度沿第一和第二 横向交替对准,第一横向基本垂直于第二横向,每个晶体管段包括 半导体材料柱,所述柱具有设置在衬底的顶表面处或附近的源极区;分别设置在所述柱的相对侧上的第一和第二介电区域,所述第一介电 区域由所述柱横向包围,并且所述第二介电区域横向包围所述柱;分 别设置在所述第一和第二介电区域中的第一和第二场板;分别设置在邻近本体区的柱的顶部处或附近的第一和第二介电区中的第一和笫二栅极元件;以及第一金属层,其包括耦合到每个晶体管段的源极区的 源极汇流排、和耦合到每个晶体管段的第一和第二栅极元件的栅极汇 流排。根据本发明的一个实施例,提供一种晶体管,包括衬底;被组 织成多个部分的多个晶体管段,每个晶体管段具有长度和宽度,每个 部分的晶体管段沿宽度被设置成并排关系,所述部分被设置成行和列, 每行的部分被设置成使得晶体管段的部分到部分的长度沿第一和第二 橫向交替对准,第一横向基本垂直于第二横向,每个晶体管段包括 半导体材料柱,所述柱具有设置在衬底的顶表面处或附近的源极区; 分别设置在所述柱的相对侧上的第一和第二介电区域,所迷第一介电 区域由所述柱横向包围,并且所述第二介电区域横向包围所述柱;分 别设置在所述第一和第二介电区域中的第一和笫二场板;分别设置在 邻近本体区的柱的顶部处或附近的第一和第二介电区中的第一和第二 栅极元件;以及第一金属层,其包括耦合到每个晶体管段的源极区的 源极汇流排、和耦合到每个晶体管段的第一和第二栅极元件的栅极汇 流排,栅极汇流排包括与每行相关联的顶部和底部线,具有沿第一横 向对准的段的长度的部分均具有耦合到顶部线的第一和第二栅极元件 中的第 一组,并且第 一和第二栅极元件中的第二组耦合到底部线。根据本发明的一个实施例,提供一种晶体管,包括衬底;被组 织成多个部分的多个晶体管段,每个晶体管段具有长度和宽度,每个 部分的晶体管段沿宽度被设置成并排关系,所述部分被设置成行和列, 每行的部分被设置成使得晶体管段的部分到部分的长度沿第一和第二 横向交替对准,第一横向基本垂直于第二横向,每个晶体管段包括 跑道形半导体材料柱,所述柱具有设置在衬底的顶表面处或附近的源 极区;分别设置在邻近本体区的柱的相对側上的第一和第二栅极元件; 第一金属层,其包括耦合到每个晶体管段的源极区的源极汇流排、和 耦合到每个晶体管段的第 一和第二栅极元件的栅极汇流排,栅极汇流 排包括与每行相关联的顶部和底部线,源极汇流排在顶部与底部线之 间跨越每一行连续延伸。


和附图将可以更全面地理解本发明,不过,详细说明和附图不应用来将本发明限制到所示的具体实施例,而是仅用 于解释和理解。图1示出了垂直HVFET结构的实例截面側视图。图2A示出了图1中所示的垂直HVFET结构的实例布局。图2B为图2A中所示的实例布局的一部分的放大视图。图3A示出了图1中所示的垂直HVFET结构的另一实例布局。图3B为图3A中所示的实例布局的一部分的放大视图。图4A示出了图1中所示的垂直HVFET结构的又一实例布局。图4B为图4A中所示的实例布局的一部分的放大视图。图5示出了具有管芯至管芯棋盘式布置的HVFET的晶片的实例布局。图6示出了具有管芯至管芯棋盘式布置的分段的HVFET的晶片的 实例布局。图7示出了具有H VFET段的棋盘式块的矩形管芯的实例布局。 图8示出了用于图7中所示的管芯的实例栅极金属布线布局。 图9示出了用于图7中所示的管芯的实例栅极和源极金属布线布局。图IO示出了图9中所示的实例布局的展开部分。
具体实施方式
在下述说明中,为了提供对本发明的透彻理解,给出了具体细节, 例如材料类型、尺寸、结构特点、处理步骤等。不过,本领域的普通 技术人员将理解,实施本发明可以不需要这些具体细节。还应理解, 图中的元件是代表性的,为了清晰起见没有按照比例绘制。图1示出了垂直HVFET 10的实例截面側S见图,该HVFET 10具有 这样的结构,其包括形成于N+掺杂硅衬底11上的N型硅的延伸漏极区 12。对衬底11进行重掺杂以使其对流经漏电极的电流的电阻最小化, 在完成的器件中漏电极位于衬底的底部上。在一个实施例中,延伸漏 极区12为从衬底11延伸到硅晶片的顶表面的外延层的一部分。接近 外延层的顶表面形成P型本体区13以及被P型区域16横向分开的N+ 掺杂的源极区14a和14b。如可以看到的,P型本体区13设置于延伸漏极区12上方且垂直地将延伸漏极区12与N+源极区14a和14b以及 P型区域16分开。在一个实施例中,外延层包括延伸漏极区12的部分的掺杂浓度是 线性渐变的,以产生表现出基本均匀的电场分布的延伸漏极区。线性 渐变可以在外延层12的顶表面下方的某个点处停止。在图1的实例垂直晶体管中,延伸漏极区12、本体区13、源极区 14a和14b以及P型区域16共同包括硅材料的台或柱17 (在本申请中 两个术语作为同义词使用)。用介电材料(例如氧化物)层填充形成 于柱17的相对側上的垂直沟槽,所迷介电材料形成介电区域15。可以 由器件的击穿电压要求决定柱17的高度和宽度以及相邻垂直沟槽之间 的间距。在各实施例中,台17的垂直高度(厚度)在大约30nm到120 Mm厚的范围内。例如,在尺寸大约为lmmx lmm的管芯上形成的HVFET 可以具有垂直厚度为大约60nm的柱17。作为另一实例,在每一側的 大约2mm-4mm的管芯上形成的晶体管结构可以具有大约30ym厚的柱 结构。在特定实施例中,柱17的横向宽度尽量窄到能可靠制造的程度 (例如大约0.4ym到0.8ym宽),以便实现非常高的击穿电压(例 如600-800V)。在另一实施例中,不是跨越柱17的横向宽度在N+源极区14a和 14b之间布置P型区域16 (如图1所示),而是可以跨越柱17的横向 长度在柱17的顶部交替形成N+源极区和P型区域。换句话说,诸如图 1中所示的给定的截面图将具有跨越柱17的整个横向宽度延伸的N+源 极区14或P型区域16,取决于该截面取自哪里。在这样的实施例中, 每个N+源极区14在两側(沿柱的横向长度)与P型区域16邻接。类 似地,每个P型区域16在两侧(沿柱的横向长度)与N+源极区14邻 接。介电区域15a、 15b可以包括二氧化硅、氮化珪或其他合适的介电 材料。可以使用多种公知方法,包括热生长和化学汽相淀积来形成介 电区域15。设置在每个介电层15中并与衬底11和柱17完全绝缘的是 场板(field plate) 19。用于形成场板19的导电材料可以包括重掺 杂的多晶硅、金属(或金属合金)、硅化物或其他适当的材料。在完 成的器件结构中,场板19a和19b通常起电容极板的作用,当HVFET 处于截止状态时(即当漏极被升高至高电压电势时)所述电容极板可用于耗尽延伸漏极区的电荷。在一个实施例中,将每个场板19与柱17 的侧壁分开的氧化物区域15的横向厚度大约为4pm。垂直HVFET晶体管80的沟槽栅极结构包括栅极元件18a、 18b,每 个栅极元件分别设置在场板19a、 19b和本体区13之间、柱17的相对 侧上的氧化物区域15a和15b中。高质量的薄(例如 500A)栅极氧 化物层将栅极元件18与和本体区13相邻的柱17的側壁分开。栅极元 件18可以包括多晶硅、或某种其他适合的材料。在一个实施例中,每 个栅极元件18具有大约1, 5pm的横向宽度和大约3. 5Mm的深度。本领域的实践人员将会理解,柱17的顶部附近的N+源极区14和 P-型本体区13均可以使用普通的淀积、扩散和/或注入处理技术形成。 在形成N+源极区38之后,通过利用常规制造方法形成电连接到器件的 相应区域/材料(为了清晰图中未示出)的源、漏、栅、和场板电极可 以完成HVFET 10。图2A示出了图1中所示的垂直HVFET结构的实例布局。图2A的 顶视图示出了单个分立的HVFET,其包括半导体管芯21上的上部晶体 管部分30a和下部晶体管部分30b。由伪硅柱32将这两部分分开。每 个部分30包括多个"跑道(racetrack)"形晶体管结构或4殳,每个 晶体管段包括细长环或椭圆,其包括在相对側由介电区域15a和15b 包围的硅柱17。柱17本身在x和y方向上4黄向延伸以形成连续细长的 跑道形环或椭圆。设置在介电区域15a和15b中的是相应的栅极元件 18a和18b以及场板19a和19b。场板19a包括单个细长元件,其在圆 形指尖(fingertip)区域中终结于任一端。另一方面,场板19b包括 环绕柱17的细长环或椭圆。相邻跑道结构的场板19b ^皮示为合并的 (merged),从而它们共享在一側的公共元件。作为参考,图1的截 面图可以取自图2A的实例布局的切割线A-A\应当理解,在图2A的实例中,每个跑道形晶体管段在y方向上的 宽度(即间距)大约为13pm,在x方向上的长度在大约400 Mm到1000 Mm的范围内,且柱高度约为60Mm。换句话说,包括部分30a和30b 的各个跑道形晶体管段的长宽比在大约30直到80的范围内。在一个 实施例中,每个跑道形段的长度大于其间距或宽度至少20倍。本领域的实践人员将理解,在完成的器件结构中,使用图案化金 属层来互连各个晶体管段的每个硅柱17。也就是说,在实际实施例中,分别将所有的源极区、栅极元件和场板一起布线至管芯上对应的电极。在图示的实施例中,每个部分30中的晶体管段基本跨越管芯21的宽 度沿y方向设置成并排关系。类似地,在x方向上,部分30a和30b 的晶体管段的额外长度基本在管芯21的长度上延伸。在图2A的实例 布局中,跨越半导体管芯21,分开硅柱的介电区域15的宽度以及场板 的宽度是基本均匀的。以均匀的宽度和间隔距离布置晶体管段防止了 在用于共形地淀积包括介电区域15和场板19的层的处理步骤之后形 成空隙或孔。图2B为图2A中所示的实例布局的一部分的放大视图。为了清晰 起见,仅示出了每个晶体管段的柱17和介电区域15b。图示的伪硅柱 32分开相应晶体管段部分30a和30b的介电区域15b的圆端区域。换 句话说,在半导体衬底中被蚀刻来限定柱17的深垂直沟槽也限定伪硅 柱32。在一个实施例中,使伪硅柱32在x方向上的宽度(即其分开晶 体管段部分)小到能被可靠地制造。将单个管芯HVFET分段成由伪硅柱32分开的部分的目的在于在细 长跑道形晶体管段中引入长度方向上(x方向)的应力消除 (stressrelief )。将晶体管器件结构分段或断开成两个或更多个部 分减轻了跨越管芯长度的机械应力。该应力由位于柱側面的氧化物区 域引起,并且通常集中于每个跑道形段的圓形端处。由此通过将晶体致的不希望有的硅柱翘:和对硅"损伤:侈^口位^)。'"要理解的是,在通过高度分段的布局提供的应力消除和导电区域 的损失之间存在折衷。更多的分段导致更大的应力减轻,但是以导电 区域为代价。通常,柱的垂直高度越大且半导体管芯越大,则需要的 晶体管部分或段的数目越大。在一个实施例中,对于具有60pm高的 柱的2nunx2mm的管芯,利用包4舌四个跑道形晶体管部分的布局在导通 电阻约为1欧姆的HVFET中提供足够的应力减轻,所述四个跑道形晶 体管部分由伪硅柱分开,每个伪硅柱具有大约13ym的间距(y方向) 和大约450 pm的长度(x方向)。在另一个实施例中,不是用伪硅柱来分开成对的跑道形晶体管段, 每一对位于不同部分中,而是可以用包括不同材料的伪柱。用于伪柱 的材料应当具有接近硅的热膨胀系数或充分不同于介电区域的热膨胀ii系数的热膨胀系数以便减轻由位于硅柱側面的介电区域引起的长度方 向上的应力。图3A示出了图1所示的垂直HVFET结构的另一实例布局。图3B 为图3A中所示的实例布局的一部分的放大图,仅示出了柱17、氧化物 区域15b和可选的伪硅柱33。类似于图2A和2B的实施例,图3A和 3B示出了半导体管芯21上的单个分立的HVFET,其包括上部晶体管部 分30a和下部晶体管部分30b。但是在图3A和3B的实例中,由氧化物 区域15b填充的深垂直沟槽以及晶体管部分30a和30b的场板19b重 叠,或者被合并,在分段的晶体管部分之间留下小的菱形伪硅柱33。 在该实施例中,单个伪柱中心位于两个部分上相邻成对的晶体管段的 四个圆形端之间。在所示的实例中,对于包括管芯21的晶体管部分30 中的每N个(其中N为大于1的整数)跑道形段或结构,存在总共N-l 个伪柱33。图4A示出了图1所示的垂直HVFET结构的又一实例布局。图4B 为图4A中所示的实例布局的一部分的放大图。在图4B的放大图中为 了清晰仅示出了柱17和氧化物区域15b。在该实例中,将半导体管芯 21的包括HVFET的晶体管段交替移动每个跑道形段的长度的一半,结 果形成交替与上部晶体管部分40a和下部晶体管部分40b相关联的跑 道形晶体管段。换句话说, 一行部分40a的每个晶体管段由部分40b 的一对晶体管段分开,该对晶体管段沿x方向设置成端到端的关系。要理解的是,可以将各段交替移动段长度的任何百分数 (fraction)。换句话说,段的移动不限于长度的50%或一半。多种实 施例可以包括交替移动了晶体管段的长度的从大于0 %到小于100 %的 任何百分比或百分数的段。在图4A和4B的实例中,相应部分40a和40b中交替的晶体管段 的介电区域15b被合并。在图示的具体实施例中,与不同相邻部分相 关联的晶体管段的圆形端重叠或被合并,使得相邻部分的场板19b在 各端处(沿x方向)被合并。而且,不同部分的交替晶体管段的场板 19b的延伸的直边部分沿着每个段的基本长度被合并。要理解的是,区 域15b和19b在相应部分之间有或没有伪柱(或隔离的伪硅柱)的情况 下都可以^皮合并。图5示出了晶片50的实例布局,其在半导体管芯21a-21d上分别具有管芯至管芯的棋盘式HVFET 10a-10d。 HVFET 10的每一个包括如 图1所示的多个跑道形晶体管段,它们沿着其宽度并排设置成基本方 形的块。在该实例中,HVFET 10a-10d均包括长度基本跨越相应管芯 21a-21d的长度延伸的晶体管段。在一个实施例中,每个段的宽度约为 13ym,且长度在大约500 mwi到2000 Mm的范围内。其他实施例可以 具有大于2000 Mm的长度。段的块或堆叠结构也基本跨越每个管芯的 宽度延伸。(注意每个管芯21的有边的方形代表相邻半导体管芯之间 划线区域的边缘。)虽然图5示出了两行和两列的HVFETIO,但可以理 解的是,可以跨越整个晶片衬底重复所示出的管芯至管芯棋盘式布置。在图5的实例中,行或列中相邻的管芯被取向为使得一个管芯中 的晶体管段的长度在一个方向上延伸,且相邻管芯中的晶体管段的长 度沿第二正交方向延伸。例如,HVFET10a被示为其晶体管段的长度沿 x方向取向,而相邻的HVFET 10b和10c。通过跨越晶片5 0正交地交 替每单个管芯21中的晶体管段的取向(即棋盘式布置),将由长介电 区域产生的机械应力沿两个正交方向分布,由此减少了晶片50的翘曲。图6示出了具有分段的HVFET的管芯到管芯棋盘式布置的晶片的 另一实例布局。图6的实例使用了与图5相同的方法管芯到管芯地交 替晶体管结构的取向;然而,在图6的实施例中,将HVFET结构分段 成多个(例如两个)部分。例如,将基本跨越半导体管芯21的长度和 宽度延伸的每个HVFET分,殳成由伪柱32分开的两个部分30a和30b。对于基本方形的管芯而言,图6中所示的每个半导体管芯21具有 与图2所示的相同的布局。类似于图5中所示的实例,相邻管芯具有 跨越晶片50正交交替的晶体管段。也就是说,管芯21a和21d的部分 30a和30b中的晶体管段具有在x方向上取向的长度,而管芯21b和 21c的部分30a和30b中的晶体管段具有在y方向上取向的长度。可以理解,可以用多个均由一个或多个伪柱分开的晶体管部分, 例如大于2个的晶体管部分形成每个管芯21的HVFET。此外,可以将 图2A-4B的实例中所示的具有多个晶体管部分的单个管芯布局中的任 何一个用在图6中所示的每个管芯21中,且各段的取向跨越晶片50 管芯到管芯地交替。图7示出了管芯25的实例矩形布局,其具有以并排布置的基本方 形块或部分36堆叠的跑道形HVFET段的棋盘式块。4于或列中的相邻部分被取向成使得一个部分中的晶体管段的长度在一个方向上延伸,且 其他相邻部分中的晶体管段的长度在第二正交方向上延伸。例如,管芯25的每个行和列包括取向为细长的晶体管段沿x方向对准 (aligned)的晶体管部分36a和取向为细长的晶体管段沿y方向对准 的交替的晶体管部分36b.晶体管部分36a和36b之间的空间包括伪硅 柱;也就是说,形成伪柱的硅不是有源晶体管区域。在图示的实施例中,管芯25包括三行和四列的晶体管部分36。图内)直线形状的管芯上-生产单个-分,立的HVFET。 。 又图8示出了用于图7中所示的管芯的实例栅极金属布线布局。利 用单金属层工艺制作图8的栅极金属布线方案,并且源极和栅极金属 被设置在相同的平坦水平面上。所示的实例包括在跑道形HVFET段的 棋盘式块的每行之间延伸的水平栅极金属汇流线(bus 1 ine )41a - 41d。 例如,栅极金属汇流线41a和41b被示为沿图7的棋盘式部分36的第 一 (上部)行的顶部和底部水平延伸。(应当理解,由于汇流线41b 提供到达棋盘式部分的第一和第二行的多晶硅栅极元件的共用导电路 径的事实,栅极金属汇流线41b可以是汇流线41a的两倍宽。)在每行之内,具有沿x方向对准的其晶体管段的长度的部分36具 有一半耦合到顶部汇流线的多晶硅栅极元件、和第二半耦合到底部汇 流线的多晶硅栅极元件。例如,图8中的上部左手边块或部分36被示 为具有由线44a表示的通过接触45a连接到栅极金属汇流线41b的多 晶硅栅极元件,而在相同部分中的由线44b表示的多晶硅栅极元件通 过接触45b连接到栅极金属汇流线41a。注意,每个线44a或44b实际 上表示单个跑道形HVFET段的两个栅极元件18a和18b (见图1 )。因 此,在相同部分中,线44a表示两个最左边的HVFET段的栅极元件, 并且线44b表示两个最右边的HVFET段的栅极元件。进一步要注意的 是,每个栅极元件仅在一端连接到汇流线(顶部或底部)。图8中示出的栅极金属布线图案也包括垂直栅极金属短截线(stub line) 42,所述垂直栅极金属短截线42跨越棋盘式块的每一行延伸大 约一半长度。在其中HVFET段的长度沿y方向对准的每个部分之内, 一半的多晶硅栅极元件耦合到一个短截线,并且另 一半的多晶硅栅极 元件耦合到另一个短截线。例如,图8的上部行中的第二部分(从左边)示出通过接触45c连接到左侧栅极金属短截线42a的底部一半的 栅极元件(由线44c表示),和通过接触45d连接到右侧栅极金属短 截线42b的顶部一半的栅极元件(由线44d表示)。类似地,在图8 的上部行中的笫四部分(最右手边)示出连接到栅极金属短截线42c 的底部一半的栅极元件和连接到栅极金属短截线42d的顶部一半的栅 极元件。注意,水平对准的段的每一个栅极元件仅在一端连接到短截 线(左或右側)。栅极金属短截线42跨越那些使其各段沿y方向(即水平地)对准 的部分仅延伸一半长度的原因是允许源极金属汇流线跨越每一行延伸 并且接触每个晶体管段的源极区。这通过图9的实例示出,其示出具 有在顶部和底部栅极金属迹线51之间跨越晶体管部分36的每一行连 续延伸的各个源极汇流线61的管芯25。(金属迹线51表示与每一行 相关联的合并的金属汇流线41和短截线42。)例如,源极汇流线61a 跨越管芯25上的部分的上部行连续延伸以接触在用于该行中的每一个 HVFET段的硅柱17的顶部处的源极区14的每一个。在这样做的过程中, 源极汇流线61a在短截线42之间和周围、以及在汇流线41之间"曲 折前进,,,其全部被图案化在相同的单层金属上。本领域技术人员将理解的是,通过使短截线42跨越每行延伸大约 一半长度,每个源极汇流线61的电流控制能力被最大化(即线61的 最小开槽)。为了不同地安置它,由于围绕短截线42的线61的开槽, 使短截线42跨越每行垂直地(沿x方向)延伸除一半长度以外的距离 将不必要地抑制或限制^夸越源极汇流线61流动的电流。同样地,应当 理解的是,通过将部分中的栅极元件的一半连接到一个栅极金属汇流 线(或短截线),以及另一半连接到另一个栅极金属汇流线(或短截 线),电迁移和电阻问题被最小化。图10示出了图9中所示的实例布局的展开部分,其示出用来连接 栅极金属迹线51与栅极元件18a和18b的一个可能的方案。在该实例 中,示出分别通过接触55a和55b连接迹线51与4册极元件18a和18b 的圆形指尖部分。在柱17的顶部处位于栅极元件18a和18b之间的源 极区被示为通过接触75连接到源极金属汇流排61。(应当理解,为了 清楚起见,仅示出两个接触75。)在替换实施例中,不是接触栅极元 件的圆形指尖部分,而是栅极金属迹线51可以沿圆形指尖部分附近的栅极元件18a和18b的直的、线性部分连接。(注意,为了清楚起见, 在图10的实例中没有示出场板。)虽然已经结合具体器件类型描迷了以上实施例,但是本领域的普 通技术人员将理解多种变型和改变都在本发明的范围内。例如,虽然 已经描述了 HVFET,但是图示的方法、布局和结构同样适用于其他结构 和器件类型,包括肖特基、二极管、IGBT和双极型结构。因此,应当 将说明书和附图看作是示例性的而不是限制性的。
权利要求
1.一种晶体管,包括衬底;被组织成多个部分的多个晶体管段,每个晶体管段具有长度和宽度,每个部分的晶体管段沿宽度被设置成并排关系,所述部分被设置成行和列,每行的部分被设置成使得晶体管段的部分到部分的长度沿第一和第二横向交替对准,第一横向基本垂直于第二横向,每个晶体管段包括半导体材料柱,所述柱具有设置在衬底的顶表面处或附近的源极区;分别设置在所述柱的相对侧上的第一和第二介电区域,所述第一介电区域由所述柱横向包围,并且所述第二介电区域横向包围所述柱;分别设置在所述第一和第二介电区域中的第一和第二场板;分别设置在邻近本体区的柱的顶部处或附近的第一和第二介电区中的第一和第二栅极元件;以及第一金属层,其包括耦合到每个晶体管段的源极区的源极汇流排、和耦合到每个晶体管段的第一和第二栅极元件的栅极汇流排。
2. 根据权利要求1所述的晶体管,其中所述柱沿第一和第二横向 延伸以形成跑道形环或椭圆。
3. 根据权利要求1所述的晶体管,其中所述柱垂直通过衬底延伸, 所述柱进一步包括延伸漏极区;以及垂直地分开源极和延伸漏极区的本体区。
4. 根据权利要求1所述的晶体管,其中栅极汇流排包括与每行相 关联的顶部和底部线,具有沿第一横向对准的段的长度的部分具有耦 合到顶部线的段的第一半的第一和第二栅极元件,并且所述段的第二 半的第一和第二栅极元件耦合到底部线。
5. 根据权利要求4所述的晶体管,其中栅极汇流排进一步包括一 对短截线,其中对所述段的长度沿第二横向对准的每一部分而言,所 述段的第一半的第一和第二栅极元件耦合到该对短截线中的第一个, 并且所述段的第二半的第 一和第二栅极元件耦合到该对短截线中的第
6. 根据权利要求5所述的晶体管,其中该对短截线的第一个和第 二个沿第一横向跨越每行延伸大约一半长度。
7. 根据权利要求5所述的晶体管,其中所述顶部和底部线沿第二 横向基本对准,并且所述短截线中的第一和第二个沿第一横向基本对 准。
8. 根据权利要求4所述的晶体管,其中源极汇流排在顶部与底部 线之间跨越每一行连续延伸。
9. 根据权利要求5所述的晶体管,其中源极汇流排在顶部与底部 线之间跨越每一行、并且围绕该对短截线中的第一个和第二个连续延 伸。
10. —种晶体管,包括 衬底;被组织成多个部分的多个晶体管段,每个晶体管段具有长度和宽 度,每个部分的晶体管段沿宽度被设置成并排关系,所述部分被设置 成行和列,每行的部分被设置成使得晶体管段的部分到部分的长度沿 第一和第二横向交替对准,第一横向基本垂直于第二横向,每个晶体管段包括半导体材料柱,所述柱具有设置在衬底的顶表面处或附近的源极区;分别设置在所述柱的相对侧上的第一和第二介电区域,所述第一 介电区域由所迷柱横向包围,并且所述第二介电区域横向包围所述柱;分别设置在所述第一和第二介电区域中的第一和第二场板;分别设置在邻近本体区的柱的顶部处或附近的第一和第二介电区 中的第一和第二栅极元件;以及第 一 金属层,其包括耦合到每个晶体管段的源极区的源极汇流排、 和耦合到每个晶体管段的第一和第二栅极元件的栅极汇流排,栅极汇 流排包括与每行相关联的顶部和底部线,具有沿第一横向对准的段的 长度的部分均具有耦合到顶部线的第一和第二栅极元件中的第一组, 并且第 一和第二栅极元件中的第二组耦合到底部线。
11. 根据权利要求10所述的晶体管,其中所述柱沿第一和第二横 向延伸以形成跑道形环或椭圆。
12. 根据权利要求IO所述的晶体管,其中第一组包括所述段的第一和第二栅极元件的 一半。
13. 根据权利要求IO所述的晶体管,其中所述柱垂直通过衬底延 伸,所述柱进一步包括延伸漏极区;以及垂直地分开源极和延伸漏极区的本体区。
14. 根据权利要求IO所述的晶体管,其中栅极汇流排进一步包括 一对短截线,其中对所述段的长度沿第二横向对准的每一部分而言, 第 一和第二栅极元件中的第三组耦合到该对短截线中的第 一个,并且 第 一和第二栅极元件中的第四组耦合到该对短截线中的第二个。
15. 根据权利要求14所述的晶体管,其中该对短截线中的第一个 耦合到顶部线,并且该对短截线中的第二个耦合到底部线。
16. 根据权利要求15所述的晶体管,其中所述第三组包括所述段 的第一和第二栅极元件的一半。
17. 根据权利要求IO所述的晶体管,其中源极汇流排在顶部与底 部线之间if争越每一^亍连续延伸。
18. 根据权利要求14所述的晶体管,其中源极汇流排在顶部与底 部线之间跨越每一行、并且围绕该对短截线中的第一个和第二个连续 延伸。
19. 一种晶体管,包括 村底;被組织成多个部分的多个晶体管段,每个晶体管段具有长度和宽 度,每个部分的晶体管段沿宽度被设置成并排关系,所迷部分被设置 成行和列,每行的部分被设置成使得晶体管段的部分到部分的长度沿 第一和第二横向交替对准,第一横向基本垂直于第二横向,每个晶体管段包括跑道形半导体材料柱,所述柱具有设置在衬底的顶表面处或附近 的源极区;分别设置在邻近本体区的柱的相对側上的第一和第二栅极元件; 第 一金属层,其包括耦合到每个晶体管段的源极区的源极汇流排、 和耦合到每个晶体管段的第一和第二栅极元件的栅极汇流排,栅极汇 流排包括与每行相关联的顶部和底部线,源极汇流排在顶部与底部线 之间跨越每一行连续延伸。
20. 根据权利要求19所述的晶体管,其中具有沿笫一横向对准的 段的长度的部分均具有耦合到顶部线的第一和第二栅极元件中的笫一 组,并且第一和第二栅极元件中的第二组耦合到底部线。
21. 根据权利要求19所迷的晶体管,其中栅极汇流排进一步包括 一对短截线,其中对所述段的长度沿第二横向对准的每一部分而言, 第一和第二栅极元件中的第三組耦合到该对短截线中的第一个,并且第 一和第二栅极元件中的第四组耦合到该对短截线中的第二个。
22. 根据权利要求21所述的晶体管,其中该对短截线中的第一个 耦合到顶部线,并且该对短截线中的第二个耦合到底部线。
23. 根据权利要求21所述的晶体管,其中所述第三组包括所述段 的第一和第二栅极元件的一半。
24. 根据权利要求19所述的晶体管,其中每个组进一步包括 分别设置在所述柱的相对側的第一和第二介电区域,第一介电区域被柱横向包围,并且第二介电区域横向包围所述柱;以及 分别设置在第一和笫二介电区域中的第一和第二场板。
全文摘要
本发明涉及用于具有棋盘式布局的晶体管的栅极金属布线。在一个实施例中,将制造于半导体管芯上的晶体管布置成细长晶体管段的部分。所述部分基本跨越半导体管芯设置成行和列。行或列中的相邻部分被取向成使得所述相邻部分的第一个中的晶体管段的长度沿第一方向延伸,并且所述相邻部分的第二个中的晶体管段的长度沿第二方向延伸,所述第一方向基本正交于所述第二方向。要强调的是,提供该摘要是为了遵守需要摘要的规定以使得检索者或其他读者迅速确定本技术公开的主题。
文档编号H01L29/423GK101246907SQ20081008075
公开日2008年8月20日 申请日期2008年2月18日 优先权日2007年2月16日
发明者V·帕塔萨拉蒂 申请人:电力集成公司

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