半导体器件及其制造方法
专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件和该半导体器件的制造方法，更具体地说，本发明涉及一种包括内插器(interposer)的半导体器件以及制 造该半导体器件的方法。
背景技术：
最近几年，封装内的半导体器件已经致密化，因此，芯片的安装 面积持续减小。在此实现过程中，开发了作为其内封装了多个芯片的 封装的多芯片模块。为了进一步提高该MCM的密度，现在开发了三维 封装，其中，通过设置穿过该半导体芯片的贯通电极来层叠半导体芯 片(管芯)。具有通孔的有机衬底通常用作在MCM内安装半导体的封装衬底。 作为一种选择，代替该有机衬底，还可以使用具有贯通电极的硅衬底。 在硅器件制造线上，比较容易制造该硅衬底，而且可以以高精度处理 该硅衬底，因为该硅衬底的制造方法与器件芯片的制造方法相同。当 前，较难执行通过硅衬底形成贯通电极的技术。因此，迄今为止，硅 衬底还没有实际用作MCM的封装衬底。此外，为了将硅衬底用作MCM内的封装衬底，该硅衬底必须可 以与包括在该MCM内的器件可靠安装在一起。降低封装可靠性的击穿方式之一是静电放电(ESD)损伤。ESD 损伤是因为该器件的绝缘膜上的瑕疵而破坏器件的绝缘功能。在此， 在芯片上累积的电荷通过绝缘膜时形成瑕疵。例如，在互补金属氧化 物半导体(CMOS)器件中，容易产生ESD损伤，因为栅极绝缘膜的击穿电压低。因此，包括这种器件的MCM应该具有在组装过程或者在使用该MCM的过程中不导致ESD损伤的构造。在模块充电时，具有较大外表面积的导体累积较多的静电量。这 是因为，由于半导体与该外侧形成电容器，所以电荷的累积量与该导 体的表面积成正比。在该模块中采用硅衬底时，硅衬底是其内具有最 大导体的导体。因此，在该模块中，该衬底本身可能是最大电流源。然而，如果硅衬底没有贯通电极，则可以对该衬底的整个表面设 置厚薄膜。设置这种薄膜可以在具有非常高介质强度的情况下使该硅 衬底与布线分离。因此，该硅衬底不导致任何ESD损伤。相反，如果 硅衬底具有贯通电极，则难以在其上设置了贯通电极的壁上形成厚绝缘膜。因此，该衬底与导体图形之间的距离短。因此，因为静电引起 的衬底的高电势流可能破坏该衬底与布线之间的绝缘。这种现象是由 半导体形成的封装衬底产生的。第Hei 6-29456号日本未审专利申请公开(专利文献l)描述的与 采用硅衬底的布线衬底相关的技术是公知的。该文献公开了设置了用 于连接多个芯片并用于集中布线外部连接端的贯通电极的半导体布线 衬底。安装半导体布线衬底，以从上覆盖与朝上形成其表面的元件持 平布置的多个芯片。该半导体布线衬底将多个芯片互相连接在一起， 而且它包括用于将该衬底与外部端子连接在一起的键合焊盘。在该布 线衬底的上表面上形成该键合焊盘。根据上述文献，在位于键合焊盘 与用于将该键合焊盘连接到该芯片的连接端之间的半导体布线衬底 上，形成在传统技术中在该芯片内形成的静电保护电路。在对不同技术领域的研究做报道的2004年10月份的MES 2004(pp. 113-116)中Tomonaga Kobayashi与其他四人编写的"The electrical transmission characteristics of the through electrode formed on silicon"中，对硅衬底上形成的贯通电极的电特性进行了评估。在该文献描述的评估中，贯通电极安装在硅衬底的各表面中的特定表面上， 而且从该特定表面开始，在该硅衬底的反面上形成杂质扩散层。通过 利用电连接该贯通电极和杂质扩散层，将该杂质扩散层的电势设置为 固定电势，例如，GND电势和电源电势。该文献还报告了通过改变杂 质扩散层的电势检验贯通电极的电传输特性的实验与模拟结果。传统封装衬底通常是上面描述的有机衬底。因为该原因，没有对 封装期间导电封装衬底对可靠性的影响进行评估。针对该背景技术，为了将硅衬底用作封装衬底，现在，需要开发一种包括用于消除ESD 产生的静电浪涌的适当器件的构造。这是设计和制造MCM的关键问 题。为了解决该问题，可以考虑在专利文献1描述的硅衬底上设置保 护元件。在这种构造中，与在该器件中相同，安装采用P-N结的保护 电路，作为保护元件。由于该保护电路位于该硅衬底上，所以在制造 过程中需要多次执行可选择的离子注入处理。然而，在将硅衬底用作封装衬底时，为了使制造过程更容易并防 止成本升高，不希望形成P-N结。因此，要求开发一种利用不包括二 极管或者晶体管的构造解决该ESD问题的技术。发明内容本发明提供了一种半导体器件，该半导体器件包括内插器，由 半导体制成；以及半导体芯片，安装在该内插器的表面之一上。该半 导体器件还包括贯通电极，穿通该内插器，而且与其侧面上的内插 器绝缘；以及连接导体，用于将该贯通电极的一端与该内插器相连。 该半导体器件的贯通电极连接到设置在该第一半导体芯片上的电源布 线或者GND布线。本发明还提供了一种制造半导体器件的方法。该半导体器件制造方法包括下面的步骤制备由半导体形成的内插器的步骤；制备设置 有GND布线或者电源布线的半导体芯片的步骤；以及将该半导体芯片 安装在该内插器的一个表面上的步骤。制备内插器的步骤包括下面的 步骤在该内插器的预定位置形成穿通该内插器的贯通电极的步骤； 形成用于连接该贯通电极和该内插器的连接导体的步骤；以及形成用 于连接该贯通电极和该半导体芯片的导电件的步骤。安装该半导体芯 片的步骤包括将该导电件与该GND布线或电源布线连接的步骤。在本发明中，由半导体形成的内插器连接到穿通该内插器的贯通 电极，而该贯通电极连接到设置在该半导体芯片上的电源布线或者 GND布线。因此，通过该电源布线或者GND布线，可以将该内插器 上累积的电荷释放到该器件的外部。通过利用该电源布线或者GND布 线释放该内插器上累积的电荷，可以防止电荷从例如该半导体芯片的 输入级流入具有低电压阻抗的部分绝缘膜。因此，可以防止发生ESD 损伤。因此，可以提高该半导体器件的可靠性。在本发明中，可以防止发生ESD损伤，而无需在内插器内形成采 用P-N结的静电保护电路。因此，与专利文献1描述的方法相比，本 发明可以更容易简单地防止发生ESD损伤。在本说明书中，内插器是用于使层叠半导体器件中互相层叠的半 导体器件实现电连接的板式部件。该内插器具有硅衬底，由半导体 制成；以及布线，形成在该硅衬底的一个表面上。该内插器进一步包 括穿通该内插器的贯通电极。该贯通电极电连接到面对该内插器的一 个表面安装的第一半导体芯片的导电件上。为了进一步简化该内插器 的制造方法，该内插器的构造优选不包括诸如晶体管的有源元件。此 外，该内插器的构造可以包括有源元件之外的元件，例如，诸如布线、 电容器、电感器和天线的无源元件，而且可以不包括无源部件。在本发明中，为了满足该贯通电极与该内插器绝缘的条件，以实际上不产生问题的程度，充分防止在贯通电极的侧面与该内插器的通 孔的侧面之间形成导通。例如，除了在该贯通电极侧面的整个表面上 设置绝缘材料的构造，本发明还具有其他构造，例如，绝缘材料设置 在该侧面上的部分区域的构造以及在该贯通电极与该通孔之间具有间 隙的构造。顺便提一句，例如以方法、器件等的其他形式表示的、作为本发 明的方法、器件等描述的这些构造和实施例的任意组合也与本发明实 施例同样有效。如上所述，在将贯通电极连接到安装在第一半导体芯片上的电源布线或者GND布线后，通过使内插器连接到穿通该内插器的贯通电极 的一端，本发明可以有效防止多芯片模块中发生ESD损伤。
图1A和1B是示出实施例1的半导体器件的构造的示意图。 图2A和2B是示出实施例1的半导体器件的构造的示意图。 图3是示出实施例1的半导体器件的内插器的构造的剖视图。 图4是示出实施例1的半导体器件的内插器的构造的剖视图。 图5是示出实施例2的半导体器件的构造的剖视图。 图6是示出实施例3的半导体器件的构造的剖视图。 图7是示出实施例1的半导体器件的修改构造的剖视图。 图8是示出实施例4的半导体器件的构造的剖视图。 图9A至9D是示出实施例1的半导体器件的内插器的制造过程的 剖视图。
具体实施方式
下面将参考
本发明的优选实施例。在所有附图中，利用 相同的附图标记表示相同的部件，而且省略说明它们。在下面的实施例中，主要举例说明形成内插器的硅衬底连接到 GND布线的构造。然而，形成内插器的硅衬底可以连接到Vdd布线。实施例1图1A和1B是示出本实施例的半导体器件的构造的示意图。图1A 是示出半导体器件100的构造的剖视图。图1B是示出半导体器件100 内的硅内插器110与第一半导体芯片122之间的连接的示意图。图3 是更详细示出硅内插器IIO的构造的剖视图。半导体器件100是通过在一个封装内封装多个半导体器件形成的 多芯片模块，如图1A所示，它包括第二半导体芯片120、硅内插器110 以及第一半导体芯片122以该顺序从底部开始层叠的层叠结构。硅内 插器110由半导体(硅)形成的硅衬底101形成。在半导体器件100 的构造中，器件芯片安装在用作封装衬底的硅内插器110的上表面和 下表面上。如图1B所示，通过硅内插器110， Vdd、 GND、 IN和OUT信号 连接到第一半导体芯片122。顺便提一句，通过由P沟道MOS晶体管 126a和N沟道MOS晶体管126b形成的CMOS晶体管126，IN信号线 连接到内部电路(未示出)。第二半导体芯片120安装在硅内插器110 上与其上设置了第一半导体芯片的表面相反的表面上。包括第二半导 体芯片的Vdd、 GND、 IN和OUT布线的四种布线分别连接到硅内插器 110上的相应布线。GND线161 (图3)设置了触点(图3所示的连接区127)，该触 点通过杂质扩散层129以欧姆接触的方式连接该硅衬底101，下面将做 说明。利用金属布线(图3所示的布线125a)，将该触点连接到贯通 电极117。因此，形成该硅内插器110的硅衬底101的电势与GND端 子的电势相同。硅衬底101不是通过沿该通路设置在第一半导体芯片 122或者第二半导体芯片120上的MOS晶体管的栅极绝缘膜，而是通过GND线连接到第一半导体芯片122或者第二半导体芯片120的衬底。相反，IN、 OUT和Vdd线分别设置了上述触点(请参考图3)。如图3和1A所示，硅内插器IIO设置了贯通电极结构103，该贯 通电极结构103包括贯通电极117、杂质扩散层129、层间绝缘膜121、 连接导体(布线125)、导电件(凸起电极123)、凸起电极109等。一个硅内插器110设置了多个贯通电极结构103。该贯通电极结构 103由贯通电极117和侧壁绝缘膜115形成。贯通电极117掩埋在穿通 硅衬底101的通孔中，而且利用覆盖该通孔的侧壁的侧壁绝缘膜115， 使它与该通孔的侧壁上的硅衬底101绝缘。在图3中，举例说明利用侧壁绝缘膜115覆盖贯通电极117的整 个侧面的构造。然而，只要可以防止贯通电极117的侧面与该通孔的 侧壁之间的连接达到不产生实质问题的程度，该侧壁绝缘膜115就不 必设置在贯通电极117的整个侧面上。杂质扩散层129是其内注入了其导电类型(例如，P型)与形成 该硅内插器110的硅衬底101的导电类型相同的区域，而且在硅衬底 101上位于其表面附近的一个表面的整个区域上形成该杂质扩散层 129。例如，杂质扩散层129的电势处于GND电势。在GND线161的区域上，在硅衬底101的杂质扩散层形成面上形 成布线125a。布线125a是用于将硅衬底101的杂质扩散层129与贯通 电极117的一端连接在一起的导体图形。在硅衬底101的杂质扩散层 形成面上还设置了用于连接凸起电极123和贯通电极117的布线125b。 以均匀间隔设置硅内插器IIO上的布线125a和125b，因此，在硅衬底 IOI上形成微带结构。因此，布线125a和125b具有固定特征阻抗。在杂质扩散层侧上，布线125a的一端连接到 贯通电极in的端部，但是布线125a的另一端可以用作接触杂质扩散 层129的连接区127。在连接区127上，将布线125a以欧姆接触方式 连接至硅衬底101的杂质扩散层129。金属硅化物层可以设置在连接区 127的杂质扩散层129的表面上。在这种形成过程中，可以实现在布线 125a与杂质扩散层129之间具有减小电阻的良好欧姆连接。同时，位于该贯通电极117该端的的另一条布线125b连接到凸起 电极123。分别在IN、 OUT和Vdd线上，通过布线125b，贯通电极 117连接到凸起电极123，但是没有对用于与硅衬底101的杂质扩散层 129形成连接的连接区127而设置该贯通电极117。在IN、 OUT或者 Vdd线163的区域上，还以均匀间隔设置硅内插器110上的布线125b， 从而在硅衬底101上形成微带结构。因此，布线125b具有固定特定阻 抗。GND线161的凸起电极123连接到设置在安装在硅内插器的一个 表面(杂质扩散层形成面)上的第一半导体芯片122上的GND (地) 布线。IN、 OUT和Vdd线163的凸起电极123还分别连接到设置在安 装在硅内插器的一个表面(杂质扩散层形成面)上的第一半导体芯片 122上的输入信号线(IN)、输出信号线(OUT)和电源线(Vdd)。在本实施例中，用于连接贯通电极117和杂质扩散层129的布线 125a和用于连接贯通电极117和第一半导体芯片122的布线125b均设 置在硅内插器110的同一个表面上。在连接该GND端子和贯通电极117 的通路的另一端上，形成位于硅衬底101与布线125a之间的连接部分 (子触点；连接区127)。层间绝缘膜121覆盖布线125。例如，层间绝缘膜121的材料是聚 酰亚胺。通过层间绝缘膜121露出位于形成在该层间绝缘膜121的开 口内的凸起电极123。图3仅示出包括GND线161 (具有子触点的布线)和更具体地说 是IN、 OUT或者Vdd线163 (没有子触点的布线)的其他线的布线。图1所示的凸起电极109是在半导体器件100还安装在另一个衬 底上时可以使用的外部连接端子。在元件形成面113上，第一半导体芯片122设置了硅衬底151，而 且第一半导体芯片122的另一面与硅内插器110相面对。第一半导体 芯片122具有多个穿通硅衬底151的贯通电极155、 IN布线、OUT布 线、GND布线以及Vdd布线。在第一半导体芯片122的元件形成面113 上形成包括含有P沟道MOS晶体管126a和N沟道MOS晶体管126b 的CMOS晶体管126的预定元件。一些贯通电极155通过凸起电极107 连接到一些贯通电极117。IN布线连接到CMOS晶体管126的柵电极。OUT布线连接到 CMOS晶体管126的漏电极。在元件形成面111上，第二半导体芯片120设置了硅衬底153，而 且对着硅内插器110的元件形成面111设置了预定元件。通过凸起电 极105，贯通电极117连接到设置在元件形成面111上的导电件(未示 出)。在下面的部分将说明制造半导体器件100的方法。本实施例的制造方法包括下面的步骤步骤ll，用于制备由半导 体形成的内插器(硅内插器110);步骤12，用于制备形成了GND布 线或者电源(Vdd)线的第一半导体芯片122;步骤13，用于将第一半 导体芯片122安装在硅内插器110的一个表面上；以及步骤14，用于 将第二半导体芯片120安装在硅内插器110的另一个表面上。下面，参考图9A至9D，进一步详细说明用于制备硅内插器110 的步骤11。图9A至9B是用于制造硅内插器110的处理的剖视图。首先，制备用作封装衬底的硅内插器101，以便用于实现欧姆连接。 如果该衬底的电阻小，则不需要进行处理。对于电阻大的衬底，进行 离子注入或者离子固体层扩散，以在该衬底的表面上形成电阻小的杂 质扩散层。在该实施例中，如图9A所示，执行其导电类型与硅衬底101 的导电类型相同的杂质的离子注入，以在硅衬底101的一个表面附近 形成杂质扩散层129。例如，对硅衬底101进行离子注入使用的杂质可 以是As和P。接着，在硅衬底101的预定位置形成穿通硅衬底101的贯通电极。如图9B所示，通过选择性地去除其上形成了杂质扩散层129的硅 衬底面上的预定位置，形成多个凹形部分119。接着，在其上形成了凹 槽部分119的硅衬底101上，形成用作侧壁绝缘膜115的绝缘膜后， 以填充凹槽部分119的方式形成用作贯通电极117的导电膜。去除形 成在凹形部分119外部的绝缘膜和导电膜，以露出杂质扩散层129的 表面。接着，如图9C所示，利用公知重新布线处理，在其上形成了杂质 扩散层129的表面上形成预定图形的布线125a和125b以及层间绝缘膜 121。例如，这些布线具有在最下层以低温形成硅化物的Ti。因此，在 该布线与杂质扩散层之间的连接上，可以获得电阻小的欧姆接触。作 为一种选择，通过事先在杂质扩散层的表面上形成金属硅化物层，也 可以实现电阻小的欧姆接触。在布线形成步骤，GND线161的贯通电 极117和硅衬底101互相连接在一起，以实现导电。更具体地说，至 少构造一条布线125a，以使GND布线161的贯通电极117的一端与杂 质扩散层129连接在一起。顺便提一句，IN、 OUT或者Vdd线163的贯通电极117不电连接到硅衬底101。在贯通电极117上形成不与杂质扩散层129相连的另一条布线125b。例如，通过以旋涂方式提供光敏聚酰亚胺，形成层间绝缘膜121。然后，利用光刻技术进行蚀刻，选择性地去除层间绝缘膜121，以 露出未接触杂质扩散层129的布线125b的预定位置。利用电镀方法， 形成与露出布线I25b连接的凸起电极123。凸起电极123是用于连接 贯通电极117和第一半导体芯片122的导电件。接着，如图9B所示，通过打磨硅衬底的背面，以减小硅衬底IOI 的厚度，来露出侧壁绝缘膜115和贯通电极117的端侧。在上述步骤， 制备硅内插器110。然后，在MCM模块中，利用硅内插器110作为基底，层叠器件 芯片。更具体地说，在步骤13和14，垂直层叠半导体芯片和硅内插器 110,然后，电连接它们。在该步骤，与硅衬底101的杂质扩散层129相连接的GND线161 的贯通电极117通过布线125b和凸起电极123连接到第一半导体芯片 122的GND端子。换句话说，在用于安装第一半导体芯片122的步骤 13，将在硅内插器IIO上设置的GND线161的凸起电极123和在第一 半导体芯片122上形成的GND线相连接。此外，该步骤之后，还可以在第二层或者后面的层上，层叠半导 体芯片。在这种情况下，通过使第二层或者后面的层上的半导体芯片 与第一半导体芯片122共享该GND，可以更可靠抑制第二层或者后面 的层上的芯片上的ESD损伤。此外，完成层叠该器件芯片后，还可以 利用树脂，模塑密封整个器件。在上面的描述中，所描述的器件具有硅内插器110的GND线电连 接到硅衬底101，而GND线连接到形成在第一半导体芯片122上的 GND布线的构造。作为一种选择，该器件可以具有硅内插器110的Vdd 线电连接到硅衬底101，而该Vdd线连接到形成在第一半导体芯片122 上的Vdd布线的结构。在下面的部分将上面本实施例的作用。在本实施例中，设置通过凸起电极123连接到第一半导体芯片122 的GND布线或者Vdd布线的布线125b和连接到杂质扩散层129的布 线125a，代替连接到一个贯通电极117的布线125。在这种构造中，(i) 通过利用对于在其上的布线125所设置的触点(连接区127)来连接硅 衬底101和硅内插器110，来形成下述通路，通过该通路，使得由于硅 衬底101上累积的电荷产生的浪涌能够扩散到该衬底的外侧；以及(ii) 在采用用作电源或者GND的通路的布线时，在器件输入级的栅极绝缘 膜上没有电荷流动。如上所述，如果在多芯片模块中采用硅内插器110，则通过将硅衬 底101的电势连接到GND布线或者Vdd布线，而不在具有贯通电极 117的硅内插器110上设置有源ESD保护元件，可以防止因为硅衬底 IOI导致ESD损伤，从而提高MCM的可靠性。将参考图2A和2B进一步具体说明该点。图2A对应于图1B的构造。在图2A中，硅内插器110设置了触 点，而且该硅内插器110对第一半导体芯片122的衬底接地。相反， 在图2B中，硅内插器210上没有设置图2A中设置的触点。因此，通 过IN端子，硅内插器210上累积的电荷在第一半导体芯片222的N沟 道MOS晶体管226b的栅极绝缘膜上流动，因此，损伤绝缘。在图2A 和2B中，箭头表示电荷流的路径，而星形符号表示发生绝缘损伤的点。接着，将检验对该内插器施加高压的情况，例如，在组装时，将 两个芯片互相连接在一起，而且该内插器露在静电中的情况。当在两 个芯片之间存在电势差时，浪涌电流流动，以消除该电势差。在形成 大规模电容器的衬底之间，该电流的幅值最大。在图2B所示的、与本 实施例的构造不同的构造中，在电流从内插器流动到器件时，很可能 发生损伤栅极绝缘膜。如图2B所示的构造，内插器210的衬底没有连接到导体时，浪涌电流损伤任意线路的最易损伤绝缘膜，然后，在布线上流动。如果最易损伤部分是图2B中的星形符号表示的输入端，则假定流入衬底的电 流直接流入第一半导体芯片222上的星形符号表示的栅极绝缘膜，破 坏该绝缘，然后，流入该衬底。在电流通过绝缘膜流动时，根据通过 的电荷量，发生诸如降低绝缘膜本身的电压电阻的恶化以及破坏该绝 缘，导致器件发生故障。在衬底通过触点连接到输入信号线时，发生 相同的事情。用于消除电势差而产生的电流中的最大电流流过栅极绝 缘膜，导致器件发生故障。相反，在图2A中，导体直接布线到内插器110，然后，该布线连 接到第一半导体芯片122的GND。在这种情况下，在两个衬底之间流 动的大多数电流从GND端子流入第一半导体芯片122的硅衬底；因此， 该电流在不通过栅极绝缘膜的情况下在通路中流动。因此，流过栅极 绝缘膜的电流的最大容量甚至仅与连接到该栅极的容量一样大。因此， 通过的电荷量是破坏栅极绝缘膜的一个因素，与具有图2B所示构造的 情况相比，它非常小。因此，可以将对栅极绝缘膜的破坏降低到最小， 即使在浪涌作用在该衬底上时，该器件也不会被破坏，因此，可以显 著提高MCM的可靠性。如图3所示，在本实施例的半导体器件中，通过电极117，硅衬底 101的杂质扩散层129连接到该半导体芯片的GND。在这种构造中，如图2A所示，利用该GND端子作为消除浪涌的通路，形成该内插器 的硅衬底101和形成第一半导体芯片122的衬底151互相连接在一起， 而在该连接中没有P-N结。因此，不存在肖特基势垒，用于消除浪涌 的通路具有非常小的电阻，因此，通过进一步将对栅极绝缘膜的破坏 降低到最小，可以提高可靠性。如上所述，在不在本实施例的硅内插器IIO上设置保护元件的情 况下，确保内插器110的ESD放电不进入该器件的输入级。因此，可 以减少破坏栅极绝缘膜的风险，因此，可以提高该模块的可靠性。对于没有贯通电极的内插器，还可以采用通过在该硅衬底与该 布线之间设置非常厚的绝缘膜，在ESD的期望范围内防止破坏绝缘的 方法。相反，本实施例的硅内插器IIO具有贯通电极117。在这种情况下， 除非执行针对ESD损伤的措施，否则要发生流过侧壁绝缘膜115的浪 涌。例如，侧壁绝缘膜115的厚度不能超过几个pm。因此，在贯通电 极117的直径接近10 pm时，例如，侧壁绝缘膜115的厚度不能超过2 ^m至3pm。因为另一个原因，由于贯通电极117的间距窄，所以从物 理上说，该间距不可能更窄了。此外，从减小贯通电极117的电阻的 观点出发，可以使金属电极较厚，因此，不可能设置比特定厚度更厚 的侧壁绝缘膜115。例如，如果以50 fim的间距设置其导体直径为40 pm 的贯通电极117，则该侧壁绝缘膜115的厚度可以高达约5 pm。在这种构造中，通过利用可以在没有贯通电极的内插器内设置的、 厚度为5 pm或者大于5 pm的树脂膜提供绝缘，难以完美地防止电荷 流入。换句话说，应该考虑到硅衬底101与贯通电极117之间的绝缘 较弱，设计具有贯通电极117的硅内插器110。否则，将降低可靠性。因为该原因，在本实施例中，进行构造，以使电荷主要通过导体布线(布线125a和布线125b)，从硅衬底101流入硅衬底153或者硅 衬底151的GND布线或者Vdd布线。在该构造中，即使在不能使设置 在硅衬底101和贯通电极117上的侧壁绝缘膜增厚的情况下，也可以 防止出现可能破坏侧壁绝缘膜115的浪涌。因此，可以提高可靠性。不仅在使用器件期间，而且在制造MCM期间以及在将它安装在 电路板上时，都产生浪涌。以制造MCM为例，说明该问题。在将器件 安装在作为基底的硅内插器上的一些情况下，器件芯片安装在位于下 面被充电的半导体芯片的衬底上。例如，在紧接在层叠处理之前执行 的用于清洗该端子的等离子清洁处理中，半导体芯片被静电充电。如 果该静电充电芯片在被放电之前与另一个芯片放在一起，则在两个芯 片之间产生电势差，因此，发生ESD放电。当在磁通清洗处理等过程中利用高绝缘清洗液清洗MCM时，在 某些情况下，因为静电，根据外露面积的大小，累积电荷。在这种情 况下，与上面描述的趋势相同，在外路面积最大的衬底上，累积的电 荷量最大。在这种情况下，在两个芯片之间产生电势差，导致ESD损 伤。由于在组装处理期间，还没有形成外部连接端子，所以不可能提 供对该模块的外部放电的通路。在这种情况下，放出电荷，以在该模 块上形成均匀电势，或者通过衬底对外部放电。在这方面，如果事先 没有将该衬底连接到该模块上的不同芯片，则在损坏绝缘膜的最易损 坏部分时，电荷流入不能预测的布线。因此，导致该器件发生ESD损 伤。此外，如果整个模块被充电，则在电荷通过一些外部端子释放到 环境中时也导致ESD损伤。即使对于具有从该衬底到该外部端子的放电通路、因此可以在不破坏绝缘膜的情况下释放电荷的标准MOSFET (金属氧化物半导体场效应晶体管)，如果没有形成来自该内插器的放电通路，则由于绝缘 膜的破坏而发生来自该内插器的放电。因此，迅速对特定位置施加高压，导致ESD损伤。在本实施例的构造中，还可以有效制约因为上述原因导致发生 ESD损伤。在背景技术描述的专利文献1中，需要在形成因为没有切换功能 并因此而最初不需要有源元件的内插器的硅衬底上，设置元件，因此， 提高了制造难度，因为提高了制造过程的复杂性。相反，本实施例不 包括制造过程的这种复杂性，因此，可以轻而易举地可靠提高该器件 的可靠性。因此，在本实施例中，例如，即使不对该硅内插器110设 置采用P-N结的元件，也可以防止发生ESD损伤。在半导体器件100中，杂质扩散层129设置在硅衬底101的表面 上，而且布线125和硅衬底101互相连接在一起，而不包括肖特基势 垒。因此，可以形成电阻小、可以更容易地释放浪涌的电流通路。此 外，可以控制硅内插器110的衬底电势。因此，利用阻抗匹配，可以 防止因为衬底电势的波动而破坏传输特性。顺便提一句，在半导体器件100中，在图3所示贯通电极117与 Vdd布线或者GND布线之间的连接通路之外的不同导电通路上，设置 触点部分(子触点部分)，作为连接区127。然而，本发明并不局限于 该触点部分设置在如上所述连接通路之外的不同通路上的情况。图4是示出连接凸起电极123和贯通电极117的布线125c接触杂 质扩散层129的构造的剖视图。在图3中，离开稳定电流通路，布置连接区127。利用这种布置，可以防止在电流流过连接区127时发生金属电迁移以及防止因为该电迁移而在布线125与硅衬底101之间发生断开故障，因此，与图4所 示的构造相比，图3所示的构造可以在硅衬底101与布线125之间更 可靠建立连接。因此，与图4所示的构造相比，图3所示的构造优先。图1示出包括硅内插器110和两个半导体芯片的半导体器件100 的构造。然而，不特别限定要层叠的半导体芯片的数量。图7是示出本实施例的MCM的不同结构的剖视图。图7所示的 半导体器件是CoC (片上芯片(chip on chip))型MCM多级类型的。 图7所示器件的基本构造与图1所示器件的构造相同。图1和图7所 示器件的构造之间的差别在于，图7所示的器件具有第三半导体芯片 136，它通过层叠在第一半导体芯片122上的凸起电极165电连接到第 一半导体芯片122。第三半导体芯片136还设置了贯通电极167。这种构造还与图1所示器件具有相同的效果。在下面的实施例中，针对下面要描述的半导体器件与实施例1中 描述的器件之间的差别，描述具有不同MCM层叠构造的半导体器件。实施例2图5是示出本实施例的半导体的构造的剖视图。图5所示半导体的基本构造与图1 (实施例1)所示半导体的构造 相同。图1和图5所示半导体的构造之间的差别在于，图5所示半导 体设置了具有元件形成面133的第一半导体芯片122，该元件形成面 133对着硅内插器110，而没有设置贯通电极。通过凸起电极131，设置在第一半导体芯片122的元件形成面133 上的电极135电连接到贯通电极结构103上的贯通电极117。图5所示半导体器件还具有通过布线125a (图5中未示出)互相 电连接在一起的硅内插器110的硅衬底101和贯通电极110。因此，通 过利用布线125b(图5中未示出)，在设置在硅内插器IIO上的布线 125a (图5未示出)与第一半导体芯片122的GND布线或者Vdd布线 之间建立连接，可以实现与实施例1的效果相同的效果。实施例3图6是示出本实施例的半导体器件的结构的剖视图。图6所示半导体器件的基本构造与图1 (实施例1)所示半导体器 件的构造相同。在图6所示构造中，第二半导体芯片128和第三半导 体芯片130进一步层叠在第一半导体芯片122上。以与上面对第一半 导体芯片122描述的相同的方式，在使其元件形成面朝上后，层叠第 二半导体芯片128和第三半导体芯片130，而且该第二半导体芯片128 和第三半导体芯片130分别设置了贯通电极173和贯通电极175。通过 凸起电极123,硅内插器110的贯通电极117连接到第一半导体芯片 122的贯通电极155。通过凸起电极169，第一半导体芯片122的贯通 电极155连接到第二半导体芯片128的贯通电极173。通过凸起电极 171，第二半导体芯片128的贯通电极173连接到第三半导体芯片130 的贯通电极175。在图6中，硅内插器110利用其背面安装在诸如BAG (球栅阵列)衬底的树脂衬底124上。凸起电极137设置在树脂衬底 124的背面上。在是与树脂衬底具有界面的CoC型MCM的这种器件中，还通过 布线125a (图6中未示出)连接硅内插器110的硅衬底101和贯通电 极117。因此，通过利用布线125b (图6未示出)，在设置在硅内插 器IIO上的布线125a(图6未示出)与第一半导体芯片122的GND布 线或者Vdd布线之间建立连接，可以与实施例1实现相同的效果。实施例4图8是示出本实施例的半导体器件的结构的剖视图。在图8所示的设置在半导体模块之间的半导体器件中，硅内插器iio具有用于转换模块之间的连接间隔的功能。该器件的基本构造与图6 (实施例3)所示半导体器件的构造相同。在图8所示构造中，从位 于树脂衬底124与硅内插器110之间的硅内插器110的侧面开始，顺 序设置第一半导体芯片132、第二半导体芯片134、第三半导体芯片136 和第四半导体芯片138。第一、第二、第三和第四半导体芯片分别设置 了贯通电极181、 182、 183和184。此外，通过凸起电极123，硅内插 器110的贯通电极117连接到第一半导体芯片132的贯通电极181。通 过凸起电极186，第一半导体芯片132的贯通电极181连接到第二半导 体芯片134的贯通电极182。通过凸起电极187，第二半导体芯片134 的贯通电极182连接到第三半导体芯片136的贯通电极183。通过凸起 电极188，第三半导体芯片136的贯通电极183连接到第四半导体芯片 138的贯通电极184。在图8所示构造中，在使元件形成面对着硅内插 器110后，将没有贯通电极的第五半导体芯片140安装在硅内插器110 的上表面上。在图8所示构造中，半导体芯片安装在硅内插器110的两个表面 上。设置在硅内插器110上的外部连接端子包括这些半导体芯片的连 接端子。由于位于上表面和下表面上的芯片覆盖设置在该模块内的硅 内插器110的衬底，所以不存在设置在该衬底上与外部建立直接连接 的端子。在是与树脂衬底具有界面的CoC型MCM的这种器件中，硅内插 器110的硅衬底101与贯通电极117也通过布线125a (图6未示出) 连接在一起。因此，通过利用布线125b (图8未示出)在设置在硅内 插器110上的布线125a (图8未示出)与第一半导体芯片132的GND 布线或者Vdd布线之间建立连接，可以与实施例3实现相同的效果。硅内插器110不仅可以用作封装衬底的替代品，而且可以用作芯 片之间的连接器。因此，在形成硅内插器110的硅衬底上没有外部端 子的图8所示结构中，在累积电荷时，没有地方释放累积电荷。需要 提供用于释放该衬底上累积的电荷的通路。例如，通过在第五半导体芯片140的电源或者GND与形成硅内插器110的硅衬底之间建立连接， 不需要提供更多的直通式布线。因此，可以简化制造过程。如上所述，在不能对该硅内插器设置外部端子时，本发明的半导 体器件尤其有效。除了图8所示的在其结构中在硅内插器110的下面 层叠了多个半导体芯片的情况外，不能对硅内插器设置外部端子的情 况还包括在其结构中安装相对于硅内插器比较大的半导体芯片的情 况。上面参考附图描述了本发明实施例。这些实施例是本发明的典型 例子。除了上述结构，还可以采用各种不同结构。例如，上述实施例所示的MCM的层叠方式是典型例子。没有特 别限定要层叠的半导体芯片以及其上层叠半导体芯片的硅内插器110 的表面的数量。
权利要求
1.一种半导体器件，包括由半导体制成的内插器；半导体芯片，安装在所述内插器的一个表面上；贯通电极，穿通所述内插器，而且具有与所述内插器绝缘的侧面；以及连接导体，其将所述贯通电极的一端与所述内插器相连接，其中，所述贯通电极连接到在所述半导体芯片上设置的电源布线和GND布线之一。
2. 根据权利要求l所述的半导体器件，其中，所述连接导体以欧 姆接触方式连接到所述内插器。
3. 根据权利要求2所述的半导体器件，其中，在所述内插器的一 个表面上设置杂质扩散层，而且所述连接导体连接到所述杂质扩散层。
4. 根据权利要求3所述的半导体器件，其中，将所述连接导体的 一部分设置成与所述杂质扩散层相接触，并且与所述杂质扩散层相接 触的所述连接导体的该部分被设置在除了用于将所述贯通电极连接到 电源布线和GND布线之一的通路之外的不同导电通路上。
5. 根据权利要求l所述的半导体器件，其中，所述半导体芯片是 第一半导体芯片，而且所述半导体器件进一步包括第二半导体芯片，其中，所述第二半导体芯片安装在与所述一个表面相反的、所述 内插器的另一个表面上，而且在所述内插器上设置的外部连接端子包 括连接到所述第一半导体芯片和所述第二半导体芯片之一的连接端 子。
6. —种用于制造半导体器件的方法，包括制备由半导体制成的内插器；制备设置有GND布线和电源布线之一的半导体芯片；以及 将所述半导体芯片安装在所述内插器的一个表面上， 其中，制备所述内插器包括在所述内插器的预定位置形成穿通所述内插器的贯通电极， 形成用于连接所述贯通电极和所述内插器的连接导体；以及 形成用于连接所述贯通电极和所述半导体芯片的导电件，以及 其中，安装所述半导体芯片包括将所述导电件连接到所述GND布线和电源布线之一。
7. 根据权利要求6所述的半导体器件的制造方法，其中，制备所 述内插器进一步包括在所述内插器的所述一个表面上形成杂质扩散 层，其中，在形成所述连接导体的过程中，所述连接导体连接到所述 贯通电极和所述杂质扩散层。
8. 根据权利要求6所述的半导体器件的制造方法，其中，所述半导体芯片是第一半导体芯片，而且所述方法进一步 包括将第二半导体芯片安装在与所述一个表面相反的、所述内插器的 另一个表面上。
9. 一种半导体器件，包括 内插器；以及半导体芯片，安装在所述内插器的上方，而且具有多个电极； 所述内插器具有基底和多个贯通电极，每个贯通电极都穿通所述 基底并与其电隔离，所述半导体芯片的每个所述电极都电连接到所述内插器的相关的一个贯通电极，并且在所述半导体芯片工作时，对所 述内插器的基底施加DC电压。
10. 根据权利要求9所述的器件，其中，所述内插器的所述基底由半导体制成。
11. 根据权利要求9所述的器件，其中，所述贯通电极的至少之 一电连接到所述内插器的所述基底，以对所述内插器的所述基底供给DC电压。
12. 根据权利要求11所述的器件，其中，所述DC电压是地电压和电源电压之一。
13. 根据权利要求11所述的器件，其中，所述内插器进一步具有 在所述基底上形成的互连层，所述互连层包括多个连接导体和多个凸 起电极，所述多个连接导体的每个都与所述贯通电极中相关的一个相 连接，所述多个凸起电极的每个都形成在所述连接导体中相关的一个 上，所述半导体芯片的每个所述电极都与所述凸起电极中相关的一个 相连接，并且，与所述贯通电极的至少一个相连接的至少一个所述连 接导体与所述内插器的所述基底相接触。
14. 根据权利要求IO所述的器件，其中，至少一个所述贯通电极 电连接到所述内插器的所述基底，以对所述内插器的所述基底供给所 述DC电压，而且所述DC电压是地电压和电源电压之一。
15. 根据权利要求14所述的器件，其中，所述内插器进一步具有 在所述基底上形成的互连层，所述互连层包括多个连接导体和多个凸 起电极，所述多个连接导体的每个都与所述贯通电极中相关的一个连 接，所述多个凸起电极的每个都形成在所述连接导体中相关的一个上， 所述半导体芯片的每个所述电极都与所述凸起电极中相关的一个连 接，并且与所述贯通电极的至少之一相连接的至少一个所述连接导体 与所述内插器的基底相接触。
全文摘要
本发明涉及一种半导体器件，包括由半导体制成的硅内插器；以及第一半导体芯片，安装在该硅内插器的一个表面上。该半导体器件设置有贯通电极，穿通该硅内插器，而且具有与该硅内插器绝缘的侧面；以及布线，用于将该贯通电极的一端与该硅内插器相连。该贯通电极连接到设置在该第一半导体芯片上的电源布线或者GND布线。
文档编号H01L21/60GK101252118SQ20081008123
公开日2008年8月27日 申请日期2008年2月20日 优先权日2007年2月20日
发明者松井聪 申请人:恩益禧电子股份有限公司
技术领域：
本发明涉及一种半导体器件和该半导体器件的制造方法，更具体地说，本发明涉及一种包括内插器(interposer)的半导体器件以及制 造该半导体器件的方法。
背景技术：
最近几年，封装内的半导体器件已经致密化，因此，芯片的安装 面积持续减小。在此实现过程中，开发了作为其内封装了多个芯片的 封装的多芯片模块。为了进一步提高该MCM的密度，现在开发了三维 封装，其中，通过设置穿过该半导体芯片的贯通电极来层叠半导体芯 片(管芯)。具有通孔的有机衬底通常用作在MCM内安装半导体的封装衬底。 作为一种选择，代替该有机衬底，还可以使用具有贯通电极的硅衬底。 在硅器件制造线上，比较容易制造该硅衬底，而且可以以高精度处理 该硅衬底，因为该硅衬底的制造方法与器件芯片的制造方法相同。当 前，较难执行通过硅衬底形成贯通电极的技术。因此，迄今为止，硅 衬底还没有实际用作MCM的封装衬底。此外，为了将硅衬底用作MCM内的封装衬底，该硅衬底必须可 以与包括在该MCM内的器件可靠安装在一起。降低封装可靠性的击穿方式之一是静电放电(ESD)损伤。ESD 损伤是因为该器件的绝缘膜上的瑕疵而破坏器件的绝缘功能。在此， 在芯片上累积的电荷通过绝缘膜时形成瑕疵。例如，在互补金属氧化 物半导体(CMOS)器件中，容易产生ESD损伤，因为栅极绝缘膜的击穿电压低。因此，包括这种器件的MCM应该具有在组装过程或者在使用该MCM的过程中不导致ESD损伤的构造。在模块充电时，具有较大外表面积的导体累积较多的静电量。这 是因为，由于半导体与该外侧形成电容器，所以电荷的累积量与该导 体的表面积成正比。在该模块中采用硅衬底时，硅衬底是其内具有最 大导体的导体。因此，在该模块中，该衬底本身可能是最大电流源。然而，如果硅衬底没有贯通电极，则可以对该衬底的整个表面设 置厚薄膜。设置这种薄膜可以在具有非常高介质强度的情况下使该硅 衬底与布线分离。因此，该硅衬底不导致任何ESD损伤。相反，如果 硅衬底具有贯通电极，则难以在其上设置了贯通电极的壁上形成厚绝缘膜。因此，该衬底与导体图形之间的距离短。因此，因为静电引起 的衬底的高电势流可能破坏该衬底与布线之间的绝缘。这种现象是由 半导体形成的封装衬底产生的。第Hei 6-29456号日本未审专利申请公开(专利文献l)描述的与 采用硅衬底的布线衬底相关的技术是公知的。该文献公开了设置了用 于连接多个芯片并用于集中布线外部连接端的贯通电极的半导体布线 衬底。安装半导体布线衬底，以从上覆盖与朝上形成其表面的元件持 平布置的多个芯片。该半导体布线衬底将多个芯片互相连接在一起， 而且它包括用于将该衬底与外部端子连接在一起的键合焊盘。在该布 线衬底的上表面上形成该键合焊盘。根据上述文献，在位于键合焊盘 与用于将该键合焊盘连接到该芯片的连接端之间的半导体布线衬底 上，形成在传统技术中在该芯片内形成的静电保护电路。在对不同技术领域的研究做报道的2004年10月份的MES 2004(pp. 113-116)中Tomonaga Kobayashi与其他四人编写的"The electrical transmission characteristics of the through electrode formed on silicon"中，对硅衬底上形成的贯通电极的电特性进行了评估。在该文献描述的评估中，贯通电极安装在硅衬底的各表面中的特定表面上， 而且从该特定表面开始，在该硅衬底的反面上形成杂质扩散层。通过 利用电连接该贯通电极和杂质扩散层，将该杂质扩散层的电势设置为 固定电势，例如，GND电势和电源电势。该文献还报告了通过改变杂 质扩散层的电势检验贯通电极的电传输特性的实验与模拟结果。传统封装衬底通常是上面描述的有机衬底。因为该原因，没有对 封装期间导电封装衬底对可靠性的影响进行评估。针对该背景技术，为了将硅衬底用作封装衬底，现在，需要开发一种包括用于消除ESD 产生的静电浪涌的适当器件的构造。这是设计和制造MCM的关键问 题。为了解决该问题，可以考虑在专利文献1描述的硅衬底上设置保 护元件。在这种构造中，与在该器件中相同，安装采用P-N结的保护 电路，作为保护元件。由于该保护电路位于该硅衬底上，所以在制造 过程中需要多次执行可选择的离子注入处理。然而，在将硅衬底用作封装衬底时，为了使制造过程更容易并防 止成本升高，不希望形成P-N结。因此，要求开发一种利用不包括二 极管或者晶体管的构造解决该ESD问题的技术。发明内容本发明提供了一种半导体器件，该半导体器件包括内插器，由 半导体制成；以及半导体芯片，安装在该内插器的表面之一上。该半 导体器件还包括贯通电极，穿通该内插器，而且与其侧面上的内插 器绝缘；以及连接导体，用于将该贯通电极的一端与该内插器相连。 该半导体器件的贯通电极连接到设置在该第一半导体芯片上的电源布 线或者GND布线。本发明还提供了一种制造半导体器件的方法。该半导体器件制造方法包括下面的步骤制备由半导体形成的内插器的步骤；制备设置 有GND布线或者电源布线的半导体芯片的步骤；以及将该半导体芯片 安装在该内插器的一个表面上的步骤。制备内插器的步骤包括下面的 步骤在该内插器的预定位置形成穿通该内插器的贯通电极的步骤； 形成用于连接该贯通电极和该内插器的连接导体的步骤；以及形成用 于连接该贯通电极和该半导体芯片的导电件的步骤。安装该半导体芯 片的步骤包括将该导电件与该GND布线或电源布线连接的步骤。在本发明中，由半导体形成的内插器连接到穿通该内插器的贯通 电极，而该贯通电极连接到设置在该半导体芯片上的电源布线或者 GND布线。因此，通过该电源布线或者GND布线，可以将该内插器 上累积的电荷释放到该器件的外部。通过利用该电源布线或者GND布 线释放该内插器上累积的电荷，可以防止电荷从例如该半导体芯片的 输入级流入具有低电压阻抗的部分绝缘膜。因此，可以防止发生ESD 损伤。因此，可以提高该半导体器件的可靠性。在本发明中，可以防止发生ESD损伤，而无需在内插器内形成采 用P-N结的静电保护电路。因此，与专利文献1描述的方法相比，本 发明可以更容易简单地防止发生ESD损伤。在本说明书中，内插器是用于使层叠半导体器件中互相层叠的半 导体器件实现电连接的板式部件。该内插器具有硅衬底，由半导体 制成；以及布线，形成在该硅衬底的一个表面上。该内插器进一步包 括穿通该内插器的贯通电极。该贯通电极电连接到面对该内插器的一 个表面安装的第一半导体芯片的导电件上。为了进一步简化该内插器 的制造方法，该内插器的构造优选不包括诸如晶体管的有源元件。此 外，该内插器的构造可以包括有源元件之外的元件，例如，诸如布线、 电容器、电感器和天线的无源元件，而且可以不包括无源部件。在本发明中，为了满足该贯通电极与该内插器绝缘的条件，以实际上不产生问题的程度，充分防止在贯通电极的侧面与该内插器的通 孔的侧面之间形成导通。例如，除了在该贯通电极侧面的整个表面上 设置绝缘材料的构造，本发明还具有其他构造，例如，绝缘材料设置 在该侧面上的部分区域的构造以及在该贯通电极与该通孔之间具有间 隙的构造。顺便提一句，例如以方法、器件等的其他形式表示的、作为本发 明的方法、器件等描述的这些构造和实施例的任意组合也与本发明实 施例同样有效。如上所述，在将贯通电极连接到安装在第一半导体芯片上的电源布线或者GND布线后，通过使内插器连接到穿通该内插器的贯通电极 的一端，本发明可以有效防止多芯片模块中发生ESD损伤。
图1A和1B是示出实施例1的半导体器件的构造的示意图。 图2A和2B是示出实施例1的半导体器件的构造的示意图。 图3是示出实施例1的半导体器件的内插器的构造的剖视图。 图4是示出实施例1的半导体器件的内插器的构造的剖视图。 图5是示出实施例2的半导体器件的构造的剖视图。 图6是示出实施例3的半导体器件的构造的剖视图。 图7是示出实施例1的半导体器件的修改构造的剖视图。 图8是示出实施例4的半导体器件的构造的剖视图。 图9A至9D是示出实施例1的半导体器件的内插器的制造过程的 剖视图。
具体实施方式
下面将参考
本发明的优选实施例。在所有附图中，利用 相同的附图标记表示相同的部件，而且省略说明它们。在下面的实施例中，主要举例说明形成内插器的硅衬底连接到 GND布线的构造。然而，形成内插器的硅衬底可以连接到Vdd布线。实施例1图1A和1B是示出本实施例的半导体器件的构造的示意图。图1A 是示出半导体器件100的构造的剖视图。图1B是示出半导体器件100 内的硅内插器110与第一半导体芯片122之间的连接的示意图。图3 是更详细示出硅内插器IIO的构造的剖视图。半导体器件100是通过在一个封装内封装多个半导体器件形成的 多芯片模块，如图1A所示，它包括第二半导体芯片120、硅内插器110 以及第一半导体芯片122以该顺序从底部开始层叠的层叠结构。硅内 插器110由半导体(硅)形成的硅衬底101形成。在半导体器件100 的构造中，器件芯片安装在用作封装衬底的硅内插器110的上表面和 下表面上。如图1B所示，通过硅内插器110， Vdd、 GND、 IN和OUT信号 连接到第一半导体芯片122。顺便提一句，通过由P沟道MOS晶体管 126a和N沟道MOS晶体管126b形成的CMOS晶体管126，IN信号线 连接到内部电路(未示出)。第二半导体芯片120安装在硅内插器110 上与其上设置了第一半导体芯片的表面相反的表面上。包括第二半导 体芯片的Vdd、 GND、 IN和OUT布线的四种布线分别连接到硅内插器 110上的相应布线。GND线161 (图3)设置了触点(图3所示的连接区127)，该触 点通过杂质扩散层129以欧姆接触的方式连接该硅衬底101，下面将做 说明。利用金属布线(图3所示的布线125a)，将该触点连接到贯通 电极117。因此，形成该硅内插器110的硅衬底101的电势与GND端 子的电势相同。硅衬底101不是通过沿该通路设置在第一半导体芯片 122或者第二半导体芯片120上的MOS晶体管的栅极绝缘膜，而是通过GND线连接到第一半导体芯片122或者第二半导体芯片120的衬底。相反，IN、 OUT和Vdd线分别设置了上述触点(请参考图3)。如图3和1A所示，硅内插器IIO设置了贯通电极结构103，该贯 通电极结构103包括贯通电极117、杂质扩散层129、层间绝缘膜121、 连接导体(布线125)、导电件(凸起电极123)、凸起电极109等。一个硅内插器110设置了多个贯通电极结构103。该贯通电极结构 103由贯通电极117和侧壁绝缘膜115形成。贯通电极117掩埋在穿通 硅衬底101的通孔中，而且利用覆盖该通孔的侧壁的侧壁绝缘膜115， 使它与该通孔的侧壁上的硅衬底101绝缘。在图3中，举例说明利用侧壁绝缘膜115覆盖贯通电极117的整 个侧面的构造。然而，只要可以防止贯通电极117的侧面与该通孔的 侧壁之间的连接达到不产生实质问题的程度，该侧壁绝缘膜115就不 必设置在贯通电极117的整个侧面上。杂质扩散层129是其内注入了其导电类型(例如，P型)与形成 该硅内插器110的硅衬底101的导电类型相同的区域，而且在硅衬底 101上位于其表面附近的一个表面的整个区域上形成该杂质扩散层 129。例如，杂质扩散层129的电势处于GND电势。在GND线161的区域上，在硅衬底101的杂质扩散层形成面上形 成布线125a。布线125a是用于将硅衬底101的杂质扩散层129与贯通 电极117的一端连接在一起的导体图形。在硅衬底101的杂质扩散层 形成面上还设置了用于连接凸起电极123和贯通电极117的布线125b。 以均匀间隔设置硅内插器IIO上的布线125a和125b，因此，在硅衬底 IOI上形成微带结构。因此，布线125a和125b具有固定特征阻抗。在杂质扩散层侧上，布线125a的一端连接到 贯通电极in的端部，但是布线125a的另一端可以用作接触杂质扩散 层129的连接区127。在连接区127上，将布线125a以欧姆接触方式 连接至硅衬底101的杂质扩散层129。金属硅化物层可以设置在连接区 127的杂质扩散层129的表面上。在这种形成过程中，可以实现在布线 125a与杂质扩散层129之间具有减小电阻的良好欧姆连接。同时，位于该贯通电极117该端的的另一条布线125b连接到凸起 电极123。分别在IN、 OUT和Vdd线上，通过布线125b，贯通电极 117连接到凸起电极123，但是没有对用于与硅衬底101的杂质扩散层 129形成连接的连接区127而设置该贯通电极117。在IN、 OUT或者 Vdd线163的区域上，还以均匀间隔设置硅内插器110上的布线125b， 从而在硅衬底101上形成微带结构。因此，布线125b具有固定特定阻 抗。GND线161的凸起电极123连接到设置在安装在硅内插器的一个 表面(杂质扩散层形成面)上的第一半导体芯片122上的GND (地) 布线。IN、 OUT和Vdd线163的凸起电极123还分别连接到设置在安 装在硅内插器的一个表面(杂质扩散层形成面)上的第一半导体芯片 122上的输入信号线(IN)、输出信号线(OUT)和电源线(Vdd)。在本实施例中，用于连接贯通电极117和杂质扩散层129的布线 125a和用于连接贯通电极117和第一半导体芯片122的布线125b均设 置在硅内插器110的同一个表面上。在连接该GND端子和贯通电极117 的通路的另一端上，形成位于硅衬底101与布线125a之间的连接部分 (子触点；连接区127)。层间绝缘膜121覆盖布线125。例如，层间绝缘膜121的材料是聚 酰亚胺。通过层间绝缘膜121露出位于形成在该层间绝缘膜121的开 口内的凸起电极123。图3仅示出包括GND线161 (具有子触点的布线)和更具体地说 是IN、 OUT或者Vdd线163 (没有子触点的布线)的其他线的布线。图1所示的凸起电极109是在半导体器件100还安装在另一个衬 底上时可以使用的外部连接端子。在元件形成面113上，第一半导体芯片122设置了硅衬底151，而 且第一半导体芯片122的另一面与硅内插器110相面对。第一半导体 芯片122具有多个穿通硅衬底151的贯通电极155、 IN布线、OUT布 线、GND布线以及Vdd布线。在第一半导体芯片122的元件形成面113 上形成包括含有P沟道MOS晶体管126a和N沟道MOS晶体管126b 的CMOS晶体管126的预定元件。一些贯通电极155通过凸起电极107 连接到一些贯通电极117。IN布线连接到CMOS晶体管126的柵电极。OUT布线连接到 CMOS晶体管126的漏电极。在元件形成面111上，第二半导体芯片120设置了硅衬底153，而 且对着硅内插器110的元件形成面111设置了预定元件。通过凸起电 极105，贯通电极117连接到设置在元件形成面111上的导电件(未示 出)。在下面的部分将说明制造半导体器件100的方法。本实施例的制造方法包括下面的步骤步骤ll，用于制备由半导 体形成的内插器(硅内插器110);步骤12，用于制备形成了GND布 线或者电源(Vdd)线的第一半导体芯片122;步骤13，用于将第一半 导体芯片122安装在硅内插器110的一个表面上；以及步骤14，用于 将第二半导体芯片120安装在硅内插器110的另一个表面上。下面，参考图9A至9D，进一步详细说明用于制备硅内插器110 的步骤11。图9A至9B是用于制造硅内插器110的处理的剖视图。首先，制备用作封装衬底的硅内插器101，以便用于实现欧姆连接。 如果该衬底的电阻小，则不需要进行处理。对于电阻大的衬底，进行 离子注入或者离子固体层扩散，以在该衬底的表面上形成电阻小的杂 质扩散层。在该实施例中，如图9A所示，执行其导电类型与硅衬底101 的导电类型相同的杂质的离子注入，以在硅衬底101的一个表面附近 形成杂质扩散层129。例如，对硅衬底101进行离子注入使用的杂质可 以是As和P。接着，在硅衬底101的预定位置形成穿通硅衬底101的贯通电极。如图9B所示，通过选择性地去除其上形成了杂质扩散层129的硅 衬底面上的预定位置，形成多个凹形部分119。接着，在其上形成了凹 槽部分119的硅衬底101上，形成用作侧壁绝缘膜115的绝缘膜后， 以填充凹槽部分119的方式形成用作贯通电极117的导电膜。去除形 成在凹形部分119外部的绝缘膜和导电膜，以露出杂质扩散层129的 表面。接着，如图9C所示，利用公知重新布线处理，在其上形成了杂质 扩散层129的表面上形成预定图形的布线125a和125b以及层间绝缘膜 121。例如，这些布线具有在最下层以低温形成硅化物的Ti。因此，在 该布线与杂质扩散层之间的连接上，可以获得电阻小的欧姆接触。作 为一种选择，通过事先在杂质扩散层的表面上形成金属硅化物层，也 可以实现电阻小的欧姆接触。在布线形成步骤，GND线161的贯通电 极117和硅衬底101互相连接在一起，以实现导电。更具体地说，至 少构造一条布线125a，以使GND布线161的贯通电极117的一端与杂 质扩散层129连接在一起。顺便提一句，IN、 OUT或者Vdd线163的贯通电极117不电连接到硅衬底101。在贯通电极117上形成不与杂质扩散层129相连的另一条布线125b。例如，通过以旋涂方式提供光敏聚酰亚胺，形成层间绝缘膜121。然后，利用光刻技术进行蚀刻，选择性地去除层间绝缘膜121，以 露出未接触杂质扩散层129的布线125b的预定位置。利用电镀方法， 形成与露出布线I25b连接的凸起电极123。凸起电极123是用于连接 贯通电极117和第一半导体芯片122的导电件。接着，如图9B所示，通过打磨硅衬底的背面，以减小硅衬底IOI 的厚度，来露出侧壁绝缘膜115和贯通电极117的端侧。在上述步骤， 制备硅内插器110。然后，在MCM模块中，利用硅内插器110作为基底，层叠器件 芯片。更具体地说，在步骤13和14，垂直层叠半导体芯片和硅内插器 110,然后，电连接它们。在该步骤，与硅衬底101的杂质扩散层129相连接的GND线161 的贯通电极117通过布线125b和凸起电极123连接到第一半导体芯片 122的GND端子。换句话说，在用于安装第一半导体芯片122的步骤 13，将在硅内插器IIO上设置的GND线161的凸起电极123和在第一 半导体芯片122上形成的GND线相连接。此外，该步骤之后，还可以在第二层或者后面的层上，层叠半导 体芯片。在这种情况下，通过使第二层或者后面的层上的半导体芯片 与第一半导体芯片122共享该GND，可以更可靠抑制第二层或者后面 的层上的芯片上的ESD损伤。此外，完成层叠该器件芯片后，还可以 利用树脂，模塑密封整个器件。在上面的描述中，所描述的器件具有硅内插器110的GND线电连 接到硅衬底101，而GND线连接到形成在第一半导体芯片122上的 GND布线的构造。作为一种选择，该器件可以具有硅内插器110的Vdd 线电连接到硅衬底101，而该Vdd线连接到形成在第一半导体芯片122 上的Vdd布线的结构。在下面的部分将上面本实施例的作用。在本实施例中，设置通过凸起电极123连接到第一半导体芯片122 的GND布线或者Vdd布线的布线125b和连接到杂质扩散层129的布 线125a，代替连接到一个贯通电极117的布线125。在这种构造中，(i) 通过利用对于在其上的布线125所设置的触点(连接区127)来连接硅 衬底101和硅内插器110，来形成下述通路，通过该通路，使得由于硅 衬底101上累积的电荷产生的浪涌能够扩散到该衬底的外侧；以及(ii) 在采用用作电源或者GND的通路的布线时，在器件输入级的栅极绝缘 膜上没有电荷流动。如上所述，如果在多芯片模块中采用硅内插器110，则通过将硅衬 底101的电势连接到GND布线或者Vdd布线，而不在具有贯通电极 117的硅内插器110上设置有源ESD保护元件，可以防止因为硅衬底 IOI导致ESD损伤，从而提高MCM的可靠性。将参考图2A和2B进一步具体说明该点。图2A对应于图1B的构造。在图2A中，硅内插器110设置了触 点，而且该硅内插器110对第一半导体芯片122的衬底接地。相反， 在图2B中，硅内插器210上没有设置图2A中设置的触点。因此，通 过IN端子，硅内插器210上累积的电荷在第一半导体芯片222的N沟 道MOS晶体管226b的栅极绝缘膜上流动，因此，损伤绝缘。在图2A 和2B中，箭头表示电荷流的路径，而星形符号表示发生绝缘损伤的点。接着，将检验对该内插器施加高压的情况，例如，在组装时，将 两个芯片互相连接在一起，而且该内插器露在静电中的情况。当在两 个芯片之间存在电势差时，浪涌电流流动，以消除该电势差。在形成 大规模电容器的衬底之间，该电流的幅值最大。在图2B所示的、与本 实施例的构造不同的构造中，在电流从内插器流动到器件时，很可能 发生损伤栅极绝缘膜。如图2B所示的构造，内插器210的衬底没有连接到导体时，浪涌电流损伤任意线路的最易损伤绝缘膜，然后，在布线上流动。如果最易损伤部分是图2B中的星形符号表示的输入端，则假定流入衬底的电 流直接流入第一半导体芯片222上的星形符号表示的栅极绝缘膜，破 坏该绝缘，然后，流入该衬底。在电流通过绝缘膜流动时，根据通过 的电荷量，发生诸如降低绝缘膜本身的电压电阻的恶化以及破坏该绝 缘，导致器件发生故障。在衬底通过触点连接到输入信号线时，发生 相同的事情。用于消除电势差而产生的电流中的最大电流流过栅极绝 缘膜，导致器件发生故障。相反，在图2A中，导体直接布线到内插器110，然后，该布线连 接到第一半导体芯片122的GND。在这种情况下，在两个衬底之间流 动的大多数电流从GND端子流入第一半导体芯片122的硅衬底；因此， 该电流在不通过栅极绝缘膜的情况下在通路中流动。因此，流过栅极 绝缘膜的电流的最大容量甚至仅与连接到该栅极的容量一样大。因此， 通过的电荷量是破坏栅极绝缘膜的一个因素，与具有图2B所示构造的 情况相比，它非常小。因此，可以将对栅极绝缘膜的破坏降低到最小， 即使在浪涌作用在该衬底上时，该器件也不会被破坏，因此，可以显 著提高MCM的可靠性。如图3所示，在本实施例的半导体器件中，通过电极117，硅衬底 101的杂质扩散层129连接到该半导体芯片的GND。在这种构造中，如图2A所示，利用该GND端子作为消除浪涌的通路，形成该内插器 的硅衬底101和形成第一半导体芯片122的衬底151互相连接在一起， 而在该连接中没有P-N结。因此，不存在肖特基势垒，用于消除浪涌 的通路具有非常小的电阻，因此，通过进一步将对栅极绝缘膜的破坏 降低到最小，可以提高可靠性。如上所述，在不在本实施例的硅内插器IIO上设置保护元件的情 况下，确保内插器110的ESD放电不进入该器件的输入级。因此，可 以减少破坏栅极绝缘膜的风险，因此，可以提高该模块的可靠性。对于没有贯通电极的内插器，还可以采用通过在该硅衬底与该 布线之间设置非常厚的绝缘膜，在ESD的期望范围内防止破坏绝缘的 方法。相反，本实施例的硅内插器IIO具有贯通电极117。在这种情况下， 除非执行针对ESD损伤的措施，否则要发生流过侧壁绝缘膜115的浪 涌。例如，侧壁绝缘膜115的厚度不能超过几个pm。因此，在贯通电 极117的直径接近10 pm时，例如，侧壁绝缘膜115的厚度不能超过2 ^m至3pm。因为另一个原因，由于贯通电极117的间距窄，所以从物 理上说，该间距不可能更窄了。此外，从减小贯通电极117的电阻的 观点出发，可以使金属电极较厚，因此，不可能设置比特定厚度更厚 的侧壁绝缘膜115。例如，如果以50 fim的间距设置其导体直径为40 pm 的贯通电极117，则该侧壁绝缘膜115的厚度可以高达约5 pm。在这种构造中，通过利用可以在没有贯通电极的内插器内设置的、 厚度为5 pm或者大于5 pm的树脂膜提供绝缘，难以完美地防止电荷 流入。换句话说，应该考虑到硅衬底101与贯通电极117之间的绝缘 较弱，设计具有贯通电极117的硅内插器110。否则，将降低可靠性。因为该原因，在本实施例中，进行构造，以使电荷主要通过导体布线(布线125a和布线125b)，从硅衬底101流入硅衬底153或者硅 衬底151的GND布线或者Vdd布线。在该构造中，即使在不能使设置 在硅衬底101和贯通电极117上的侧壁绝缘膜增厚的情况下，也可以 防止出现可能破坏侧壁绝缘膜115的浪涌。因此，可以提高可靠性。不仅在使用器件期间，而且在制造MCM期间以及在将它安装在 电路板上时，都产生浪涌。以制造MCM为例，说明该问题。在将器件 安装在作为基底的硅内插器上的一些情况下，器件芯片安装在位于下 面被充电的半导体芯片的衬底上。例如，在紧接在层叠处理之前执行 的用于清洗该端子的等离子清洁处理中，半导体芯片被静电充电。如 果该静电充电芯片在被放电之前与另一个芯片放在一起，则在两个芯 片之间产生电势差，因此，发生ESD放电。当在磁通清洗处理等过程中利用高绝缘清洗液清洗MCM时，在 某些情况下，因为静电，根据外露面积的大小，累积电荷。在这种情 况下，与上面描述的趋势相同，在外路面积最大的衬底上，累积的电 荷量最大。在这种情况下，在两个芯片之间产生电势差，导致ESD损 伤。由于在组装处理期间，还没有形成外部连接端子，所以不可能提 供对该模块的外部放电的通路。在这种情况下，放出电荷，以在该模 块上形成均匀电势，或者通过衬底对外部放电。在这方面，如果事先 没有将该衬底连接到该模块上的不同芯片，则在损坏绝缘膜的最易损 坏部分时，电荷流入不能预测的布线。因此，导致该器件发生ESD损 伤。此外，如果整个模块被充电，则在电荷通过一些外部端子释放到 环境中时也导致ESD损伤。即使对于具有从该衬底到该外部端子的放电通路、因此可以在不破坏绝缘膜的情况下释放电荷的标准MOSFET (金属氧化物半导体场效应晶体管)，如果没有形成来自该内插器的放电通路，则由于绝缘 膜的破坏而发生来自该内插器的放电。因此，迅速对特定位置施加高压，导致ESD损伤。在本实施例的构造中，还可以有效制约因为上述原因导致发生 ESD损伤。在背景技术描述的专利文献1中，需要在形成因为没有切换功能 并因此而最初不需要有源元件的内插器的硅衬底上，设置元件，因此， 提高了制造难度，因为提高了制造过程的复杂性。相反，本实施例不 包括制造过程的这种复杂性，因此，可以轻而易举地可靠提高该器件 的可靠性。因此，在本实施例中，例如，即使不对该硅内插器110设 置采用P-N结的元件，也可以防止发生ESD损伤。在半导体器件100中，杂质扩散层129设置在硅衬底101的表面 上，而且布线125和硅衬底101互相连接在一起，而不包括肖特基势 垒。因此，可以形成电阻小、可以更容易地释放浪涌的电流通路。此 外，可以控制硅内插器110的衬底电势。因此，利用阻抗匹配，可以 防止因为衬底电势的波动而破坏传输特性。顺便提一句，在半导体器件100中，在图3所示贯通电极117与 Vdd布线或者GND布线之间的连接通路之外的不同导电通路上，设置 触点部分(子触点部分)，作为连接区127。然而，本发明并不局限于 该触点部分设置在如上所述连接通路之外的不同通路上的情况。图4是示出连接凸起电极123和贯通电极117的布线125c接触杂 质扩散层129的构造的剖视图。在图3中，离开稳定电流通路，布置连接区127。利用这种布置，可以防止在电流流过连接区127时发生金属电迁移以及防止因为该电迁移而在布线125与硅衬底101之间发生断开故障，因此，与图4所 示的构造相比，图3所示的构造可以在硅衬底101与布线125之间更 可靠建立连接。因此，与图4所示的构造相比，图3所示的构造优先。图1示出包括硅内插器110和两个半导体芯片的半导体器件100 的构造。然而，不特别限定要层叠的半导体芯片的数量。图7是示出本实施例的MCM的不同结构的剖视图。图7所示的 半导体器件是CoC (片上芯片(chip on chip))型MCM多级类型的。 图7所示器件的基本构造与图1所示器件的构造相同。图1和图7所 示器件的构造之间的差别在于，图7所示的器件具有第三半导体芯片 136，它通过层叠在第一半导体芯片122上的凸起电极165电连接到第 一半导体芯片122。第三半导体芯片136还设置了贯通电极167。这种构造还与图1所示器件具有相同的效果。在下面的实施例中，针对下面要描述的半导体器件与实施例1中 描述的器件之间的差别，描述具有不同MCM层叠构造的半导体器件。实施例2图5是示出本实施例的半导体的构造的剖视图。图5所示半导体的基本构造与图1 (实施例1)所示半导体的构造 相同。图1和图5所示半导体的构造之间的差别在于，图5所示半导 体设置了具有元件形成面133的第一半导体芯片122，该元件形成面 133对着硅内插器110，而没有设置贯通电极。通过凸起电极131，设置在第一半导体芯片122的元件形成面133 上的电极135电连接到贯通电极结构103上的贯通电极117。图5所示半导体器件还具有通过布线125a (图5中未示出)互相 电连接在一起的硅内插器110的硅衬底101和贯通电极110。因此，通 过利用布线125b(图5中未示出)，在设置在硅内插器IIO上的布线 125a (图5未示出)与第一半导体芯片122的GND布线或者Vdd布线 之间建立连接，可以实现与实施例1的效果相同的效果。实施例3图6是示出本实施例的半导体器件的结构的剖视图。图6所示半导体器件的基本构造与图1 (实施例1)所示半导体器 件的构造相同。在图6所示构造中，第二半导体芯片128和第三半导 体芯片130进一步层叠在第一半导体芯片122上。以与上面对第一半 导体芯片122描述的相同的方式，在使其元件形成面朝上后，层叠第 二半导体芯片128和第三半导体芯片130，而且该第二半导体芯片128 和第三半导体芯片130分别设置了贯通电极173和贯通电极175。通过 凸起电极123,硅内插器110的贯通电极117连接到第一半导体芯片 122的贯通电极155。通过凸起电极169，第一半导体芯片122的贯通 电极155连接到第二半导体芯片128的贯通电极173。通过凸起电极 171，第二半导体芯片128的贯通电极173连接到第三半导体芯片130 的贯通电极175。在图6中，硅内插器110利用其背面安装在诸如BAG (球栅阵列)衬底的树脂衬底124上。凸起电极137设置在树脂衬底 124的背面上。在是与树脂衬底具有界面的CoC型MCM的这种器件中，还通过 布线125a (图6中未示出)连接硅内插器110的硅衬底101和贯通电 极117。因此，通过利用布线125b (图6未示出)，在设置在硅内插 器IIO上的布线125a(图6未示出)与第一半导体芯片122的GND布 线或者Vdd布线之间建立连接，可以与实施例1实现相同的效果。实施例4图8是示出本实施例的半导体器件的结构的剖视图。在图8所示的设置在半导体模块之间的半导体器件中，硅内插器iio具有用于转换模块之间的连接间隔的功能。该器件的基本构造与图6 (实施例3)所示半导体器件的构造相同。在图8所示构造中，从位 于树脂衬底124与硅内插器110之间的硅内插器110的侧面开始，顺 序设置第一半导体芯片132、第二半导体芯片134、第三半导体芯片136 和第四半导体芯片138。第一、第二、第三和第四半导体芯片分别设置 了贯通电极181、 182、 183和184。此外，通过凸起电极123，硅内插 器110的贯通电极117连接到第一半导体芯片132的贯通电极181。通 过凸起电极186，第一半导体芯片132的贯通电极181连接到第二半导 体芯片134的贯通电极182。通过凸起电极187，第二半导体芯片134 的贯通电极182连接到第三半导体芯片136的贯通电极183。通过凸起 电极188，第三半导体芯片136的贯通电极183连接到第四半导体芯片 138的贯通电极184。在图8所示构造中，在使元件形成面对着硅内插 器110后，将没有贯通电极的第五半导体芯片140安装在硅内插器110 的上表面上。在图8所示构造中，半导体芯片安装在硅内插器110的两个表面 上。设置在硅内插器110上的外部连接端子包括这些半导体芯片的连 接端子。由于位于上表面和下表面上的芯片覆盖设置在该模块内的硅 内插器110的衬底，所以不存在设置在该衬底上与外部建立直接连接 的端子。在是与树脂衬底具有界面的CoC型MCM的这种器件中，硅内插 器110的硅衬底101与贯通电极117也通过布线125a (图6未示出) 连接在一起。因此，通过利用布线125b (图8未示出)在设置在硅内 插器110上的布线125a (图8未示出)与第一半导体芯片132的GND 布线或者Vdd布线之间建立连接，可以与实施例3实现相同的效果。硅内插器110不仅可以用作封装衬底的替代品，而且可以用作芯 片之间的连接器。因此，在形成硅内插器110的硅衬底上没有外部端 子的图8所示结构中，在累积电荷时，没有地方释放累积电荷。需要 提供用于释放该衬底上累积的电荷的通路。例如，通过在第五半导体芯片140的电源或者GND与形成硅内插器110的硅衬底之间建立连接， 不需要提供更多的直通式布线。因此，可以简化制造过程。如上所述，在不能对该硅内插器设置外部端子时，本发明的半导 体器件尤其有效。除了图8所示的在其结构中在硅内插器110的下面 层叠了多个半导体芯片的情况外，不能对硅内插器设置外部端子的情 况还包括在其结构中安装相对于硅内插器比较大的半导体芯片的情 况。上面参考附图描述了本发明实施例。这些实施例是本发明的典型 例子。除了上述结构，还可以采用各种不同结构。例如，上述实施例所示的MCM的层叠方式是典型例子。没有特 别限定要层叠的半导体芯片以及其上层叠半导体芯片的硅内插器110 的表面的数量。
权利要求
1.一种半导体器件，包括由半导体制成的内插器；半导体芯片，安装在所述内插器的一个表面上；贯通电极，穿通所述内插器，而且具有与所述内插器绝缘的侧面；以及连接导体，其将所述贯通电极的一端与所述内插器相连接，其中，所述贯通电极连接到在所述半导体芯片上设置的电源布线和GND布线之一。
2. 根据权利要求l所述的半导体器件，其中，所述连接导体以欧 姆接触方式连接到所述内插器。
3. 根据权利要求2所述的半导体器件，其中，在所述内插器的一 个表面上设置杂质扩散层，而且所述连接导体连接到所述杂质扩散层。
4. 根据权利要求3所述的半导体器件，其中，将所述连接导体的 一部分设置成与所述杂质扩散层相接触，并且与所述杂质扩散层相接 触的所述连接导体的该部分被设置在除了用于将所述贯通电极连接到 电源布线和GND布线之一的通路之外的不同导电通路上。
5. 根据权利要求l所述的半导体器件，其中，所述半导体芯片是 第一半导体芯片，而且所述半导体器件进一步包括第二半导体芯片，其中，所述第二半导体芯片安装在与所述一个表面相反的、所述 内插器的另一个表面上，而且在所述内插器上设置的外部连接端子包 括连接到所述第一半导体芯片和所述第二半导体芯片之一的连接端 子。
6. —种用于制造半导体器件的方法，包括制备由半导体制成的内插器；制备设置有GND布线和电源布线之一的半导体芯片；以及 将所述半导体芯片安装在所述内插器的一个表面上， 其中，制备所述内插器包括在所述内插器的预定位置形成穿通所述内插器的贯通电极， 形成用于连接所述贯通电极和所述内插器的连接导体；以及 形成用于连接所述贯通电极和所述半导体芯片的导电件，以及 其中，安装所述半导体芯片包括将所述导电件连接到所述GND布线和电源布线之一。
7. 根据权利要求6所述的半导体器件的制造方法，其中，制备所 述内插器进一步包括在所述内插器的所述一个表面上形成杂质扩散 层，其中，在形成所述连接导体的过程中，所述连接导体连接到所述 贯通电极和所述杂质扩散层。
8. 根据权利要求6所述的半导体器件的制造方法，其中，所述半导体芯片是第一半导体芯片，而且所述方法进一步 包括将第二半导体芯片安装在与所述一个表面相反的、所述内插器的 另一个表面上。
9. 一种半导体器件，包括 内插器；以及半导体芯片，安装在所述内插器的上方，而且具有多个电极； 所述内插器具有基底和多个贯通电极，每个贯通电极都穿通所述 基底并与其电隔离，所述半导体芯片的每个所述电极都电连接到所述内插器的相关的一个贯通电极，并且在所述半导体芯片工作时，对所 述内插器的基底施加DC电压。
10. 根据权利要求9所述的器件，其中，所述内插器的所述基底由半导体制成。
11. 根据权利要求9所述的器件，其中，所述贯通电极的至少之 一电连接到所述内插器的所述基底，以对所述内插器的所述基底供给DC电压。
12. 根据权利要求11所述的器件，其中，所述DC电压是地电压和电源电压之一。
13. 根据权利要求11所述的器件，其中，所述内插器进一步具有 在所述基底上形成的互连层，所述互连层包括多个连接导体和多个凸 起电极，所述多个连接导体的每个都与所述贯通电极中相关的一个相 连接，所述多个凸起电极的每个都形成在所述连接导体中相关的一个 上，所述半导体芯片的每个所述电极都与所述凸起电极中相关的一个 相连接，并且，与所述贯通电极的至少一个相连接的至少一个所述连 接导体与所述内插器的所述基底相接触。
14. 根据权利要求IO所述的器件，其中，至少一个所述贯通电极 电连接到所述内插器的所述基底，以对所述内插器的所述基底供给所 述DC电压，而且所述DC电压是地电压和电源电压之一。
15. 根据权利要求14所述的器件，其中，所述内插器进一步具有 在所述基底上形成的互连层，所述互连层包括多个连接导体和多个凸 起电极，所述多个连接导体的每个都与所述贯通电极中相关的一个连 接，所述多个凸起电极的每个都形成在所述连接导体中相关的一个上， 所述半导体芯片的每个所述电极都与所述凸起电极中相关的一个连 接，并且与所述贯通电极的至少之一相连接的至少一个所述连接导体 与所述内插器的基底相接触。
全文摘要
本发明涉及一种半导体器件，包括由半导体制成的硅内插器；以及第一半导体芯片，安装在该硅内插器的一个表面上。该半导体器件设置有贯通电极，穿通该硅内插器，而且具有与该硅内插器绝缘的侧面；以及布线，用于将该贯通电极的一端与该硅内插器相连。该贯通电极连接到设置在该第一半导体芯片上的电源布线或者GND布线。
文档编号H01L21/60GK101252118SQ20081008123
公开日2008年8月27日 申请日期2008年2月20日 优先权日2007年2月20日
发明者松井聪 申请人:恩益禧电子股份有限公司
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