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电阻式存储器及其制造方法

xiaoxiao2020-08-01  1

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专利名称:电阻式存储器及其制造方法
技术领域
本发明涉及一种电阻式存储器及其制造方法,且特别涉及一种具有高度
可微缩性(scalability)的电阻式存储器及其制造方法。
背景技术
随着传统的存储器结构的可微缩能力逐渐出现瓶颈,电阻式存储器 (resistive memory)具有高度可微缩性、读写速度快,并可应用金属氧化物半 导体(metal oxide semiconductor, MOS)工艺进行制造。因此电阻式存储器可以 称为新一代存储器技术的明日之星。
目前的电阻式存储器的制造方式,是将各层材料沉积之后,以具有独立 岛状结构(islandstructure)的掩模,经光刻工艺蚀刻出独立的存储结构。但是 岛状结构在光刻工艺中难以提高其分辨率,连带使得要进一步提高存储器元 件的密度将遭遇许多困难。

发明内容
本发明涉及一种电阻式存储器及其制造方法,是以形成线型图案(line pattem)的方式制造存储器,可以大幅提高存储器元件的密集度。
根据本发明,提出一种电阻式存储器,包括基板、第一信号线、存储单 元及第二信号线。第一信号线设置于基板上,第一信号线具有第一表面。存 储单元具有第二表面,存储单元通过第二表面接触第一表面与第 一信号线耦 接。第二信号线设置于存储单元上并耦接存储单元,其中第二表面的面积实 质上大于或等于第一信号线与第二信号线重叠区域的面积。
根据本发明,提出一种电阻式存储器的制造方法,包括下列步骤。首先, 形成第一导电材料层于基板上。接着,蚀刻第一导电材料层成为一具有第一 表面的第一信号线。然后,形成一具有第二表面的存储材料层,存储材料层 并通过第一表面接触第二表面与第一信号线耦接。接着,形成第二导电材料 层与存储材料层耦接。然后,蚀刻第二导电材料层,以形成第二信号线,其中第二表面的面积实质上大于或等于第一信号线与第二信号线重叠区域的 面积。
为让本发明的上述内容能更明显易懂,下文特举优选实施例,并配合附 图,作详细说明如下。


图1A-8A绘示本发明的一种电阻式存储器的制造流程俯视图1B-8B分别绘示沿图1A-8A的剖面线AA,的剖面图1C-8C分别绘示沿图1A-8A的剖面线BB,的剖面图9A绘示传统电阻式存储器的俯视图9B绘示沿图9A的剖面线AA,的剖面图9C绘示沿图9A的剖面线BB'的剖面图10绘示本发明的 一种电阻式存储器的制造步骤流程图11A-11B绘示本发明的电阻式存储器的制造过程中,另一种第一图案 化掩模的形成流程剖面图;以及
图12A-12B绘示本发明的电阻式存储器的制造过程中,另 一种第二图案 化掩模的形成流程剖面图。
附图标记说明
5、 50:电阻式存储器
100、 200:基板
110、 210:第一阻隔材料层
115:第一导电材料层
120:第一金属材料层
120b:氧化金属层
125、 272:存储结构
130a、 230:第一介电层
140a、 240:第二信号线
260:第三介电层
10、 10a、 30、 30a:第一图案化掩模
20、 20a、 40、 40a:第二图案化掩模
110a:第一阻隔层
115a、 215:第一信号线
120a、 220:第一金属层
120c:存储单元
130:第一介电材料层
140:第二导电材料层
150、 250:第二介电层
270:接触孔
具体实施例方式
本发明可用于电阻式存储器的制造,包括电阻式随机存取存储器(resistive random access memory, RRAM)以及电阻式只读存储器(resistive read only memory, RROM)。请参照图1A-8A,其绘示本发明的一种电阻式存储器 的制造流程俯视图。同时请参照图1B-8B、图1C-8C及图10,其分别绘示 沿图1A-8A的剖面线AA,及剖面线BB,的剖面图,以及本发明的一种电阻式 存储器的制造步骤流程图。请同时参照图1A、 1B及1C,首先,如步骤1001 所示,将第一导电材料层115形成于基板100上。基板100可以预先设置选 择性元件(selective device),例如金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor, MOSFET)、 二极管(diode)或双载流子结晶 体管(bipolar junction transistor, BJT)与存储结构耦接,用以控制存储器的操 作,并形成保护层例如以氮化钛(TiN)或氮化钽(TaN)覆盖选择性元件。另夕卜, 步骤1001中,可先沉积可导电的第一阻隔材料层110于基板100上,接着 沉积第一金属材料层120于第一阻隔材料层110上,以形成第一导电材料层 115。其中,第一金属材料层120例如为钨(W)、钛(Ti)、铝(A1)、镍(Ni)、铜 (Cu)、锆(Zr)或锌(Zn)等等,本实施例中采用钨。第一阻隔材料层110本实施 例采用氮化钛(TiN),可以作为接着层(adhesion layer)连接第一金属材料层 120及基板100,可以避免第一金属材料层120产生龟裂(crack)。然后,如 步骤1002所示,形成第一图案化掩模10于第一导电材料层115上。接着, 如步骤1003所示,形成第一图案化掩模10于第一导电材料层115上。本实 施例中,此步骤先形成光致抗蚀剂材料层(未绘示)于第一导电材料层115 上,再使用光刻工艺图案化光致抗蚀剂材料层成为第一图案化掩模10。从图 1A中可以看出,第一图案化掩模10具有多条第一线型图案。
请参照图2A、 2B及2C,如步骤1003所示,削减第一图案化掩模10, 成为第一图案化掩模10a。步骤1003是为了微缩图案的线宽,以形成更小的 元件。步骤1003可以用反应离子蚀刻(reactive ion etching, RIE)法,在氯气 (Cl2)、溴酸(HBr)、氧气(02)及氩(Ar)其中的一种或多种与其他化学物的混合 物的环境下来完成。根据实验结果,利用此种方式,可以将60nm的线宽减 少到20nm。但是,若是曝光机的能力足够,可以在步骤1002中形成所欲的 宽度,则步骤1003可以省略。
请参照图3A、 3B及3C,首先,如步骤1004所示,蚀刻第一导电材料 层115成为第一信号线115a。也就是说,蚀刻第一金属材料层120为第一金 属层120a,并蚀刻第一阻隔材料层110为第一阻隔层110a。接着,如步骤1005所示,去除第一图案化掩模10a,可以使用氧气等离子体(02plasma)去 除光致抗蚀剂后,配合合适的药剂例如EKC265做清洗。然后,如步骤1006 所示,沉积第一介电材料层130覆盖第一信号线115a及基板100。步骤1006 可以采用高密度等离子体化学沉积法(high density plasma chemical vapor deposition, HDPCVD)沉积氧化硅(silicon oxide)来完成。
请参照图4A、 4B及4C,首先,如步骤1007所示,平坦化第一介电材 料层130成为第一介电层130a,以露出第一信号线115a。本步骤可以采用 使用化学机械抛光(chemical mechanical polishing, CMP)法,或者是回蚀刻 (etching back)法来完成。接着,如步骤1008所示,形成氧化金属层120b耦 接第一信号线115a来做为存储材料层。步骤1008可以采用等离子体氧化法 将部分第一信号线120a氧化形成,例如采用直接等离子体(direct plasma)、 石兹场强4匕反应离子等离子体(magnetic field enhanced reactive ion plasma), 或 是下吹式等离子体(down stream plasma),配合氧气(02)及氮气(化)的混合, 或是02、 N2及氢气(H2)的混合,或是在纯氧的环境中进行氧化。由于本实施 例的第一金属层120a为鴒,因此以等离子体氧化法所形成的氧化金属层 120b为氧化鴒。
请参照图5A、 5B及5C,首先,如步骤1009所示,形成第二导电材料 层140与氧化金属层120b耦接。接着,如步骤1010所示,形成第二图案化 掩模20于第二导电材料层140上。本实施例中。步骤1010可以首先形成光 致抗蚀剂材料层(未绘示)于第二导电材料层140上,然后图案化光致抗蚀 剂材料层成为第二图案化掩模20。由图5A可以看出,第二图案化掩模20 具有多条第二线型图案,且与第一图案化掩模10的第一线型图案实质上相 互垂直。
请参照图6A、 6B及6C,如步骤1011所示,削减第二图案化掩模20, 成为第二图案化掩模20a。步骤1011与步骤903的功能相同,可以定义出更 小的线宽以产生更小的元件。同样的,若是曝光机的能力足够,可以在步骤 1010中形成所欲的宽度,则步骤1011可以省略。
请参照图7A、 7B及7C,首先,如步骤1012所示,蚀刻第二导电材料 层140以形成第二信号线140a,因而形成存储结构125。存储结构125包括 第二信号线140a、存储单元120c及第一导电层115a。第二导电材料层140 可以采用与第一金属材料层120相同的金属材料,并采用如氯(Cl2)、氯化硼(BCl3)等作为蚀刻药剂进行蚀刻;本实施例中,较佳地采用以氟化硫(SF6)为 主的化学药剂, 一并去除部分存储材料层120b的氧化鴒,定义出存储单元 120c以及第二信号线140b。接着,如步骤1013所示,去除第二图案化掩模 20a,可以采用与步骤1005相同的方式。
请参照图8A、 8B及8C,如步骤1014所示,沉积第二介电层150覆盖 存储结构125,可以采用与步骤1006相同的方式来完成。至此,电阻式存储 器50便告完成。
如图8A、 8B及8C所示,电阻式存储器50包括基板100、第一信号线 115a、存储单元120c、第一介电层130a、第二信号线140a及第二介电层150。 第一信号线115a设置于基板IOO上,具有第一表面117。本实施例中第一信 号线115a是由第一阻隔层110a及第一金属层120a所构成,分别采用氮化钛 及钨为源材料。存储单元120c具有第二表面122,通过第二表面122接触第 一表面117与第一信号线115a耦接。本实施例中存储单元120c的材料为氧 化鴒。第二信号线140a设置于存储单元120c上并耦接存储单元120c。本实 施例中,第二信号线140a作为位线(bitline)使用。其中,第二表面122的面 积实质上等于第一信号线115a与第二信号线140a重叠区域的面积。也就是 说,存储单元120c位于第一信号线115a与第二信号线140a重叠的处
请参照图9A、 9B及9C,其分别绘示传统电阻式存储器的俯视图,以 及沿图9A的剖面线AA,及BB,的剖面图。电阻式存储器5的基板200、第 一信号线215、第一介电层230、第二信号线240及第二介电层250,其功能 与结构与电阻式存储器50中对应的元件大致相同,其中第一信号线215包 括第一阻隔层210及第一金属层220。电阻式存储器5与电阻式存储器50 的不同之处,在于使用第三介电层260隔开第一信号线215及第二信号线 240,并以接触孔270耦接第一信号线215及第二信号线240,存储单元272 位于第二信号线240与接触孔270的金属层之间。由于每个接触孔为独立的 岛状结构,每个接触孔与第一信号线215及第二信号线240之间不易对准, 而发生如图8B及图8C的错位的状况。
本发明上述实施例经由缩减线宽的方式,可以形成极小的交会截面
保信号线与存储单元正确对位外,由于线型图案可微缩能力较强,可以有效 减少存储单元的面积。除了可以提高元件密集度外,由于存储单元的面积减小使得电阻值提高,可以大幅减少编程电压(programming voltage)并减少漏 电流、降低功耗。
此外,步骤1002及1003,更可以形成硬掩模(hardmask)的方式来替代。 接下来以形成另一种第一图案化掩模的流程作说明,并以并图1A及图2A 中沿剖面线BB,的剖面图为例做说明。请参照图11A-11B,其绘示本发明的 电阻式存储器的制造过程中,另一种第一图案化掩模的形成流程剖面图。首 先,形成硬掩模材料层(未绘示)于第一导电材料层115上。接着,形成光 致抗蚀剂材料层(未绘示)于硬掩模材料层上。然后,图案化光致抗蚀剂材 料层成为如图1C的第一图案化掩模10。接着,蚀刻硬掩模材料层成为第一 图案化硬掩才莫30,如图IIA所示。然后,去除第一图案化光致抗蚀剂层10。 接着,削减第一图案化硬掩模30,成为第一图案化硬掩模30a,如图IIB所 示。硬掩模材料层可以是氮化物例如氮化硅,或是氧化物例如氧化硅,可使 用RIE配合CF4、 CHF3、 Ar、 C4F8、 C4F6、氧气其中一种或多种化学气体混 合进行削减。或者是,当使用氧化硅作为硬掩模的源材料时,可以使用稀释 氢氟酸(dilute HF, DHF)或是緩沖氢氟酸(buffer HF, BHF)进行湿蚀刻削减;当 使用氮化硅作为硬掩模的源材料时,可以使用热磷酸(hot phosphoric acid)进 行湿蚀刻削减。但不论使用何种蚀刻药剂,必须要注意是否对于底下的金属 材料具有高度的选择比(sdectivity),以免对金属源材料造成损害。使用硬掩 模可以增加对RIE的抗性,确保后续的蚀刻能够形成精确的图案。然后,可 以继续进行步骤1004。
同样的,步骤1010及1011亦可用相同的方式形成硬掩模来替代。接下 来以形成另一种第二图案化掩模的流程作说明,并以图5A及图6A中沿剖 面线AA,的剖面图为例做说明。请参照图12A-12B,其绘示本发明的电阻式 存储器的制造过程中,另一种第二图案化掩模的形成流程剖面图。首先,形 成硬掩模材料层(未绘示)于第二导电材料层140上。接着,形成光致抗蚀 剂材料层(未绘示)于硬掩模材料层上。然后,图案化光致抗蚀剂材料层成 为如图5B的第二图案化光致抗蚀剂层20。接着,蚀刻硬掩模材料层成为第 二图案化硬掩模40,如图12A所示。然后,去除第二图案化光致抗蚀剂层 20。接着,削减第二图案化硬掩模40成为第二图案化硬掩模40a,如图12B 所示。然后,可以继续进行步骤1012。
另外,步骤1012中氧化金属层120b可以不需蚀刻,则所形成的存储单元的第二表面的面积大于第一信号线115a及第二信号线140a的重叠区域的 面积。然而,只要第一信号线115a及第二信号线140a的重叠区域是经由氧 化金属层120b耦接,实质上发挥存储功能的存储单元位于第一信号线U5a 及第二信号线140a的重叠区域的部分。
本发明上述实施例所披露的电阻式存储器及其制造方法,以线型图案产 生独立的存储结构,比传统使用岛状图案更能提高元件的微缩能力,制造出 高密度的存储器。而经过缩减的电阻式存储单元,更具有低编程电压、低漏 电流、低功耗等优点,大幅增加电阻式存储器的实用性及应用范围。
综上所述,虽然本发明已以优选实施例披露如上,然其并非用以限定本 发明。本发明所属技术领域中的技术人员在不脱离本发明的精神和范围内, 当可作各种的更动与润饰。因此,本发明的保护范围当视后附的权利要求所 界定的为准。
权利要求
1. 一种电阻式存储器,包括基板;第一信号线,设置于该基板上,该第一信号线具有第一表面;存储单元,具有第二表面,该存储单元通过该第二表面接触该第一表面与该第一信号线耦接;以及第二信号线,设置于该存储单元上并耦接该存储单元,其中该第二表面的面积实质上大于或等于该第一信号线与该第二信号线重叠区域的面积。
2. 如权利要求1所述的电阻式存储器,其中该第一信号线包括 阻隔层;金属层,设置于该阻隔层上。
3. 如权利要求2所述的电阻式存储器,其中该阻隔层的材料为氮化钛, 该金属层的材料为钨。
4. 如权利要求1所述的电阻式存储器,其中该存储单元的材料为氧化钨。
5. —种电阻式存储器的制造方法,包括(a) 形成第一导电材料层于基板上;(b) 蚀刻该第 一导电材料层成为 一具有第 一表面的第 一信号线;(c) 形成一具有第二表面的存储材料层,该存储材料层并通过该第一表 面接触该第二表面与该第 一信号线耦接;(d) 形成第二导电材料层与该存储材料层耦接;以及(e) 蚀刻该第二导电材料层,以形成第二信号线,其中该第二表面的面 积实质上大于或等于该第一信号线与该第二信号线重叠区域的面积。
6. 如权利要求5所述的制造方法,其中该步骤(a)还包括形成一具有第 一线型图案的第 一图案化掩模于该第 一导电材料层上,该步骤(e)还包括形成 一具有第二线型图案的第二图案化掩模于该第二导电材料层上,且该第一线型图案与该第二线型图案实质上相互垂直。
7. 如权利要求5所述的制造方法,其中步骤(a)包括 沉积可导电的第一阻隔材料层于该基板上;以及沉积第 一金属材料层于该第 一 阻隔材料层上,以形成该第 一导电材料层。
8. 如权利要求7所述的制造方法,其中该第一阻隔材料层为氮化钛。
9. 如权利要求5所述的制造方法,其中步骤(b)包括 形成硬掩模材料层于该第 一导电材料层上;形成光致抗蚀剂材料层于该硬掩模材料层上;图案化该光致抗蚀剂材料层成为第 一 图案化光致抗蚀剂层;蚀刻该硬掩模材料层成为该第一图案化掩模;以及去除该第 一 图案化光致抗蚀剂层。
10. 如权利要求9所述的制造方法,其中去除该第一图案化光致抗蚀剂 层的该步骤后还包括削减该第一图案化掩模。
11. 如权利要求9所述的制造方法,其中该硬掩模材料层为氮化物或氧 化物。
12. 如权利要求5所述的制造方法,其中该步骤(b)包括 形成光致抗蚀剂材料层于该第一导电材料层上;以及图案化该光致抗蚀剂材料层成为该第 一 图案化掩模。
13. 如权利要求12所述的制造方法,其中图案化该光致抗蚀剂材料层的 该步骤后还包括削减该第一图案化掩模。
14. 如权利要求5所述的制造方法,其中该步骤(i)包括 形成硬掩模材料层于该第二导电材料层上;形成光致抗蚀剂材料层于该硬掩模材料层上;图案化该光致抗蚀剂材料层成为第二图案化光致抗蚀剂层;蚀刻该硬掩模材料层成为该第二图案化掩模;以及去除该第二图案化光致抗蚀剂层。
15. 如权利要求14所述的制造方法,其中去除该第二图案化光致抗蚀剂 层的该步骤后还包括削减该第二图案化掩模。
16. 如权利要求5所述的制造方法,其中步骤(i)包括 形成光致抗蚀剂材料层于该第二导电材料层上;以及 图案化该光致抗蚀剂材料层成为该第二图案化掩模。
17. 如权利要求16所述的制造方法,其中图案化该光致抗蚀剂材料层的该步骤后还包括削减该第二图案化掩模。
18. 如权利要求5所述的制造方法,其中该步骤(b)还包括沉积第一介电 材料层,并平坦化该第 一介电材料层以露出该第 一信号线。
19. 如权利要求18所述的制造方法,其中该平坦化的步骤是使用化学机 械抛光法。
20. 如权利要求18所述的制造方法,其中该步骤(f)使用回蚀刻法。
21. 如权利要求5所述的制造方法,其中该步骤(g)包括氧化该第一信号 线以形成该存储材料层。
22. 如权利要求5所述的制造方法,其中该步骤(e)之后还包括 沉积第二介电层覆盖该存储结构。
全文摘要
本发明公开了一种电阻式存储器及其制造方法。该电阻式存储器的制造方法包括下列步骤。首先,形成第一导电材料层于基板上。然后,蚀刻第一导电材料层形成一具有第一表面的第一信号线。接着,形成一具有第二表面的存储材料层,存储材料层并通过第一表面接触第二表面与第一信号线耦接。然后,形成第二导电材料层与存储材料层耦接。接着,蚀刻第二导电材料层以形成第二信号线,其中第二表面的面积实质上大于或等于第一信号线与第二信号线重叠区域的面积。
文档编号H01L27/24GK101452943SQ200810081250
公开日2009年6月10日 申请日期2008年2月20日 优先权日2007年12月5日
发明者何家骅, 赖二琨 申请人:旺宏电子股份有限公司

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