半导体封装结构及其制造方法

xiaoxiao2020-8-1  6

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专利名称:半导体封装结构及其制造方法
技术领域
本发明涉及一种封装结构及其制造方法,特别涉及一种具有导线架的半 导体封装结构及其制造方法。
背景技术
随着电子产品以小型化及高效率为导向,在半导体的技术发展中,通过 提高半导体封装装置的容量及性能,以符合使用者的需求。因此,多芯片模块化(multi-chip module)成为近年来研究焦点之一,其将两个或多个芯片 以堆叠方式形成一半导体封装装置。由此,将具有不同功能的芯片整合至一 半导体封装装置。此外,多芯片模块化可以减少芯片间连接电路的长度,而 降低信号延迟时间及存取时间。请参照图1所示, 一种已知的半导体封装装置1包含相互堆叠的多个封 装体11~14。各封装体11~ 14分别具有一芯片111、 121、 131、 141、 一导 线架112、 122、 132、 142及一封装材料113、 123、 133、 143。芯片111、 121、 131、 141分别与导线架112、 122、 132、 142电性连接。封装材料113、 123、 133、 143分别包覆芯片111、 121、 131、 141及导线架112、 122、 132、 142的一部分。此外,导线架112、 122、 132、 142相互电性连接。半导体封装装置1因具有多个芯片111、 121、 131、 141而提升运算效 能。然而,对信号传输而言,芯片111、 121、 131、 141等同共用导线架112 作为输入/输出端口 (I/Oport),因而不易信号的控制。且由于输入/输出端口 的数量限制,使得半导体封装装置1不适用于封装线路复杂的芯片,且封装 体的堆叠数量亦会受到限制。因此,如何提供一种半导体封装结构,能够增加输入/输出端口的数量, 以提升半导体封装结构的堆叠封装效能,已成为重要课题之一。发明内容有鉴于上述课题,本发明的目的为提供一种能够增加输入/输出端口的数量,以提升堆叠封装效能的半导体封装结构及其制造方法。缘是,为达上述目的,依本发明的一种半导体封装结构包含一导线架、 至少一芯片以及一封装材料。导线架具有多个导脚,其中各导脚包含至少第 一导电部、至少第二导电部及至少第三导电部,第一导电部与第二导电部不 电性连接,第二导电部与第三导电部电性连接。芯片与第一导电部电性连接。 封装材料包覆芯片与导线架的至少一部分,并形成第一表面及一与第一表面 相对设置的第二表面。第一导电部及第三导电部外露于第一表面,第二导电 部外露于第二表面。为达上述目的,依本发明的一种半导体封装结构的制造方法包含以下步骤提供一导线架,导线架具有多个导脚,其中各导脚包含至少第一导电部、 至少第二导电部及至少第三导电部,第二导电部与第一导电部及第三导电部电性连接;提供至少一芯片,并使芯片与第一导电部电性连接;通过一封装 材料包覆芯片及导线架的至少一部分,以形成第一表面及一与第一表面相对 设置的第二表面,其中第一导电部及第三导电部外露于第一表面,第二导电 部外露于第二表面;以及分离第一导电部与第二导电部。承上所述,因依据本发明的一种半导体封装结构及其制造方法,使导线 架的第二导电部与第三导电部电性连接,作为堆叠于半导体封装结构上的外接电子元件的输入/输出端口,且第一导电部不与第二导电部电性连接,作为 芯片的输入/输出端口。与已知技术相较,本发明半导体封装结构的芯片可经 由第一导电部传输信号,而外接电子元件可经由第二导电部及第三导电部传 输信号,使得半导体封装结构可于第一表面提供更多的输入/输出端口,以支 援更多的信号传递,进而提升堆叠封装效能。


图1为一种已知的半导体封装装置的示意图;图2为依据本发明优选实施例的一种半导体封装结构的示意图;图3为依据本发明优选实施例的一种半导体封装结构的制造方法的流程图;图4A至图4D为图3的制造方法的示意图;图5为依据本发明的半导体封装结构具有不同变化态样的示意图;图6为依据本发明的半导体封装结构具有另一种不同变化态样的示意图;以及图7A至图7C、图8A、图8B及图9为依据本发明的半导体封装结构外 接电子元件的示意图。附图标记说明1:半导体封装装置II、 12、 13、 14、 25、 26、 3、 3a、 4:封装体III、 121、 131、 141、 22、 24、 32、 32a:芯片112、 122、 132、 142、 20、 30、 30a:导线架113、 123、 133、 143、 23、 23a、 33:封装材津牛 2、 2a、 2b、 2c:半导体封装结构21:导脚 211:第一导电部 212:第二导电部 213:第三导电部 214:抬升部 215:向下延伸部 216:芯片座231、 331:第一表面232、 332:第二表面 S01 S04:制造方法的步骤具体实施方式
以下将参照相关图示,说明依本发明优选实施例的一种半导体封装结构 及其制造方法,其中相同的元件将以相同的参照符号加以说明。请参照图2所示,本发明优选实施例的一种半导体封装结构2包含一导 线架20、至少一芯片22以及一封装材料23。在本实施例中,半导体封装结 构2以四方扁平封装体(Quad Flat Package, QFP )为例说明,然非用以限制 本发明。导线架20具有多个导脚21,其中各导脚21包含至少第一导电部211、 至少第二导电部212及至少第三导电部213,第一导电部211与第二导电部212不电性连接,第二导电部212与第三导电部213电性连接。其中第一导 电部211与第二导电部212之间包含一抬升部214,而第二导电部212与第 三导电部213之间包含一向下延伸部215。芯片22设置于导线架20的一芯 片座216,并以例如打线接合(wire bonding )方式与第一导电部211电性连接。封装材料23包覆芯片22及导线架20的至少一部分,并形成第一表面 231及第二表面232,第一表面231与第二表面232相对设置。封装材料23 的材料可例如为环氧树脂(epoxy resin )。第一导电部211及第三导电部213外露于第一表面231,第二导电部212 外露于第二表面232。第一导电部211作为芯片22的输入/输出端口,第二 导电部212及第三导电部213作为堆叠于半导体封装结构2上外接的电子元 件的输入/输出端口。电子元件可选自芯片、封装体、多芯片模块(multi-chip module, MCM )、多封装体模块(multi-package module, MPM)及其组合所构 成的组。请参照图3所示,本发明优选实施例的一种半导体封装结构的制造方法 包含步骤SOI至步骤S04。请同时参照图3、图4A至图4D,以进一步说明 半导体封装结构2的制造流程。请参照图3及图4A所示,步骤S01为提供一导线架20,导线架20具 有多个导脚21,其中各导脚21包含至少第一导电部211、至少第二导电部 212及至少第三导电部213,且第二导电部212与第一导电部211及第三导 电部213电性连接;其中第一导电部211与第二导电部212之间包含一抬升 部214,而第二导电部212与第三导电部213之间包含一向下延伸部215。请参照图3及图4B所示,步骤S02为提供至少一芯片22,并使芯片22 与第一导电部211电性连接。芯片22可通过导热胶而粘着于导线架20的一 芯片座216上,本实施例以芯片22的有源面朝上,故通过打线接合方式与 第一导电部211电性连接。此外,若芯片22的有源面朝下设置,则可利用 倒装片接合(flip-chip bonding)方式将芯片22设置于芯片座216,且芯片座 216作为对外连接的导电部。请参照图3及图4C所示,步骤S032为通过一 封装材料23包覆芯片22及导线架20的至少一部分,以形成相对设置的第 一表面231及第二表面232。其中,第一导电部211及第三导电部213外露 于第一表面231,第二导电部212外露于第二表面232。请参照图3及图4D所示,步骤S04为分离第一导电部211与第二导电 部212。其中,分离的方式可例如为锯断、激光切割或蚀刻。本发明的半导体封装结构可具有不同的变化态样。请参照图5所示,半 导体封装结构2a与半导体封装结构2不同的处在于半导体封装结构2a的 封装材料23a还包覆第三导电部213侧露作为引脚的部分,使得半导体封装 结构2a为 一四方扁平无引脚封装体(Quad Flat Non-leaded Package, QFN )。请参照图6所示,本发明半导体封装结构的另一种不同的变化态样。半 导体封装结构2b与半导体封装结构2不同的处在于半导体封装结构2b的 芯片22的一背面暴露于封装材料23的第一表面231,而非设置于芯片座。本发明半导体封装结构的制造方法还包含一步骤将半导体封装结构2 与至少 一 电子元件电性连接,亦即通过第二导电部212外接其他电子元件。 如图7A所示, 一芯片24与第二导电部212电性连接,芯片24以例如倒装 片接合于第二导电部212,芯片24与半导体封装结构2之间可填入底胶,提 供电子元件的保护作用。如图7B所示, 一封装体25,例如为一球栅阵列封 装结构(BGA package)以表面安装技术(Surface Mount Technology, SMT ) 接合于第二导电部212。如图7C所示, 一封装体26,例如为一导线架型态 的封装结构以表面安装技术与第二导电部212电性连接。在此并不限定电子 元件的类别,例如电子元件可选自芯片、封装体、多芯片模块、多封装体模 块及其组合所构成的组。外接的电子元件经由第二导电部212而与第三导电部213电性连接,使 得电子元件可以经由第二导电部212及第三导电部213传输信号,而芯片22 经由第一导电部211传输信号,故可在第一表面231提供更多的输入/输出端 o 。请参照图8A所示, 一封装体3与第二导电部212电性连接。封装体3 具有一导线架30、 一芯片32及一封装材料33。芯片32打线接合于导线架 30,封装材料33包覆芯片32及部分导线架30,并形成相对设置的第一表面 331及第二表面332。导线架30部分外露于第一表面331并与第二导电部212 电性连接,且导线架30部分外露于第二表面332,用以与其他电子元件电性 连接。如图8B所示, 一封装体4可再堆叠于封装体3上,并相互电性连接。请参照图9所示, 一封装体3a经由第二导电部212而与半导体封装体 2c电性连接,半导体封装体2c的芯片22倒装片接合于第一导电部211及芯片座216;当然芯片22亦可同时倒装片接合及打线接合于第一导电部211。 封装体3a具有一导线架30a及一芯片32a,且芯片32a同样倒装片接合于导 线架30a。综上所述,因依据本发明的一种半导体封装结构及其制造方法,使导线 架的第二导电部与第三导电部电性连接,作为堆叠于半导体封装结构上的外 接电子元件的输入/输出端口,且第一导电部不与第二导电部电性连接,作为 芯片的输入/输出端口 。与已知技术相较,本发明半导体封装结构的芯片可经 由第一导电部传输信号,而外接电子元件可经由第二导电部及第三导电部传 输信号,使得半导体封装结构可在第一表面提供更多的输入/输出端口,以支 援更多的信号传递,进而提升堆叠封装效能。以上所述仅为举例性,而非为限制性者。任何未脱离本发明的精神与范 畴,而对其进行的等同修改或变更,均应包含于所附的权利要求中。
权利要求
1、一种半导体封装结构,包含一导线架,具有多个导脚,其中各该导脚包含至少第一导电部、至少第二导电部及至少第三导电部,该第一导电部与该第二导电部不电性连接,该第二导电部与该第三导电部电性连接;至少一芯片,与该第一导电部电性连接;以及一封装材料,包覆该芯片及该导线架的至少一部分,并形成第一表面及一与该第一表面相对设置的第二表面;其中,该第一导电部及该第三导电部外露于该第一表面,该第二导电部外露于该第二表面。
2、 如权利要求1所述的半导体封装结构,其中该第一导电部与该第二 导电部之间还包含一抬升部。
3、 如权利要求1所述的半导体封装结构,其中该第二导电部与该第三 导电部之间还包含一向下延伸部。
4、 如权利要求1所述的半导体封装结构,其中该芯片的一背面暴露于 该封装材料的该第一表面。
5、 如权利要求1所述的半导体封装结构,其中该导线架还包含一芯片座,以7fC载该芯片。
6、 如权利要求1所述的半导体封装结构,其中该第二导电部与至少一 电子元件电性连接。
7、 如权利要求1所述的半导体封装结构,其为一四方扁平封装体或一 四方扁平无引脚封装体。
8、 一种半导体封装结构的制造方法,包含以下步骤 提供一导线架,该导线架具有多个导脚,其中各该导脚包含至少第一导电部、至少第二导电部及至少第三导电部,该第二导电部与该第一导电部及该第三导电部电性连接;提供至少 一芯片,并使该芯片与该第 一导电部电性连接;通过一封装材料包覆该芯片及该导线架的至少 一部分,以形成第 一表面及一与该第一表面相对设置的第二表面,其中该第一导电部及该第三导电部外露于该第一表面,该第二导电部外露于该第二表面;以及分离该第一导电部与该第二导电部。
9、 如权利要求8所述的制造方法,其中分离的方式为锯断、激光切割 或蚀刻。
10、 如权利要求8所述的制造方法,还包含一步骤 将该第二导电部与至少一电子元件电性连接。
11、 如权利要求8所述的制造方法,其中该半导体封装结构为一四方扁 平封装体或一四方扁平无引脚封装体。
全文摘要
本发明公开了一种半导体封装结构及其制造方法。该半导体封装结构包含一导线架、至少一芯片以及一封装材料。导线架具有多个导脚,其中各导脚包含至少第一导电部、至少第二导电部及至少第三导电部。第一导电部与第二导电部不电性连接,第二导电部与第三导电部电性连接。芯片与第一导电部电性连接。封装材料包覆芯片及导线架的至少一部分,并形成第一表面及一与第一表面相对设置的第二表面。其中,第一导电部及第三导电部外露于第一表面,第二导电部外露于第二表面。本发明提供更多的输入/输出端口,以支援更多的信号传递,进而提升堆叠封装效能。
文档编号H01L25/00GK101226929SQ20081008125
公开日2008年7月23日 申请日期2008年2月20日 优先权日2008年2月20日
发明者吴家福, 李政颖 申请人:日月光半导体制造股份有限公司

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