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金属氧化物半导体晶体管及其制作方法

xiaoxiao2020-08-01  3

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专利名称:金属氧化物半导体晶体管及其制作方法
技术领域
本发明涉及一种金属氧化物半导体晶体管及其制作方法,尤指一种移除 源极轻掺杂区与晕型摻杂区而得到较大电阻线性度范围的金属氧化物半导 体晶体管及其制作方法。
背景技术
电压可控制电阻是一种可透过输入控制信号来改变电阻值大小的元件,
其被广泛应用在各种集成电路上,例如调变电路(tuning circuit )。 一般而言, 流过电阻的电流值与电阻两端的电压呈现线性关系时会被认定为特性良好 的电阻,换句话说,在操作范围内的电阻值若维持在一定值的时候,会被视 为特性良好的电阻,而金属氧化物半导体晶体管,或称之为金属氧化物半导 体场效晶体管(MOSFET),因为其在三极区(triode region)下操作曰于,其 漏极-源极电流(Ids)与漏极-源极电压(Vds)会呈现出线性关系,因此常被用来 当作电压可控制电阻。但金属氧化物半导体场效晶体管作为电压可控制电阻 时,其操作范围是有受到限制的,有关的说明如下。
请参阅图1,图1为已知标准工艺下的N型金属氧化物半导体场效晶体 管的结构示意图。其中,已知N型金属氧化物半导体场效晶体管包含有基底 10、栅极120 (两侧设置有间隙壁160)位于基底10的上方、P型阱102位 于基底10中、二N型的源极/漏极掺杂区104分别位于栅极120两侧的基底 100中。另外,栅极120下方两侧的基底100中分别设置有轻掺杂区(lightly doped drain, LDD)106与晕型(halo )掺杂区108。
N型金属氧化物半导体场效晶体管的漏极-源极电流Ids可如下表示
Ids 二 p Cox汇[(Vgs-Vth)Vds'-丄Vds'2 ](1)
虽然轻掺杂漏极106的存在将造成轻掺杂漏极106两端有些许压降,但 由于影响并不大,故可假设Vds' s Vds;又由第(l)式可知,当Vds<< 2(Vgs-Vth) 时(相当于将晶体管操作于三极区),第(l)式可改写如下
IdsS)LiCox工[(Vgs-Vth)Vds] (2)若将源极至漏极路径当作电阻时,此时的漏极-源极电流Ids与漏极-源 极电压Vds呈线性关系,其电阻值可用下式表示
Rout= J (3)
由第(3)式可知,经由调整栅极电压便可轻易控制源极至漏极之间所对应 的电阻值,故传统金属氧化物半导体晶体管便可被用来当作电压可控制电 阻。
然而,为了将传统金属氧化物半导体晶体管中源极至漏极之间所对应的 电阻值保持在定值,漏极-源极电压Vds的操作范围将非常小, 一旦漏极-源 极电压Vds过高,将使得金属氧化物半导体晶体管的操作区域离开三极区, 源极至漏极之间的电阻值便无法保持定值,因而影响整体电路的操作特性。 例如,当输入交流信号的摆幅大于漏极-源极电压Vds的操作范围时,会导 致输出信号失真或不对称的问题。

发明内容
因此,本发明的目的之一在于提供一种金属氧化物半导体晶体管以及相 关制造方法,以增加电压可控电阻的线性电阻操作范围。
本发明的一实施例披露一种金属氧化物半导体晶体管,其包含有栅极; 基底,包括沟道区、第一电极区与第二电极区,该沟道区位于该栅极的下方, 该第一电极区与该第二电极区分别设置于该沟道区的两侧;第一掺杂区,设 置于该第一电极区中;以及第二掺杂区,设置于该第二电极区中;其中,该 第一掺杂区与该沟道区相隔第一段区域,该第二掺杂区与该沟道区相隔第二 段区域,且该第一段区域及该第二段区域的至多其中之一包括轻掺杂区。
本发明的一实施例还披露一种形成金属氧化物半导体晶体管的方法,其 包含有提供基底,其包括提供基底,其包括沟道区、第一电极区与第二电 极区,该第一电极区与该第二电极区分别设置于该沟道区的两侧;在该基底 的上方形成栅极,其中该栅极位于该沟道区的上方;在该第一电极区形成第 一掺杂区,其中该第一掺杂区与该沟道区相隔第一段区域;在该第二电极区 形成第二掺杂区,其中该第二掺杂区与该沟道区相隔第二段区域;以及至多 于该第 一段区域及该第二段区域中的其中之一形成轻掺杂区。
本发明的另 一实施例亦披露一种金属氧化物半导体晶体管,其包含有栅极;源极,设置于该栅极的第一侧;以及漏极,设置于该栅极的第二侧;其中,该源极与该栅极相隔第一段区域,该漏极与该栅极相隔第二段区域,且该金属氧化物半导体晶体管为非对称型金属氧化物半导体晶体管。


图1为已知标准工艺下的N型金属氧化物半导体场效晶体管的结构示意图。
图2、 3、 4、 5和6分别为本发明一优选实施例的金属氧化物半导体晶体管于工艺中的剖面图。
图7为本发明的一实施例的金属氧化物半导体晶体管结构。
图8为本发明的另一实施例的金属氧化物半导体晶体管结构。
图9为本发明一实施例中制作金属氧化物半导体晶体管的方法流程图。
附图标记说明
20沟道区
22第一电极区
24第二电极区
32源极区
34漏极区
100、200基底
102P型阱
104源才及/漏极4参杂区
106、206轻掺杂区
亂208晕型掺杂区
120、220栅极
160、260间隙壁
202掺杂阱
204第 一掺杂区
205第二掺杂区
210沟道
240掩模层
具体实施例方式
请参阅图2到图6,其分别为本发明一优选实施例的金属氧化物半导体
晶体管于工艺中的剖面图。如图2所示,首先提供基底200,基底200包括沟道区20、第一电极区22与第二电极区24。该沟道区20、第一电极区22与第二电极区24是用以定义金属氧化物半导体晶体管结构的相对位置,但为求图式简洁,所定义的该区域将不再于其他图式中标示。第一电极区22与第二电极区24分别设置于沟道区20的两侧,并于基底200中形成掺杂阱202。在本实施例中,若金属氧化物半导体晶体管为N型金属氧化物半导体晶体管,则掺杂阱202为P型掺杂阱,另一方面,若金属氧化物半导体晶体管为P型金属氧化物半导体晶体管,则上述掺杂阱202便是N型掺杂阱。接着于基底200上制作栅极220,而栅极220位于沟道区20的上方。
如图3与图4所示,通过逻辑运算层(logic operation layer )来修改标准工艺掩模,以便经由修改后的掩模来设置掩模层240(例如光致抗蚀剂)以遮蔽基底200的第二电极区24的表面。暴露出基底200的第一电极区22的表面将进行一晕型注入工艺,于基底200的第一电极区22中形成暈型掺杂区208,但不于基底200的第二电极区24中形成任何暈型掺杂区。随后进行离子注入工艺,以于第一电极区22中形成轻掺杂区206,但不在第二电极区24中形成任何轻掺杂区。
如图5与图6所示,随后去除掩模层240,并于栅极220两侧,基底200的第一电极区22与第二电极区24的表面,分别形成间隙壁260。接着进行另一离子注入工艺,以于第一电极区22形成第一摻杂区204,于第二电极区24中形成第二掺杂区205,其中第二掺杂区205与沟道区20间不直接接触而产生相隔的一段区域。请注意,就本实施例而言,对于N型金属氧化物半导体晶体管或p型金属氧化物半导体晶体管,第一电极区22若定义为源极区,则第一掺杂区204为源极掺杂区,第二电极区24若定义为漏极区,则第二掺杂区205为漏极掺杂区,然而,此仅作为本发明的范例说明,不应做为本发明的限制条件。
请参阅图7的金属氧化物半导体晶体管结构,包括基底200、栅极220以及间隙壁260,其中基底200中栅极220两侧分别包括第^掺杂区204与第二掺杂区205 (于本发明一实施例中,第一掺杂区204与第二掺杂区205可分别定义为源极区与漏极区),基底200中第一掺杂区204(例如源极掺杂
7区) 一侧还包括轻掺杂区206与暈型掺杂区208,而基底200中第一掺杂区205 (例如漏极掺杂区) 一侧则不包括任何轻掺杂区与暈型掺杂区。如此一来,当在金属氧化物半导体晶体管的源极端与漏极端分别加上电压以使其当作电压可控电阻使用时,金属氧化物半导体晶体管的沟道区20中会产生沟道210。由于第二掺杂区205与沟道210间不直接接触,因此将在此一段区域形成一个串联电阻Rx,故漏极-源极电压Vds与漏极-源极电流Ids的关系可由下式表示
Vds= Vds, + Id* Rx ( 4 )
又金属氧化物半导体晶体管的沟道210发生夹止(pinch off)的条件是
Vds, 2 Vgs-Vth ( 5 )
将第(4)式代入第(5)式可得
Vds ^ (Vgs-Vth)+Id*Rx ( 6 )
由第(6)式可知,金属氧化物半导体晶体管的沟道210发生夹止所需的漏极-源极电压Vds增加了 Id*Rx,而金属氧化物半导体晶体管源极至漏极之间所对应的电阻值并可于较大的漏极-源极电压Vds下仍保持在定值。换言之,于使用本发明金属氧化物半导体晶体管时,漏极-源极电压Vds的操作范围也因此而增加。
由上述可的,本发明所提出的金属氧化物半导体晶体管结构,其电阻线性度优于传统金属氧化物半导体晶体管。除此之外,所避掉漏极端的暈型掺杂区与轻掺杂区的离子注入可通过逻辑运算层轻易地整合至标准工艺中(举例来说,此标准工艺原本用来制作图1所示的已知金属氧化物半导体场效晶体管),因而不需另行增加额外掩;t莫。
请参阅图8,为本发明的另一实施例的金属氧化物半导体晶体管结构。
侧分别仅包括第一掺杂区204与第二掺杂区205,且均不包括传统对称型金属氧化物半导体晶体管所设置的晕型掺杂区与轻掺杂区。如此一来,当在金属氧化物半导体晶体管的源极端与漏极端分别加上电压,以使其当作电压可控电阻使用时,金属氧化物半导体晶体管的沟道区20中会先产生沟道210,而由于第 一掺杂区204与第二掺杂区205均不与沟道210直接接触,因此分别在不直接接触的两段区域形成两个大串联电阻Rxl与Rx2,则漏极-源极电压Vds的线性操作范围也将因此而增大。另外要注意的是,第一掺杂区与第二掺杂区可分别依电路设计所需而定义为源极与漏极或是漏极与源极。
由上述可知,本发明所提出的金属氧化物半导体晶体管结构,其电阻线性度优于传统金属氧化物半导体晶体管,除此之外,所避掉漏极端与源极端的晕型掺杂区与轻掺杂区的离子注入,可通过逻辑运算层而轻易地整合至标
准工艺中而不需另行增加额外掩;f莫。
除此之外,在非相容于标准工艺下,可在形成源极/漏极时,利用额外掩
模使源极掺杂区204/漏极掺杂区205更加远离沟道区20,使得源极掺杂区204、漏极掺杂区205或源极4参杂区204与漏极纟参杂区205两者皆与沟道210间的距离大于标准工艺下源极摻杂区204/漏极掺杂区205与沟道210间的距离,以形成一更大的串耳关电阻Rxl、 Rx2或Rxl加上Rx2,则此非对称型的金属氧化物半导体晶体管的漏极-源极电压Vds的线性操作范围也将由于不同的串联电阻所产生的阻抗而改变,使得其线性操作范围变得更大,并更符合使用上的需求。
请参阅图9,为制作本发明的金属氧化物半导体晶体管的方法的一实施例,其流程步骤包含有
步骤S200:提供半导体基底。步骤S210:形成掺杂阱。步骤S220:制作栅极。
步骤S230:半导体基底中,至多于其中一侧的电极区形成暈型掺杂区。步骤S240:半导体基底中,至多于其中一侧的电极区形成轻掺杂区。步骤S250:形成源极与漏极。
其中,源极与漏极皆分别与栅极相隔一段区域,且最多仅在其中一段区域形成轻掺杂区及晕型掺杂区或轻掺杂区及晕型掺杂区两者其中之一。
本实施例中形成晕型掺杂区的步骤并非必要的步骤,在其他实施例中,制作金属氧化物半导体晶体管的主要流程步骤可不包括此步骤。在实作上,0.25nm以上的标准工艺便不包含晕型注入工艺。
另外,在本实施例中,源极与漏极分别与栅极所相隔的区域,其相隔距离得以不符标准工艺长度(比方说大于标准工艺长度),在制作应该以实际所要求的阻抗的而有所应变。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,皆应属本发明的涵盖范围。
权利要求
1. 一种金属氧化物半导体晶体管,其包含有栅极;基底,包括沟道区、第一电极区与第二电极区,该沟道区位于该栅极的下方,该第一电极区与该第二电极区分别设置于该沟道区的两侧,第一掺杂区,设置于该第一电极区中;以及第二掺杂区,设置于该第二电极区中,其中,该第一掺杂区与该沟道区相隔第一段区域,该第二掺杂区与该沟道区相隔第二段区域,且该第一段区域及该第二段区域的至多其中之一包括轻掺杂区。
2. 如权利要求1所述的金属氧化物半导体晶体管,其中该第一段区域产 生第 一 阻抗而该第二段区域包括该轻掺杂区,或该第 一段区域包括该轻掺杂 区而该第二段区域产生第二阻抗,或该第一段区域产生该第一阻抗而该第二 段区域产生该第二阻抗。
3. 如权利要求2所述的金属氧化物半导体晶体管,其中该第二段区域还 包括晕型掺杂区,该暈型掺杂区位于该轻掺杂区的下方。
4. 如权利要求1所述的金属氧化物半导体晶体管,其中该栅极接收栅极 电压,该栅极电压使该金属氧化物半导体晶体管操作于三极区。
5. 如权利要求1所述的金属氧化物半导体晶体管,其中该第一段区域以 及该第二段区域的至少其中之一大于一标准工艺长度。
6. —种形成金属氧化物半导体晶体管的方法,其包含有 提供基底,其包括沟道区、第一电极区与第二电极区,该第一电极区与该第二电极区分别设置于该沟道区的两侧;在该基底的上方形成栅极,其中该栅极位于该沟道区的上方; 在该第一电极区形成第一掺杂区,其中该第一掺杂区与该沟道区相隔第一段区域;在该第二电极区形成第二掺杂区,其中该第二掺杂区与该沟道区相隔第 二^殳区域;以及至多于该第 一段区域及该第二段区域的其中之一形成轻掺杂区。
7. 如权利要求6所述的方法,其另包含有在形成该轻掺杂区的下方形成暈型掺杂区。
8. 如权利要求6所述的方法,其中形成该轻掺杂区的步骤包含有利用逻辑运算层来修改掩模以产生修正后掩模,其中该修正后掩模用来 掩模该第一电极区及该第二电极区的至少其中之一的离子注入,以防止形成 该轻4参杂区。
9. 如权利要求8所述的方法,其中该掩模与该修正后掩模适用于同 一标 准工艺。
10. 如权利要求6所述的方法,其中进行形成该轻掺杂区的步骤包含有 设计掩模以定义该第一段区域及该第二段区域;以及 依据该掩模来形成该第 一段区域及该第二段区域; 其中该第一段区域以及该第二段区域的至少其中之一大于一标准工艺长度。
11. 一种金属氧化物半导体晶体管,用以做为电压可控制电阻,包括 栅极;源极,设置于该栅极的第一侧;以及 漏极,设置于该栅极的第二侧;其中,该源极与该栅极相隔第一段区域,该漏极与该栅极相隔第二段区 域,且该金属氧化物半导体晶体管为非对称型金属氧化物半导体晶体管。
12. 如权利要求11所述的金属氧化物半导体晶体管,其中该第一段区域 及该第二段区域的至多其中之一 包括轻掺杂区。
13. 如权利要求11所述的金属氧化物半导体晶体管,其中该栅极接收栅 极电压,该栅极电压使该金属氧化物半导体晶体管操作于三极区。
14. 如权利要求11所述的金属氧化物半导体晶体管,其中该第一段区域 以及该第二段区域的至少其中之一大于一标准工艺长度。
全文摘要
本发明提供一种金属氧化物半导体晶体管及其制作方法,通过在半导体基底中的漏极区移除源极轻掺杂区与晕型掺杂区,以增加作为电压可控制电阻时的电阻线性度范围。此外,移除源极轻掺杂区与晕型掺杂是经由逻辑运算层来修改标准MOS工艺的掩模,因此无须使用额外的掩模。
文档编号H01L21/336GK101521226SQ20081008128
公开日2009年9月2日 申请日期2008年2月26日 优先权日2008年2月26日
发明者叶达勋, 简育生, 黄凯易 申请人:瑞昱半导体股份有限公司

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