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金属氧化物半导体晶体管元件及其制造方法

xiaoxiao2020-08-01  1

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专利名称:金属氧化物半导体晶体管元件及其制造方法
技术领域
本发明涉及一种金属氧化物半导体晶体管元件及其制造方法,尤指一种 具有低导通电阻的金属氧化物半导体晶体管元件及其制造方法。
背景技术
在现今生活中,功率金属氧化物半导体晶体管(Power MOSFET)是目 前电力电子应用端上最常见的功率元件之一,被广泛的应用于电源供应器、 工业机具、汽车电子点火系统、电灯电子安定器、计算机主机板、手机电池 充电及通讯等设备上。功率金属氧化物半导体晶体管依其结构可有不同的分 类,其中之一为垂直式双扩散功率金属氧化物半导体场效应晶体管 (VDMOS )。
请参考图1,图1为已知金属氧化物半导体晶体管元件IO的剖面示意图。 金属氧化物半导体晶体管元件10为垂直式双扩散功率金属氧化物半导体场 效应晶体管。金属氧化物半导体晶体管元件10包含有半导体基底100、外延 层102、氧化层104、栅极结构106及阱区108。半导体基底100为硅基底, 外延层102设于半导体基底IOO上,而氧化层104设于外延层102上。半导 体基底100、外延层102及氧化层104的工艺及材料为业界所已知,在此不 赘述。栅极结构106为多晶硅层(PolysUicon)经过蚀刻工艺(Etching)后 留下的部分多晶硅层,而于多晶硅层经过蚀刻工艺所产生的开口中'进行离 子掺杂工艺(Ion Implantation),即形成阱区(Well) 108。
请参考图2至图5,图2至图5分别为金属氧化物半导体晶体管元件10 于不同阶段的工艺时的剖面示意图。图2为金属氧化物半导体晶体管元件10 形成阱区108时的剖面示意图,图3为金属氧化物半导体晶体管元件10完 成源极离子掺杂工艺时的剖面示意图,图4为金属氧化物半导体晶体管元件 10完成离子重阱区掺杂工艺时的剖面示意图,以及图5为金属氧化物半导体 晶体管元件10形成绝缘层时的剖面示意图。于绝缘层形成之后,金属氧化 物半导体晶体管元件10于绝缘层上形成金属层(未列于图示中),接下来尚
4需经过诸多工艺,终形成金属氧化物半导体晶体管元件10。各工艺步骤为业 界所已知,在此不赘述。
请参考图6,图6为金属氧化物半导体晶体管元件10的沟道长度的示意 图。在图6中,H表示沟道长度,D表示阱区108的深度,S表示两栅极结 构之间的距离,P表示金属氧化物半导体晶体管元件10的绝缘层的厚度, 亦即栅极结构106的上缘至金属氣化物半导体晶体管元件10的金属层的距 离,P需维持固定厚度。值得注意的是,尽管金属氧化物半导体晶体管元件 工艺可能不同,为了保持相同的元件特性,沟道长度H需维持固定。
另一方面,若金属氧化物半导体晶体管元件10的阱区108较深,会造 成4交长的寄生结型场岁文应晶体管'(parasitic Junction.Field Effect Transistor, parasitic JFET),因此使寄生结型场效应晶体管的导通电阻变大,进而使金 属氧化物半导体晶体管元件10的导通电阻变大(Drain-Source On-state Resistance),影响金属氧化物半导体晶体管元件10的效能。

发明内容
因此,本发明的主要目的即在于提供一种金属氧化物半导体晶体管元件 及其制造方法,以产生具有低导通电阻的金属氧化物半导体晶体管元件。
本发明披露一种金属氧化物半导体晶体管元件,包含有半导体基底;外 延层,设于该半导体基底上;氧化层,设于该外延层上;栅极结构,设于该 氣化层上,包含有导电层,该导电层的侧壁上缘包含缺口;以及间隙壁,位 于该导电层的侧壁,且覆盖于该导电层的该缺口上;以及浅结阱区,设于该 栅极结构的两侧,包含有源极及重阱区区域。
本发明另披露一种制造金属氧化物半导体晶体管元件的方法,包含有提 供半导体基底;在该半导体基底上形成外延层;在该外延层上形成氧化层; 在该氧化层上形成导电层;在该导电层形成第一开口;该第一开口进行第一 离子掺杂工艺,以形成浅结阱区;沉积氧化层及进行回蚀刻工艺'以于该第 一开口的侧壁形成间隙壁;以该间隙壁为掩模进行蚀刻工艺,以形成栅极结 构;在该栅极结构两侧的该浅结阱区中,形成源极及重阱区区域;以及进行 绝缘层的沉积与蚀刻工艺及金属层的沉积与蚀刻工艺,以形成功率金属氧化 物半导体晶体管元件。


图1为已知垂直式双扩散功率金属氧化物半导体场效应晶体管的剖面示
图2为图1的金属氧化物半导体晶体管元件形成阱区时的剖面示意图。 图3为图1的金属氧化物半导体晶体管元件完成源极离子掺杂工艺时的 剖面示意图。
图4为图1的金属氧化物半导体晶体管元件完成重阱区掺杂工艺时的剖
面示意图。
图5为图1的金属氧化物半导体晶体管元件形成绝缘层时的剖面示意图。
图6为图1的金属氧化物半导体晶体管元件的沟道长度的示意图。
图7为本发明实施例一金属氧化物半导体晶体管元件的剖面示意图。
图8为本发明实施例一制造流程的流程图。
图9至图14为图8的制造流程的各步骤的剖面示意图。
图15为图7的金属氧化物半导体晶体管元件的沟道长度的示意图。
图16为本发明实施例一制造流程的流程图。
图17至图23为图16的制造流程的各步骤的剖面示意图。
图24至图27为本发明实施例一制造流程的各步骤的剖面示意图。
附图标记说明
10、 70、 90、 110 金属氧化物半导体晶体管元件
100、 700、 900、 1100 半导体基底
102、 702、 902、 1102 外延层
104、 704 氧化层
106、 706、 906、 1106 栅极结构
108、 708、 908、 1108 阱区
760、 1160、 162 导电层
762 间隙壁
910、 1110 绝》彖层
80、 160 制造流程
800、 802、 804、 806、 808、 810、 812、 814、 816、
818、 1600、 1602、 1604、 1606、 1608、 1610、 1612、1614、 1616、 1618、 1620、 1622、 1624 步骤
具体实施例方式
由已知技术可知,金属氧化物半导体晶体管元件的阱区深度与金属氧化 物半导体晶体管元件的导通电阻有关。因此,若能降4氐金属氧化物半导体晶 体管元件的阱区深度,同时保持金属氧化物半导体晶体管元件的沟道长度, 将能够制造出具有低导通电阻的金属氧化物半导体晶体管元件。
请参考图7,图7为本发明实施例金属氧化物半导体晶体管元件70的剖 面示意图。金属氧化物半导体晶体管元件70为垂直式双扩散功率金属氧化 物半导体场效应晶体管(VDMOS)。金属氧化物半导体晶体管元件70包含 有半导体基底700、外延层702、氧化层704、栅极结构706及阱区708。半 导体基底700为硅基底,外延层702设于半导体基底700上,而氧化层704 设于外延层102上。栅极结构706设于氧化层704上,包含有导电层760及 间隙壁762。如图7所示,导电层760的侧壁上缘包含缺口 ,使得导电层760 呈凸字形。间隙壁762位于导电层760的侧壁,且覆盖于缺口上。阱区708 设于栅极结构706的两侧,包含有源极及重阱区区域。
值得注意的是,呈凸字形的导电层760是通过两次蚀刻工艺所形成。导 电层760原为沉积于氧化层704之上的多晶硅层,第一蚀刻工艺用来蚀刻原 有的导电层760的部分厚度,以形成第一开口。第一开口是用来进行离子掺 杂工艺,以形成阱区708。与已知技术不同的是,第一蚀刻工艺的蚀刻深度 未达氧化层704的上缘。接下来,沉积氧化层及回蚀刻工艺使第一开口的两 侧形成间隙壁762,而第二蚀刻工艺即利用间隙壁762为掩模,蚀刻导电层 760至氧化层704的上缘,以形成第二开口。第二开口是用来行离子掺杂工 艺,以形成阱区708中的源极及重阱区区域。另一方面,半导体基底700为 硅基底,氧化层704由氧化硅所构成,导电层760由多晶硅所构成。
关于金属氧化物半导体晶体管元件70的制造方法,请参考图8。图8 为金属氧化物半导体晶体管元件70的制造流程80的流程图。制造流程80 包含有以下步骤
步骤800:提供半导体基底。
步骤802:在该半导体基底上形成外延层。
步骤804:在该外延层上形成氧化层。步骤806:在该氧化层上形成导电层。 步骤808:在该导电层形成第一开口。
步骤810:该第一开口进行第一离子掺杂工艺,以形成阱区。 步骤812:沉积氧化层及进行回蚀刻工艺,以于该第一开口的侧壁形成 间隙壁。
步骤814:以该间隙壁为掩模进行蚀刻工艺,以形成栅极结构。 步骤816:在该栅极结构两侧的该阱区中,形成源极及重阱区区域。 步骤818:进行绝缘层的沉积与蚀刻工艺及金属层的沉积与蚀刻工艺, 以形成功率金属氧化物半导体晶体管元件。
请参考图9至图14,图9至图14为金属氧化物半导体晶体管元件70 于制造流程80的各步骤时的剖面示意图。图9至图14依序对应至步骤806、 810、 812、 814、 816及818。图14中仅显示金属氧化物半导体晶体管元件 70完成绝缘层的沉积与蚀刻工艺的状态,接下来的工艺步骤为业界所已知, 在此不赘述。因此,透过制造流程80,将可制造出金属氧化物半导体晶体管 元件70。
值得注意的是,金属氧化物半导体晶体管元件70优选地为具有低导通 电阻的金属氧化物半导体晶体管元件。请参考图15,图15为金属氧化物半 导体晶体管元件70的沟道长度的示意图。在图15中,H,表示沟道长度,D, 表示阱区708的深度,S,表示两栅极结构之间的距离,P,表示金属氧化物半 导体晶体管元件70的绝缘层的厚度,亦即栅极结构706表面至金属氧化物 半导体晶体管元件70的金属层的距离。请同时参考图15及图6。由于制造 流程80的步骤812中,在第一开口的侧壁形成了间隙壁762,并且于步骤 814中,以间隙壁762为掩模进行蚀刻工艺,形成了栅极结构706。为了维 持元件隔绝的特性,金属氧化物半导体晶体管元件70的沟道长度P,必须等 于已知金属氧化物半导体晶体管元件10的沟道长度P,同时,由于凸字形 的栅极结构706,使得金属氧化物半导体晶体管元件70的接触窗到栅极的距 离小于图6中接触窗到栅极的距离;或是若维持一样的接触窗到栅极长度, 此时金属氧化物半导体晶体管元件70的接触窗的上层开口会比已知金属氧 化物半导体晶体管元件10的接触窗的上层开口大,使得台阶覆盖(step coverage)率变好,因此可以采用较小尺寸的接触窗;综合以上两点,使得 金属氧化物半导体晶体管元件70的两栅极结构之间的距离S,小于图6中的
8S, S,〈S。因此,金属氧化物半导体晶体管元件70的单元晶胞可做的更小。 此外,即使为了维持元件特性,金属氧化物半导体晶体管元件70的沟道长 度H,必须等于已知金属氧化物半导体晶体管元件10的沟道长度H;金属氧 化物半导体晶体管元件70是通过两段式的蚀刻工艺,并以间隙壁762为掩 模进行蚀刻以形成栅极结构706,使得阱区深度在比已知金属氧化物半导体 晶体管元件阱区深度浅的状况下仍能维持相同的沟道长度;在工艺上,不但 可以节省阱区高温驱入的时间,同时达到降低工艺成本之效,因此阱区708 的深度D,可小于图6中的D, D,〈D。如此一来,阱区708优选地可为浅结 阱区。
由上可知,本发明实施例的金属氧化物半导体晶体管元件70是通过两 段式的蚀刻工艺,并以间隙壁762为掩模进行蚀刻以形成栅极结构706,使 得单元晶胞变小,同时使阱区708优选地为浅结阱区。因此,可缩小寄生结 型场效应晶体管(parasitic Junction Field Effect Transistor, parasitic JFET)的 导通电阻,进而可降低金属氧化物半导体晶体管元件70的导通电阻。如此 一来,金属氧化物半导体晶体管元件70将具有较已知金属氧化物半导体晶 体管元件10更低的导通电阻,使元件的效能大幅提升。
值得注意的是,金属氧化物半导体晶体管元件70及制造流程80为本发 明的实施例,本领域技术人员当可据以作适当的变化及修饰。举例来说,由 于制造流程80的步骤808中,蚀刻导电层760的厚度于工艺上不易控制, 因此,本发明进一步提出制造流程160。请参考图16,图16为本发明实施 例金属氧化物半导体晶体管元件卯的制造流程160的流程图。制造流程160 包含有以下步骤
步骤1600:提供半导体基底。
步骤1602:在该半导体基底上形成外延层。
步骤1604:在该外延层上形成第一氧化层。
步骤1606:在该第一氧化层上形成第一导电层。
步骤1608:在该第一导电层上形成第二氧化层。
步骤1610:在该第二氧化层形成第一开口。
步骤1612:在该第二氧化层上形成第二导电层。
步骤1614:在该第二导电层形成第二开口。
步骤1616:该第二开口进行离子掺杂工艺,以形成阱区。步骤1618:沉积氧化层及进行回蚀刻工艺,以在该第二开口的侧壁形成 间隙壁。
步骤1620:以该间隙壁为掩模进行蚀刻工艺,以形成栅极结构。 步骤1622:在该棚-极结构两侧的该阱区中,形成源极及重阱区区域。 步骤1624:进行绝缘层的沉积与蚀刻工艺及金属层的沉积与蚀刻工艺, 以形成功率金属氧化物半导体晶体管元件。
值得注意的是,步骤1610是用来蚀刻去除部分第二氧化层,并保留剩 余的第二氧化层。接着于步骤1614中,部分第二导电层被蚀刻去除,蚀刻 深度将停留在剩余的第二氧化层之上,因此,在工艺上较制造流程80的步 骤808容易控制。另外,剩余的第二氧化层也被蚀刻去除,棵露出第一导电 层成为第二开口。接下来的工艺步骤与制造流程80类似。请参考图17至图 23,图17至图23为金属氧化物半导体晶体管元件90于制造流程160的各 步骤时的剖面示意图,图17至图23依序对应至步骤1608、 1610、 1612、 1616、 1620、 1622及1624,本领域技术人员当可对应图示了解各步骤工艺,在此 不赘述。
同时,金属氧化物半导体晶体管元件90的剖面如图23所示,包含有半 导体基底900、外延层902、栅极结构906、阱区908及绝缘层910。半导体 基底卯0为硅基底,外延层902设于半导体基底900上。凸字形的栅极结构 906是由制造流程160的步骤1606至1620所形成。阱区908设于栅极结构 906的两侧,包含有源极及重阱区区域。绝缘层910设于栅极结构906之上 (绝缘层910之上尚有金属层,未绘于图23中)。与金属氧化物半导体晶体 管元件70类似,金属氧化物半导体晶体管元件90的栅极结构是通过两段式 的蚀刻工艺,并以间隙壁为掩模进行蚀刻而形成,并且阱区优选地为浅结阱 区。如此一来,金属氧化物半导体晶体管元件90同样地具有低导通电阻。
另一方面,在本发明半导体工艺中,氧化层及导电层的材料及其沉积或 蚀刻工艺的实施顺序,可视需要做不同的变化。举例来说,请参考图24至 图27,图24至图27为本发明实施例金属氧化物半导体晶体管元件IIO在制 造流程的各步骤时的剖面示意图。金属氧化物半导体晶体管元件110的剖面 如图27所示,包含有半导体基底1100、外延层1102、栅极结构1106、阱区 1108及绝缘层1110。半导体基底1100为硅基底,外延层1102设于半导体 基底1100上。凸字形的栅极结构1106为两种不同材料的导电层1160及1162
10经过两段式的蚀刻工艺而形成。阱区1108设于栅极结构1106的两侧,包含 有源极及重阱区区域。绝缘层1110设于栅极结构1106之上(绝缘层1110 之上尚有金属层,未绘于图27中)。在金属氧化物半导体晶体管元件70及 90中,导电层的材料是以多晶硅为例。在图27中,栅极结构1106上层的导 电层1162的材料是以硅化鴒(WSi)为例。本领域技术人员当可对应图示了 解各步骤工艺,在此不赘述。因此,金属氧化物半导体晶体管元件110同样 地具有低导通电阻。
综上所述,本发明是通过两段式的蚀刻工艺,并以间隙壁为掩模进行蚀 刻以形成栅极结构,使得单元晶胞变小,同时阱区优选地可为浅结阱区。如 此一来,应用本发明的金属氧化物半导体晶体管元件将具有较已知金属氧化 物半导体晶体管元件更低的导通电阻,使元件的效能大幅提升。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变 化与修饰,皆应属本发明的涵盖范围。
权利要求
1. 一种金属氧化物半导体晶体管元件,包含有半导体基底;外延层,设于该半导体基底上;氧化层,设于该外延层上;栅极结构,设于该氧化层上,包含有导电层,该导电层的侧壁上缘包含缺口;以及间隙壁,位于该导电层的侧壁,且覆盖于该导电层的该缺口上;以及浅结阱区,设于该栅极结构的两侧,包含有源极及重阱区区域。
2. 如权利要求1所述的金属氧化物半导体晶体管元件,其中该导电层是 通过第 一蚀刻工艺及第二蚀刻工艺而形成。
3. 如权利要求2所述的金属氧化物半导体晶体管元件,其中该第一蚀刻 工艺A用来蚀刻该导电层的部分厚度,以形成第一开口。
4. 如权利要求3所述的金属氧化物半导体晶体管元件,其中该第一开口 是用来进行离子掺杂工艺,以形成该浅结阱区。
5. 如权利要求2所述的金属氧化物半导体晶体管元件,其中该第二蚀刻 工艺是利用该间隙壁为掩模,蚀刻该导电层至该氧化层的上缘,以形成第二 开口。
6. 如权利要求5所述的金属氧化物半导体晶体管元件,其中该第二开口 是用来行离子掺杂工艺,以形成该源极及重阱区区域。
7. 如权利要求1所述的金属氧化物半导体晶体管元件,其中该间隙壁是 通过回蚀刻工艺而形成。
8. 如权利要求1所述的金属氧化物半导体晶体管元件,其中该半导体基 底为硅基底。
9. 如权利要求1所述的金属氧化物半导体晶体管元件,其中该氧化层是 由氧化硅所构成。
10. 如权利要求1所述的金属氧化物半导体晶体管元件,其中该导电 层是由多晶硅所构成。
11. 如权利要求1所述的金属氧化物半导体晶体管元件,其中该金属 氧化物半导体晶体管元件为垂直式双扩散功率金属氧化物半导体场效应晶体管。
12. —种制造金属氧化物半导体晶体管元件的方法,包含有 提供半导体基底; 在该半导体基底上形成外延层; 在该外延层上形成氧化层; 在该氧化层上形成导电层; 在该导电层形成第一开口;该第一开口进行第一离子掺杂工艺,以形成浅结阱区; 沉积氧化层及进行回蚀刻工艺,以于该第 一开口的侧壁形成间隙壁; 以该间隙壁为掩模进行蚀刻工艺,以形成栅极结构; 在该4册极结构两侧的该'浅结阱区中,形成源极及重阱区区域;以及 进行绝缘层的沉积与蚀刻工艺及金属层的沉积与蚀刻工艺,以形成该功 率金属氧化物半导体晶体管元件。
13. 如权利要求11所述的方法,其中在该导电层形成该第一开口是蚀 刻该导电层的部分厚度,以形成该第一开口。
14. 如权利要求11所述的方法,其中该蚀刻工艺是用来蚀刻该导电层 至该氧化层的上缘,以形成第二开口。
15. 如权利要求14的方法,其中该第二开口是用来进行第二离子掺杂 工艺,以形成该源才及及重阱区区域。
16. 如权利要求11所述的方法,其中该半导体基底为硅基底。
17. 如权利要求11所述的方法,其中该氧化层是由氧化硅所构成。
18. 如权利要求11所述的方法,其中该导电层是由多晶硅所构成。
19. 如权利要求11所述的方法,其中该金属氧化物半导体晶体管元件 为垂直式双扩散功率金属氧化物半导体场效应晶体管。
全文摘要
本发明公开了一种金属氧化物半导体晶体管元件及其制造方法。该金属氧化物半导体晶体管元件包含有半导体基底;外延层,设于该半导体基底上;氧化层,设于该外延层上;栅极结构,设于该氧化层上,包含有导电层,该导电层的侧壁上缘包含缺口;以及间隙壁,位于该导电层的侧壁,且覆盖于该导电层的该缺口上;以及浅结阱区,设于该栅极结构的两侧。
文档编号H01L21/336GK101521227SQ20081008128
公开日2009年9月2日 申请日期2008年2月26日 优先权日2008年2月26日
发明者许修文 申请人:联笙电子股份有限公司

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