具有静电放电保护电路的集成电路的制作方法
专利名称：具有静电放电保护电路的集成电路的制作方法
技术领域：
本发明涉及一种集成电^各，尤其涉及一种具有静电》欠电保护电 ^各的集成电路，且该集成电^各应用了双才及结晶体管以及基底触发
(substrate trigger )技术来增强/改善静电保护能力。
背景技术：
随着科技进步，集成电路工艺技术也随之不断发展。如集成电 ^^领域的4支术人员所知，各种电子电^各可集积/成形于芯片上，而为 了要使芯片能接收外界的电压源(例如偏压电源)，并能与外界其 它电路/芯片交换数据，芯片上会设有导电的接垫(pad)。譬如说， 为了传输偏压电压，芯片上可i殳有电源4妄垫(power pad),也即VDD 端以及VSS端。除jH:之外，在芯片上也i殳有4言号4妻垫(signal pad )， 也即输入/输出垫(I/O pad )，用以接收输入信号及/或发出输出信号。
这些导电的接垫能使芯片得以和外界其它电路/芯片连接。然 而，当芯片在封装、测试、运输、加工等过程中，这些4妄垫也4艮容 易因为与外界的静电电源接触，而将静电的不当电力传导至芯片内 部，并进而导致芯片内部电路的损毁，这种现象即为所谓的静电放 电(ESD， Electro-Static Discharge )。因此，用来4呆护集成电3各免受 l争电》文电损害的,争电》文电4呆护电^各(ESD protection circuit)也因》匕 随着集成电路工艺的进步而变得更加重要。通常在芯片的各接垫之间会设置有静电放电保护电路。此静电 放电保护电路的基本功能是，当芯片的两接垫间误触静电电源时， 静电放电保护电路可在两接垫间导通一个低阻抗的电流路径，使静
电电源;故电的电流能优先从该电流^各径流过而不会流入至芯片的 其它内部电路；这样一来，就能保护芯片中的其它内部电路不受静
电力文电斧;^向。
而在集成电路其对于静电放电承受能力的测试方式包括ps
(positive to VSS )模式、NS ( negative to VSS )模式、PD ( positive to VDD )才莫式与ND ( negative to VDD )才莫式，以及电源之间的测 试，如DS (VDDto VSS)才莫式。举PS才莫式为例，所谓的PS才莫式 即指，将VSS接垫接地，正的ESD电压出现于集成电路芯片的待 测才妄垫以对VSS 4妻垫》文电，此时VDD 4妄垫与其余4妻垫老卩浮4妄
(floating )。而ND才莫式即为，将VDD 4妾垫4妾地，负的ESD电压 出现在集成电路芯片的待测接垫以对VDD接垫放电，而此时VSS 接垫以及其余接垫都浮4妄。
请参阅图1，图1所示为现有技术中具有静电》欠电保护电^各的 集成电路100的示意图。如图l所示，集成电路100包括第一电源 接垫(power pad) 101、第二电源4妄垫102、信号4妄垫(signal pad) 103、阻#元元4牛105、内吾卩电3各(internal circuit )110、两二才及管(diode ) 121、 122以及电源箝制(power clamp )电^各130。其中电源箝制电 ^各130包4舌一栅-才及4妄地(gate-grounded )的N型金属氧4匕物半导体 (metal oxide semiconductor, MOS )晶体管132以及一才册才及供电 (gate-powered)的P型金属氧化物半导体晶体管134。在图1中， 第一电源4秦垫101为VDD端，而第二电源4秦垫102为VSS端。在 已知技术中，电源箝制电路130也可仅使用栅极接地的N型金属氧 化物半导体晶体管132或栅极接电的P型金属氧化物半导体晶体管 134两者其中之一，或同时^f吏用这两者来力口以实施。在图1中，二^l管121用以在信号4妻垫103与第一电源4妻垫101 之间形成ESD保护电^各，而二极管122用来形成在信号接垫103 与第二电源接垫102之间的ESD保护电路。此外，前述的电源箝制 电路130则是作为第一电源接垫101 ( VDD)与第二电源接垫102 (VSS )之间的ESD ^f呆护电^各。
然而，由于N型金属氧化物半导体晶体管132以及P型金属氧 化物半导体晶体管134这些元件本身的导通不一致(turn-on uniformity)的特性，造成若电源箝制电^各130内的N型金属氧化 物半导体晶体管132或P型金属氧化物半导体晶体管134的尺寸增 大时，其静电保护能力无法随之一致增强，因此亟需一个崭新的静 电》文电保护机制来达到在电路尺寸增大时可一并增强其静电力文电 保护能力。
发明内容
本发明4皮露了 一种具有请争电i文电(Electrostatic Discharge, ESD )
保护电^各的集成电^各。该集成电^各包4舌第一电源4妄垫、第二电源4妄 垫、至少一个电路模块、电源箝制电路。其中该电路模块内包括信 号接垫、内部电路以及第一双极结晶体管，其中该内部电路耦接于 该第 一 电源接垫与该第二电源接垫之间。而该第 一双极结晶体管其 基才及耦4妻于该第一电源4妄垫，其射才及耦4妄于该信号4妄垫，另夕卜，该 第 一双极结晶体管其集极与该第二电源接垫之间具有一第 一寄生 电阻。该电源箝制电路耦接于该第 一 电源接垫与该第二电源接垫之 间，且该电源箝制电路包括至少 一 个第 一 金属氧化物半导体晶体 管，以及至少一个第一寄生双极结晶体管。其中该第一金属氧化物 半导体晶体管的控制端耦纟妻于该第二电源^妄垫，第一连^妄端耦4妾于
该第一电源接垫，以及第二连接端耦接于该第二电源接垫。该第一 寄生双极结晶体管，其集极耦接于该第 一金属氧化物半导体晶体管 的该第 一连接端，射才及耦接于该第 一金属氧化物半导体晶体管的该第二连接端以及基极耦接于该第 一双极结晶体管的该集极与该第 一寄生电阻。
根据本发明的集成电路，其中该电源箝制电路还包括第二金属
氧化物半导体晶体管与第二寄生双极结晶体管；该第二金属氧化物 半导体晶体管的控制端耦接于该第一电源接垫，第一连接端耦4妾于 该第二电源接垫，以及第二连接端耦接于该第一电源4妄垫；该电路 模块还包括第二双才及结晶体管，其基极耦^接于该第二电源^接垫， 射极耦接于该信号接垫，其中，该第二双极结晶体管的集极与该第 一电源接垫之间具有 一 第二寄生电阻；以及该第二寄生双极结晶体 管的集极耦接于该第二金属氧化物半导体晶体管的该第 一连接端， 射极耦接于该第二金属氧化物半导体晶体管的该第二连接端，以及 基极耦接于该第二双极结晶体管的该集极与该第二寄生电阻。
根据本发明的集成电路，其包括多个电路模块，每一电游^莫块 中的第 一双极结晶体管的集极均耦接至该第 一寄生电阻与该第一 寄生双极结晶体管的该基极，以及每一电路模块中的第二双极结晶 体管的集极均耦接至该第二寄生电阻与该第二寄生双极结晶体管 的该基极。
根据本发明的集成电路，其还包括阻抗元件，耦接于该信号接 垫以及该内部电3各之间。
根据本发明的集成电路，其中该第一金属氧化物半导体晶体管 为N型金属氧化物半导体晶体管。
根据本发明的集成电路，其中该第 一金属氧化物半导体晶体管 为P型金属氧化物半导体晶体管。根据本发明的集成电路，其包括多个电路模块，且每一电赠4莫 块中的第 一双极结晶体管的集极均耦接至该第一寄生电阻与该第 一寄生双才及结晶体管的该基才及。
本发明^l寻基才及触发才几制(substrate-trigger scheme )应用在静电 放电保护电路技术之中，使得所披露的具有静电放电保护电路的集 成电路比现有技术能降低由于大尺寸的金属氧化物半导体晶体管 (Mn或Mp)元件的导通不一致的特性，进而提升了集成电路芯片 上的静电放电保护能力。此外，本发明还披露了一个静电放电保护 电路。该静电放电保护电路可以分别对应到多个电路模块(其内包 括多个内部电路以及信号接垫)，而不需要额外增加静电放电保护 电路的面积，因而降低了芯片耗费在静电》文电保护电^各的布局面积 以及其生产成本。
图1所示为现有技术中包括静电放电保护电路的集成电路的示意图。
图2为本发明第一实施例中具有静电放电保护电路的集成电路 的示意图。
图3为本发明第二实施例中具有静电放电保护电路的集成电路 的示意图。
图4为本发明第三实施例中具有静电放电保护电路的集成电路
的示意图。
图5为本发明第四实施例中具有静电方欠电保护电路的集成电路
的示意图。
具体实施例方式
请参阅图2,图2为根据本发明第一实施例中具有静电放电保 护电路的集成电路200的示意图。集成电路200包括(但不限于) 第一电源4妻垫201、第二电源4妄垫202、至少一个电鴻^莫块210以 及电源箝制电路220,此外，集成电路200中，电源箝制电^各220 还具有一第一寄生双极结晶体管285。此外i青注意到，在本实施例 中，第一电源^接垫201为VDD端，而第二电源^接垫202为VSS端。
如图2所示，在电路才莫块210中包括信号接垫230、内部电^各 240以及第一双极结晶体管250。除此之外，倘若设计需要，电路 模块210中也可包括一阻抗元件270 (如图2所示)。为了4又述方 便起见，在接下来的叙述之中，信号接垫230为一l俞入信号4妻垫
(input pad, IP )。位于电^各才莫块210内的内部电^各240谇禺4妄于第一 电源接垫201与第二电源接垫202之间。置于电路模块210内的第 一双极结晶体管250,其基极(collector)耦4妄于第一电源接垫201
(VDD端)，射极(emitter)耦接于信号接垫230,且第一双才及结 晶体管250的集极与第二电源接垫202 (VSS端)之间具有一第一 寄生电阻(parasitical resistance ) 260。在本实施例中，第 一只又才及结 晶体管250为P型双极结晶体管，然而在其它实施例中，电路模块 210内的第一双极结晶体管也可以为N型双才及结晶体管，或同时设 置有N型双极结晶体管以及P型双才及结晶体管，而关于电游4莫块 210内的双极结晶体管的设计变化将在后续的实施例中详细披露。
如图所示，电源箝制电3各220耦4妄于第一电源4妄垫201 (VDD 端)与第二电源^接垫202 ( VSS端)之间，在本实施例中，电源箝 制电路220由第一金属氧化物半导体晶体管280来加以实施，然而， 电源箝制电路220内金属氧化物半导体晶体管的个数并不为本发明 的限制条件，也就是说，在电源箝制电路220中也可以使用 10同类型(也即N型以及P型)的金属氧化物半导体晶体管来加以实施。
在第一实施例中，电源箝制电3各220内的第一金属氧化物半导 体晶体管280的控制端NC耦接于第二电源^接垫202 ( VSS端)， 第 一连4妻端NA耦4妾于第 一 电源_接垫201 ( VDD端)，而第二连4妻 端NB则井馬4妄于第二电源冲妄垫202 ( VSS端)。由于第一金属氧4匕 物半导体晶体管280为N型金属氧化物半导体晶体管，故前述的控 制端NC为4册才及，第一端NA为漏才及(drain ),而第二端NB则是 源才及(source)。此夕卜，》。图2所示，第一寄生义又才及结晶体管285 的集极(collector)耦接于第一金属氧化物半导体晶体管280的第 一连接端NA，第一寄生双极结晶体管285的射极(emitter)则耦 接于第一金属氧化物半导体晶体管280的第二连接端NB，至于该 第一寄生双极结晶体管285的基极(base)则是耦接于第一双才及结 晶体管250的集极与第一寄生电阻260。如同本领域一支术人员所知， 电源箝制电路220中还包括第一寄生双极结晶体管285以及第一寄 生电阻260，而第一寄生双j及结晶体管285以及第一寄生电阻260 由于第 一金属氧化物半导体晶体管280本身的半导体结构特性而产 生。
然而请注意到，在图2中仅显示一电路模块210是为了叙述方 便，并不为本发明的限制条件之一。在本发明的其它实施例中，该 具有静电放电保护电路的集成电路200也可以包括多个电路模块， 除此之外，在本实施例中，第一电源4妄垫201为VDD端，而第二 电源接垫202为VSS端，然而，电^各模块210的个数以及第一电源 接垫所对应的电源端和第二电源接垫所对应的电源端并不为本发 明的限制条件之一，也就是说，在本发明其它实施例中也可具有多 个电路模块以及对应到VSS端的第一电源4妾垫以及对应到VDD端的第二电源接垫，前述的设计变化都符合本发明的精神，并且落在 本发明的范畴之中。
以下以静电保护测试的P S模式实施于图2所示的集成电^各2 00 为例，来说明本发明静电保护电路的运作。在PS模式中，正的ESD 电压出现在信号接垫230以对第二电源接垫202 ( VSS端)；攻电， 如上所述，此时第二电源^妄垫202 (VSS端)4妄;也(grounded)。
如图2所示，正的ESD电压将导致电流Iesd由信号4妄垫230经 由第一电源接垫201 (VDD端)并导通电源箝制电路220 (也即第 一金属氧化物半导体晶体管280 ),此外当电流I偏置流经第一乂又才及结 晶体管250的集纟及以及第一寄生电阻260时，即可触发第一寄生双 极结晶体管285而使其导通，故提供了第二条ESD放电的电流3各径。
如前所述，相比于现有才支术，ESD电流的传导^各径由原本的单 一路径(Iesd )，额外增加了由电路模块210内第一双极结晶体管250 以及由基底触发机制所产生的另 一条路径(I偏置)。藉由使用了双极 结晶体管元件250来取代传统的二极管元件，以及应用基底触发机 制，本发明成功地提升了相同芯片面积下于PS才莫式的静电》文电保 护能力，并且改善了原本由于电源箝制电路中的金属氧化物半导体 晶体管元件其内的导通不 一 致在大尺寸的集成电中所产生的问 题。
因此，当集成电路的设计中需要加强其于PS模式下的静电放 电承受力时，采用本发明上述第 一实施例中所-披露的电路架构即可 在相同的布局面积下(layout area )容许更多的# 电》文电电-克，古史 可有效地提升集成电路在相同面积下的静电》文电保护能力。
请参阅图3,图3所示为本发明第二实施例中具有静电放电保 护电路的集成电路300的示意图。集成电路300包括(但不限于)第一电源接垫301、第二电源接垫302、电赠4莫块310以及电源箝 制电^各320,此夕卜，在集成电路300电源箝制电路320内，还具有 一第一寄生双才及结晶体管385。请注意到，在本实施例中，第一电 源接垫301为VSS端，而第二电源接垫302为VDD端。
如图3所示，在电港^莫块310内包括信号接垫(例如信号^T入 接垫)330、内部电路340、第一双极结晶体管350以及阻抗元件 370。位于电路才莫块310内的内部电路340耦4姿于第一电源接垫301 (VSS端)与第二电源才妄垫302 ( VDD端)之间，此外，第 一只又才及 结晶体管350的集极(collector)岸禺4妾于第一电源4妻垫301 ( VSS 端)，而第一双极结晶体管350的射极(emitter)则耦接于信号接 垫330,且第一双极结晶体管350的集极与第二电源接垫302( VDD 端)之间具有一第 一寄生电阻(parasitical resistance ) 360。
在本实施例中，此时电^各才莫块310内所Y吏用的第一双才及结晶体 管350为N型双才及结晶体管，然而在其它实施例中，电路才莫块310 也可同时包括N型双才及结晶体管以及P型双才及结晶体管，这些关于 双极结晶体管的设计变化将在后续的实施例中详细4皮露。
如图3所示，电源箝制电路320耦接于第一电源接垫301( VSS 端)与第二电源接垫302 (VDD端)之间。本实施例中，电源箝制 电路320中包括一个第一金属氧化物半导体晶体管380。然而，若 设计需要，在电源箝制电路320中也可以使用两个不同类型(也即 N型以及P型)的金属氧化物半导体晶体管来加以实施，也就是说， 在图3中显示一个金属氧化物半导体晶体管380仅为方侵j兌明之 用。这些相关叙述将在后续的说明书中详细披露。
请继续参照图3，在本实施例中，第一金属氧化物半导体晶体 管3洲的控制端NC耦接于第二电源接垫302 ( VDD端)，第一连 接端NA耦接于第一电源接垫301 ( VSS端)，而第二连接端NB则耦接于第二电源接垫302 (VDD端)，本实施例中，第一金属氧 化物半导体晶体管380由P型金属氧化物半导体晶体管来加以实 施，因此，上述的控制端NC为栅极，第一端NA为漏极(drain)， 而第二端NB则是源才及(source)。另夕卜，第一寄生双极结晶体管 385的基极耦接于第一金属氧化物半导体晶体管380的第一连4妄端 NA,而第一寄生双才及结晶体管385的射4及專馬4妻于第一金属fU匕物 半导体晶体管380的第二连接端NB，至于该第一寄生双4及结晶体 管385的集极则是耦接于电路模块310内的第一双极结晶体管350 的集才及与第 一寄生电阻360。
在这里请注意到，第一寄生双才及结晶体管385以及第一寄生电 阻360由于第一金属氧化物半导体晶体管380本身的半导体结构特 性而造成。
接下来，以静电保护测试的ND模式实施于图3所示的集成电 路300为例，来说明本发明静电保护电路的运作。在ND才莫式中， 负的ESD电压出现在信号接垫330中，以对第二电源接垫302( VDD 端)放电，请注意，在ND才莫式中，此时第二电源接垫302 (VDD 端)接地(grounded)，而第一电源接垫301 ( VSS端)以及其余 接垫都浮接(floating )。
当集成电^各300遭受ND才莫式的静电方文电电流时，负的ESD电 压将导致电流Iesd由信号接垫330流经第一电源接垫301 ( VSS端) 并导通电源箝制电^各320，而当电流I偏置流经第一双才及结晶体管350 的集才及以及第一寄生电阻360，即可触发第一寄生乂又才及结晶体管385 而使其导通，相比于现有技术中仅有一条ESD放电的电流路径，本 发明的第二实施例可于ND模式下，还提供了第二条ESD方文电的电 流^各径。如前所述，相比于现有4支术，ESD电流的传导3各径由原本单一 路径(Iesd),额外增加了由第一双极结晶体管350以及由基极触发 机制所产生的另 一条路径(I偏置)。藉由使用了双极结晶体管元件350 来取代传统的二极管元件以及应用基底触发机制，本发明成功才是升 了当ND模式发生时，在相同芯片面积下的静电放电保护能力，并 且改善了原本由于电源箝制电路中的金属氧化物半导体晶体管元 件由于其内的导通不 一致以致于当集成电^各尺寸增大时产生的问 题。
因此，当集成电路的设计中需要加强其于ND模式下的静电放 电承受力时，采用本发明的第二实施例中所披露的电路架构即可在 相同的布局面积下(layout area )容许更多的省争电》丈电电流，古丈可 有效地提升集成电路在相同面积下的静电放电保护能力。
然而请注意到，在图3中仅显示一电路模块310是为了叙述方 便，并不为本发明的限制条件之一。在其它实施例中，该具有静电 放电保护电路的集成电路也可以包括多个电^各模块310。上迷的i殳 计变化都符合本发明的精神，并且落在本发明的范畴之中。这些相 关冻又述将在后面的存又述中详细i兌明。
请参阅图4,图4所示为根据本发明第三实施例中具有静电放 电保护电路的集成电路400的示意图。在本实施例中同时加强了集 成电路400在PS模式以及ND模式下静电》文电的保护能力。集成 电路400包括第一电源接垫401( VDD端)、第二电源接垫402( VSS 端)、电路模块410以及电源箝制电路420。
如图4所示，在电路模块410中包括信号接垫430、内部电路 440、第一双极结晶体管450以及第二双极结晶体管455。除此之外， 倘若设计需要，在电鴻"漠块410中也可包括阻抗元件470。其中位于电鴻一莫块410内的内部电^各440，津禺4妄于第 一 电源4妄垫401以及 第二电源4妄垫402之间。
而由于第一双极结晶体管450的射极、基才及以及集极的耦4妻关 系与本发明第 一实施例的第 一双极结晶体管250的耦4妄关系相同， 故请参照前述的披露，在此为了简明之便就不加以赘述。同样地， 第二双极结晶体管455其射极、基极以及集极的耦接关系与本发明 第二实施例的第一双极结晶体管350的耦接关系相同，请参照图3 的披露，在这里就省略而不——赘述。
此外，在电源箝制电路420中包括第一金属氧化物半导体晶体 管480以及第二金属氧化物半导体晶体管490。第一金属氧化物半 导体晶体管480的控制端、第一连接端与第二连接端分別为NC—1、 NA—1、NB—1，且各自l禺4妾至第二电源4妄垫402、第一电源4妻垫401、 第二电源接垫402。至于电源箝制电^各420中的第二金属氧4匕物半 导体晶体管490的控制端、第一连接端与第二连接端分别为NC一2、 NA—2、NB—2，且各自耦接至第一电源接垫401、第二电源接垫402、 第一电源接垫401。其中第一金属氧化物半导体晶体管480为N型 金属氧化物半导体晶体管，而第二金属氧化物半导体晶体管490则 为P型金属氧化物半导体晶体管。
其中由于电源箝制电路420的第一金属氧化物半导体晶体管 480以及第一金属氧^匕物半导体晶体管480所构成的第一寄生只又才及 结晶体管485以及第一寄生电阻460的耦接方式同先前第一实施例 中所述。因为先前已经详细地描述了第一金属氧化物半导体晶体管 480、第一寄生双才及结晶体管485以及第一寄生电阻460的耦4妾方 式(请参照，图2中电源箝制电路220中各个元件280、 285以及 260的耦接方式)，故进一步的说明^更在此省略而不再赘述。另外，电源箝制电路420的第二金属氧化物半导体晶体管490 以及第二金属氧化物半导体晶体管490所构成的第二寄生双;〖及结晶 体管495以及第二寄生电阻465的耦接方式同先前第二实施例中所 述。因为先前已经详细地描述了第二金属氧化物半导体晶体管490、 第二寄生双极结晶体管495以及第二寄生电阻465的耦接方式(请 参照，图3中电源箝制电3各320中各个元件380、 385以及360的 耦4妻方式)，故进一步的说明〗更在此省略而不再赘述。
在本实施例中，如同前面第一实施例所述，第一双极结晶体管 450的集才及与第二电源4姿垫402 (VSS端)之间具有一第一寄生电 阻460，该第一寄生电阻460由于第一金属氧化物半导体晶体管480 本身半导体结构特性所构成，同样地，由于第一金属氧化物半导体
晶体管480本身的特性，在集成电^各400的电源箝制电路420中还 包括第一寄生双极结晶体管485。
此外，如同前面第二实施例中所述，第二双极结晶体管455的 集才及与第一电源4妄垫401 (VDD端)之间具有第二寄生电阻465, 该第二寄生电阻465由于第二金属氧化物半导体晶体管490本身半 导体结构特性所构成；同样地，由于第二金属氧化物半导体晶体管 490本身的特性，在集成电^各400中还包括第二寄生双才及结晶体管 495。如图所示，第二寄生双极结晶体管495的集极耦接于第二金 属氧化物半导体晶体管490的第一连接端NA—2,射才及耦接于第二 金属氧化物半导体晶体管490的第二连接端NB—2,以及基极耦接 于电錄4莫块410的第二双^l结晶体管455的集4及与第二寄生电阻 465。
在本实施例(如图4所示)中，当静电放电的PS模式发生时， 集成电路中静电放电模式中电路的反应状态以及其中各元件的耦 接方式可视作与图2中所披露的第一实施例相同；而当静电》文电的 ND模式发生时，集成电路中静电放电模式中电路的反应状态以及其中各元件的耦接方式与图3中所披露的第二实施例相同。请参照
前述的纟皮露。
当静电放电的PS模式发生在集成电路400中时，正的ESD电 压出i见在1言号4妄垫430，以对第二电源4妄垫402 (VSS端)；改电， 同前述的披露，此时VSS接垫接地(grounded )而第一电源接垫401 (VDD端)则浮4妄。此时，正的ESD电压爿寻导致电流/人信号4妾垫 430流经第一电源4妄垫401 ( VDD端)并导通电源箝制电3各420, 而当电流流经第 一双极结晶体管450的集极以及第 一寄生电阻460， 此旁通电流即可触发第一寄生双极结晶体管485使其导通，因此在 PS模式下提供了 ESD电流的第二条放电路径。
除此之外，当静电放电的ND冲莫式发生在集成电3吝400中时， 负的ESD电压出现在信号接垫430，以对第一电源接垫401 (VDD 端)放电，在ND才莫式中，此时VDD接垫401接地(grounded ), 而第二电源接垫(VSS端)以及其余接垫都浮接(floating)。如图 4所示，当集成电路400遭受ND模式的静电方丈电电流时，负的ESD 电压将导致电流从信号接垫430经由第二电源接垫402 ( VSS端) 并导通电源箝制电3各420,而当电流流经第二双极结晶体管455的 集极以及第二寄生电阻465,即可触发电源箝制电路420中的第二 寄生双极结晶体管495使其导通，相比于现有技术中仅有一条ESD 放电的电流路径，本发明的第三实施例于ND模式下，^是供了 ESD
电;;充两条力丈电^^圣。
请参阅图5，图5为本发明第四实施例中具有静电放电^f呆护电 ^^的集成电^各500的示意图。如图5所示，集成电^各500包:^舌第一 电源接垫501 (VDD端)、第二电源接垫(VSS端)、多个电路才莫块 510以及一个电源箝制电路520。其中，在每个电路才莫块510中具 有相同的电路架构(如图5所示)，电路模块510内包括信号接垫 530 (例如，每个电路模块510有各自的信号输入接垫IPl IPn )、内部电路540、第一双极结晶体管550以及第二双极结晶体管555。除此之外，在电路模块510中也包括阻抗元件470,但若能达到同样的效果，在本发明的其它实施例中此可省略阻抗元件470的i殳置，该相关设计变化也落在本发明的范畴内。在本实施例中，电源箝制电路520内包括第一金属氧化物半导体晶体管580以及第二金属氧化物半导体晶体管590，其中第一金属氧化物半导体晶体管580为N型金属氧化物半导体晶体管，而第二金属氧化物半导体晶体管5卯为P型金属氧化物半导体晶体管。
由于第一金属氧化物半导体晶体管580本身半导体结构的特性，故集成电路500中的电源箝制电路520还具有一第一寄生双极结晶体管585以及一第一寄生电阻560;同样地，对于第二金属氧化物半导体晶体管590而言，集成电路500的电源箝制电路520也具有一第二寄生双才及结晶体管595以及一第二寄生电阻565。由于图5所示的电路架构衍生自图4所示的电路架构，而本领域技术人员应可依据前述的技术披露而轻易地了解图5所示的电路架构中各元件的功能与运作，故详细i兑明1更不另在此赘述。
相比于图4所示的实施例，在本实施例中，多个电赠4莫块510可同时共享一个电源箝制电路520以及第一电源接垫501( VDD端)和第二电源接垫502 ( VSS端)，因此大大地节省了芯片的布局面积，更节省了生产成本。由于在静电放电的四个模式，也即PS模式、NS模式、PD才莫式以及ND模式中，PS才莫式以及ND才莫式为芯片中集成电路ESD保护能力较脆弱的一环，而由本发明先前披露的实施例中可知，本发明应用了双才及结晶体管550以及555来取4戈传统的二极管元件，并使用了基极触发技术，因此可藉由金属氧化物半导体晶体管580、 590本身的寄生电阻560、 565以及寄生双才及结晶体管585、 595的特性，让芯片在PS模式以及ND模式下的ESD保护能力得以改善。除此之外，本发明所提供的静电放电保护概念仅使用一个电源箝制电^各，却可对应到多个具有不同内部电^ 各540的电路模块510。在提供每个电路模块510个别较大的静电放电保护能力的同时，也节省了芯片库毛费在,争电》文电^f呆护电^各的布局面积，进而节省成本并4是升芯片使用效率。
除此之外，当集成电路基于其本身的要求仅需增强单一 PS模式或ND模式的静电放电保护能力时，也可应用本发明所披露的技术而使用只具有 一 个第 一 金属氧化物半导体晶体管的电源箝制电3各来加以实现。换句话说，需要增强PS才莫式时，在电源箝制电^各中采用N型金属氧化物半导体晶体管来当作第一金属氧化物半导体晶体管元件。另外，在仅需增强芯片对ND模式下ESD静电放电保护能力时，则在电源箝制电^^中采用P型金属氧化物半导体晶体管元件来当作第 一金属氧化物半导体晶体管。
除此之外，电路模块中阻抗元件(例如图1 5中所示的阻抗元件105、 270、 370、 470、 570)的设置与否并不为本发明的限制条件之一，且前述所示的图1 图5均为电路示意图并不代表半导体的实际结构，任何可达到同样效果的半导体结构都属于本发明的范畴。换言之，任何电架构若釆用前面叙述过的技术利用金属氧化物半导体晶体管元件的寄生元件提供ESD放电路径来增强/改善ESD
静电保护能力并改善电源箝制电路中金属氧化物半导体晶体管元件因本身导通不一致所发生的问题，都属于本发明的范畴。
以上所述仅为本发明的优选实施例，凡依本发明权利要求范围所做的均等变化与修饰，都应属于本发明的涵盖范围。主要组件符号说明
100、 200、 300、 400、 500 集成电路
101、 201、 301、 401、 501 第一电源4妄垫
102、 202、 302、 402、 502 第二电源接垫
103、 230、 330、 430、 530 信号接垫105、 270、 370、 470、 570 阻抗元件110、 240、 340、 440、 540 内部电路210、 310、 410、 510 电3各才莫块
121、 122 二极管
130、 220、 320、 420、 520 电源lf命J电^各
132、 134、 280、 380、 480、 490、 580、 590 金属氧化物半导
体晶体管
250、 350、 450、 455、 550、 555 乂又才及结晶体管
260、 360、 460、 465、 560、 565 寄生电阻
285、 385、 485、 495、 585、 595 寄生乂又才及结晶体管
权利要求
1. 一种具有静电放电保护电路的集成电路，其包括第一电源接垫；第二电源接垫；至少一个电路模块，包括信号接垫；内部电路，耦接于所述第一电源接垫与所述第二电源接垫之间；以及第一双极结晶体管，其基极耦接于所述第一电源接垫，射极耦接于所述信号接垫，其中，所述第一双极结晶体管的集极与所述第二电源接垫之间具有一第一寄生电阻；电源箝制电路，耦接于所述第一电源接垫与所述第二电源接垫之间，所述电源箝制电路包括至少一个第一金属氧化物半导体晶体管，所述第一金属氧化物半导体晶体管的控制端耦接于所述第二电源接垫，第一连接端耦接于所述第一电源接垫，以及第二连接端耦接于所述第二电源接垫；以及至少一个第一寄生双极结晶体管，其集极耦接于所述第一金属氧化物半导体晶体管的所述第一连接端，射极耦接于所述第一金属氧化物半导体晶体管的所述第二连接端，基极耦接于所述第一双极结晶体管的所述集极与所述第一寄生电阻。
2. 根据权利要求1所述的集成电路，其中，所述电源箝制电路还包括第二金属氧化物半导体晶体管与第二寄生双极结晶体管；所述第二金属氧化物半导体晶体管的控制端耦^妄于所述第一电源接垫，第一连接端耦接于所述第二电源4妄垫，以及第二连接端耦接于所述第一电源接垫；所述电路模块还包括第二双极结晶体管，其基极耦接于所述第二电源4妄垫，射才及耦4妄于所述信号接垫，其中，所迷第二双^^及结晶体管的集^l与所述第一电源4姿垫之间具有一第二寄生电阻；以及所述第二寄生双4及结晶体管的集极耦接于所述第二金属氧化物半导体晶体管的所述第 一连接端，射极耦接于所述第二金属氧化物半导体晶体管的所述第二连接端，以及基极耦接于所述第二双极结晶体管的所述集极与所述第二寄生电阻。
3. 根据权利要求2所述的集成电路，其包括多个电路才莫块，每一电路模块中的第 一双极结晶体管的集极均耦接至所述第 一寄生电阻与所述第一寄生双纟及结晶体管的所述基一及，以及每一电路模块中的第二双极结晶体管的集极均耦接至所述第二寄生电阻与所述第二寄生双才及结晶体管的所述基^L。
4. 根据权利要求1所述的集成电路，其还包括阻抗元件，耦接于所述信号接垫以及所述内部电路之间。
5. 根据权利要求1所述的集成电路，其中，所述第一金属氧化物半导体晶体管为N型金属氧化物半导体晶体管。
6. 根据权利要求1所述的集成电路，其中，所述第一金属氧化物半导体晶体管为P型金属氧化物半导体晶体管。
7. 根据权利要求1所述的集成电路，其包括多个电路才莫块，且每一电路模块中的第 一双极结晶体管的集极均耦接至所述第一寄生电阻与所述第 一 寄生双极结晶体管的所述基才及。
全文摘要
本发明披露了一种具有静电放电保护电路的集成电路。该集成电路包括第一电源接垫、第二电源接垫、至少一个电路模块、电源箝制电路。该电路模块内包括信号接垫、内部电路以及第一双极结晶体管。该第一双极结晶体管的集极与该第二电源接垫之间具有一第一寄生电阻。该电源箝制电路包括至少一个第一金属氧化物半导体晶体管以及至少一个第一寄生双极结晶体管。
文档编号H01L23/58GK101521372SQ20081008166
公开日2009年9月2日 申请日期2008年3月5日 优先权日2008年2月27日
发明者吴坤泰, 杨景荣 申请人:瑞鼎科技股份有限公司
技术领域：
本发明涉及一种集成电^各，尤其涉及一种具有静电》欠电保护电 ^各的集成电路，且该集成电^各应用了双才及结晶体管以及基底触发
(substrate trigger )技术来增强/改善静电保护能力。
背景技术：
随着科技进步，集成电路工艺技术也随之不断发展。如集成电 ^^领域的4支术人员所知，各种电子电^各可集积/成形于芯片上，而为 了要使芯片能接收外界的电压源(例如偏压电源)，并能与外界其 它电路/芯片交换数据，芯片上会设有导电的接垫(pad)。譬如说， 为了传输偏压电压，芯片上可i殳有电源4妄垫(power pad),也即VDD 端以及VSS端。除jH:之外，在芯片上也i殳有4言号4妻垫(signal pad )， 也即输入/输出垫(I/O pad )，用以接收输入信号及/或发出输出信号。
这些导电的接垫能使芯片得以和外界其它电路/芯片连接。然 而，当芯片在封装、测试、运输、加工等过程中，这些4妄垫也4艮容 易因为与外界的静电电源接触，而将静电的不当电力传导至芯片内 部，并进而导致芯片内部电路的损毁，这种现象即为所谓的静电放 电(ESD， Electro-Static Discharge )。因此，用来4呆护集成电3各免受 l争电》文电损害的,争电》文电4呆护电^各(ESD protection circuit)也因》匕 随着集成电路工艺的进步而变得更加重要。通常在芯片的各接垫之间会设置有静电放电保护电路。此静电 放电保护电路的基本功能是，当芯片的两接垫间误触静电电源时， 静电放电保护电路可在两接垫间导通一个低阻抗的电流路径，使静
电电源;故电的电流能优先从该电流^各径流过而不会流入至芯片的 其它内部电路；这样一来，就能保护芯片中的其它内部电路不受静
电力文电斧;^向。
而在集成电路其对于静电放电承受能力的测试方式包括ps
(positive to VSS )模式、NS ( negative to VSS )模式、PD ( positive to VDD )才莫式与ND ( negative to VDD )才莫式，以及电源之间的测 试，如DS (VDDto VSS)才莫式。举PS才莫式为例，所谓的PS才莫式 即指，将VSS接垫接地，正的ESD电压出现于集成电路芯片的待 测才妄垫以对VSS 4妻垫》文电，此时VDD 4妄垫与其余4妻垫老卩浮4妄
(floating )。而ND才莫式即为，将VDD 4妾垫4妾地，负的ESD电压 出现在集成电路芯片的待测接垫以对VDD接垫放电，而此时VSS 接垫以及其余接垫都浮4妄。
请参阅图1，图1所示为现有技术中具有静电》欠电保护电^各的 集成电路100的示意图。如图l所示，集成电路100包括第一电源 接垫(power pad) 101、第二电源4妄垫102、信号4妄垫(signal pad) 103、阻#元元4牛105、内吾卩电3各(internal circuit )110、两二才及管(diode ) 121、 122以及电源箝制(power clamp )电^各130。其中电源箝制电 ^各130包4舌一栅-才及4妄地(gate-grounded )的N型金属氧4匕物半导体 (metal oxide semiconductor, MOS )晶体管132以及一才册才及供电 (gate-powered)的P型金属氧化物半导体晶体管134。在图1中， 第一电源4秦垫101为VDD端，而第二电源4秦垫102为VSS端。在 已知技术中，电源箝制电路130也可仅使用栅极接地的N型金属氧 化物半导体晶体管132或栅极接电的P型金属氧化物半导体晶体管 134两者其中之一，或同时^f吏用这两者来力口以实施。在图1中，二^l管121用以在信号4妻垫103与第一电源4妻垫101 之间形成ESD保护电^各，而二极管122用来形成在信号接垫103 与第二电源接垫102之间的ESD保护电路。此外，前述的电源箝制 电路130则是作为第一电源接垫101 ( VDD)与第二电源接垫102 (VSS )之间的ESD ^f呆护电^各。
然而，由于N型金属氧化物半导体晶体管132以及P型金属氧 化物半导体晶体管134这些元件本身的导通不一致(turn-on uniformity)的特性，造成若电源箝制电^各130内的N型金属氧化 物半导体晶体管132或P型金属氧化物半导体晶体管134的尺寸增 大时，其静电保护能力无法随之一致增强，因此亟需一个崭新的静 电》文电保护机制来达到在电路尺寸增大时可一并增强其静电力文电 保护能力。
发明内容
本发明4皮露了 一种具有请争电i文电(Electrostatic Discharge, ESD )
保护电^各的集成电^各。该集成电^各包4舌第一电源4妄垫、第二电源4妄 垫、至少一个电路模块、电源箝制电路。其中该电路模块内包括信 号接垫、内部电路以及第一双极结晶体管，其中该内部电路耦接于 该第 一 电源接垫与该第二电源接垫之间。而该第 一双极结晶体管其 基才及耦4妻于该第一电源4妄垫，其射才及耦4妄于该信号4妄垫，另夕卜，该 第 一双极结晶体管其集极与该第二电源接垫之间具有一第 一寄生 电阻。该电源箝制电路耦接于该第 一 电源接垫与该第二电源接垫之 间，且该电源箝制电路包括至少 一 个第 一 金属氧化物半导体晶体 管，以及至少一个第一寄生双极结晶体管。其中该第一金属氧化物 半导体晶体管的控制端耦纟妻于该第二电源^妄垫，第一连^妄端耦4妾于
该第一电源接垫，以及第二连接端耦接于该第二电源接垫。该第一 寄生双极结晶体管，其集极耦接于该第 一金属氧化物半导体晶体管 的该第 一连接端，射才及耦接于该第 一金属氧化物半导体晶体管的该第二连接端以及基极耦接于该第 一双极结晶体管的该集极与该第 一寄生电阻。
根据本发明的集成电路，其中该电源箝制电路还包括第二金属
氧化物半导体晶体管与第二寄生双极结晶体管；该第二金属氧化物 半导体晶体管的控制端耦接于该第一电源接垫，第一连接端耦4妾于 该第二电源接垫，以及第二连接端耦接于该第一电源4妄垫；该电路 模块还包括第二双才及结晶体管，其基极耦^接于该第二电源^接垫， 射极耦接于该信号接垫，其中，该第二双极结晶体管的集极与该第 一电源接垫之间具有 一 第二寄生电阻；以及该第二寄生双极结晶体 管的集极耦接于该第二金属氧化物半导体晶体管的该第 一连接端， 射极耦接于该第二金属氧化物半导体晶体管的该第二连接端，以及 基极耦接于该第二双极结晶体管的该集极与该第二寄生电阻。
根据本发明的集成电路，其包括多个电路模块，每一电游^莫块 中的第 一双极结晶体管的集极均耦接至该第 一寄生电阻与该第一 寄生双极结晶体管的该基极，以及每一电路模块中的第二双极结晶 体管的集极均耦接至该第二寄生电阻与该第二寄生双极结晶体管 的该基极。
根据本发明的集成电路，其还包括阻抗元件，耦接于该信号接 垫以及该内部电3各之间。
根据本发明的集成电路，其中该第一金属氧化物半导体晶体管 为N型金属氧化物半导体晶体管。
根据本发明的集成电路，其中该第 一金属氧化物半导体晶体管 为P型金属氧化物半导体晶体管。根据本发明的集成电路，其包括多个电路模块，且每一电赠4莫 块中的第 一双极结晶体管的集极均耦接至该第一寄生电阻与该第 一寄生双才及结晶体管的该基才及。
本发明^l寻基才及触发才几制(substrate-trigger scheme )应用在静电 放电保护电路技术之中，使得所披露的具有静电放电保护电路的集 成电路比现有技术能降低由于大尺寸的金属氧化物半导体晶体管 (Mn或Mp)元件的导通不一致的特性，进而提升了集成电路芯片 上的静电放电保护能力。此外，本发明还披露了一个静电放电保护 电路。该静电放电保护电路可以分别对应到多个电路模块(其内包 括多个内部电路以及信号接垫)，而不需要额外增加静电放电保护 电路的面积，因而降低了芯片耗费在静电》文电保护电^各的布局面积 以及其生产成本。
图1所示为现有技术中包括静电放电保护电路的集成电路的示意图。
图2为本发明第一实施例中具有静电放电保护电路的集成电路 的示意图。
图3为本发明第二实施例中具有静电放电保护电路的集成电路 的示意图。
图4为本发明第三实施例中具有静电放电保护电路的集成电路
的示意图。
图5为本发明第四实施例中具有静电方欠电保护电路的集成电路
的示意图。
具体实施例方式
请参阅图2,图2为根据本发明第一实施例中具有静电放电保 护电路的集成电路200的示意图。集成电路200包括(但不限于) 第一电源4妻垫201、第二电源4妄垫202、至少一个电鴻^莫块210以 及电源箝制电路220,此外，集成电路200中，电源箝制电^各220 还具有一第一寄生双极结晶体管285。此外i青注意到，在本实施例 中，第一电源^接垫201为VDD端，而第二电源^接垫202为VSS端。
如图2所示，在电路才莫块210中包括信号接垫230、内部电^各 240以及第一双极结晶体管250。除此之外，倘若设计需要，电路 模块210中也可包括一阻抗元件270 (如图2所示)。为了4又述方 便起见，在接下来的叙述之中，信号接垫230为一l俞入信号4妻垫
(input pad, IP )。位于电^各才莫块210内的内部电^各240谇禺4妄于第一 电源接垫201与第二电源接垫202之间。置于电路模块210内的第 一双极结晶体管250,其基极(collector)耦4妄于第一电源接垫201
(VDD端)，射极(emitter)耦接于信号接垫230,且第一双才及结 晶体管250的集极与第二电源接垫202 (VSS端)之间具有一第一 寄生电阻(parasitical resistance ) 260。在本实施例中，第 一只又才及结 晶体管250为P型双极结晶体管，然而在其它实施例中，电路模块 210内的第一双极结晶体管也可以为N型双才及结晶体管，或同时设 置有N型双极结晶体管以及P型双才及结晶体管，而关于电游4莫块 210内的双极结晶体管的设计变化将在后续的实施例中详细披露。
如图所示，电源箝制电3各220耦4妄于第一电源4妄垫201 (VDD 端)与第二电源^接垫202 ( VSS端)之间，在本实施例中，电源箝 制电路220由第一金属氧化物半导体晶体管280来加以实施，然而， 电源箝制电路220内金属氧化物半导体晶体管的个数并不为本发明 的限制条件，也就是说，在电源箝制电路220中也可以使用 10同类型(也即N型以及P型)的金属氧化物半导体晶体管来加以实施。
在第一实施例中，电源箝制电3各220内的第一金属氧化物半导 体晶体管280的控制端NC耦接于第二电源^接垫202 ( VSS端)， 第 一连4妻端NA耦4妾于第 一 电源_接垫201 ( VDD端)，而第二连4妻 端NB则井馬4妄于第二电源冲妄垫202 ( VSS端)。由于第一金属氧4匕 物半导体晶体管280为N型金属氧化物半导体晶体管，故前述的控 制端NC为4册才及，第一端NA为漏才及(drain ),而第二端NB则是 源才及(source)。此夕卜，》。图2所示，第一寄生义又才及结晶体管285 的集极(collector)耦接于第一金属氧化物半导体晶体管280的第 一连接端NA，第一寄生双极结晶体管285的射极(emitter)则耦 接于第一金属氧化物半导体晶体管280的第二连接端NB，至于该 第一寄生双极结晶体管285的基极(base)则是耦接于第一双才及结 晶体管250的集极与第一寄生电阻260。如同本领域一支术人员所知， 电源箝制电路220中还包括第一寄生双极结晶体管285以及第一寄 生电阻260，而第一寄生双j及结晶体管285以及第一寄生电阻260 由于第 一金属氧化物半导体晶体管280本身的半导体结构特性而产 生。
然而请注意到，在图2中仅显示一电路模块210是为了叙述方 便，并不为本发明的限制条件之一。在本发明的其它实施例中，该 具有静电放电保护电路的集成电路200也可以包括多个电路模块， 除此之外，在本实施例中，第一电源4妄垫201为VDD端，而第二 电源接垫202为VSS端，然而，电^各模块210的个数以及第一电源 接垫所对应的电源端和第二电源接垫所对应的电源端并不为本发 明的限制条件之一，也就是说，在本发明其它实施例中也可具有多 个电路模块以及对应到VSS端的第一电源4妾垫以及对应到VDD端的第二电源接垫，前述的设计变化都符合本发明的精神，并且落在 本发明的范畴之中。
以下以静电保护测试的P S模式实施于图2所示的集成电^各2 00 为例，来说明本发明静电保护电路的运作。在PS模式中，正的ESD 电压出现在信号接垫230以对第二电源接垫202 ( VSS端)；攻电， 如上所述，此时第二电源^妄垫202 (VSS端)4妄;也(grounded)。
如图2所示，正的ESD电压将导致电流Iesd由信号4妄垫230经 由第一电源接垫201 (VDD端)并导通电源箝制电路220 (也即第 一金属氧化物半导体晶体管280 ),此外当电流I偏置流经第一乂又才及结 晶体管250的集纟及以及第一寄生电阻260时，即可触发第一寄生双 极结晶体管285而使其导通，故提供了第二条ESD放电的电流3各径。
如前所述，相比于现有才支术，ESD电流的传导^各径由原本的单 一路径(Iesd )，额外增加了由电路模块210内第一双极结晶体管250 以及由基底触发机制所产生的另 一条路径(I偏置)。藉由使用了双极 结晶体管元件250来取代传统的二极管元件，以及应用基底触发机 制，本发明成功地提升了相同芯片面积下于PS才莫式的静电》文电保 护能力，并且改善了原本由于电源箝制电路中的金属氧化物半导体 晶体管元件其内的导通不 一 致在大尺寸的集成电中所产生的问 题。
因此，当集成电路的设计中需要加强其于PS模式下的静电放 电承受力时，采用本发明上述第 一实施例中所-披露的电路架构即可 在相同的布局面积下(layout area )容许更多的# 电》文电电-克，古史 可有效地提升集成电路在相同面积下的静电》文电保护能力。
请参阅图3,图3所示为本发明第二实施例中具有静电放电保 护电路的集成电路300的示意图。集成电路300包括(但不限于)第一电源接垫301、第二电源接垫302、电赠4莫块310以及电源箝 制电^各320,此夕卜，在集成电路300电源箝制电路320内，还具有 一第一寄生双才及结晶体管385。请注意到，在本实施例中，第一电 源接垫301为VSS端，而第二电源接垫302为VDD端。
如图3所示，在电港^莫块310内包括信号接垫(例如信号^T入 接垫)330、内部电路340、第一双极结晶体管350以及阻抗元件 370。位于电路才莫块310内的内部电路340耦4姿于第一电源接垫301 (VSS端)与第二电源才妄垫302 ( VDD端)之间，此外，第 一只又才及 结晶体管350的集极(collector)岸禺4妾于第一电源4妻垫301 ( VSS 端)，而第一双极结晶体管350的射极(emitter)则耦接于信号接 垫330,且第一双极结晶体管350的集极与第二电源接垫302( VDD 端)之间具有一第 一寄生电阻(parasitical resistance ) 360。
在本实施例中，此时电^各才莫块310内所Y吏用的第一双才及结晶体 管350为N型双才及结晶体管，然而在其它实施例中，电路才莫块310 也可同时包括N型双才及结晶体管以及P型双才及结晶体管，这些关于 双极结晶体管的设计变化将在后续的实施例中详细4皮露。
如图3所示，电源箝制电路320耦接于第一电源接垫301( VSS 端)与第二电源接垫302 (VDD端)之间。本实施例中，电源箝制 电路320中包括一个第一金属氧化物半导体晶体管380。然而，若 设计需要，在电源箝制电路320中也可以使用两个不同类型(也即 N型以及P型)的金属氧化物半导体晶体管来加以实施，也就是说， 在图3中显示一个金属氧化物半导体晶体管380仅为方侵j兌明之 用。这些相关叙述将在后续的说明书中详细披露。
请继续参照图3，在本实施例中，第一金属氧化物半导体晶体 管3洲的控制端NC耦接于第二电源接垫302 ( VDD端)，第一连 接端NA耦接于第一电源接垫301 ( VSS端)，而第二连接端NB则耦接于第二电源接垫302 (VDD端)，本实施例中，第一金属氧 化物半导体晶体管380由P型金属氧化物半导体晶体管来加以实 施，因此，上述的控制端NC为栅极，第一端NA为漏极(drain)， 而第二端NB则是源才及(source)。另夕卜，第一寄生双极结晶体管 385的基极耦接于第一金属氧化物半导体晶体管380的第一连4妄端 NA,而第一寄生双才及结晶体管385的射4及專馬4妻于第一金属fU匕物 半导体晶体管380的第二连接端NB，至于该第一寄生双4及结晶体 管385的集极则是耦接于电路模块310内的第一双极结晶体管350 的集才及与第 一寄生电阻360。
在这里请注意到，第一寄生双才及结晶体管385以及第一寄生电 阻360由于第一金属氧化物半导体晶体管380本身的半导体结构特 性而造成。
接下来，以静电保护测试的ND模式实施于图3所示的集成电 路300为例，来说明本发明静电保护电路的运作。在ND才莫式中， 负的ESD电压出现在信号接垫330中，以对第二电源接垫302( VDD 端)放电，请注意，在ND才莫式中，此时第二电源接垫302 (VDD 端)接地(grounded)，而第一电源接垫301 ( VSS端)以及其余 接垫都浮接(floating )。
当集成电^各300遭受ND才莫式的静电方文电电流时，负的ESD电 压将导致电流Iesd由信号接垫330流经第一电源接垫301 ( VSS端) 并导通电源箝制电^各320，而当电流I偏置流经第一双才及结晶体管350 的集才及以及第一寄生电阻360，即可触发第一寄生乂又才及结晶体管385 而使其导通，相比于现有技术中仅有一条ESD放电的电流路径，本 发明的第二实施例可于ND模式下，还提供了第二条ESD方文电的电 流^各径。如前所述，相比于现有4支术，ESD电流的传导3各径由原本单一 路径(Iesd),额外增加了由第一双极结晶体管350以及由基极触发 机制所产生的另 一条路径(I偏置)。藉由使用了双极结晶体管元件350 来取代传统的二极管元件以及应用基底触发机制，本发明成功才是升 了当ND模式发生时，在相同芯片面积下的静电放电保护能力，并 且改善了原本由于电源箝制电路中的金属氧化物半导体晶体管元 件由于其内的导通不 一致以致于当集成电^各尺寸增大时产生的问 题。
因此，当集成电路的设计中需要加强其于ND模式下的静电放 电承受力时，采用本发明的第二实施例中所披露的电路架构即可在 相同的布局面积下(layout area )容许更多的省争电》丈电电流，古丈可 有效地提升集成电路在相同面积下的静电放电保护能力。
然而请注意到，在图3中仅显示一电路模块310是为了叙述方 便，并不为本发明的限制条件之一。在其它实施例中，该具有静电 放电保护电路的集成电路也可以包括多个电^各模块310。上迷的i殳 计变化都符合本发明的精神，并且落在本发明的范畴之中。这些相 关冻又述将在后面的存又述中详细i兌明。
请参阅图4,图4所示为根据本发明第三实施例中具有静电放 电保护电路的集成电路400的示意图。在本实施例中同时加强了集 成电路400在PS模式以及ND模式下静电》文电的保护能力。集成 电路400包括第一电源接垫401( VDD端)、第二电源接垫402( VSS 端)、电路模块410以及电源箝制电路420。
如图4所示，在电路模块410中包括信号接垫430、内部电路 440、第一双极结晶体管450以及第二双极结晶体管455。除此之外， 倘若设计需要，在电鴻"漠块410中也可包括阻抗元件470。其中位于电鴻一莫块410内的内部电^各440，津禺4妄于第 一 电源4妄垫401以及 第二电源4妄垫402之间。
而由于第一双极结晶体管450的射极、基才及以及集极的耦4妻关 系与本发明第 一实施例的第 一双极结晶体管250的耦4妄关系相同， 故请参照前述的披露，在此为了简明之便就不加以赘述。同样地， 第二双极结晶体管455其射极、基极以及集极的耦接关系与本发明 第二实施例的第一双极结晶体管350的耦接关系相同，请参照图3 的披露，在这里就省略而不——赘述。
此外，在电源箝制电路420中包括第一金属氧化物半导体晶体 管480以及第二金属氧化物半导体晶体管490。第一金属氧化物半 导体晶体管480的控制端、第一连接端与第二连接端分別为NC—1、 NA—1、NB—1，且各自l禺4妾至第二电源4妄垫402、第一电源4妻垫401、 第二电源接垫402。至于电源箝制电^各420中的第二金属氧4匕物半 导体晶体管490的控制端、第一连接端与第二连接端分别为NC一2、 NA—2、NB—2，且各自耦接至第一电源接垫401、第二电源接垫402、 第一电源接垫401。其中第一金属氧化物半导体晶体管480为N型 金属氧化物半导体晶体管，而第二金属氧化物半导体晶体管490则 为P型金属氧化物半导体晶体管。
其中由于电源箝制电路420的第一金属氧化物半导体晶体管 480以及第一金属氧^匕物半导体晶体管480所构成的第一寄生只又才及 结晶体管485以及第一寄生电阻460的耦接方式同先前第一实施例 中所述。因为先前已经详细地描述了第一金属氧化物半导体晶体管 480、第一寄生双才及结晶体管485以及第一寄生电阻460的耦4妾方 式(请参照，图2中电源箝制电路220中各个元件280、 285以及 260的耦接方式)，故进一步的说明^更在此省略而不再赘述。另外，电源箝制电路420的第二金属氧化物半导体晶体管490 以及第二金属氧化物半导体晶体管490所构成的第二寄生双;〖及结晶 体管495以及第二寄生电阻465的耦接方式同先前第二实施例中所 述。因为先前已经详细地描述了第二金属氧化物半导体晶体管490、 第二寄生双极结晶体管495以及第二寄生电阻465的耦接方式(请 参照，图3中电源箝制电3各320中各个元件380、 385以及360的 耦4妻方式)，故进一步的说明〗更在此省略而不再赘述。
在本实施例中，如同前面第一实施例所述，第一双极结晶体管 450的集才及与第二电源4姿垫402 (VSS端)之间具有一第一寄生电 阻460，该第一寄生电阻460由于第一金属氧化物半导体晶体管480 本身半导体结构特性所构成，同样地，由于第一金属氧化物半导体
晶体管480本身的特性，在集成电^各400的电源箝制电路420中还 包括第一寄生双极结晶体管485。
此外，如同前面第二实施例中所述，第二双极结晶体管455的 集才及与第一电源4妄垫401 (VDD端)之间具有第二寄生电阻465, 该第二寄生电阻465由于第二金属氧化物半导体晶体管490本身半 导体结构特性所构成；同样地，由于第二金属氧化物半导体晶体管 490本身的特性，在集成电^各400中还包括第二寄生双才及结晶体管 495。如图所示，第二寄生双极结晶体管495的集极耦接于第二金 属氧化物半导体晶体管490的第一连接端NA—2,射才及耦接于第二 金属氧化物半导体晶体管490的第二连接端NB—2,以及基极耦接 于电錄4莫块410的第二双^l结晶体管455的集4及与第二寄生电阻 465。
在本实施例(如图4所示)中，当静电放电的PS模式发生时， 集成电路中静电放电模式中电路的反应状态以及其中各元件的耦 接方式可视作与图2中所披露的第一实施例相同；而当静电》文电的 ND模式发生时，集成电路中静电放电模式中电路的反应状态以及其中各元件的耦接方式与图3中所披露的第二实施例相同。请参照
前述的纟皮露。
当静电放电的PS模式发生在集成电路400中时，正的ESD电 压出i见在1言号4妄垫430，以对第二电源4妄垫402 (VSS端)；改电， 同前述的披露，此时VSS接垫接地(grounded )而第一电源接垫401 (VDD端)则浮4妄。此时，正的ESD电压爿寻导致电流/人信号4妾垫 430流经第一电源4妄垫401 ( VDD端)并导通电源箝制电3各420, 而当电流流经第 一双极结晶体管450的集极以及第 一寄生电阻460， 此旁通电流即可触发第一寄生双极结晶体管485使其导通，因此在 PS模式下提供了 ESD电流的第二条放电路径。
除此之外，当静电放电的ND冲莫式发生在集成电3吝400中时， 负的ESD电压出现在信号接垫430，以对第一电源接垫401 (VDD 端)放电，在ND才莫式中，此时VDD接垫401接地(grounded ), 而第二电源接垫(VSS端)以及其余接垫都浮接(floating)。如图 4所示，当集成电路400遭受ND模式的静电方丈电电流时，负的ESD 电压将导致电流从信号接垫430经由第二电源接垫402 ( VSS端) 并导通电源箝制电3各420,而当电流流经第二双极结晶体管455的 集极以及第二寄生电阻465,即可触发电源箝制电路420中的第二 寄生双极结晶体管495使其导通，相比于现有技术中仅有一条ESD 放电的电流路径，本发明的第三实施例于ND模式下，^是供了 ESD
电;;充两条力丈电^^圣。
请参阅图5，图5为本发明第四实施例中具有静电放电^f呆护电 ^^的集成电^各500的示意图。如图5所示，集成电^各500包:^舌第一 电源接垫501 (VDD端)、第二电源接垫(VSS端)、多个电路才莫块 510以及一个电源箝制电路520。其中，在每个电路才莫块510中具 有相同的电路架构(如图5所示)，电路模块510内包括信号接垫 530 (例如，每个电路模块510有各自的信号输入接垫IPl IPn )、内部电路540、第一双极结晶体管550以及第二双极结晶体管555。除此之外，在电路模块510中也包括阻抗元件470,但若能达到同样的效果，在本发明的其它实施例中此可省略阻抗元件470的i殳置，该相关设计变化也落在本发明的范畴内。在本实施例中，电源箝制电路520内包括第一金属氧化物半导体晶体管580以及第二金属氧化物半导体晶体管590，其中第一金属氧化物半导体晶体管580为N型金属氧化物半导体晶体管，而第二金属氧化物半导体晶体管5卯为P型金属氧化物半导体晶体管。
由于第一金属氧化物半导体晶体管580本身半导体结构的特性，故集成电路500中的电源箝制电路520还具有一第一寄生双极结晶体管585以及一第一寄生电阻560;同样地，对于第二金属氧化物半导体晶体管590而言，集成电路500的电源箝制电路520也具有一第二寄生双才及结晶体管595以及一第二寄生电阻565。由于图5所示的电路架构衍生自图4所示的电路架构，而本领域技术人员应可依据前述的技术披露而轻易地了解图5所示的电路架构中各元件的功能与运作，故详细i兑明1更不另在此赘述。
相比于图4所示的实施例，在本实施例中，多个电赠4莫块510可同时共享一个电源箝制电路520以及第一电源接垫501( VDD端)和第二电源接垫502 ( VSS端)，因此大大地节省了芯片的布局面积，更节省了生产成本。由于在静电放电的四个模式，也即PS模式、NS模式、PD才莫式以及ND模式中，PS才莫式以及ND才莫式为芯片中集成电路ESD保护能力较脆弱的一环，而由本发明先前披露的实施例中可知，本发明应用了双才及结晶体管550以及555来取4戈传统的二极管元件，并使用了基极触发技术，因此可藉由金属氧化物半导体晶体管580、 590本身的寄生电阻560、 565以及寄生双才及结晶体管585、 595的特性，让芯片在PS模式以及ND模式下的ESD保护能力得以改善。除此之外，本发明所提供的静电放电保护概念仅使用一个电源箝制电^各，却可对应到多个具有不同内部电^ 各540的电路模块510。在提供每个电路模块510个别较大的静电放电保护能力的同时，也节省了芯片库毛费在,争电》文电^f呆护电^各的布局面积，进而节省成本并4是升芯片使用效率。
除此之外，当集成电路基于其本身的要求仅需增强单一 PS模式或ND模式的静电放电保护能力时，也可应用本发明所披露的技术而使用只具有 一 个第 一 金属氧化物半导体晶体管的电源箝制电3各来加以实现。换句话说，需要增强PS才莫式时，在电源箝制电^各中采用N型金属氧化物半导体晶体管来当作第一金属氧化物半导体晶体管元件。另外，在仅需增强芯片对ND模式下ESD静电放电保护能力时，则在电源箝制电^^中采用P型金属氧化物半导体晶体管元件来当作第 一金属氧化物半导体晶体管。
除此之外，电路模块中阻抗元件(例如图1 5中所示的阻抗元件105、 270、 370、 470、 570)的设置与否并不为本发明的限制条件之一，且前述所示的图1 图5均为电路示意图并不代表半导体的实际结构，任何可达到同样效果的半导体结构都属于本发明的范畴。换言之，任何电架构若釆用前面叙述过的技术利用金属氧化物半导体晶体管元件的寄生元件提供ESD放电路径来增强/改善ESD
静电保护能力并改善电源箝制电路中金属氧化物半导体晶体管元件因本身导通不一致所发生的问题，都属于本发明的范畴。
以上所述仅为本发明的优选实施例，凡依本发明权利要求范围所做的均等变化与修饰，都应属于本发明的涵盖范围。主要组件符号说明
100、 200、 300、 400、 500 集成电路
101、 201、 301、 401、 501 第一电源4妄垫
102、 202、 302、 402、 502 第二电源接垫
103、 230、 330、 430、 530 信号接垫105、 270、 370、 470、 570 阻抗元件110、 240、 340、 440、 540 内部电路210、 310、 410、 510 电3各才莫块
121、 122 二极管
130、 220、 320、 420、 520 电源lf命J电^各
132、 134、 280、 380、 480、 490、 580、 590 金属氧化物半导
体晶体管
250、 350、 450、 455、 550、 555 乂又才及结晶体管
260、 360、 460、 465、 560、 565 寄生电阻
285、 385、 485、 495、 585、 595 寄生乂又才及结晶体管
权利要求
1. 一种具有静电放电保护电路的集成电路，其包括第一电源接垫；第二电源接垫；至少一个电路模块，包括信号接垫；内部电路，耦接于所述第一电源接垫与所述第二电源接垫之间；以及第一双极结晶体管，其基极耦接于所述第一电源接垫，射极耦接于所述信号接垫，其中，所述第一双极结晶体管的集极与所述第二电源接垫之间具有一第一寄生电阻；电源箝制电路，耦接于所述第一电源接垫与所述第二电源接垫之间，所述电源箝制电路包括至少一个第一金属氧化物半导体晶体管，所述第一金属氧化物半导体晶体管的控制端耦接于所述第二电源接垫，第一连接端耦接于所述第一电源接垫，以及第二连接端耦接于所述第二电源接垫；以及至少一个第一寄生双极结晶体管，其集极耦接于所述第一金属氧化物半导体晶体管的所述第一连接端，射极耦接于所述第一金属氧化物半导体晶体管的所述第二连接端，基极耦接于所述第一双极结晶体管的所述集极与所述第一寄生电阻。
2. 根据权利要求1所述的集成电路，其中，所述电源箝制电路还包括第二金属氧化物半导体晶体管与第二寄生双极结晶体管；所述第二金属氧化物半导体晶体管的控制端耦^妄于所述第一电源接垫，第一连接端耦接于所述第二电源4妄垫，以及第二连接端耦接于所述第一电源接垫；所述电路模块还包括第二双极结晶体管，其基极耦接于所述第二电源4妄垫，射才及耦4妄于所述信号接垫，其中，所迷第二双^^及结晶体管的集^l与所述第一电源4姿垫之间具有一第二寄生电阻；以及所述第二寄生双4及结晶体管的集极耦接于所述第二金属氧化物半导体晶体管的所述第 一连接端，射极耦接于所述第二金属氧化物半导体晶体管的所述第二连接端，以及基极耦接于所述第二双极结晶体管的所述集极与所述第二寄生电阻。
3. 根据权利要求2所述的集成电路，其包括多个电路才莫块，每一电路模块中的第 一双极结晶体管的集极均耦接至所述第 一寄生电阻与所述第一寄生双纟及结晶体管的所述基一及，以及每一电路模块中的第二双极结晶体管的集极均耦接至所述第二寄生电阻与所述第二寄生双才及结晶体管的所述基^L。
4. 根据权利要求1所述的集成电路，其还包括阻抗元件，耦接于所述信号接垫以及所述内部电路之间。
5. 根据权利要求1所述的集成电路，其中，所述第一金属氧化物半导体晶体管为N型金属氧化物半导体晶体管。
6. 根据权利要求1所述的集成电路，其中，所述第一金属氧化物半导体晶体管为P型金属氧化物半导体晶体管。
7. 根据权利要求1所述的集成电路，其包括多个电路才莫块，且每一电路模块中的第 一双极结晶体管的集极均耦接至所述第一寄生电阻与所述第 一 寄生双极结晶体管的所述基才及。
全文摘要
本发明披露了一种具有静电放电保护电路的集成电路。该集成电路包括第一电源接垫、第二电源接垫、至少一个电路模块、电源箝制电路。该电路模块内包括信号接垫、内部电路以及第一双极结晶体管。该第一双极结晶体管的集极与该第二电源接垫之间具有一第一寄生电阻。该电源箝制电路包括至少一个第一金属氧化物半导体晶体管以及至少一个第一寄生双极结晶体管。
文档编号H01L23/58GK101521372SQ20081008166
公开日2009年9月2日 申请日期2008年3月5日 优先权日2008年2月27日
发明者吴坤泰, 杨景荣 申请人:瑞鼎科技股份有限公司
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