半导体结构及其方法
专利名称：半导体结构及其方法
技术领域：
本发明涉及半导体器件，更具体而言，涉及这样的BiCMOS集成电路， 该BiCMOS集成电路具有通过选择性外延形成的升高的外部基极和包括 基极的台面结构。
背景技术：
与在高性能混合信号应用中利用双极晶体管的情况相同，将高性能双 极晶体管集成到BiCMOS电路中的关键挑战，是形成高性能双极晶体管而 不会不良地影响CMOS晶体管的性能并且在制造期间不会引入过多的工 艺复杂性。尽管在本技术领域内已公知制造双极晶体管的各种方法，但是 由于其中许多方法是不兼容的或者基本上会对CMOS器件的性能产生不 良影响，因此不是所有的方法都可以用于BiCMOS电路。仅仅全面保护 CMOS器件性能的集成方案可以成功地将高性能双极晶体管集成到 CMOS器件而不会劣化CMOS电路性能。为了获得双极晶体管的高性能，需要考虑影响双极晶体管的关键性能 参数的因素，例如单位电流增益频率(fT),其是电流增益为1时的频率， 和最大振荡频率(fMAX)，其是仍有功率增益时的最大频率。这两个性能 参数，fT与fMAX,非常依赖于双极晶体管结构的寄生参数。单位电流增益频率与基极渡越时间(tb)和集电极-基极电容(ceb)的乘积成反比，即fTocl/(tbXCcb)。由于基极渡越时间随着内部基极的厚度而增加，因此必须避 免高温以最小化内部基极的热展宽。最大振荡频率与单位电流增益频率的 平方根成正比并与基极电阻(Rb)和集电极-基极电容(Ceb)的乘积的平 方根成反比，即fMAXoc(fT/( RbxCcb))°'5，其中Rb是内部电阻和外部电阻的和。为了增加fMAX，就需要增加fT并且降低Rb与Ceb。因此优选将外部基 极自对准至发射极以减小基极电阻Rb，并由此来增加fMAx。在现有技术中形成具有升高的外部基极的双极晶体管典型采用化学机械平坦化(CMP)工艺。然而，由于CMOS器件的构图的栅极电极引入 了拓朴变化，也就是，双极结构与CMOS结构的高度差异，因而在BiCMOS 电路中集成外部基极升高的双极晶体管与CMOS器件面临着挑战。这些差 异处于CMOS器件的栅极电极的高度的量级，典型的范围约100到约 250nm。典型地调整至少一种类型的结构的高度，并伴随着其器件性能的 折衷。正如美国专利No.6,780，695中所公开的，Chen等人通过同时在双极晶 体管区域内淀积牺牲多晶硅层和在CMOS器件区域内淀积栅极多晶硅来 规避不同种类器件之间的高度差异的问题。通过多晶硅占位(placeholder) 材料平坦化整个结构。并这样形成双极晶体管，通过去除牺牲多晶硅以暴 露有源硅区域，形成内部基极和发射极台座，然后形成在牺牲多晶硅层的 开口内限定的外部基极。尽管Chen等人实现了用于高性能BiCMOS电路 的集成方案，但却引入了附加的步骤，其主要为淀积和平坦化多晶硅占位 材料，在基极氧化物之上淀积多晶硅层以及利用了附加的光刻构图的随后 的平坦化，这增加了工艺的复杂性。因此，需要使包括至少一个CMOS器件的BiCMOS结构中的高性能 双极晶体管具有自对准的升高的外部基极的有益效果。还需要提供具有最小的工艺复杂性的高性能BiCMOS结构并且不会 折衷双极晶体管或CMOS器件的性能。发明内容本发明通过提供用于高性能BiCMOS电路的结构和方法来满足上述 需要，其中形成具有自对准的升高的外部基极的双极晶体管与CMOS器 件。本发明还提供了结构和方法，以比现有技术低的工艺复杂性形成BiCMOS电路，特别是在双极晶体管制造期间不使用化学机械平坦化 (CMP)。根据本发明，公开了一种半导体结构，其包括半导体衬底；集电极，位于所述半导体衬底中；浅沟槽隔离(STI)，邻近并围绕所述集电极；至少一个衬垫层，直接位于所述STI上；内部基极层，直接位于所述集电极和所述至少一个村垫层上；发射极，直接位于所述内部基极层上；外部基极层，其自对准所述发射极并直接接触所述内部基极层；以及台面结构，具有基本上平坦和垂直的側壁表面，其中每一个所述侧壁 表面包含所述至少一个村垫层、所述内部基极层以及所述外部基极层。可以将上述半导体结构集成到BiCMOS结构中，所述BiCMOS结构 包括位于相同的半导体衬底上的至少一个CMOS器件。所述至少一个村垫 层包括衬垫氧化物层和衬垫氮化物层的叠层。所述外部基极包括这样的半 导体材料，所述半导体材料选自掺杂的硅锗合金、掺杂的硅、掺杂的硅碳 合金以及掺杂的硅锗碳合金。上述半导体结构，还包括第一间隔物，位于所述发射极的外部并接触所述发射极和所述内部基 极层；第二间隔物，接触所述第一间隔物、所述发射极以及所述外部基极层；以及第三间隔物，接触所述发射极、所述外部基极层以及所述第二间隔物。 在该情况下，优选地，所述第一间隔物包括氧化硅，所迷第二间隔物 包括氮化硅，以及所述笫三间隔物包括氧化硅。在本发明的一个方面中，在所述台面结构中包括至少一个衬垫层。归 因于所述至少一个村垫层，提高了在有源半导体区域之外的所述内部基极 层的高度和所述外部基极层的高度。这补偿了在所述有源半导体区域上的外延的内部基极层的高生长速率与在所述有源半导体区域之外的多晶内部 基极层的低生长速率之间差异。优选地，调整所述至少一个衬垫层的厚度 以匹配所述双极晶体管区域内的所迷多晶内部基极层的顶表面的高度。这里公开了用于制造上述半导体结构的两个实施例，以证明其可行性。 然而，本发明并不必局限于这两个实施例。首先形成浅沟槽隔离和子集电 极层。典型地，还形成用于每一个构建的双极晶体管的集电极和子集电极接触。在双极器件区域中制备至少一个有源半导体区域，其是被STI所围 绕的暴露的外延(单晶)半导体表面区域。根据两个实施例，使用下列一 般步骤形成内部基极层在有源半导体区域之上形成至少 一个衬垫层；在所述至少一个衬垫层中形成开口以暴露所述有源半导体区域；以及 直接在所述有源半导体区上淀积内部基极层。 根据本发明的第一实施例，在上述步骤之后为下列步骤 在所述内部基极层上形成至少 一个发射极台座层； 直接在所述内部基极层上形成发射极台座； 在所述内部基极层的暴露的部分上选择性地淀积外部基极层； 在所述外部基极层上形成基极帽介质层；以及 形成具有基本上平坦和垂直的侧壁表面的台面结构，其中每一个所述 側壁表面包含所述至少一个村垫层、所述内部基极层以及所述外部基极层。 根据第一实施例，在所述外部基极层的选择性淀积之后形成笫二间隔物。根据本发明的笫二实施例，在上述一般步骤之后为下列步骤 在所述内部基4l层上形成台座蚀刻停止层； 在所述台座蚀刻停止层上形成至少一个发射极台座层； 直接在所述内部基极层上形成发射极台座； 去除所述发射极台座未覆盖的所述台座蚀刻停止层的部分； 在所述内部基极层暴露的部分上选择性地淀积外部基极层；以及 形成具有基本上平坦和垂直的侧壁表面的台面结构，其中每一个所述侧壁表面包含所述至少一个衬垫层、所述内部基极层以及所述外部基极层。 根据本发明的第二实施例，在选择性淀积所述外部基极层之前形成第 二间隔物。在两个实施例中，在形成发射极台座之后，选择性地淀积外部基极层。 因此，外部基极自对准发射极。在本发明的实施例中所采用的工艺步骤，无论数量还是复杂性都低于现有技术中公知的用于高性能BiCMOS结构 的方法。特别地，在形成内部基极层与形成台面结构之间不需要化学机械 抛光，而化学机械抛光是制造双极晶体管时所独有的最后步骤。
图1-4是在一般工艺步骤期间的根据本发明的第一和第二实施例的 示例性BiCMOS结构的连续的截面视图；图5 - 15是根椐本发明的第一实施例的示例性BiCMOS结构的连续的 截面—见图；图16是根据本发明的第一实施例的图15中的示例性BiCMOS结构的 顶视图，其中虚线X-X，代表图15中的截面视图的平面；以及图17-29是根据本发明的第二实施例的示例性BiCMOS结构的连续 的截面视图。
具体实施方式
本发明提供了一种双极晶体管及其制造方法，该双极晶体管具有通过 选择性外延形成的升高的外部基极和包括基极的台面结构，现在将参考附 图更详细地描述本发明。应当注意，相同和对应的单元涉及相同的参考标 号。虽然可以实践本发明以在相同的半导体衬底上制造双极晶体管结构而 不具有任何的CMOS器件，但是当对包括CMOS器件的BiCMOS结构实 践本发明时，才可以最大化本发明的有益效果。为了描述本发明，采用了 包括CMOS晶体管和双极晶体管的示例性BiCMOS结构。可以直接将本发明的半导体结构应用到具有多个CMOS器件和双极器件的集成电路。参考图l的垂直截面视图，提供了具有双极器件区域B和CMOS器 件区域C的BiCMOS结构。优选地，在半导体衬底IO内形成浅沟槽隔离 20。半导体衬底包括半导体材料，例如硅、硅锗合金、硅碳合金或者硅锗 碳合金。可以变化半导体衬底的掺杂以得到最优的器件性能。之后，形成集电极30、子集电极接触31以及在该实例中为MOSFET 的CMOS器件。集电极的掺杂类型由双极晶体管的类型决定，即在NPN 晶体管中为n型或在PNP晶体管中为p型。集电极30的掺杂浓度处于约 1.Oxl08/cin3至约1.0xl0"/cm3的范围，并优选约1.0 x 1019/cm3至约1.0 x 102 1113的范围。集电极30的厚度处于约0.2微米到约1.5微米的范围， 优选约0.3微米到约0.5微米的范围。为了晶体管的性能，优化集电极30 的掺杂分布与厚度。典型地，采用与集电极30相同类型的掺杂剂，以l.O x 1021/ 113量级的浓度重掺杂子集电极31和子集电极接触31。 MOSFET 包括栅极介质41、栅极导体42、栅极间隔物43以及源极和漏极区域44。 该结构具有在双极器件区域B之内的有源半导体区域。有源半导体区域A 是在集电极30之上暴露的单晶半导体表面的区域，并且被STI20所围绕。 有源半导体区域A的表面优选包括与衬底10相同的材料。如图2所示，在上述半导体结构的顶表面之上淀积至少一个衬垫层 (51， 52)。至少一个衬垫层(51, 52)覆盖双极器件区域B和CMOS 器件区域C，并直接接触有源半导体区域A、 STI20、子集电极接触31的 顶部以及MOSFET的栅极导体42、间隔物43和源极及漏极区域44。优 选优化至少一个衬垫层(51, 52)的厚度以最小化在双极器件区域B内顺 序形成的内部基极层和外部基极层的拓朴高度变化。至少一个衬垫层(51， 52)的厚度处于约20nm到约200nm的范围，并且优选地约50nm到约 110nm的范围。优选地，至少一个衬垫层(51， 52)包括第一衬垫层51 和第二衬垫层52的叠层。优选地，第一衬垫层51是氧化硅层，而第二衬 垫层52是氮化硅层。第一村垫层的厚度处于约10nm到约100nm的范围， 优选地约20nm到约50nm的范围。第二衬垫层的厚度处于约30nm到约60nm的范围。如图3所述，然后，光刻构图并从有源半导体区A之上去除至少一个 衬垫层使开口 0的边缘位于围绕有源半导体区域A的STI20内。参考图4，在适当地清洁表面以有助于在有源半导体区域上外延生长 硅或硅合金之后，在预先存在的半导体结构的顶表面之上形成内部基极层 60。内部基极层60包括外延内部基极层60A与多晶内部基极层60B。在 有源半导体区域A上和之上以高生长速率形成外延内部基极层60A，该有 源半导体区域A具有至下面的集电极30的外延对准。在有源半导体区域 A之外以低生长速率形成多晶内部基极层60B，其中外延引晶(seeding) 表面是不可得的，也就是在STI20之上和至少一个衬垫层(51， 52)之上 引晶表面不可得。在图4中以虚线标记了外延内部基极层60A与多晶内部 基极层60B之间的边界。同样，如图4所示，外延内部基极层的边缘为典 型的刻面(facet)形式。内部基极层60包括舍硅的半导体材料。优选地，内部基极层60包括 p掺杂的硅、n掺杂的硅、p掺杂的硅锗合金、n掺杂的硅锗合金、p掺杂 的硅碳合金、n掺杂的硅碳合金、p掺杂的桂锗碳合金、n掺杂的硅锗碳合 金，或者任何其他半导电掺杂的珪合金。外延内部基极层60A的厚度与多 晶内部基极层60B的厚度的比率依赖于这些层的成分、反应剂流量以及淀 积温度，该比率的典型范围为约1.1到约3，0，更典型的范围为1.3到约1.8。 外延内部基极层60A的厚度处于约40nm到约400nm的范围，优选为约 80nm到约200nm的范围。由双极晶体管的类型确定内部基极层60的掺 杂类型，即在NPN晶体管内为p型，或者在PNP晶体管内为n型。外延 内部基极层60A的峰值掺杂浓度处于约1.0xlO"/cn^到约1.0 x l02Vcm3 的范围，并优选为约1.0><1018/ 113到约1.(^1019/ 113的范围。掺杂剂分布 的峰值位于这样的从外延内部基极层60A的顶表面测量的深度处，该深度 为Onm到约50nm，并优选约10nm到约30nm。为了性能，优化内部基 极层的掺杂分布和厚度。相比于外延内部基极层60A，多晶内部基极层60B 的掺杂浓度具有相同量级的值，并典型地以小于3的因子变化。优选地，调整至少一个衬垫层(51， 52)的厚度以便外延内部基极层 60A的顶表面的高度与多晶内部基极层60B的顶表面的高度之间的差异不 大，例如，差距小于50nm，最优选，在双极器件区域B内二者高度基本相同。根据本发明的第一实施例，然后如图5所示，在内部基极层60上直接 形成至少一个发射极台座层(71， 72)。在双极器件区域B之上和CMOS 器件区域C之上形成至少一个发射极台座层(71, 72)。优选地，至少一 个发射极台座层(71, 72 )包括笫一发射极台座层71以及第二发射极台座 层72。第一发射极台座层的厚度在5nm到约20nm的范围内，更优选约 10nm到约15nm。第二发射极台座层的厚度在20nm到约100nm的范围 内，更优选约30nm到约50nm。优选地，第一发射极台座层是氧化珪层， 第二发射极台座层是氮化硅层。如图6所示，通过施加第一光致抗蚀剂75并光刻构图然后通过反应离 子蚀刻(RIE)蚀刻至少一个发射极台座层(71， 72)以形成发射极台座。 可能单独使用RIE或者结合湿法蚀刻使用RIE以暴露下面的内部基极层 60。如果使用两个发射极台座层，RIE可能去除第二发射极台座层72的 暴露的部分并釆用湿法蚀刻去除第一发射极台座层71的暴露的部分以产 生图6中的结构。之后，去除第一光致抗蚀剂75。在此时进行适当的表面清洁，例如在 氩氟酸(HF)中的湿法蚀刻。根据本发明的第一实施例，如图7所示，通过选择性地淀积含硅的材 料形成外部基极层62。含硅的材料为硅、硅锗合金、硅碳合金或者硅锗碳 合金。优选地，使用与内部基极层60相同类型的掺杂剂重掺杂含硅的材料。 外部基极层62的掺杂浓度在约1.0 x 1019/ 113到约1.0 x 1022/ 113的范围内， 并优选约l.Ox 102°/cm3到约1.0 x 1021/cm3。外部基极层62的厚度在约 lOnm到约150nm的范围内，优选地约20nm到约50nm的范围。外部基 极层62的掺杂浓度相对于外延内部基极层60A的峰值掺杂浓度的比率在 约10到约10,000的范围内，优选地约300到约3000。正如名称中所暗示的，外部基极层62的选择性淀积是"选择性的，，。 在"外部基极层62的，，选择性淀积工艺中，半导体材料在半导体表面上也 就是在内部基极层60的表面上成核并在其上淀积，而不会淀积在绝缘体表 面上，例如不会淀积在包括至少一个发射极台座层(71， 72)的发射极台 座的表面上。因此，外部基极层62仅在暴露的内部基极层60上生长，而 不在发射极台座的表面上生长。在发射极台座的顶表面上不会形成外部基 极层62。通过反应剂流中的蚀刻剂例如氯化氢(HC1)或者通过锗源例如锗烷 (GeH4 )或乙锗烷(Ge2H6 )提供淀积工艺的选择性。如果外部基极层62 不包含锗，那么就需要将单独的蚀刻剂提供到反应腔中。如果外部基极层 62包含锗，便将锗源气体提供到反应室中，提供附加的蚀刻剂是可选的。 由于下面的表面不提供用于外延对准的晶格结构，在多晶内部基极层 60B之上形成的外部基极层62的部分总是多晶的，即非外延的。依赖于淀 积条件以及表面制备，在外延内部基极层60之上形成的外部基极层62的 部分可以是外延的或者多晶的。可以在单硅片处理腔中或在批处理炉 (batch furnace )中进行选择性淀积。淀积温度在约45(TC到约l，OOO'C的 范围内，优选地约600'C到约900'C。单硅片处理腔与批处理炉之间的工艺 压力可以变化。单硅片处理腔中的典型工艺压力在约1Torr到200Torr的 范围内，更优选约40Torr到约80Torr，批处理炉中的典型工艺压力在约 lmTorr到5Torr的范围内，更优选约5mTorr到约200mTorr。参考图8，在下面的外部基极层62上直接形成基极帽介质层64。在外 部基极层上选择性地形成基极帽层64,而不在发射极台座上形成基极帽层 64。基极帽介质层64的厚度在约10nm到约100nm的范围内，优选地约 30nm到约80nm。可以通过热氧化或通过选择性淀积介质例如选择性淀积 氧化硅，来形成基极帽介质层64。如果通过热氧化形成基极帽介质层64, 那么会消耗下面的外部基极层62的一部分并将其转化为氧化硅。可以在大 气压力或在较高的压力下进行热氧化。如果使用大气压力氧化工艺，氧化 工艺温度在约700 。C到约800 r的范围内。优选采用高压氧化(HiPOx )工艺以降低温度，其中，氧化工艺温度在约575。C到约675。C的范围内。对于 HiPOx工艺而言，典型的工艺压力在约10atm到约20atm的范围内。参考图9,之后去除了至少一个发射极台座层(71， 72)的一部分。 优选地，至少一个发射极台座层(71， 72)包括第一发射极台座层71和第 二发射极台座层72的叠层。如上所述，优选地，第一发射极台座层是氧化 硅，而第二发射极台座层是氮化硅。在该情况下，如图9所示，去除第二 发射极台座层以暴露外部基极侧壁66。通过保形淀积介质层和RIE，如图10所示，沿着外部基极层62的内 壁和基极帽介质层64的内壁形成间隔物，该间隔物之后称为"第二间隔物" 81。第二间隔物81为在拓朴上与环面(torus)同形的邻接(contiguous) 结构。从上面看，两个内壁是重合的(coincidental)。优选地，第二间隔 物81包括氮化硅。如图11所示，去除至少一个发射极台座层(71， 72)的另一部分以暴 露内部基极层60的一部分的顶表面，具体而言，是外延内部基极层60A 的一部分的顶表面。在上面所描迷的其中第一发射极台座层71是氧化物而 第二发射极台座层72是氮化物的优选方案中，通过湿法蚀刻例如氢氟酸 (HF)溶液去除第一发射极台座层71。用于第一发射极台座层71和基极 氧化物介质帽层64的优选的厚度范围使得在湿法蚀刻之后仍基本上保留 基极氧化物介质帽层64的部分。湿法蚀刻在第一发射极台座层71的剩余 上产生底切(undercut)以便第一发射极台座层71的剩余物形成围绕第二 间隔物81内的开口的另一间隔物，其之后称为"第一间隔物，，71，。第一 间隔物71'为在拓朴上与环面同形的邻接结构。第一间隔物71'接触内部 基极60和外部基极62。第二间隔物81接触第一间隔物71'、外部基极 62和基极帽介质层64。参考图12，淀积掺杂的发射极层90。掺杂的发射极层90包括掺杂的 含硅的材料，并使用与集电极中的掺杂剂相同类型的掺杂剂掺杂，即在 NPN晶体管中为n型或在PNP晶体管中为p型。掺杂的发射极层90的掺 杂浓度在约1.0 x 102°/cm3到约1.0 x 1022/cm3的范围，并优选地约3.0 x1020/0113到约1.0xl02Vcm3。掺杂的发射极层90的厚度在约80nm到约 300nm的范围，优选地约lOOnm到约200nm。优选地，通过在内部基极 层60与掺杂的发射极层90之间的界面处形成薄热氧化物来避免与下面的 内部基极层60的外延对准。参考图13，之后在上述半导体结构的顶表面之上施加第二光致抗蚀剂 95并光刻构图。随后，将图形转移到掺杂的发射极层卯中以形成发射极 91。从上方观察，发射极91完全覆盖下面的第二间隔物81。发射极91的 侧壁在基极帽介质层64上。从不包括发射极91的所有其他区域去除掺杂 的发射极层90。参考图14，在上迷半导体结构的顶表面之上施加第三光致抗蚀剂96 并光刻构图以限定台面区域，该台面区域包括至少发射极91的区域和有源 半导体区域A。然后通过RIE将图形转移到基极帽介质层64、外部基极层 62、内部基极层60、以及可选的至少一个衬垫层(51, 52)的一部分。在 第一实施例的优选方案中，第一村垫层51是氧化硅，以及第二衬垫层52 是氮化硅。在该情况下，RIE去除第二衬垫层52的暴露的部分但并不去 除笫一衬垫层51。可选地，RIE去除所有的暴露的衬垫层(51, 52)。然后去除光致抗蚀剂96。进行湿法蚀刻或者RIE去除至少一个衬垫 层(51， 52)的剩余部分。在图15中示出了产生的结构。在上述第一实施 例的优选方案中，从所有暴露的区域去除第一衬垫层51的剩余部分。这在 发射极91之下留下了另一间隔物，以下称为"第三间隔物"64'。第三间 隔物64，为在拓朴上与环面同形的邻接结构。第三间隔物64'包括与基极 帽介质层64相同的材料，并且优选为氧化硅。图15中的结构具有台面结构，该台面结构包括外部基极层62、内部 基极层60和至少一个衬垫层(51， 52)。台面结构的侧壁99基本上是平 坦和垂直的。图16示出了图15中结构的顶视图，虚线X-X，代表图15 中的截面视图的平面。从上方观察，各单独的层的侧壁是重合的，也就是 外部基极层62的侧壁、内部基极层60的侧壁以及至少一个村垫层(51， 52)的侧壁是重合的。从任意角度观察，这些单独的层的侧壁由此形成了基本上平坦和垂直的台面结构的侧壁。根据本发明的第二实施例，使用可选的方法形成与图15-16中所示的 结构相似的半导体结构。 一直到与图4对应的结构，制造方法是相同的。 替代如图5所示的形成至少一个发射极台座层(71， 72)，如图17所示， 根椐本发明笫二实施例在内部基极层60上形成台座蚀刻停止层171。台座 蚀刻停止层171是介质层。优选地，台座蚀刻停止层171是氧化硅层。台 座蚀刻停止层的厚度在约5nm到约50nm的范围，并且优选地在10nm到 约30nm的范围。之后，在台座蚀刻停止层上形成至少一个发射极台座层(172, 173， 174)。在第二实施例的优选方案中，至少一个发射极台座层(172， 173, 174)包括第一发射极台座层172、第二发射极台座层173以及第三发射极 台座层174。在第二实施例的最优选方案中，第一发射极台座层172是多 晶硅层，第二发射极台座层173是氮化硅层，而笫三发射极台座层174是 氧化硅层。在该情况下，第一发射极台座层172具有在约30nm到约150nm 的范围的厚度，并且优选地约50nm到约100nm;第二发射极台座层173 具有约10nm到约80nm的范围的厚度，并且优选约20nm到约50nm;以 及第三发射极台座层174具有约5nm到约50nm的范围的厚度，并且优选 约10nm到约30nm。如图18所示，通过施加第一光致抗蚀剂75并光刻构图以及通过反应 离子蚀刻(RIE)蚀刻至少一个发射极台座层(172， 173， 174)，以形成 发射极台座。RIE停止在台座蚀刻停止层171上。在去除至少一个发射极 台座层(172, 173, 174)的暴露的部分之后，由在构图的第一光致抗蚀剂 75下面的至少一个发射极台座层(172, 173， 174)的剩余物限定发射极 台座。然后，去除第一光致抗蚀剂75。如图19所示，通过保形淀积介质层和RIE，形成外部台座间隔物181。 外部台座间隔物181接触发射极台座以及台座蚀刻停止层171的顶表面的 一部分。在第二实施例的最优选方案中，外部台座间隔物181是氮化硅。然后，如图20所示，去除台座蚀刻停止层171的暴露的部分和可选的至少一个发射极台座层(172， 173, 174)的一部分。在第二实施例的最优 选方案中，台座蚀刻停止层171和第三发射极台座层174是氧化硅并优选 通过例如在氢氟酸(HF )溶液中的湿法蚀刻去除台座蚀刻停止层171和第 三发射极台座层174。在该方案中，在外部台座间隔物181之下的剩余的 台座蚀刻停止层171中形成底切。同样，可以利用这样的湿法蚀刻来清洁 内部基极层60的暴露的顶表面。根据本发明的第二实施例，如图21所示，通过选择性地淀积含硅的材 料形成外部基极层62。根据第二实施例，此处包括成分、掺杂、厚度以及 晶体结构的外部基极层62和含硅的材料的规格与这样的规格相同，该规格 是在对应图7的段落中所描述的根据第一实施例的规格。用于外部基极层 62的选择性淀积工艺的规格同样与在对应图7的段落中所描述的根据第一 实施例的规格相同。由于用于外部基极层62的淀积工艺是选择性的，所以 没有在发射极台座的顶表面上形成外部基极层62。参考图22，直接在下面的外部基极层62上形成基极帽介质层64。根 据第二实施例的基极帽介质层64的结构和形成工艺的规格与在对应图8的段落中所描述的根据第 一 实施例的情况相同。参考图23，然后优选通过湿法蚀刻去除在剩余的发射极台座结构内的 外部台座间隔物181的一部分以及可选的至少一个发射极台座层(172， 173， 174)的另一部分。外部台座间隔物层181的剩余部分，以下称为"第 二间隔物"181，，形成一较短的间隔物，该较短的间隔物接触外部基极层 62。第二间隔物181，为在拓朴上与环面同形的邻接结构。在第二实施例的最优选方案中，外部台座间隔物181，和第二发射极 台座层173是氮化硅并通过湿法蚀刻去除。在湿法蚀刻之后暴露第一发射 极台座层172，第一发射极台座层172是多晶硅层，第二间隔物181，包括 氮化硅。参考图24，根椐需要去除至少一个发射极台座层(172， 173, 174) 的另一部分暴露台座蚀刻停止层171。在第二实施例的最优选方案中，通 过RIE或者通过湿法蚀刻去除第一发射极台座层172，从而暴露下面的台座蚀刻停止层，第一发射极台座层172是多晶硅层，在该方案中台座蚀刻 停止层是氧化硅。参考图25，去除台座蚀刻停止层171的一部分以暴露在有源半导体区 域A内的内部基极层60的顶表面。从上方观察，去除的部分包括在第二 间隔物181'的内壁所围绕的区域内的台座蚀刻停止层171的一部分。形成台座蚀刻停止层171的剩余物，以下将该剩余物称为"第一间隔物"nr ,台座蚀刻停止层171的剩余物接触内部基极层60和外部基极层62。第一 间隔物171，为在拓朴上与环面同形的邻接结构。在第二实施例的最优选 方案中，台座蚀刻停止层171'是氧化物，并采用氢氟酸(HF)溶液的湿 法蚀刻或者RIE以暴露内部基极层60的顶表面。在该方案中，在第二间 隔物181'之下形成底切。参考图26,淀积掺杂的发射极层90。根据第二实施例的掺杂的发射极 层90的结构和成分方面的规格与在对应图12的段落中所描述的根据第一 实施例的情况相同。参考图27，然后在上述半导体结构的顶表面之上施加第二光致抗蚀剂 95并光刻构图。随后，将图形转移到掺杂的发射极层90中以形成发射极 91。从上方观察，发射极91完全覆盖下面的第二间隔物181，。发射极91 的侧壁在基极帽介质层64上。从非发射极91的所有其他区域去除掺杂的 发射纟及层90。参考图28，在上述半导体结构的顶表面之上施加第三光致抗蚀剂96 并光刻构图以限定台面区域，该台面区域包括至少发射极91的区域和有源 半导体区域A。然后通过RIE将图形转移到基极帽介质层64、外部基极层 62、内部基极层60、以及可选的至少一个衬垫层(51, 52)的一部分。在 第一实施例的优选方案中，第一衬垫层51是氧化硅，以及第二衬垫层52 是氮化硅。在该情况下，R1E去除第二衬垫层52的暴露的部分但并不去 除第一衬垫层51。可选地，RIE去除所有的暴露的衬垫层(51, 52)。除 了各种间隔物即第 一间隔物、第二间隔物以及第三间隔物的识别标号及其 尺寸以M射极91的尺寸的微小差别之夕卜，图28的结构与图14中的结构是相同的。然后去除光致抗蚀剂96。进行湿法蚀刻或者RIE去除至少一个衬垫 层(51， 52)的剩余部分。在图29中示出了产生的结构。在上述笫一实施 例的优选方案中，从所有暴露的区域去除第一衬垫层51的剩余部分。这在 发射极91之下留下另一间隔物，以下称为"第三间隔物"64，。第三间隔 物64，为在拓朴上与环面同形的邻接结构。第三间隔物64'包括与基极帽 介质层64相同的材料，并且优选为氧化硅。图29中的结构具有台面结构，该台面结构包括外部基极层62、内部 基极层60以及至少一个衬垫层(51, 52)。台面结构的侧壁99基本上是 平坦和垂直的。除了各种间隔物的识别标号及其尺寸的微小差别之外，图 29的结构与图15中的结构是相同的。因此，除了发射极91尺寸的微小差 别之外，图29中的结构具有与图15中的结构相同的顶视图，即图16。从 上方观察，各单独的层的侧壁是重合的，也就是外部基极层62的侧壁、内 部基极层60的側壁以及至少一个村垫层(51， 52)的侧壁是重合的。从任 意角度观察，这些单独的层的侧壁形成了基板上平坦和垂直的台面结构的 侧壁。综观附图，通过淀积或氧化在双极器件区域B中形成的所有的层，也 同样被形成在CMOS器件区域C内。具体而言，在双极器件区域B和 CMOS器件区域C中形成了根据本发明的第一实施例的至少一个衬垫层、 内部基极层、至少一个发射极台座层、外部基极层以及基极帽层。同样， 在双极器件区域B以及CMOS器件区域C中形成了根据本发明的第二实 施例的至少一个衬垫层、内部基极层、台座蚀刻停止层、至少一个发射极 台座层、外部基极层以及基极帽层。本发明的一个方面为在形成双极晶 体管的整个工艺期间，这些层可以保护CMOS器件区域C内的CMOS器件。虽然根据优选的实施例具体示出并描述了本发明，但本领域的技术人 员将理解，可以进行形式和细节上的前述和其他的改变而不背离本发明的 精神与范围。因此，旨在本发明不局限于描述和示例的精确形式和细节，而是落入所附加权利要求的范围内。
权利要求
1.一种制造半导体结构的方法，包括以下步骤在有源半导体区域之上形成至少一个衬垫层；在所述至少一个衬垫层中形成开口以暴露所述有源半导体区域；直接在所述有源半导体区域上淀积内部基极层；在所述内部基极层上形成至少一个发射极台座层；直接在所述内部基极层上形成发射极台座；在所述内部基极层的暴露的部分上选择性地淀积外部基极层；在所述外部基极层上形成基极帽介质层；以及形成具有基本上平坦和垂直的侧壁表面的台面结构，其中每一个所述侧壁表面包含所述至少一个衬垫层、所述内部基极层以及所述外部基极层。
2. 根据权利要求1的方法，还包括在形成所述基极帽介质层之后去除所述发射极台座的至少一部分； 在所述外部基极层和所述基极帽介质层的内侧壁上形成至少一个间隔 物；以及在形成所述台面结构之前，直接在所述内部基极层和所述至少一个间 隔物上形成发射极。
3. 根据权利要求2的方法，还包括构图所述基极帽介质层、所述外部 基极层以及所述内部基极层，以便构图的区域包括所述有源半导体区域。
4. 根据权利要求3的方法，还包括在形成所述至少一个衬垫层之前，在半导体衬底上形成至少一个 CMOS器件，其中在所述至少一个CMOS器件之上形成所述至少一个衬 垫层；以及从所述至少一个CMOS器件之上去除所述至少一个衬塾层。
5. 根据权利要求4的方法，其中在所述至少一个CMOS器件之上形成 所述至少一个村垫层、所述内部基极层、所述至少一个发射极台座层、所 述外部基极层以及所述基极帽介质层，并不在所述发射极台座的顶表面之上形成所述外部基极层。
6. 根据权利要求5的方法，其中所述至少一个衬垫层包括氧化硅层和 氮化硅层的叠层。
7. 根据权利要求5的方法，其中所述内部基极层包括这样的材料，所 述材料选自p掺杂的硅、n掺杂的硅、p掺杂的硅锗合金、n掺杂的硅锗合 金、p掺杂的硅碳合金、n掺杂的硅碳合金、p掺杂的硅锗碳合金、n掺杂 的硅锗碳合金。
8. —种制造半导体结构的方法，包括以下步骤 在有源半导体区域之上形成至少一个衬垫层；在所述至少一个衬垫层中形成开口以暴露所述有源半导体区域； 直接在所述有源半导体区域上淀积内部基极层； 在所述内部基极层上形成台座蚀刻停止层； 在所述台座蚀刻停止层上形成至少一个发射4 L台座层； 直接在所述内部基极层上形成发射极台座； 去除所述发射极台座未覆盖的所述台座蚀刻停止层的部分； 在所述内部基极层的暴露的部分上选择性地淀积外部基极层；以及 形成具有基本上平坦和垂直的側壁表面的台面结构，其中每一个所述 侧壁表面包含所述至少 一个衬垫层、所述内部基极层以及所述外部基极层。
9. 根据权利要求8的方法，还包括在形成所述发射极台座之后，在所述发射极台座的侧壁上形成至少一 个间隔物；在选择性淀积所述外部基极层之后，去除所述发射极台座的至少一部 分；以及在形成所述台面结构之前，直接在所述内部基极层和所述至少一个间 隔物上形成发射极。
10. 根据权利要求9的方法，还包括在形成所迷发射极之前，在所述外部基极层上形成基极帽介质层；以及构图所述基极帽介质层、所述外部基极层以及所述内部基极层，以便 构图的区域包括所述有源半导体区域。
11. 根据权利要求10的方法，还包括在形成所述至少一个衬垫层之前，在半导体村底上形成至少一个 CMOS器件，其中在所述至少一个CMOS器件之上形成所述至少一个衬 垫层；以及从所述至少一个CMOS器件之上去除所述至少一个衬垫层。
12. 根据权利要求11的方法，其中在所述至少一个CMOS器件之上 形成所述至少一个衬垫层、所述内部基极层、所述台座蚀刻停止层、所述 至少一个发射极台座层、所述外部基极层以及所述基极帽介质层，并不在 所述发射极台座的顶表面之上形成所述外部基极层。
13. 根据权利要求12的方法，其中所述至少一个衬垫层包括氧化硅层 和氮化硅层的叠层。
14. 根据权利要求12的方法，其中所述内部基极层包括这样的材料， 所述材料选自p掺杂的硅、n掺杂的硅、p掺杂的硅锗合金、n掺杂的硅锗 合金、p掺杂的硅碳合金、n掺杂的硅碳合金、p掺杂的硅锗碳合金、n掺 杂的硅锗碳合金。
15. —种半导体结构，包括 半导体衬底；集电极，位于所述半导体衬底中；浅沟槽隔离(STI)，邻近并围绕所述集电极；至少一个衬垫层，直接位于所述STI上；内部基极层，直接位于所述集电极和所述至少一个衬垫层上；发射极，直接位于所述内部基极层上；外部基极层，其自对准所述发射极并直接接触所述内部基极层；以及 台面结构，具有基本上平坦和垂直的侧壁表面，其中每一个所述側壁 表面包含所述至少一个衬垫层、所述内部基极层以及所迷外部基极层。
16. 根据权利要求15的半导体结构，还包括位于所迷半导体衬底上的至少一个CMOS器件。
17. 根据权利要求16的半导体结构，其中所述至少一个衬垫层包括衬 垫氧化物层和衬垫氮化物层的叠层。
18. 根据权利要求16的半导体结构，其中所述外部基极层包括这样的 半导体材料，所述半导体材料选自掺杂的硅锗合金、掺杂的硅、掺杂的硅 碳合金以及掺杂的珪锗碳合金。
19. 根据权利要求16的半导体结构，还包括第 一间隔物，在所述发射极外部并接触所述发射极和所述内部基极层； 第二间隔物，其接触所述第一间隔物、所述发射极以及所述外部基极 层；以及第三间隔物，接触所述发射极、所述外部基极层以及所述第二间隔物。
20. 根据权利要求19的半导体结构，其中所述第一间隔物包括氧化硅， 所述第二间隔物包括氮化硅，以及所述第三间隔物包括氧化硅。
全文摘要
本发明涉及半导体结构及其方法。将高性能双极晶体管集成到包含CMOS器件的BiCMOS结构中，其中所述高性能双极晶体管具有升高的自对准的外部基极。通过形成衬垫层和相对于预先存在的CMOS器件的源极和漏极增加内部基极层的高度，以及通过选择性外延来形成外部基极，在外部基极的光刻构图期间最小化拓扑变化的效果。此外，在制造双极器件期间，由于不采用任何的化学机械平坦化工艺，所以降低了工艺集成的复杂性。形成内部间隔物或外部间隔物来隔离基极与发射极。衬垫层、内部基极层以及外部基极层形成了具有重合的外侧壁表面的台面结构。
文档编号H01L27/06GK101256983SQ200810081718
公开日2008年9月3日 申请日期2008年2月25日 优先权日2007年2月28日
发明者B·A·奥尔纳, B·T·弗格利, N·B·费尔申费尔德 申请人:国际商业机器公司
技术领域：
本发明涉及半导体器件，更具体而言，涉及这样的BiCMOS集成电路， 该BiCMOS集成电路具有通过选择性外延形成的升高的外部基极和包括 基极的台面结构。
背景技术：
与在高性能混合信号应用中利用双极晶体管的情况相同，将高性能双 极晶体管集成到BiCMOS电路中的关键挑战，是形成高性能双极晶体管而 不会不良地影响CMOS晶体管的性能并且在制造期间不会引入过多的工 艺复杂性。尽管在本技术领域内已公知制造双极晶体管的各种方法，但是 由于其中许多方法是不兼容的或者基本上会对CMOS器件的性能产生不 良影响，因此不是所有的方法都可以用于BiCMOS电路。仅仅全面保护 CMOS器件性能的集成方案可以成功地将高性能双极晶体管集成到 CMOS器件而不会劣化CMOS电路性能。为了获得双极晶体管的高性能，需要考虑影响双极晶体管的关键性能 参数的因素，例如单位电流增益频率(fT),其是电流增益为1时的频率， 和最大振荡频率(fMAX)，其是仍有功率增益时的最大频率。这两个性能 参数，fT与fMAX,非常依赖于双极晶体管结构的寄生参数。单位电流增益频率与基极渡越时间(tb)和集电极-基极电容(ceb)的乘积成反比，即fTocl/(tbXCcb)。由于基极渡越时间随着内部基极的厚度而增加，因此必须避 免高温以最小化内部基极的热展宽。最大振荡频率与单位电流增益频率的 平方根成正比并与基极电阻(Rb)和集电极-基极电容(Ceb)的乘积的平 方根成反比，即fMAXoc(fT/( RbxCcb))°'5，其中Rb是内部电阻和外部电阻的和。为了增加fMAX，就需要增加fT并且降低Rb与Ceb。因此优选将外部基 极自对准至发射极以减小基极电阻Rb，并由此来增加fMAx。在现有技术中形成具有升高的外部基极的双极晶体管典型采用化学机械平坦化(CMP)工艺。然而，由于CMOS器件的构图的栅极电极引入 了拓朴变化，也就是，双极结构与CMOS结构的高度差异，因而在BiCMOS 电路中集成外部基极升高的双极晶体管与CMOS器件面临着挑战。这些差 异处于CMOS器件的栅极电极的高度的量级，典型的范围约100到约 250nm。典型地调整至少一种类型的结构的高度，并伴随着其器件性能的 折衷。正如美国专利No.6,780，695中所公开的，Chen等人通过同时在双极晶 体管区域内淀积牺牲多晶硅层和在CMOS器件区域内淀积栅极多晶硅来 规避不同种类器件之间的高度差异的问题。通过多晶硅占位(placeholder) 材料平坦化整个结构。并这样形成双极晶体管，通过去除牺牲多晶硅以暴 露有源硅区域，形成内部基极和发射极台座，然后形成在牺牲多晶硅层的 开口内限定的外部基极。尽管Chen等人实现了用于高性能BiCMOS电路 的集成方案，但却引入了附加的步骤，其主要为淀积和平坦化多晶硅占位 材料，在基极氧化物之上淀积多晶硅层以及利用了附加的光刻构图的随后 的平坦化，这增加了工艺的复杂性。因此，需要使包括至少一个CMOS器件的BiCMOS结构中的高性能 双极晶体管具有自对准的升高的外部基极的有益效果。还需要提供具有最小的工艺复杂性的高性能BiCMOS结构并且不会 折衷双极晶体管或CMOS器件的性能。发明内容本发明通过提供用于高性能BiCMOS电路的结构和方法来满足上述 需要，其中形成具有自对准的升高的外部基极的双极晶体管与CMOS器 件。本发明还提供了结构和方法，以比现有技术低的工艺复杂性形成BiCMOS电路，特别是在双极晶体管制造期间不使用化学机械平坦化 (CMP)。根据本发明，公开了一种半导体结构，其包括半导体衬底；集电极，位于所述半导体衬底中；浅沟槽隔离(STI)，邻近并围绕所述集电极；至少一个衬垫层，直接位于所述STI上；内部基极层，直接位于所述集电极和所述至少一个村垫层上；发射极，直接位于所述内部基极层上；外部基极层，其自对准所述发射极并直接接触所述内部基极层；以及台面结构，具有基本上平坦和垂直的側壁表面，其中每一个所述侧壁 表面包含所述至少一个村垫层、所述内部基极层以及所述外部基极层。可以将上述半导体结构集成到BiCMOS结构中，所述BiCMOS结构 包括位于相同的半导体衬底上的至少一个CMOS器件。所述至少一个村垫 层包括衬垫氧化物层和衬垫氮化物层的叠层。所述外部基极包括这样的半 导体材料，所述半导体材料选自掺杂的硅锗合金、掺杂的硅、掺杂的硅碳 合金以及掺杂的硅锗碳合金。上述半导体结构，还包括第一间隔物，位于所述发射极的外部并接触所述发射极和所述内部基 极层；第二间隔物，接触所述第一间隔物、所述发射极以及所述外部基极层；以及第三间隔物，接触所述发射极、所述外部基极层以及所述第二间隔物。 在该情况下，优选地，所述第一间隔物包括氧化硅，所迷第二间隔物 包括氮化硅，以及所述笫三间隔物包括氧化硅。在本发明的一个方面中，在所述台面结构中包括至少一个衬垫层。归 因于所述至少一个村垫层，提高了在有源半导体区域之外的所述内部基极 层的高度和所述外部基极层的高度。这补偿了在所述有源半导体区域上的外延的内部基极层的高生长速率与在所述有源半导体区域之外的多晶内部 基极层的低生长速率之间差异。优选地，调整所述至少一个衬垫层的厚度 以匹配所述双极晶体管区域内的所迷多晶内部基极层的顶表面的高度。这里公开了用于制造上述半导体结构的两个实施例，以证明其可行性。 然而，本发明并不必局限于这两个实施例。首先形成浅沟槽隔离和子集电 极层。典型地，还形成用于每一个构建的双极晶体管的集电极和子集电极接触。在双极器件区域中制备至少一个有源半导体区域，其是被STI所围 绕的暴露的外延(单晶)半导体表面区域。根据两个实施例，使用下列一 般步骤形成内部基极层在有源半导体区域之上形成至少 一个衬垫层；在所述至少一个衬垫层中形成开口以暴露所述有源半导体区域；以及 直接在所述有源半导体区上淀积内部基极层。 根据本发明的第一实施例，在上述步骤之后为下列步骤 在所述内部基极层上形成至少 一个发射极台座层； 直接在所述内部基极层上形成发射极台座； 在所述内部基极层的暴露的部分上选择性地淀积外部基极层； 在所述外部基极层上形成基极帽介质层；以及 形成具有基本上平坦和垂直的侧壁表面的台面结构，其中每一个所述 側壁表面包含所述至少一个村垫层、所述内部基极层以及所述外部基极层。 根据第一实施例，在所述外部基极层的选择性淀积之后形成笫二间隔物。根据本发明的笫二实施例，在上述一般步骤之后为下列步骤 在所述内部基4l层上形成台座蚀刻停止层； 在所述台座蚀刻停止层上形成至少一个发射极台座层； 直接在所述内部基极层上形成发射极台座； 去除所述发射极台座未覆盖的所述台座蚀刻停止层的部分； 在所述内部基极层暴露的部分上选择性地淀积外部基极层；以及 形成具有基本上平坦和垂直的侧壁表面的台面结构，其中每一个所述侧壁表面包含所述至少一个衬垫层、所述内部基极层以及所述外部基极层。 根据本发明的第二实施例，在选择性淀积所述外部基极层之前形成第 二间隔物。在两个实施例中，在形成发射极台座之后，选择性地淀积外部基极层。 因此，外部基极自对准发射极。在本发明的实施例中所采用的工艺步骤，无论数量还是复杂性都低于现有技术中公知的用于高性能BiCMOS结构 的方法。特别地，在形成内部基极层与形成台面结构之间不需要化学机械 抛光，而化学机械抛光是制造双极晶体管时所独有的最后步骤。
图1-4是在一般工艺步骤期间的根据本发明的第一和第二实施例的 示例性BiCMOS结构的连续的截面视图；图5 - 15是根椐本发明的第一实施例的示例性BiCMOS结构的连续的 截面—见图；图16是根据本发明的第一实施例的图15中的示例性BiCMOS结构的 顶视图，其中虚线X-X，代表图15中的截面视图的平面；以及图17-29是根据本发明的第二实施例的示例性BiCMOS结构的连续 的截面视图。
具体实施方式
本发明提供了一种双极晶体管及其制造方法，该双极晶体管具有通过 选择性外延形成的升高的外部基极和包括基极的台面结构，现在将参考附 图更详细地描述本发明。应当注意，相同和对应的单元涉及相同的参考标 号。虽然可以实践本发明以在相同的半导体衬底上制造双极晶体管结构而 不具有任何的CMOS器件，但是当对包括CMOS器件的BiCMOS结构实 践本发明时，才可以最大化本发明的有益效果。为了描述本发明，采用了 包括CMOS晶体管和双极晶体管的示例性BiCMOS结构。可以直接将本发明的半导体结构应用到具有多个CMOS器件和双极器件的集成电路。参考图l的垂直截面视图，提供了具有双极器件区域B和CMOS器 件区域C的BiCMOS结构。优选地，在半导体衬底IO内形成浅沟槽隔离 20。半导体衬底包括半导体材料，例如硅、硅锗合金、硅碳合金或者硅锗 碳合金。可以变化半导体衬底的掺杂以得到最优的器件性能。之后，形成集电极30、子集电极接触31以及在该实例中为MOSFET 的CMOS器件。集电极的掺杂类型由双极晶体管的类型决定，即在NPN 晶体管中为n型或在PNP晶体管中为p型。集电极30的掺杂浓度处于约 1.Oxl08/cin3至约1.0xl0"/cm3的范围，并优选约1.0 x 1019/cm3至约1.0 x 102 1113的范围。集电极30的厚度处于约0.2微米到约1.5微米的范围， 优选约0.3微米到约0.5微米的范围。为了晶体管的性能，优化集电极30 的掺杂分布与厚度。典型地，采用与集电极30相同类型的掺杂剂，以l.O x 1021/ 113量级的浓度重掺杂子集电极31和子集电极接触31。 MOSFET 包括栅极介质41、栅极导体42、栅极间隔物43以及源极和漏极区域44。 该结构具有在双极器件区域B之内的有源半导体区域。有源半导体区域A 是在集电极30之上暴露的单晶半导体表面的区域，并且被STI20所围绕。 有源半导体区域A的表面优选包括与衬底10相同的材料。如图2所示，在上述半导体结构的顶表面之上淀积至少一个衬垫层 (51， 52)。至少一个衬垫层(51, 52)覆盖双极器件区域B和CMOS 器件区域C，并直接接触有源半导体区域A、 STI20、子集电极接触31的 顶部以及MOSFET的栅极导体42、间隔物43和源极及漏极区域44。优 选优化至少一个衬垫层(51, 52)的厚度以最小化在双极器件区域B内顺 序形成的内部基极层和外部基极层的拓朴高度变化。至少一个衬垫层(51， 52)的厚度处于约20nm到约200nm的范围，并且优选地约50nm到约 110nm的范围。优选地，至少一个衬垫层(51， 52)包括第一衬垫层51 和第二衬垫层52的叠层。优选地，第一衬垫层51是氧化硅层，而第二衬 垫层52是氮化硅层。第一村垫层的厚度处于约10nm到约100nm的范围， 优选地约20nm到约50nm的范围。第二衬垫层的厚度处于约30nm到约60nm的范围。如图3所述，然后，光刻构图并从有源半导体区A之上去除至少一个 衬垫层使开口 0的边缘位于围绕有源半导体区域A的STI20内。参考图4，在适当地清洁表面以有助于在有源半导体区域上外延生长 硅或硅合金之后，在预先存在的半导体结构的顶表面之上形成内部基极层 60。内部基极层60包括外延内部基极层60A与多晶内部基极层60B。在 有源半导体区域A上和之上以高生长速率形成外延内部基极层60A，该有 源半导体区域A具有至下面的集电极30的外延对准。在有源半导体区域 A之外以低生长速率形成多晶内部基极层60B，其中外延引晶(seeding) 表面是不可得的，也就是在STI20之上和至少一个衬垫层(51， 52)之上 引晶表面不可得。在图4中以虚线标记了外延内部基极层60A与多晶内部 基极层60B之间的边界。同样，如图4所示，外延内部基极层的边缘为典 型的刻面(facet)形式。内部基极层60包括舍硅的半导体材料。优选地，内部基极层60包括 p掺杂的硅、n掺杂的硅、p掺杂的硅锗合金、n掺杂的硅锗合金、p掺杂 的硅碳合金、n掺杂的硅碳合金、p掺杂的桂锗碳合金、n掺杂的硅锗碳合 金，或者任何其他半导电掺杂的珪合金。外延内部基极层60A的厚度与多 晶内部基极层60B的厚度的比率依赖于这些层的成分、反应剂流量以及淀 积温度，该比率的典型范围为约1.1到约3，0，更典型的范围为1.3到约1.8。 外延内部基极层60A的厚度处于约40nm到约400nm的范围，优选为约 80nm到约200nm的范围。由双极晶体管的类型确定内部基极层60的掺 杂类型，即在NPN晶体管内为p型，或者在PNP晶体管内为n型。外延 内部基极层60A的峰值掺杂浓度处于约1.0xlO"/cn^到约1.0 x l02Vcm3 的范围，并优选为约1.0><1018/ 113到约1.(^1019/ 113的范围。掺杂剂分布 的峰值位于这样的从外延内部基极层60A的顶表面测量的深度处，该深度 为Onm到约50nm，并优选约10nm到约30nm。为了性能，优化内部基 极层的掺杂分布和厚度。相比于外延内部基极层60A，多晶内部基极层60B 的掺杂浓度具有相同量级的值，并典型地以小于3的因子变化。优选地，调整至少一个衬垫层(51， 52)的厚度以便外延内部基极层 60A的顶表面的高度与多晶内部基极层60B的顶表面的高度之间的差异不 大，例如，差距小于50nm，最优选，在双极器件区域B内二者高度基本相同。根据本发明的第一实施例，然后如图5所示，在内部基极层60上直接 形成至少一个发射极台座层(71， 72)。在双极器件区域B之上和CMOS 器件区域C之上形成至少一个发射极台座层(71, 72)。优选地，至少一 个发射极台座层(71, 72 )包括笫一发射极台座层71以及第二发射极台座 层72。第一发射极台座层的厚度在5nm到约20nm的范围内，更优选约 10nm到约15nm。第二发射极台座层的厚度在20nm到约100nm的范围 内，更优选约30nm到约50nm。优选地，第一发射极台座层是氧化珪层， 第二发射极台座层是氮化硅层。如图6所示，通过施加第一光致抗蚀剂75并光刻构图然后通过反应离 子蚀刻(RIE)蚀刻至少一个发射极台座层(71， 72)以形成发射极台座。 可能单独使用RIE或者结合湿法蚀刻使用RIE以暴露下面的内部基极层 60。如果使用两个发射极台座层，RIE可能去除第二发射极台座层72的 暴露的部分并釆用湿法蚀刻去除第一发射极台座层71的暴露的部分以产 生图6中的结构。之后，去除第一光致抗蚀剂75。在此时进行适当的表面清洁，例如在 氩氟酸(HF)中的湿法蚀刻。根据本发明的第一实施例，如图7所示，通过选择性地淀积含硅的材 料形成外部基极层62。含硅的材料为硅、硅锗合金、硅碳合金或者硅锗碳 合金。优选地，使用与内部基极层60相同类型的掺杂剂重掺杂含硅的材料。 外部基极层62的掺杂浓度在约1.0 x 1019/ 113到约1.0 x 1022/ 113的范围内， 并优选约l.Ox 102°/cm3到约1.0 x 1021/cm3。外部基极层62的厚度在约 lOnm到约150nm的范围内，优选地约20nm到约50nm的范围。外部基 极层62的掺杂浓度相对于外延内部基极层60A的峰值掺杂浓度的比率在 约10到约10,000的范围内，优选地约300到约3000。正如名称中所暗示的，外部基极层62的选择性淀积是"选择性的，，。 在"外部基极层62的，，选择性淀积工艺中，半导体材料在半导体表面上也 就是在内部基极层60的表面上成核并在其上淀积，而不会淀积在绝缘体表 面上，例如不会淀积在包括至少一个发射极台座层(71， 72)的发射极台 座的表面上。因此，外部基极层62仅在暴露的内部基极层60上生长，而 不在发射极台座的表面上生长。在发射极台座的顶表面上不会形成外部基 极层62。通过反应剂流中的蚀刻剂例如氯化氢(HC1)或者通过锗源例如锗烷 (GeH4 )或乙锗烷(Ge2H6 )提供淀积工艺的选择性。如果外部基极层62 不包含锗，那么就需要将单独的蚀刻剂提供到反应腔中。如果外部基极层 62包含锗，便将锗源气体提供到反应室中，提供附加的蚀刻剂是可选的。 由于下面的表面不提供用于外延对准的晶格结构，在多晶内部基极层 60B之上形成的外部基极层62的部分总是多晶的，即非外延的。依赖于淀 积条件以及表面制备，在外延内部基极层60之上形成的外部基极层62的 部分可以是外延的或者多晶的。可以在单硅片处理腔中或在批处理炉 (batch furnace )中进行选择性淀积。淀积温度在约45(TC到约l，OOO'C的 范围内，优选地约600'C到约900'C。单硅片处理腔与批处理炉之间的工艺 压力可以变化。单硅片处理腔中的典型工艺压力在约1Torr到200Torr的 范围内，更优选约40Torr到约80Torr，批处理炉中的典型工艺压力在约 lmTorr到5Torr的范围内，更优选约5mTorr到约200mTorr。参考图8，在下面的外部基极层62上直接形成基极帽介质层64。在外 部基极层上选择性地形成基极帽层64,而不在发射极台座上形成基极帽层 64。基极帽介质层64的厚度在约10nm到约100nm的范围内，优选地约 30nm到约80nm。可以通过热氧化或通过选择性淀积介质例如选择性淀积 氧化硅，来形成基极帽介质层64。如果通过热氧化形成基极帽介质层64, 那么会消耗下面的外部基极层62的一部分并将其转化为氧化硅。可以在大 气压力或在较高的压力下进行热氧化。如果使用大气压力氧化工艺，氧化 工艺温度在约700 。C到约800 r的范围内。优选采用高压氧化(HiPOx )工艺以降低温度，其中，氧化工艺温度在约575。C到约675。C的范围内。对于 HiPOx工艺而言，典型的工艺压力在约10atm到约20atm的范围内。参考图9,之后去除了至少一个发射极台座层(71， 72)的一部分。 优选地，至少一个发射极台座层(71， 72)包括第一发射极台座层71和第 二发射极台座层72的叠层。如上所述，优选地，第一发射极台座层是氧化 硅，而第二发射极台座层是氮化硅。在该情况下，如图9所示，去除第二 发射极台座层以暴露外部基极侧壁66。通过保形淀积介质层和RIE，如图10所示，沿着外部基极层62的内 壁和基极帽介质层64的内壁形成间隔物，该间隔物之后称为"第二间隔物" 81。第二间隔物81为在拓朴上与环面(torus)同形的邻接(contiguous) 结构。从上面看，两个内壁是重合的(coincidental)。优选地，第二间隔 物81包括氮化硅。如图11所示，去除至少一个发射极台座层(71， 72)的另一部分以暴 露内部基极层60的一部分的顶表面，具体而言，是外延内部基极层60A 的一部分的顶表面。在上面所描迷的其中第一发射极台座层71是氧化物而 第二发射极台座层72是氮化物的优选方案中，通过湿法蚀刻例如氢氟酸 (HF)溶液去除第一发射极台座层71。用于第一发射极台座层71和基极 氧化物介质帽层64的优选的厚度范围使得在湿法蚀刻之后仍基本上保留 基极氧化物介质帽层64的部分。湿法蚀刻在第一发射极台座层71的剩余 上产生底切(undercut)以便第一发射极台座层71的剩余物形成围绕第二 间隔物81内的开口的另一间隔物，其之后称为"第一间隔物，，71，。第一 间隔物71'为在拓朴上与环面同形的邻接结构。第一间隔物71'接触内部 基极60和外部基极62。第二间隔物81接触第一间隔物71'、外部基极 62和基极帽介质层64。参考图12，淀积掺杂的发射极层90。掺杂的发射极层90包括掺杂的 含硅的材料，并使用与集电极中的掺杂剂相同类型的掺杂剂掺杂，即在 NPN晶体管中为n型或在PNP晶体管中为p型。掺杂的发射极层90的掺 杂浓度在约1.0 x 102°/cm3到约1.0 x 1022/cm3的范围，并优选地约3.0 x1020/0113到约1.0xl02Vcm3。掺杂的发射极层90的厚度在约80nm到约 300nm的范围，优选地约lOOnm到约200nm。优选地，通过在内部基极 层60与掺杂的发射极层90之间的界面处形成薄热氧化物来避免与下面的 内部基极层60的外延对准。参考图13，之后在上述半导体结构的顶表面之上施加第二光致抗蚀剂 95并光刻构图。随后，将图形转移到掺杂的发射极层卯中以形成发射极 91。从上方观察，发射极91完全覆盖下面的第二间隔物81。发射极91的 侧壁在基极帽介质层64上。从不包括发射极91的所有其他区域去除掺杂 的发射极层90。参考图14，在上迷半导体结构的顶表面之上施加第三光致抗蚀剂96 并光刻构图以限定台面区域，该台面区域包括至少发射极91的区域和有源 半导体区域A。然后通过RIE将图形转移到基极帽介质层64、外部基极层 62、内部基极层60、以及可选的至少一个衬垫层(51, 52)的一部分。在 第一实施例的优选方案中，第一村垫层51是氧化硅，以及第二衬垫层52 是氮化硅。在该情况下，RIE去除第二衬垫层52的暴露的部分但并不去 除笫一衬垫层51。可选地，RIE去除所有的暴露的衬垫层(51, 52)。然后去除光致抗蚀剂96。进行湿法蚀刻或者RIE去除至少一个衬垫 层(51， 52)的剩余部分。在图15中示出了产生的结构。在上述第一实施 例的优选方案中，从所有暴露的区域去除第一衬垫层51的剩余部分。这在 发射极91之下留下了另一间隔物，以下称为"第三间隔物"64'。第三间 隔物64，为在拓朴上与环面同形的邻接结构。第三间隔物64'包括与基极 帽介质层64相同的材料，并且优选为氧化硅。图15中的结构具有台面结构，该台面结构包括外部基极层62、内部 基极层60和至少一个衬垫层(51， 52)。台面结构的侧壁99基本上是平 坦和垂直的。图16示出了图15中结构的顶视图，虚线X-X，代表图15 中的截面视图的平面。从上方观察，各单独的层的侧壁是重合的，也就是 外部基极层62的侧壁、内部基极层60的侧壁以及至少一个村垫层(51， 52)的侧壁是重合的。从任意角度观察，这些单独的层的侧壁由此形成了基本上平坦和垂直的台面结构的侧壁。根据本发明的第二实施例，使用可选的方法形成与图15-16中所示的 结构相似的半导体结构。 一直到与图4对应的结构，制造方法是相同的。 替代如图5所示的形成至少一个发射极台座层(71， 72)，如图17所示， 根椐本发明笫二实施例在内部基极层60上形成台座蚀刻停止层171。台座 蚀刻停止层171是介质层。优选地，台座蚀刻停止层171是氧化硅层。台 座蚀刻停止层的厚度在约5nm到约50nm的范围，并且优选地在10nm到 约30nm的范围。之后，在台座蚀刻停止层上形成至少一个发射极台座层(172, 173， 174)。在第二实施例的优选方案中，至少一个发射极台座层(172， 173, 174)包括第一发射极台座层172、第二发射极台座层173以及第三发射极 台座层174。在第二实施例的最优选方案中，第一发射极台座层172是多 晶硅层，第二发射极台座层173是氮化硅层，而笫三发射极台座层174是 氧化硅层。在该情况下，第一发射极台座层172具有在约30nm到约150nm 的范围的厚度，并且优选地约50nm到约100nm;第二发射极台座层173 具有约10nm到约80nm的范围的厚度，并且优选约20nm到约50nm;以 及第三发射极台座层174具有约5nm到约50nm的范围的厚度，并且优选 约10nm到约30nm。如图18所示，通过施加第一光致抗蚀剂75并光刻构图以及通过反应 离子蚀刻(RIE)蚀刻至少一个发射极台座层(172， 173， 174)，以形成 发射极台座。RIE停止在台座蚀刻停止层171上。在去除至少一个发射极 台座层(172, 173, 174)的暴露的部分之后，由在构图的第一光致抗蚀剂 75下面的至少一个发射极台座层(172, 173， 174)的剩余物限定发射极 台座。然后，去除第一光致抗蚀剂75。如图19所示，通过保形淀积介质层和RIE，形成外部台座间隔物181。 外部台座间隔物181接触发射极台座以及台座蚀刻停止层171的顶表面的 一部分。在第二实施例的最优选方案中，外部台座间隔物181是氮化硅。然后，如图20所示，去除台座蚀刻停止层171的暴露的部分和可选的至少一个发射极台座层(172， 173, 174)的一部分。在第二实施例的最优 选方案中，台座蚀刻停止层171和第三发射极台座层174是氧化硅并优选 通过例如在氢氟酸(HF )溶液中的湿法蚀刻去除台座蚀刻停止层171和第 三发射极台座层174。在该方案中，在外部台座间隔物181之下的剩余的 台座蚀刻停止层171中形成底切。同样，可以利用这样的湿法蚀刻来清洁 内部基极层60的暴露的顶表面。根据本发明的第二实施例，如图21所示，通过选择性地淀积含硅的材 料形成外部基极层62。根据第二实施例，此处包括成分、掺杂、厚度以及 晶体结构的外部基极层62和含硅的材料的规格与这样的规格相同，该规格 是在对应图7的段落中所描述的根据第一实施例的规格。用于外部基极层 62的选择性淀积工艺的规格同样与在对应图7的段落中所描述的根据第一 实施例的规格相同。由于用于外部基极层62的淀积工艺是选择性的，所以 没有在发射极台座的顶表面上形成外部基极层62。参考图22，直接在下面的外部基极层62上形成基极帽介质层64。根 据第二实施例的基极帽介质层64的结构和形成工艺的规格与在对应图8的段落中所描述的根据第 一 实施例的情况相同。参考图23，然后优选通过湿法蚀刻去除在剩余的发射极台座结构内的 外部台座间隔物181的一部分以及可选的至少一个发射极台座层(172， 173， 174)的另一部分。外部台座间隔物层181的剩余部分，以下称为"第 二间隔物"181，，形成一较短的间隔物，该较短的间隔物接触外部基极层 62。第二间隔物181，为在拓朴上与环面同形的邻接结构。在第二实施例的最优选方案中，外部台座间隔物181，和第二发射极 台座层173是氮化硅并通过湿法蚀刻去除。在湿法蚀刻之后暴露第一发射 极台座层172，第一发射极台座层172是多晶硅层，第二间隔物181，包括 氮化硅。参考图24，根椐需要去除至少一个发射极台座层(172， 173, 174) 的另一部分暴露台座蚀刻停止层171。在第二实施例的最优选方案中，通 过RIE或者通过湿法蚀刻去除第一发射极台座层172，从而暴露下面的台座蚀刻停止层，第一发射极台座层172是多晶硅层，在该方案中台座蚀刻 停止层是氧化硅。参考图25，去除台座蚀刻停止层171的一部分以暴露在有源半导体区 域A内的内部基极层60的顶表面。从上方观察，去除的部分包括在第二 间隔物181'的内壁所围绕的区域内的台座蚀刻停止层171的一部分。形成台座蚀刻停止层171的剩余物，以下将该剩余物称为"第一间隔物"nr ,台座蚀刻停止层171的剩余物接触内部基极层60和外部基极层62。第一 间隔物171，为在拓朴上与环面同形的邻接结构。在第二实施例的最优选 方案中，台座蚀刻停止层171'是氧化物，并采用氢氟酸(HF)溶液的湿 法蚀刻或者RIE以暴露内部基极层60的顶表面。在该方案中，在第二间 隔物181'之下形成底切。参考图26,淀积掺杂的发射极层90。根据第二实施例的掺杂的发射极 层90的结构和成分方面的规格与在对应图12的段落中所描述的根据第一 实施例的情况相同。参考图27，然后在上述半导体结构的顶表面之上施加第二光致抗蚀剂 95并光刻构图。随后，将图形转移到掺杂的发射极层90中以形成发射极 91。从上方观察，发射极91完全覆盖下面的第二间隔物181，。发射极91 的侧壁在基极帽介质层64上。从非发射极91的所有其他区域去除掺杂的 发射纟及层90。参考图28，在上述半导体结构的顶表面之上施加第三光致抗蚀剂96 并光刻构图以限定台面区域，该台面区域包括至少发射极91的区域和有源 半导体区域A。然后通过RIE将图形转移到基极帽介质层64、外部基极层 62、内部基极层60、以及可选的至少一个衬垫层(51, 52)的一部分。在 第一实施例的优选方案中，第一衬垫层51是氧化硅，以及第二衬垫层52 是氮化硅。在该情况下，R1E去除第二衬垫层52的暴露的部分但并不去 除第一衬垫层51。可选地，RIE去除所有的暴露的衬垫层(51, 52)。除 了各种间隔物即第 一间隔物、第二间隔物以及第三间隔物的识别标号及其 尺寸以M射极91的尺寸的微小差别之夕卜，图28的结构与图14中的结构是相同的。然后去除光致抗蚀剂96。进行湿法蚀刻或者RIE去除至少一个衬垫 层(51， 52)的剩余部分。在图29中示出了产生的结构。在上述笫一实施 例的优选方案中，从所有暴露的区域去除第一衬垫层51的剩余部分。这在 发射极91之下留下另一间隔物，以下称为"第三间隔物"64，。第三间隔 物64，为在拓朴上与环面同形的邻接结构。第三间隔物64'包括与基极帽 介质层64相同的材料，并且优选为氧化硅。图29中的结构具有台面结构，该台面结构包括外部基极层62、内部 基极层60以及至少一个衬垫层(51, 52)。台面结构的侧壁99基本上是 平坦和垂直的。除了各种间隔物的识别标号及其尺寸的微小差别之外，图 29的结构与图15中的结构是相同的。因此，除了发射极91尺寸的微小差 别之外，图29中的结构具有与图15中的结构相同的顶视图，即图16。从 上方观察，各单独的层的侧壁是重合的，也就是外部基极层62的侧壁、内 部基极层60的側壁以及至少一个村垫层(51， 52)的侧壁是重合的。从任 意角度观察，这些单独的层的侧壁形成了基板上平坦和垂直的台面结构的 侧壁。综观附图，通过淀积或氧化在双极器件区域B中形成的所有的层，也 同样被形成在CMOS器件区域C内。具体而言，在双极器件区域B和 CMOS器件区域C中形成了根据本发明的第一实施例的至少一个衬垫层、 内部基极层、至少一个发射极台座层、外部基极层以及基极帽层。同样， 在双极器件区域B以及CMOS器件区域C中形成了根据本发明的第二实 施例的至少一个衬垫层、内部基极层、台座蚀刻停止层、至少一个发射极 台座层、外部基极层以及基极帽层。本发明的一个方面为在形成双极晶 体管的整个工艺期间，这些层可以保护CMOS器件区域C内的CMOS器件。虽然根据优选的实施例具体示出并描述了本发明，但本领域的技术人 员将理解，可以进行形式和细节上的前述和其他的改变而不背离本发明的 精神与范围。因此，旨在本发明不局限于描述和示例的精确形式和细节，而是落入所附加权利要求的范围内。
权利要求
1.一种制造半导体结构的方法，包括以下步骤在有源半导体区域之上形成至少一个衬垫层；在所述至少一个衬垫层中形成开口以暴露所述有源半导体区域；直接在所述有源半导体区域上淀积内部基极层；在所述内部基极层上形成至少一个发射极台座层；直接在所述内部基极层上形成发射极台座；在所述内部基极层的暴露的部分上选择性地淀积外部基极层；在所述外部基极层上形成基极帽介质层；以及形成具有基本上平坦和垂直的侧壁表面的台面结构，其中每一个所述侧壁表面包含所述至少一个衬垫层、所述内部基极层以及所述外部基极层。
2. 根据权利要求1的方法，还包括在形成所述基极帽介质层之后去除所述发射极台座的至少一部分； 在所述外部基极层和所述基极帽介质层的内侧壁上形成至少一个间隔 物；以及在形成所述台面结构之前，直接在所述内部基极层和所述至少一个间 隔物上形成发射极。
3. 根据权利要求2的方法，还包括构图所述基极帽介质层、所述外部 基极层以及所述内部基极层，以便构图的区域包括所述有源半导体区域。
4. 根据权利要求3的方法，还包括在形成所述至少一个衬垫层之前，在半导体衬底上形成至少一个 CMOS器件，其中在所述至少一个CMOS器件之上形成所述至少一个衬 垫层；以及从所述至少一个CMOS器件之上去除所述至少一个衬塾层。
5. 根据权利要求4的方法，其中在所述至少一个CMOS器件之上形成 所述至少一个村垫层、所述内部基极层、所述至少一个发射极台座层、所 述外部基极层以及所述基极帽介质层，并不在所述发射极台座的顶表面之上形成所述外部基极层。
6. 根据权利要求5的方法，其中所述至少一个衬垫层包括氧化硅层和 氮化硅层的叠层。
7. 根据权利要求5的方法，其中所述内部基极层包括这样的材料，所 述材料选自p掺杂的硅、n掺杂的硅、p掺杂的硅锗合金、n掺杂的硅锗合 金、p掺杂的硅碳合金、n掺杂的硅碳合金、p掺杂的硅锗碳合金、n掺杂 的硅锗碳合金。
8. —种制造半导体结构的方法，包括以下步骤 在有源半导体区域之上形成至少一个衬垫层；在所述至少一个衬垫层中形成开口以暴露所述有源半导体区域； 直接在所述有源半导体区域上淀积内部基极层； 在所述内部基极层上形成台座蚀刻停止层； 在所述台座蚀刻停止层上形成至少一个发射4 L台座层； 直接在所述内部基极层上形成发射极台座； 去除所述发射极台座未覆盖的所述台座蚀刻停止层的部分； 在所述内部基极层的暴露的部分上选择性地淀积外部基极层；以及 形成具有基本上平坦和垂直的側壁表面的台面结构，其中每一个所述 侧壁表面包含所述至少 一个衬垫层、所述内部基极层以及所述外部基极层。
9. 根据权利要求8的方法，还包括在形成所述发射极台座之后，在所述发射极台座的侧壁上形成至少一 个间隔物；在选择性淀积所述外部基极层之后，去除所述发射极台座的至少一部 分；以及在形成所述台面结构之前，直接在所述内部基极层和所述至少一个间 隔物上形成发射极。
10. 根据权利要求9的方法，还包括在形成所迷发射极之前，在所述外部基极层上形成基极帽介质层；以及构图所述基极帽介质层、所述外部基极层以及所述内部基极层，以便 构图的区域包括所述有源半导体区域。
11. 根据权利要求10的方法，还包括在形成所述至少一个衬垫层之前，在半导体村底上形成至少一个 CMOS器件，其中在所述至少一个CMOS器件之上形成所述至少一个衬 垫层；以及从所述至少一个CMOS器件之上去除所述至少一个衬垫层。
12. 根据权利要求11的方法，其中在所述至少一个CMOS器件之上 形成所述至少一个衬垫层、所述内部基极层、所述台座蚀刻停止层、所述 至少一个发射极台座层、所述外部基极层以及所述基极帽介质层，并不在 所述发射极台座的顶表面之上形成所述外部基极层。
13. 根据权利要求12的方法，其中所述至少一个衬垫层包括氧化硅层 和氮化硅层的叠层。
14. 根据权利要求12的方法，其中所述内部基极层包括这样的材料， 所述材料选自p掺杂的硅、n掺杂的硅、p掺杂的硅锗合金、n掺杂的硅锗 合金、p掺杂的硅碳合金、n掺杂的硅碳合金、p掺杂的硅锗碳合金、n掺 杂的硅锗碳合金。
15. —种半导体结构，包括 半导体衬底；集电极，位于所述半导体衬底中；浅沟槽隔离(STI)，邻近并围绕所述集电极；至少一个衬垫层，直接位于所述STI上；内部基极层，直接位于所述集电极和所述至少一个衬垫层上；发射极，直接位于所述内部基极层上；外部基极层，其自对准所述发射极并直接接触所述内部基极层；以及 台面结构，具有基本上平坦和垂直的侧壁表面，其中每一个所述側壁 表面包含所述至少一个衬垫层、所述内部基极层以及所迷外部基极层。
16. 根据权利要求15的半导体结构，还包括位于所迷半导体衬底上的至少一个CMOS器件。
17. 根据权利要求16的半导体结构，其中所述至少一个衬垫层包括衬 垫氧化物层和衬垫氮化物层的叠层。
18. 根据权利要求16的半导体结构，其中所述外部基极层包括这样的 半导体材料，所述半导体材料选自掺杂的硅锗合金、掺杂的硅、掺杂的硅 碳合金以及掺杂的珪锗碳合金。
19. 根据权利要求16的半导体结构，还包括第 一间隔物，在所述发射极外部并接触所述发射极和所述内部基极层； 第二间隔物，其接触所述第一间隔物、所述发射极以及所述外部基极 层；以及第三间隔物，接触所述发射极、所述外部基极层以及所述第二间隔物。
20. 根据权利要求19的半导体结构，其中所述第一间隔物包括氧化硅， 所述第二间隔物包括氮化硅，以及所述第三间隔物包括氧化硅。
全文摘要
本发明涉及半导体结构及其方法。将高性能双极晶体管集成到包含CMOS器件的BiCMOS结构中，其中所述高性能双极晶体管具有升高的自对准的外部基极。通过形成衬垫层和相对于预先存在的CMOS器件的源极和漏极增加内部基极层的高度，以及通过选择性外延来形成外部基极，在外部基极的光刻构图期间最小化拓扑变化的效果。此外，在制造双极器件期间，由于不采用任何的化学机械平坦化工艺，所以降低了工艺集成的复杂性。形成内部间隔物或外部间隔物来隔离基极与发射极。衬垫层、内部基极层以及外部基极层形成了具有重合的外侧壁表面的台面结构。
文档编号H01L27/06GK101256983SQ200810081718
公开日2008年9月3日 申请日期2008年2月25日 优先权日2007年2月28日
发明者B·A·奥尔纳, B·T·弗格利, N·B·费尔申费尔德 申请人:国际商业机器公司
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