半导体存储器件及其制造方法
专利名称：半导体存储器件及其制造方法
技术领域：
本发明一般地涉及半导体器件，更具体地，涉及包括静态随机存取存储 器的半导体存储器件。
背景技术：
静态随机存取存储器(以下称为SRAM)是一种高速半导体存储器 件，其包括通过字线选择的转移晶体管和在一起形成触发器(flip-flop) 连接的两个CMOS反相器，其中每个CMOS反相器经由相应的转移晶体 管连接至相应的位线。SRAM与诸如CMOS电路等高速逻辑元件一起被 广泛用在高速逻辑电路装置中。图1是典型的SRAM 10的等效电路图。参照图1 ， SRAM 10包括第一 CMOS反相器I,和第二 CMOS反相器 12，在第一 CMOS反相器It中第一负载晶体管LT,和第一驱动晶体管 串联，在第二 CMOS反相器I2中第二负载晶体管LT2和第二驱动晶体管 DT2串联。第一 CMOS反相器h和第二 CMOS反相器12在一起形成触发 器电路FF，其中第一负载晶体管L^和第一驱动晶体管DT,彼此连接的 节点N,经由第一转移晶体管TF,连接至第一位线BL，而第一转移晶体 管TF,由字线WL控制。类似地，第二负载晶体管LT2和第二驱动晶体 管DT2彼此连接的节点N2经由第二转移晶体管TF2连接至第一位线^Z， 而第二转移晶体管TF2由字线WL控制。在这种结构的SRAM中，为了实现SRAM的高速运行，对驱动晶体 管DT,和DT2进行驱动的负载晶体管LTt和LT2的电流驱动能力非常重专利文献1 专利文献2: 专利文献 专利文献4: 专利文献日本特开专利申请2006-41035 日本特开专利申请7-131003 日本特开专利申请7-169858 日本特开专利申请2002-329798 日本特开专利申请2002-190534发明内容根据实施例的一个方案，提供一种半导体存储器件，包括半导体衬底；第一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一 和第二MOS晶体管分别具有彼此不同的沟道导电类型，并且在所述半导 体衬底上的第一节点串联连接；第二CMOS反相器，其包括第三和第四 MOS晶体管，所述第三和第四MOS晶体管分别具有彼此不同的沟道导 电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS 反相器与所述第一 CMOS反相器一起形成触发器电路；第一转移晶体管， 配置在所述半导体衬底上第一位线与所述第一节点之间，所述第一转移 晶体管具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅 电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二 节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线 上的选择信号来驱动的第二栅电极；多晶硅电阻元件，其形成在所述半 导体衬底上的器件隔离区上；所述第一和第三MOS晶体管的每一个形成在 由所述器件隔离区界定在所述半导体衬底中的第一导电类型的器件区中；所 述第一和第三MOS晶体管的每一个包括多晶硅栅电极，经由栅极绝缘膜 形成在所述半导体衬底上，并在其各自的侧壁表面承载有栅极侧壁绝缘膜； 第二导电类型源极区，形成在所述半导体衬底中的所述多晶硅栅电极的第一 侧，使得所述第二导电类型源极区的端部侵入到所述多晶硅栅电极正下方的 一部分所述半导体衬底中；第二导电类型漏极扩展区，形成在所述半导体衬 底的表面部分中的与所述多晶硅栅电极的所述第一侧相对的第二侧，使得所 述第二导电类型漏极扩展区的端部侵入到所述多晶硅栅电极正下方的一部 分所述半导体衬底中；以及第二导电类型漏极区，与所述漏极扩展区重叠地形成在所述半导体衬底中的所述第二侧的所述栅极侧壁绝缘膜的外侧，其中 所述漏极区的深度大于所述第二导电类型漏极扩展区的深度；其中所述源极 区形成为比所述漏极扩展区更深，所述多晶硅栅电极具有的膜厚度等于所述 多晶硅电阻元件的膜厚度，所述源极区和所述多晶硅电阻元件掺杂有相同的 掺杂物元素。根据实施例的另一方案，提供一种半导体存储器件的制造方法，所述半导体存储器件包括第一 CMOS反相器，其包括第一和第二 MOS晶 体管，所述第一和第二MOS晶体管分别具有彼此相反的沟道导电类型， 并且在半导体衬底上的第一节点串联连接；第二CMOS反相器，其包括 第三和第四MOS晶体管，所述第三和第四MOS晶体管分别具有彼此相 反的沟道导电类型，并且在所述半导体衬底上的第二节点串联连接，所 述第二 CMOS反相器与所述第一 CMOS反相器一起形成触发器电路；第 一转移晶体管，配置在所述半导体衬底上第一位线与所述第一节点之间， 所述第一转移晶体管具有与字线连接的并通过所述字线上的选择信号来 驱动的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位 线与所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并 通过所述字线上的选择信号来驱动的第二栅电极；以及多晶硅电阻元件， 其形成在所述半导体衬底上的器件隔离区上；所述方法包括以下步骤 作为对多晶硅膜图案化的结果，经由栅极绝缘膜，在由所述器件隔离区 在所述半导体衬底上界定的第一导电类型的器件区上形成用以构成所述 第一MOS晶体管的栅电极的第一多晶硅图案，同时在所述器件隔离区上 形成用以构成所述多晶硅电阻元件的第二多晶硅图案；将所述第二导电 类型的杂质元素引入到在所述第一多晶硅图案的第一侧的所述器件区 中，并进而引入到所述第二多晶硅图案中，从而在所述器件区中的所述 第一多晶硅图案的所述第一侧形成所述第二导电类型的源极区，并用所 述杂质元素掺杂所述第二多晶硅图案；将所述第二导电类型的杂质元素 引入到在所述第一多晶硅图案的所述第一侧和与所述第一侧相对的第二 侧的所述器件区中，并进而引入到所述第二多晶硅图案中，从而在所述 第一多晶硅图案的所述第二侧的所述器件区的表面部分中形成漏极扩展 区，其具有的杂质浓度低于所述源极区的杂质浓度，并增加所述第二多晶硅图案的杂质浓度；在所述第一和第二多晶硅图案的各侧壁表面上形 成侧壁绝缘膜；并将所述第二导电类型的杂质元素引入到所述器件区中， 进而引入到所述第二多晶硅图案中，同时将所述第一多晶硅图案和在所 述第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁绝缘膜用作掩 模，从而在所述第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁 绝缘膜的各外部形成所述第二导电类型的漏极区，并增加所述第二多晶 硅图案的杂质浓度。根据实施例的再一方案，提供一种半导体存储器件，包括半导体衬底；第一CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和 第二 MOS晶体管分别具有彼此相反的沟道导电类型，并且在所述半导体 衬底上的第一节点串联连接；第二 CMOS反相器，其包括第三和第四 MOS晶体管，所述第三和第四MOS晶体管分别具有彼此相反的沟道导 电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS 反相器与所述第一 CMOS反相器一起形成触发器电路；第一转移晶体管， 配置在所述半导体衬底上第一位线与所述第一节点之间，所述第一转移 晶体管具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅 电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二 节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线 上的选择信号来驱动的第二栅电极；所述第一MOS晶体管形成在由器件 隔离区形成于所述半导体衬底上的条形的第一器件区中，所述第一 MOS 晶体管具有横穿所述第一器件区的第一多晶硅图案的栅电极；所述第三 MOS晶体管形成在通过所述器件隔离区形成于所述半导体衬底上的条形 的第二器件区中，所述第三MOS晶体管具有横穿所述第二器件区的第二 多晶硅图案的栅电极；所述第一多晶硅图案通过第一通路塞连接至所述 第二器件区的第一端部；所述第二多晶硅图案通过第二通路塞连接至所 述第一器件区的第一端；第三通路塞在所述第一通路塞关于所述第一多晶 硅图案的一侧的相对侧，与所述第一器件区的一部分接触，作为电源接触； 第四通路塞在所述第二通路塞关于所述第二多晶硅图案的相对侧，与所述第 二器件区的一部分接触，作为电源接触；所述第三通路塞具有的直径大于所 述第一器件区的宽度；所述第四通路塞具有的直径大于所述第二器件区的宽度；所述第三通路塞从所述第一器件区的中心线偏移；所述第四通路塞从所 述第二器件区的中心线偏移。根据本发明，即使在构成SRAM的负载晶体管中的电源接触产生位置偏 移的情况下，也能够避免源极电阻增加的问题，从而能够避免出现缺陷。
图1是示出SRAM的等效电路图的示图；图2A和图2B是说明根据现有技术的SRAM的结构的示图；图3是说明要解决的问题的示图；图4A和图4B是说明要解决的问题的进一步示图；图5A-图5C是说明要解决的问题的进一步示图；图6是说明要解决的问题的另一示图；图7A和图7B是说明根据第一实施例的SRAM的结构的示图；图8是详细示出图7A和图7B的SRAM结构的横截面图；图9A-图9H是说明图8的SRAM的制造过程的示图；图IO是说明要解决的问题的示图；图11是示出根据第二实施例的SRAM的结构的示图；图12是示出根据第二实施例的SRAM的结构的示图；图13A-图13D是示出根据第二实施例的SRAM的结构的示图；图14是示出根据第三实施例的SRAM的结构的示图。
具体实施方式
图2A示出根据本发明的相关技术、与图1的等效电路图对应的 SRAM布局图。此外，图2B示出沿图2A的线A-A'提取的横截面图。参照图2A和图2B，通过离子注入工艺在硅衬底11的表面上形成n 型阱11N和p型阱IIP，其中可以看出，在n型阱IIN中通过器件隔离 区111以对称关系形成n型器件区IIA!和11A2。此夕卜，在p型阱IIP中， 通过器件隔离区lll形成p型器件区IIB和IIC。在器件区11Ai和11A2中，分别以p沟道MOS晶体管的形式形成图 1的负载晶体管LT,和LT2，其中负载晶体管LT,具有穿过(cross)器件区llA,的p型多晶硅栅电极Gp同样地，负载晶体管LT2具有穿过器件区11A2的p型多晶硅栅电极G2。在位于栅电极Gi—侧的n型器件区11Ai的一部分中形成电源接触 (power contact) VDD。此外，在栅电极G,另一侧的n型器件区11A,中 形成通路塞(via-plug) V2，用以将多晶硅栅极G2连接至器件区IIA,。同样地，在位于栅电极G2—侧的n型器件区11A2的一部分中形成 电源接触VDD，同时可以看出，在栅电极G2另一侧的n型器件区11A2 中形成通路塞V4，用以将多晶硅栅极Gi连接至器件区11A2。此外，在位于n型阱11N左侧的p型阱IIP中，可以看出，器件隔 离区111界定了 p型器件区IIB，并且在p型器件区11B的宽度增加的 区域中形成具有n型多晶硅栅电极G3的n沟道MOS晶体管，作为驱动 晶体管DT,。此外，在p型器件区11B的宽度窄的一部分中形成具有n 型多晶硅栅电极G4的n沟道MOS晶体管，作为转移晶体管TF,。类似地，在位于n型阱11N右侧的p型阱IIP中，可以看出，器件 隔离区111界定了 p型器件区IIC，并且在p型器件区11C的宽度增加 的区域中形成具有n型多晶硅栅电极G5的n沟道MOS晶体管，作为驱 动晶体管DT2。此外，在p型器件区11C的宽度窄的一部分中形成具有n 型多晶硅栅电极G6的n沟道MOS晶体管，作为转移晶体管TF2。此外，在栅电极&和G4之间的一部分器件区11B中形成通路接触 (via-contact) VP其中通路接触Vi通过局部互连图案(未示出)的方式连接至通路接触V2。类似地，在栅电极Gs和G6之间的一部分器件区11C中形成通路接触V3，其中通路接触V3通过局部互连图案(未示出) 的方式连接至通路接触V4。这里，通路接触V!和V2构成图1的节点Nn 而通路接触V3和V4构成节点N2。此外，在通路接触V,关于栅电极G2的相对侧的一部分p型器件区 11B中形成地接触(ground contact)，并且在通路接触V！关于栅电极 G4的相对侧的一部分p型器件区11B中形成与位线BL连接的通路接触 V5。类似地，在通路接触V3关于栅电极Gs的相对侧的一部分p型器件 区11C中形成地接触Vss，并且在通路接触V3关于栅电极G6的相对侧的 一部分p型器件区11C中形成与位线^Z连接的通路接触V6。此外，根据图2的布局，跨越n型器件区IIA!形成一不同存储单元的栅电极G7。同时，本发明的发明人根据对这种结构SRAM的单比特位缺陷部分 中的负载晶体管特性的分析结果，获得了图3中所示的有趣的结果。参照图3，水平轴表示栅极电压，垂直轴表示漏极电流，其中可以看 出，通过标号2指示的实验可获得较大漏极电流，而对于相同栅极电压， 通过标号1指示的实验会使得漏极电流减少。这里，根据标号1指示的实验表示如图4A所示的情况，其中将电源 电压VDD施加在构成负载晶体管的p沟道MOS晶体管的源极侧，同时使 漏极侧接地。另一方面，根据标号2指示的实验表示如图4B所示的情况， 其中将电源电压VDD施加在相同p沟道MO S晶体管的漏极侧，同时使源 极侧接地。在标号1指示的图3的实验中获得较小的漏极电流，并且在 标号2指示的实验中获得较大的漏极电流，这一事实表示在如图4A和图 4B所示的负载晶体管的源极侧存在电阻R。在图4A的情况下，在施加有电源电压VDD的源极侧所存在的电阻R使得有效地在源极和漏极上所施加的电压Vcs降低，同时这种情况会导致晶体管的不完全传导。另一 方面，在图4B的情况下，在源极侧不存在这种电阻，并且也不会由于电 阻R而使得源极一栅极电压出现电压下降。在等效电路图中，可认为这种电阻R形成在附图中由虚线所环绕的部分中。图5A示出对于图2中由虚线围绕部分的图2的SRAM的平面图， 而图5B示出沿图5A的线A-A'提取的横截面图。此外，图5C示出沿图 5A的线B-B'提取的横截面图。此外，图6为以放大比例示出图5B中由 虚线围绕的部分的示意图。参照图5A，可以看出，n型扩散区IIA,被器件隔离区lll界定在硅 衬底11上，并且栅电极G,和GJ夸越n型器件区11Ai延伸。此外，在 栅电极G,和G7之间形成电源接触VDD。此外，以连接栅电极G2和n沟 道区IIA,的方式形成通路接触V2。如图5B的横截面图所示，以均被掺杂成n型的多晶硅图案13A、13B 和13C的形式分别形成栅电极Gi、 G2和G7，其中栅电极G,、 G2和G7的每一个在各自的侧壁表面上承载侧壁绝缘膜SW，典型为二氧化硅膜。在图5B的横截面图中，经由栅极绝缘膜12A和12C在n型器件区 IIA,上形成多晶硅图案13A和13C，同时在器件隔离绝缘膜111上形成 多晶硅图案13B。在器件区11Ai中，在栅电极图案13A的一侧形成p型源极延伸扩散 区lla，并且在栅电极图案13A的另一侧的器件区11A!中形成p型漏极 延伸扩散区llb。类似地，在栅电极图案13C的一侧形成p型源极延伸 扩散区llc，并且在栅电极图案13C的另一侧的器件区11A,中形成p型 漏极延伸扩散区lld。此外，在n型器件区11A〗中，在栅电极图案13A和13C之间的部分 中形成p+型扩散区lle，以使其位于侧壁绝缘膜SW的各外侧，作为具 有栅电极G,和G7的各负载晶体管的源极区。此外，在n型器件区ll A,中，在源极区lie关于栅电极图案13A 的相对侧形成类似p+型扩散区的漏极区llf，以使其位于侧壁绝缘膜SW 和器件隔离绝缘膜lll之间。此外，在多晶硅栅电极图案13A-13C的各表面上形成硅化层 14A-14C，并且在源极区lle和漏极区llf的各表面上形成硅化层14e和 14f。此外，包括硅化层14A-14C和侧壁绝缘膜SW的多晶硅栅电极图案 13A-13C覆盖有在硅衬底11上形成的层间绝缘膜15，并且构成通路接触 Vdd的通路塞15A通过硅化层14e与源极区lle接触。此外，构成通路 接触V2的通路塞15B通过硅化层14f与漏极区llf接触。因此，应注意 的是，要去除多晶硅栅电极图案13A侧面的多晶硅栅电极13B的侧壁绝 缘膜SW，由此，通路塞15B执行将多晶硅栅电极图案14B电连接至漏 极区llf的功能。此外，参照图5C，需要注意的是，由于本发明的SRAM非常小型化， 所以在观看沿着图5A的线B-B'提取的横截面图时，通路塞15A所具有 的直径大于器件区11A,的宽度。现在，在各预定或标定位置形成通路塞15A和15B的情况下，通路 塞15A和15B分别通过硅化层14e和14f与源极区lle和llf产生电接触。结果，源极电流有效地从通路塞15A通过硅化层lle注入到源极区 lie中。另一方面，在如图5B中实线所示的在通路塞15A和15B中产生 位置偏移的情况下，所关心的是，如图5B中小圆所示的通路塞15A可 以直接与p型扩散区lla接触。图6以放大比例示出图5B中在通路塞15A附近的部分。参照图6，可以看出，通路塞15A具有侵入到p型扩散区lla中的 尖端，结果导致限制了从p+型源极区lle到p型源极扩展区lla、进而 到达在多晶硅栅电极图案13A正下方的沟道区的载流子路径。通路塞15A 通常由金属构成，例如W(钨)，其中其表面被例如Ta或Ti的金属或 例如TiN的导电型氮化物覆盖。因此，从通路塞15A的表面延伸至p—型 源极区lla内部的耗尽层进一步限制了载流子路径。可以确信的是，这 是参照图3及图4A和图4B所解释的源极电阻的成因。例如，当这种源极电阻出现在构成图1中虚线所示位置处的SRAM 的一个负载晶体管中时，在SRAM运行时会产生不稳定性，同时这会导致 形成缺陷存储单元。可使用所谓自对准接触的技术来避免这种通路塞未对准的问题，这种技 术使用对用以形成与通路塞15A对应的通孔的蚀刻具有抵抗力的材料来形 成侧壁绝缘膜SW。然而，在具有图2的布局的SRAM的情况下，需要去除 如图5B所示的多晶硅栅电极G2的多个侧壁绝缘膜中的一个，因此难以使用 具有蚀刻抵抗力的材料来构成侧壁绝缘膜。第一方面，本发明提供一种半导体存储器件，包括半导体衬底；第 -一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和第二 MOS 晶体管分别具有彼此不同的沟道导电类型，并且在所述半导体衬底上的 第一节点串联连接；第二CMOS反相器，其包括第三和第四MOS晶体 管，所述第三和第四MOS晶体管分别具有彼此不同的沟道导电类型，并 且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与 所述第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在 所述半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管 具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极； 第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选 择信号来驱动的第二栅电极；多晶硅电阻元件，其形成在所述半导体衬底上的器件隔离区上；所述第一和第三MOS晶体管的每一个形成在由所述 器件隔离区界定在所述半导体衬底中的第一导电类型的器件区中；所述第一 和第三MOS晶体管的每一个包括多晶硅栅电极，经由栅极绝缘膜形成在 所述半导体衬底上，并在其各自的侧壁表面承载有栅极侧壁绝缘膜；第二导 电类型源极区，形成在所述半导体衬底中的所述多晶硅栅电极的第一侧，使 得所述第二导电类型源极区的端部侵入到所述多晶硅栅电极正下方的一部 分所述半导体衬底中；第二导电类型漏极扩展区，形成在所述半导体衬底的 表面部分中的与所述多晶硅栅电极的所述第一侧相对的第二侧，使得所述第 二导电类型漏极扩展区的端部侵入到所述多晶硅栅电极正下方的一部分所 述半导体衬底中；以及第二导电类型漏极区，与所述漏极扩展区重叠地形成 在所述半导体衬底中的所述第二侧的所述栅极侧壁绝缘膜的外侧，其中所述 漏极区的深度大于所述第二导电类型漏极扩展区的深度；其中所述源极区形 成为比所述漏极扩展区更深，所述多晶硅栅电极具有的膜厚度等于所述多晶 硅电阻元件的膜厚度，所述源极区和所述多晶硅电阻元件掺杂有相同的掺杂 物元素。另一方面，本发明提供一种半导体存储器件的制造方法，所述半导体 存储器件包括第一 CMOS反相器，其包括第一和第二 MOS晶体管， 所述第一和第二MOS晶体管分别具有彼此相反的沟道导电类型，并且在 半导体衬底上的第一节点串联连接；第二CMOS反相器，其包括第三和 第四MOS晶体管，所述第三和第四MOS晶体管分别具有彼此相反的沟 道导电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与所述第一 CMOS反相器一起形成触发器电路；第一转移 晶体管，配置在所述半导体衬底上第一位线与所述第一节点之间，所述 第一转移晶体管具有与字线连接的并通过所述字线上的选择信号来驱动 的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位线与 所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并通过 所述字线上的选择信号来驱动的第二栅电极；以及多晶硅电阻元件，其 形成在所述半导体衬底上的器件隔离区上；所述方法包括以下步骤作为对多晶硅膜图案化的结果，经由栅极绝缘膜，在由所述器件隔离区在 所述半导体衬底上界定的第一导电类型的器件区上形成用以构成所述第 一MOS晶体管的栅电极的第一多晶硅图案，同时在所述器件隔离区上形成用以构成所述多晶硅电阻元件的第二多晶硅图案；将所述第二导电类型的杂质元素引入到在所述第一多晶硅图案的第一侧的所述器件区中， 并进而引入到所述第二多晶硅图案中，从而在所述器件区中的所述第一 多晶硅图案的所述第一侧形成所述第二导电类型的源极区，并用所述杂质元素掺杂所述第二多晶硅图案；将所述第二导电类型的杂质元素引入 到在所述第一多晶硅图案的所述第一侧和与所述第一侧相对的第二侧的 所述器件区中，并进而引入到所述第二多晶硅图案中，从而在所述第一 多晶硅图案的所述第二侧的所述器件区的表面部分中形成漏极扩展区， 其具有的杂质浓度低于所述源极区的杂质浓度，并增加所述第二多晶硅 图案的杂质浓度；在所述第一和第二多晶硅图案的各侧壁表面上形成侧 壁绝缘膜；并将所述第二导电类型的杂质元素引入到所述器件区中，进 而引入到所述第二多晶硅图案中，同时将所述第一多晶硅图案和在所述 第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁绝缘膜用作掩 模，从而在所述第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁 绝缘膜的各外部形成所述第二导电类型的漏极区，并增加所述第二多晶 硅图案的杂质浓度。再一方面，本发明提供一种半导体存储器件，包括半导体衬底；第 一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和第二 MOS 晶体管分别具有彼此相反的沟道导电类型，并且在所述半导体衬底上的 第一节点串联连接；第二 CMOS反相器，其包括第三和第四MOS晶体 管，所述第三和第四MOS晶体管分别具有彼此相反的沟道导电类型，并 且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与 所述第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在 所述半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管 具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极； 第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之 间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选择信号来驱动的第二栅电极；所述第一MOS晶体管形成在由器件隔离区 形成于所述半导体衬底上的条形的第一器件区中，所述第一MOS晶体管 具有横穿所述第一器件区的第一多晶硅图案的栅电极；所述第三MOS晶 体管形成在通过所述器件隔离区形成于所述半导体衬底上的条形的第二 器件区中，所述第三MOS晶体管具有横穿所述第二器件区的第二多晶硅 图案的栅电极；所述第一多晶硅图案通过第一通路塞连接至所述第二器 件区的第一端部；所述第二多晶硅图案通过第二通路塞连接至所述第一 器件区的第一端；第三通路塞在所述第一通路塞关于所述第一多晶硅图案的 一侧的相对侧，与所述第一器件区的一部分接触，作为电源接触；第四通路 塞在所述第二通路塞关于所述第二多晶硅图案的相对侧，与所述第二器件区 的一部分接触，作为电源接触；所述第三通路塞具有的直径大于所述第一器 件区的宽度；所述第四通路塞具有的直径大于所述第二器件区的宽度；所述 第三通路塞从所述第一器件区的中心线偏移；所述第四通路塞从所述第二器 件区的中心线偏移。根据本发明，即使在构成SRAM的负载晶体管中的电源接触产生位置偏 移的情况下，也能够避免源极电阻增加的问题，从而能够避免出现缺陷。第一实施例图7A示出根据第一实施例的SRAM20的布局。此外，图7B示出沿图 7A的线A-A'提取的横截面图。参照图7A和图7B，在硅衬底21上形成SRAM20，并且其具有形成与 图1所示电路图相同的等效电路图的结构。更具体地，通过离子注入工艺在硅衬底21的表面上形成n型阱21N 和p型阱21P，其中在n型阱21N中通过器件隔离区211以点对称关系 形成n型器件区21A,和21A2。此外，在p型阱21P中，通过器件隔离区 211形成p型器件区21B和21C。在器件区21A,和21A2中，分别以p沟道MOS晶体管的形式形成图 1的负载晶体管LT^和LT2，其中负载晶体管LTi具有穿过器件区21Aj 的p型多晶硅栅电极Gp而负载晶体管LT2具有横穿器件区21A2的p型多晶硅栅电极G2。在位于栅电极G,—侧的n型器件区的一部分中形成电源接触VDD，同时可以看出，在栅电极G,另一侧的n型器件区21A,中形成通路 塞V2，用以将多晶硅栅极G2连接至器件区21Ap同样地，在位于栅电极G2—侧的n型器件区21A2的一部分中形成 电源接触VDD，同时可以看出，在栅电极G2另一侧的n型器件区21A2 中形成通路塞V4，用以将多晶硅栅极G,连接至器件区21A2。此外，在位于n型阱21N左侧的p型阱21P中，可以看出，器件隔 离区211界定了 p型器件区21B，并且在p型器件区21B的宽度增加的 区域中形成具有n型多晶硅栅电极G3的n沟道MOS晶体管，作为驱动 晶体管DT"此外，在p型器件区21B的宽度窄的一部分中形成具有n 型多晶硅栅电极G4的n沟道MOS晶体管，作为转移晶体管TFj。类似地，在位于n型阱21N右侧的p型阱21P中，可以看出，器件 隔离区211界定了 p型器件区21C，并且在p型器件区21C的宽度增加 的区域中形成具有n型多晶硅栅电极Gs的n沟道MOS晶体管，作为驱 动晶体管DT2。此外，在p型器件区21C的宽度窄的一部分中形成具有n 型多晶硅栅电极G6的n沟道MOS晶体管，作为转移晶体管TF2。此外，在栅电极&和G4之间的一部分器件区21B中形成通路接触 V,，其中通路接触Vi通过局部互连图案(未示出)的方式连接至通路接 触V2。类似地，在栅电极Gs和G6之间的一部分器件区21C中形成通路 接触V3，其中通路接触V3通过局部互连图案(未示出)的方式连接至通 路接触V4。这里，通路接触Vi和V2构成图1的节点Np而通路接触 V3和V4构成节点N2。此外，在通路接触V2关于栅电极G2的相对侧的一部分p型器件区 21B中形成地接触，并且在通路接触V!关于栅电极G4的相对侧的一部分 p型器件区21B中形成与位线BL连接的通路接触V5。类似地，在通路 接触V3关于栅电极Gs的相对侧的一部分p型器件区21C中形成地接触 Vss，并且在通路接触V3关于栅电极G6的相对侧的一部分p型器件区21C 中形成与位线瓦连接的通路接触V6。此外，根据图7A的布局，跨越n型器件区21A,形成另一存储单元 的栅电极G7，并且在同一硅衬底21的不同部分中的器件隔离结构211 上进一步形成多晶硅图案的电阻元件R。可以看出，电阻元件R形成有通路接触Vw和VR2。图8示出沿线B-B'提取的横截面图。参照图8，以均被掺杂成n型的多晶硅图案23A、 23B和23C的形式 分别形成栅电极G,、 02和07，其中栅电极G,、 G2和G7的每一个在各自 的侧壁表面上承载侧壁绝缘膜SW，典型为二氧化硅膜。在图8的横截面图中，经由栅极绝缘膜22A和22C在n型器件区21 A, 上形成多晶硅图案23A和23C，同时在器件隔离绝缘膜211上形成多晶 硅图案23B。根据本实施例的SRAM20，在栅电极图案23A—侧的器件区21A,中 形成p+型扩散区21a作为源极区，并且在另一侧形成p型扩散区21b作 为漏极扩展区。类似地，在栅电极图案23C—侧的器件区21A,中形成p 型扩散区21c作为漏极扩展区，在另一侧形成p+型扩散区21a作为共同源极区。此外，在n型器件区21A,中，在源极区21a关于栅电极图案23A的 相对侧，在侧壁绝缘膜SW和器件隔离绝缘膜211之间的位置形成p+型 扩散区的漏极区21d。此外，在多晶硅栅电极图案23A-23C的各表面上形成硅化层 24A-24C，并且在源极区21a和漏极区21d的各表面上形成硅化层24a和 24d。在硅衬底21上，形成层间绝缘膜25，以覆盖包含有硅化层24A-24C和 侧壁绝缘膜SW的多晶硅栅电极图案23A-23C，其中使用构成通路接触VDD 的通路塞25A与源极区21a对应地(in correspondence to)形成层间绝缘膜 25，以使通路塞25A经由硅化层24a与其接触。类似地，使用构成通路接触 V2的通路塞25B与漏极区21d对应地形成层间绝缘膜25，以使通路塞25B 经由硅化层24d与其接触。因此，应注意的是，要去除在多晶硅栅电极图 案23A的侧面的多晶硅栅电极23B的侧壁绝缘膜SW，由此，通路塞25B 执行将多晶硅栅电极图案23B电连接至漏极区21d的功能。此外，根据图8的SRAM20，在同一硅衬底21上的同一器件隔离区211 的另一部分上形成多晶硅图案23D作为多晶硅电阻元件R，并且层间绝缘膜 25形成有通路塞25E和25F，从而通过各硅化层24e和24f与多晶硅图案23D接触。应注意的是，对于多晶硅栅极图案23A-23C同时形成多晶硅图案23D， 并且多晶硅图案23D类似地形成有侧壁绝缘膜SW。此外，根据所示实例， 可以看出在多晶硅图案23D上剩下电介质图案25d，其在形成硅化层24e和 24f时用作掩模。根据本实施例，作为对相同多晶硅膜图案化的结果，对于多晶硅栅电极 图案23A-23C同时形成构成电阻元件R的多晶硅图案23D，因此，多晶硅图 案23D相对于多晶硅栅电极图案23A-23D的每一个具有相同的膜厚度，因 此具有相同的高度。此外，通过相同的杂质元素将多晶硅图案23D掺杂成相 同的浓度水平，就像多晶硅栅电极图案23A-23D那样。接下来，将参照图9A-图9H来说明图8的SRAM20的制造过程。 参照图9A，作为对多晶硅膜(未示出)图案化的结果，在硅衬底21上 形成多晶硅图案23A-23D，从而通过栅极绝缘膜22A和22C在器件区 上分别形成多晶硅图案23A和23C，从而在界定器件区21A！的器件隔离绝 缘膜21I上形成多晶硅图案23B和23D。在以下描述中，在器件隔离绝缘膜 211上承载有用以形成电阻元件R的多晶硅图案23D，在其上还承载有多晶 硅图案23B。接下来，在图9B的步骤中，器件区21Ai覆盖有抗蚀剂图案R，但不包 括位于多晶硅图案23A和多晶硅图案23B之间的部分，并且通过剂量为4.0 X10"cm^在8keV的加速电压下进行的离子注入工艺，将B +离子注入到 器件区21A,的没有覆盖抗蚀剂图案R的部分中。结果，在多晶硅图案23A 和23C之间的器件区21A,中形成p+型扩散区21a。此时，根据图9B的步骤， 在器件隔离绝缘膜211上的多晶硅图案21A-21C和多晶硅图案23D用B掺 杂，以形成p+型。接下来，在图9C的步骤中，去除抗蚀剂图案R，将B +的离子注入引 入器件区21A,中，同时使用多晶硅图案23A和23C作为掩模。由此，在器 件区21 Ai上在多晶硅图案23A和23C的远离源极区21a的各侧形成p型漏 极扩展区21b和21c。同时，在源极区21a的与其重叠的表面部分中形成类 似的注入区21b'。此外，在图9C的离子注入工艺中，在相同的条件下对多晶硅图案 23A-23C执行相同的B的离子注入。接下来，在图9D的步骤中，通过CVD工艺在图9C的结构上沉积绝缘 膜(未示出)，接下来通过大概垂直于衬底表面工作的各向异性蚀刻工艺进 行回蚀处理。然后，在多晶硅图案23A-23D的各侧壁表面上形成侧壁绝缘膜 SW。此外，在图9E的接下来步骤中，通过离子注入工艺对器件区21A,引 入B + ，同时使用多晶硅图案21A和21C作为掩模。然后，在侧壁绝缘膜 SW的外部，在多晶硅图案23A和承载多晶硅图案23B的器件隔离绝缘膜211 之间形成p+型漏极区21d。此外，向p+型源极区21a的内部进行类似的B离 子注入，并且与p+型源极区21a重叠形成p+型离子注入区21d'。
此外，在图9E的步骤中，在相同的条件下对多晶硅图案23A-23D执行 B离子注入。
接下来，在图9F的步骤中，通过硅化工艺在图9E结构的暴露硅表面上 形成硅化层，结果，分别在多晶硅图案23A-23C上形成硅化层24A-24C。此 外，在源极区21a和漏极区21d上形成硅化层21a和24d。此外，在构成电 阻元件R的多晶硅图案23D中，通过电介质图案25d以彼此分离的方式形成 两个硅化形成区，并且在这种硅化形成区上形成硅化层24e和24f。
此外，根据图9G的步骤，在层间绝缘膜25中形成通孔，用以暴露出硅 化层24a和24d，并且通过用通路塞25A和25B填充通孔来获得参照图1所 说明的等效电路的SRAM20。
此外，根据图9G的步骤，在层间绝缘膜25中形成通孔，用以暴露出多 晶硅图案23D的硅化层24e和24f，并且通过用通路塞25D和25E填充通孔 来同时形成多晶硅图案23D的电阻元件R。
而图9G示出在通路塞25A和25B中不存在位置偏移的状态，甚至如图 9H所示在通路塞25A和25B沿着至多晶硅图案23A和23B的方向移位的情 况下，通路塞25A保持与高浓度扩散区21a的接触，并且在将多晶硅图案 23A用作栅电极的负载晶体管中不会增加源极电阻。因此，不存在如参照图 3先前所述晶体管特性改变的问题。
此外，根据本实施例，高浓度扩散区21a的形成同时可形成多晶硅电阻 元件，所以不存在制造工艺步骤增加或制造成本增加的问题。
第二实施例
同时，由于缺少位置对准的余量，随后由于SRAM的过分小型化，从而如参照图5C所述使得器件区11Ai的宽度目前小于通路塞的直径，所以会出现由参照图5B所述的通路塞15A的位置偏移引起的负载晶体管的特性改变的问题。因此，有人尝试如图IO所示进行解决，以扩大在通路接触VDD附近的器件区IIA,或11A2的宽度。这里，图10是从图2的布局图提取包含有 器件区11Ai和11A2的n阱部分的示图。然而，在实践中不能使用这种结构。如图10所示，根据这种结构，n型 器件区IIA,太接近于相邻的p型阱。考虑到对接触VDD施加电源电压，存 在SRAM发生故障的实质风险。另一方面，图11是示出根据第二实施例的SRAM布局图的示图。在图 11中，先前描述的这些部件通过相同的标号表示，并且省略对其的描述。参照图11，应注意的是，本实施例不增加与通路接触VDD对应的器件区IIA!和11A2的宽度，就像图10的布局图一样，但是在一个方向上移动了通 路接触VDD。根据这种结构，即使在通路接触VDD被移动并接近于栅电极G,或G2，并且从通路接触VDD流到负载晶体管的沟道的载流子被阻止的情况下，如图11的x所示，考虑到载流子可沿着即使在这种情况下也不会被阻止的路径流动的事实，从而能够避免由于先前所述源极电阻增加导致的晶体管特性降低的问题。此外，由于在n型器件区11Ai和相邻p型阱之间保证足够的距离， 所以不会出现击穿电压降低的问题。在图11中，应注意的是，在空白处所 示的器件区11Ai和11A2的暴露部分实际上覆盖有硅化层。 图12以平面图示出图11的器件区11Aj。参照图12，与栅电极G7对应的多晶硅图案13C、与栅电极G,对应的 多晶硅图案13A和与栅电极G2对应的多晶硅图案13B分别在上面承载有侧 壁绝缘膜SW，并且在器件区11Ai上延伸，其中可以看出，构成通路接触 Vdd的通路塞15A形成在多晶硅图案13A和13C之间，从而通路塞15A位 于一对侧壁绝缘膜SW之间。此外，在面对多晶体图案14A的多晶硅图案 13B的侧面局部去除侧壁绝缘膜SW，并且构成通路接触V2的通路塞15B将 多晶硅图案13B连接至器件区11A1Q在图12中，同样地，由空白处所示的器件区IIA,的暴露部分覆盖有硅 化膜，例如CoSi2或NiSi。图13A是提取图12中在通路接触Vdd附近的部分、因此是接触塞15A 的平面图，图13B是如图13A所示沿线bxl-bxl'提取的截面图，图13C是 图13A中沿线bx2-bx2'提取的截面图，图13D是图13A中沿线byl-byl'提
取的截面图。
参照图13A-图13C，可以看出，在沿线bx2-bx2'提取的图13C的截面图 中，形成与图5B类似的结构，因此对于具有多晶硅栅电极13A的负载晶体 管产生源极电阻的增加，这是由于如图13C的X所示限制了向沟道区注入载 流子的路径。另一方面，根据沿线bxl-bxl'提取的截面图，可以看出，通路 塞15A从横截面的平面偏移，并且有效地将载流子注入到沟道区，进而从源 极区lle注入到栅电极图案14C正下方的沟道区。
在本实施例中，同样，如图13D的截面图所示，通路塞15A具有的 直径W,大于器件区IIA!的宽度W2 (Wi>W2)。例如，通路塞15A在 其底部端部具有的直径为大约100nm，而器件区IIA,具有的宽度仅为大 约70nm。即使在这种情况下，通过使得通路塞15A在其中心线c2相对 于器件区11A，的中心线d移动25nm (图12中5 = 25nm)，能够保证围 绕通路塞15A的载流子路径具有大约10nm的宽度。
在本实施例中，同样，图11和图12中的器件区IIA,和11A2的部 分覆盖有硅化膜，除了由通路接触Vdd和V2的通路塞15A和15B或者 由构成栅电极G,、 02和07的多晶硅图案13A-13C覆盖的部分，其中所 述栅电极G,、 G2和G7包含有其侧壁绝缘膜SW。
而如图11所示，本实施例使得通路接触vdd移动至n型阱11N和p 型阱IIP之间的阱边缘WB的侧面，也能够在远离阱边缘WB的方向上 移动通路接触VDD。
第三实施例
图14是示出根据第三实施例的SRAM的布局图的示图。在图14中， 先前描述的这些部件通过相同的标号表示，并且省略对其的描述。
参照图14，本实施例在与图11的布局类似的一个方向上移动其中一个 通路接触VDD，并且在远离邻近的p型阱的方向上形成通路接触VDD的部分 扩展器件区11A1的宽度。
根据这种结构，即使在通路接触vdd被移动并接近于栅电极G！或G2，并且从通路接触vdd流到负载晶体管的沟道的载流子被阻止的情况下，如图 11的x所示，考虑到载流子可沿着即使在这种情况下也未被阻挡的路径流动 的事实，从而能够避免由于先前所述源极电阻增加导致的晶体管特性降低的问题。此外，由于在n型器件区11Ai和相邻p型阱之间保证足够的距离，所以不会出现击穿电压降低的问题。从而，考虑到器件区11A,的宽度在如图14中的点划线所示远离阱边缘WB的方向上扩展的事实，所以不会出现击穿电压降低的问题。在本实施例中，同样，通路塞15A具有的直径W!大于器件区11A, 的宽度W2(W户W》，然而，通过使得器件区11A!的宽度扩展大约40nm 并且使得通路塞15A的中心线c2相对于器件区11A,的中心线c,移动 25nm，来保证围绕通路塞15A的载流子路径具有大约30nm的宽度。在本实施例中，同样，图14中的器件区IIA,和11A2的部分覆盖有 硅化膜，除了由通路接触Vdd和V2的通路塞15A和15B或者由构成栅 电极G,、 02和G7的多晶硅图案13A-13C覆盖的部分，其中所述栅电极G2和G7包含有其侧壁绝缘膜SW。因此，根据第二和第三实施例，通过保证通路接触Vdd周国的裁流 子的围绕路径，能成功避免与接触的移动相关的源极电阻增加的问题。 从而，应注意的是，当围绕路径设置有10-30nm的宽度时，能达到足够 的效果。在每一上述实施例中，p型和n型的导电类型可以颠倒。 在没有指定时，可将CoSi2或NiSi用于硅化层。
权利要求
1.一种半导体存储器件，包括半导体衬底；第一CMOS反相器，其包括第一和第二MOS晶体管，所述第一和第二MOS晶体管分别具有彼此不同的沟道导电类型，并且在所述半导体衬底上的第一节点串联连接；第二CMOS反相器，其包括第三和第四MOS晶体管，所述第三和第四MOS晶体管分别具有彼此不同的沟道导电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二CMOS反相器与所述第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在所述半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选择信号来驱动的第二栅电极；多晶硅电阻元件，其形成在所述半导体衬底上的器件隔离区上；所述第一和第三MOS晶体管的每一个形成在由所述器件隔离区界定在所述半导体衬底中的第一导电类型的器件区中；所述第一和第三MOS晶体管的每一个包括多晶硅栅电极，经由栅极绝缘膜形成在所述半导体衬底上，并在其各自的侧壁表面承载有栅极侧壁绝缘膜；第二导电类型源极区，形成在所述半导体衬底中的所述多晶硅栅电极的第一侧，使得所述第二导电类型源极区的端部侵入到所述多晶硅栅电极正下方的一部分所述半导体衬底中；第二导电类型漏极扩展区，形成在所述半导体衬底的表面部分中的与所述多晶硅栅电极的所述第一侧相对的第二侧，使得所述第二导电类型漏极扩展区的端部侵入到所述多晶硅栅电极正下方的一部分所述半导体衬底中；以及第二导电类型漏极区，与所述漏极扩展区重叠地形成在所述半导体衬底中的所述第二侧的所述栅极侧壁绝缘膜的外侧，其中所述漏极区的深度大于所述第二导电类型漏极扩展区的深度；其中所述源极区形成为比所述漏极扩展区更深，所述多晶硅栅电极具有的膜厚度等于所述多晶硅电阻元件的膜厚度，所述源极区和所述多晶硅电阻元件掺杂有相同的掺杂物元素。
2. 如权利要求1所述的半导体存储器件，其中所述源极区具有的杂质浓度水平大于所述漏极扩展区的杂质浓度水平。
3. 如权利要求1或2所述的半导体存储器件，其中所述源极区形成 的深度大于所述漏极扩展区和所述漏极区中任一个的深度。
4. 如权利要求1-3中任一权利要求所述的半导体存储器件，其中延 伸有多晶硅图案，其构成在所述器件隔离区上与所述漏极区紧密邻近的 所述第一和第三MOS晶体管中的另一个的栅电极，第一通路塞经由第一 硅化层与所述源极区接触，第二通路塞经由第二硅化层与所述漏极区接 触，第三和第四通路塞分别经由第三和第四硅化层与所述多晶硅电阻元 件的第一和第二区接触，其中所述第二通路塞经由第五硅化层与所述多 晶硅图案的上表面接触，进而在面向所述多晶硅栅电极的侧面与所述多 晶硅图案的侧壁表面接触。
5. —种半导体存储器件的制造方法，所述半导体存储器件包括第 一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和第二 MOS 晶体管分别具有彼此相反的沟道导电类型，并且在半导体衬底上的第一 节点串联连接；第二CMOS反相器，其包括第三和第四MOS晶体管， 所述第三和第四MOS晶体管分别具有彼此相反的沟道导电类型，并且在 所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与所述 第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在所述 半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管具有 与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极；第二 转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之间， 所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选择信 号来驱动的第二栅电极；以及多晶硅电阻元件，其形成在所述半导体衬 底上的器件隔离区上；所述方法包括以下步骤作为对多晶硅膜图案化的结果，经由栅极绝缘膜，在由所述器件隔 离区在所述半导体衬底上界定的第一导电类型的器件区上形成用以构成所述第一MOS晶体管的栅电极的第一多晶硅图案，同时在所述器件隔离 区上形成用以构成所述多晶硅电阻元件的第二多晶硅图案；将所述第二导电类型的杂质元素引入到在所述第一多晶硅图案的第 一侧的所述器件区中，并进而引入到所述第二多晶硅图案中，从而在所 述器件区中的所述第一多晶硅图案的所述第一侧形成所述第二导电类型 的源极区，并用所述杂质元素掺杂所述第二多晶硅图案；将所述第二导电类型的杂质元素引入到在所述第一多晶硅图案的所 述第一侧和与所述第一侧相对的第二侧的所述器件区中，并进而引入到 所述第二多晶硅图案中，从而在所述第一多晶硅图案的所述第二侧的所 述器件区的表面部分中形成漏极扩展区，其具有的杂质浓度低于所述源 极区的杂质浓度，并增加所述第二多晶硅图案的杂质浓度；在所述第一和第二多晶硅图案的各侧壁表面上形成侧壁绝缘膜；并 将所述第二导电类型的杂质元素引入到所述器件区中，进而引入到所述 第二多晶硅图案中，同时将所述第一多晶硅图案和在所述第一多晶硅图 案的所述第一侧和所述第二侧的所述侧壁绝缘膜用作掩模，从而在所述 第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁绝缘膜的各外部 形成所述第二导电类型的漏极区，并增加所述第二多晶硅图案的杂质浓 度。
6. 如权利要求5所述的制造方法，其中在上述形成所述源极区的步 骤引入所述第二导电类型的所述杂质元素的深度大于在上述形成所述漏 极扩展区或上述形成所述漏极区中任一步骤所引入的深度。
7. 如权利要求5-6中任一权利要求所述的制造方法，还包括以下步 骤在所述源极区、所述漏极区和所述第二多晶硅图案的所述第一和第二区 上分别形成第一、第二、第三和第四硅化层，并且经由所述第一至第四硅化 层分别形成到达所述源极区、所述漏极区和所述第二多晶硅图案的所述第一 和第二部分的第一至第四通路塞。
8. —种半导体存储器件，包括半导体衬底；第一CMOS反相器，其包括第一和第二MOS晶体管，所述第一和第二MOS晶体管分别具有彼此相反的沟道导电类型，并且在 所述半导体衬底上的第一节点串联连接；第二 CMOS反相器，其包括第三和第四MOS晶体管，所述第三和第 四MOS晶体管分别具有彼此相反的沟道导电类型，并且在所述半导体衬 底上的第二节点串联连接，所述第二 CMOS反相器与所述第一 CMOS反 相器一起形成触发器电路；第一转移晶体管，配置在所述半导体衬底上第一位线与所述第一节 点之间，所述第一转移晶体管具有与字线连接的并通过所述字线上的选 择信号来驱动的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节 点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上 的选择信号来驱动的第二栅电极；所述第一 MOS晶体管形成在通过器件隔离区形成于所述半导体衬底 上的条形的第一器件区中，所述第一MOS晶体管具有横穿所述第一器件 区的第一多晶硅图案的栅电极；所述第三MOS晶体管形成在通过所述器件隔离区形成于所述半导体 衬底上的条形的第二器件区中，所述第三MOS晶体管具有横穿所述第二 器件区的第二多晶硅图案的栅电极；所述第一多晶硅图案通过第一通路塞连接至所述第二器件区的第一 端部；所述第二多晶硅图案通过第二通路塞连接至所述第一器件区的第一丄山顺；第三通路塞在所述第一通路塞关于所述第一多晶硅图案的一侧的相对 侧，与所述第一器件区的一部分接触，作为电源接触；第四通路塞在所述第二通路塞关于所述第二多晶硅图案的相对侧，与所 述第二器件区的一部分接触，作为电源接触；所述第三通路塞具有的直径大于所述第一器件区的宽度；所述第四通路塞具有的直径大于所述第二器件区的宽度；所述第三通路塞从所述第一器件区的中心线偏移；所述第四通路塞从所述第二器件区的中心线偏移。
9. 如权利要求8所述的半导体存储器件，其中在所述第三通路塞的 一侧的所述第一器件区中，覆盖所述第一器件区的表面的所述硅化层暴 露的宽度至少为10nm，以及在所述第四通路塞的一侧的所述第二器件区 中，覆盖所述第二器件区的表面的所述硅化层暴露的宽度至少为10nm。
10. 如权利要求8所述的半导体存储器件，其中在所述第一和第二 器件区的每一个中，所述硅化层暴露的宽度为10nm-30nm。
11. 如权利要求8-10中任一权利要求所述的半导体存储器件，其中 在所述半导体衬底中的第一导电类型阱内形成所述第一和第二器件区， 所述半导体衬底在所述第一器件区和所述第二器件区的一侧分别形成有 与所述第一导电类型阱相邻的第二导电类型的第一和第二阱，所述第三 通路塞形成为从所述第一器件区的中心线沿着朝向所述第二导电类型的 所述第一阱的方向偏移，所述第四通路塞形成为从所述第一器件区的所 述中心线沿着朝向所述第二导电类型的所述第二阱的方向偏移。
12. 如权利要求11所述的半导体存储器件，其中在所述衬底的表面 上，所述条形的所述第一器件区在远离所述第二导电类型的所述第一阱 的方向上与所述第三通路塞接触的部分中具有第一凸部，以及在所述衬 底的所述表面上，所述条形的所述第二器件区在远离所述第二导电类型 的所述第二阱的方向上与所述第四通路塞接触的部分中具有第二凸部。
全文摘要
一种半导体存储器件及其制造方法。SRAM包括第一和第二MOS晶体管串联的第一CMOS反相器；第三和第四MOS晶体管串联的第二CMOS反相器，其与第一CMOS反相器一起形成触发器电路；和形成在器件隔离区上的多晶硅电阻元件，第一和第三MOS晶体管的每一个形成在第一导电类型的器件区中，并包括在栅电极的侧壁绝缘膜的外侧的第二导电类型漏极区，其具有的深度大于其漏极扩展区的深度，其中形成的源极区比漏极扩展区更深，多晶硅栅电极具有的膜厚度等于多晶硅电阻元件的膜厚度，用相同的掺杂物元素掺杂源极区和多晶硅电阻元件。即使构成SRAM的负载晶体管中的电源接触产生位置偏移，也能避免源极电阻增加，以免出现缺陷。
文档编号H01L29/08GK101252132SQ200810081928
公开日2008年8月27日 申请日期2008年2月22日 优先权日2007年2月22日
发明者安田真 申请人:富士通株式会社
技术领域：
本发明一般地涉及半导体器件，更具体地，涉及包括静态随机存取存储 器的半导体存储器件。
背景技术：
静态随机存取存储器(以下称为SRAM)是一种高速半导体存储器 件，其包括通过字线选择的转移晶体管和在一起形成触发器(flip-flop) 连接的两个CMOS反相器，其中每个CMOS反相器经由相应的转移晶体 管连接至相应的位线。SRAM与诸如CMOS电路等高速逻辑元件一起被 广泛用在高速逻辑电路装置中。图1是典型的SRAM 10的等效电路图。参照图1 ， SRAM 10包括第一 CMOS反相器I,和第二 CMOS反相器 12，在第一 CMOS反相器It中第一负载晶体管LT,和第一驱动晶体管 串联，在第二 CMOS反相器I2中第二负载晶体管LT2和第二驱动晶体管 DT2串联。第一 CMOS反相器h和第二 CMOS反相器12在一起形成触发 器电路FF，其中第一负载晶体管L^和第一驱动晶体管DT,彼此连接的 节点N,经由第一转移晶体管TF,连接至第一位线BL，而第一转移晶体 管TF,由字线WL控制。类似地，第二负载晶体管LT2和第二驱动晶体 管DT2彼此连接的节点N2经由第二转移晶体管TF2连接至第一位线^Z， 而第二转移晶体管TF2由字线WL控制。在这种结构的SRAM中，为了实现SRAM的高速运行，对驱动晶体 管DT,和DT2进行驱动的负载晶体管LTt和LT2的电流驱动能力非常重专利文献1 专利文献2: 专利文献 专利文献4: 专利文献日本特开专利申请2006-41035 日本特开专利申请7-131003 日本特开专利申请7-169858 日本特开专利申请2002-329798 日本特开专利申请2002-190534发明内容根据实施例的一个方案，提供一种半导体存储器件，包括半导体衬底；第一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一 和第二MOS晶体管分别具有彼此不同的沟道导电类型，并且在所述半导 体衬底上的第一节点串联连接；第二CMOS反相器，其包括第三和第四 MOS晶体管，所述第三和第四MOS晶体管分别具有彼此不同的沟道导 电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS 反相器与所述第一 CMOS反相器一起形成触发器电路；第一转移晶体管， 配置在所述半导体衬底上第一位线与所述第一节点之间，所述第一转移 晶体管具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅 电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二 节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线 上的选择信号来驱动的第二栅电极；多晶硅电阻元件，其形成在所述半 导体衬底上的器件隔离区上；所述第一和第三MOS晶体管的每一个形成在 由所述器件隔离区界定在所述半导体衬底中的第一导电类型的器件区中；所 述第一和第三MOS晶体管的每一个包括多晶硅栅电极，经由栅极绝缘膜 形成在所述半导体衬底上，并在其各自的侧壁表面承载有栅极侧壁绝缘膜； 第二导电类型源极区，形成在所述半导体衬底中的所述多晶硅栅电极的第一 侧，使得所述第二导电类型源极区的端部侵入到所述多晶硅栅电极正下方的 一部分所述半导体衬底中；第二导电类型漏极扩展区，形成在所述半导体衬 底的表面部分中的与所述多晶硅栅电极的所述第一侧相对的第二侧，使得所 述第二导电类型漏极扩展区的端部侵入到所述多晶硅栅电极正下方的一部 分所述半导体衬底中；以及第二导电类型漏极区，与所述漏极扩展区重叠地形成在所述半导体衬底中的所述第二侧的所述栅极侧壁绝缘膜的外侧，其中 所述漏极区的深度大于所述第二导电类型漏极扩展区的深度；其中所述源极 区形成为比所述漏极扩展区更深，所述多晶硅栅电极具有的膜厚度等于所述 多晶硅电阻元件的膜厚度，所述源极区和所述多晶硅电阻元件掺杂有相同的 掺杂物元素。根据实施例的另一方案，提供一种半导体存储器件的制造方法，所述半导体存储器件包括第一 CMOS反相器，其包括第一和第二 MOS晶 体管，所述第一和第二MOS晶体管分别具有彼此相反的沟道导电类型， 并且在半导体衬底上的第一节点串联连接；第二CMOS反相器，其包括 第三和第四MOS晶体管，所述第三和第四MOS晶体管分别具有彼此相 反的沟道导电类型，并且在所述半导体衬底上的第二节点串联连接，所 述第二 CMOS反相器与所述第一 CMOS反相器一起形成触发器电路；第 一转移晶体管，配置在所述半导体衬底上第一位线与所述第一节点之间， 所述第一转移晶体管具有与字线连接的并通过所述字线上的选择信号来 驱动的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位 线与所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并 通过所述字线上的选择信号来驱动的第二栅电极；以及多晶硅电阻元件， 其形成在所述半导体衬底上的器件隔离区上；所述方法包括以下步骤 作为对多晶硅膜图案化的结果，经由栅极绝缘膜，在由所述器件隔离区 在所述半导体衬底上界定的第一导电类型的器件区上形成用以构成所述 第一MOS晶体管的栅电极的第一多晶硅图案，同时在所述器件隔离区上 形成用以构成所述多晶硅电阻元件的第二多晶硅图案；将所述第二导电 类型的杂质元素引入到在所述第一多晶硅图案的第一侧的所述器件区 中，并进而引入到所述第二多晶硅图案中，从而在所述器件区中的所述 第一多晶硅图案的所述第一侧形成所述第二导电类型的源极区，并用所 述杂质元素掺杂所述第二多晶硅图案；将所述第二导电类型的杂质元素 引入到在所述第一多晶硅图案的所述第一侧和与所述第一侧相对的第二 侧的所述器件区中，并进而引入到所述第二多晶硅图案中，从而在所述 第一多晶硅图案的所述第二侧的所述器件区的表面部分中形成漏极扩展 区，其具有的杂质浓度低于所述源极区的杂质浓度，并增加所述第二多晶硅图案的杂质浓度；在所述第一和第二多晶硅图案的各侧壁表面上形 成侧壁绝缘膜；并将所述第二导电类型的杂质元素引入到所述器件区中， 进而引入到所述第二多晶硅图案中，同时将所述第一多晶硅图案和在所 述第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁绝缘膜用作掩 模，从而在所述第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁 绝缘膜的各外部形成所述第二导电类型的漏极区，并增加所述第二多晶 硅图案的杂质浓度。根据实施例的再一方案，提供一种半导体存储器件，包括半导体衬底；第一CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和 第二 MOS晶体管分别具有彼此相反的沟道导电类型，并且在所述半导体 衬底上的第一节点串联连接；第二 CMOS反相器，其包括第三和第四 MOS晶体管，所述第三和第四MOS晶体管分别具有彼此相反的沟道导 电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS 反相器与所述第一 CMOS反相器一起形成触发器电路；第一转移晶体管， 配置在所述半导体衬底上第一位线与所述第一节点之间，所述第一转移 晶体管具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅 电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二 节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线 上的选择信号来驱动的第二栅电极；所述第一MOS晶体管形成在由器件 隔离区形成于所述半导体衬底上的条形的第一器件区中，所述第一 MOS 晶体管具有横穿所述第一器件区的第一多晶硅图案的栅电极；所述第三 MOS晶体管形成在通过所述器件隔离区形成于所述半导体衬底上的条形 的第二器件区中，所述第三MOS晶体管具有横穿所述第二器件区的第二 多晶硅图案的栅电极；所述第一多晶硅图案通过第一通路塞连接至所述 第二器件区的第一端部；所述第二多晶硅图案通过第二通路塞连接至所 述第一器件区的第一端；第三通路塞在所述第一通路塞关于所述第一多晶 硅图案的一侧的相对侧，与所述第一器件区的一部分接触，作为电源接触； 第四通路塞在所述第二通路塞关于所述第二多晶硅图案的相对侧，与所述第 二器件区的一部分接触，作为电源接触；所述第三通路塞具有的直径大于所 述第一器件区的宽度；所述第四通路塞具有的直径大于所述第二器件区的宽度；所述第三通路塞从所述第一器件区的中心线偏移；所述第四通路塞从所 述第二器件区的中心线偏移。根据本发明，即使在构成SRAM的负载晶体管中的电源接触产生位置偏 移的情况下，也能够避免源极电阻增加的问题，从而能够避免出现缺陷。
图1是示出SRAM的等效电路图的示图；图2A和图2B是说明根据现有技术的SRAM的结构的示图；图3是说明要解决的问题的示图；图4A和图4B是说明要解决的问题的进一步示图；图5A-图5C是说明要解决的问题的进一步示图；图6是说明要解决的问题的另一示图；图7A和图7B是说明根据第一实施例的SRAM的结构的示图；图8是详细示出图7A和图7B的SRAM结构的横截面图；图9A-图9H是说明图8的SRAM的制造过程的示图；图IO是说明要解决的问题的示图；图11是示出根据第二实施例的SRAM的结构的示图；图12是示出根据第二实施例的SRAM的结构的示图；图13A-图13D是示出根据第二实施例的SRAM的结构的示图；图14是示出根据第三实施例的SRAM的结构的示图。
具体实施方式
图2A示出根据本发明的相关技术、与图1的等效电路图对应的 SRAM布局图。此外，图2B示出沿图2A的线A-A'提取的横截面图。参照图2A和图2B，通过离子注入工艺在硅衬底11的表面上形成n 型阱11N和p型阱IIP，其中可以看出，在n型阱IIN中通过器件隔离 区111以对称关系形成n型器件区IIA!和11A2。此夕卜，在p型阱IIP中， 通过器件隔离区lll形成p型器件区IIB和IIC。在器件区11Ai和11A2中，分别以p沟道MOS晶体管的形式形成图 1的负载晶体管LT,和LT2，其中负载晶体管LT,具有穿过(cross)器件区llA,的p型多晶硅栅电极Gp同样地，负载晶体管LT2具有穿过器件区11A2的p型多晶硅栅电极G2。在位于栅电极Gi—侧的n型器件区11Ai的一部分中形成电源接触 (power contact) VDD。此外，在栅电极G,另一侧的n型器件区11A,中 形成通路塞(via-plug) V2，用以将多晶硅栅极G2连接至器件区IIA,。同样地，在位于栅电极G2—侧的n型器件区11A2的一部分中形成 电源接触VDD，同时可以看出，在栅电极G2另一侧的n型器件区11A2 中形成通路塞V4，用以将多晶硅栅极Gi连接至器件区11A2。此外，在位于n型阱11N左侧的p型阱IIP中，可以看出，器件隔 离区111界定了 p型器件区IIB，并且在p型器件区11B的宽度增加的 区域中形成具有n型多晶硅栅电极G3的n沟道MOS晶体管，作为驱动 晶体管DT,。此外，在p型器件区11B的宽度窄的一部分中形成具有n 型多晶硅栅电极G4的n沟道MOS晶体管，作为转移晶体管TF,。类似地，在位于n型阱11N右侧的p型阱IIP中，可以看出，器件 隔离区111界定了 p型器件区IIC，并且在p型器件区11C的宽度增加 的区域中形成具有n型多晶硅栅电极G5的n沟道MOS晶体管，作为驱 动晶体管DT2。此外，在p型器件区11C的宽度窄的一部分中形成具有n 型多晶硅栅电极G6的n沟道MOS晶体管，作为转移晶体管TF2。此外，在栅电极&和G4之间的一部分器件区11B中形成通路接触 (via-contact) VP其中通路接触Vi通过局部互连图案(未示出)的方式连接至通路接触V2。类似地，在栅电极Gs和G6之间的一部分器件区11C中形成通路接触V3，其中通路接触V3通过局部互连图案(未示出) 的方式连接至通路接触V4。这里，通路接触V!和V2构成图1的节点Nn 而通路接触V3和V4构成节点N2。此外，在通路接触V,关于栅电极G2的相对侧的一部分p型器件区 11B中形成地接触(ground contact)，并且在通路接触V！关于栅电极 G4的相对侧的一部分p型器件区11B中形成与位线BL连接的通路接触 V5。类似地，在通路接触V3关于栅电极Gs的相对侧的一部分p型器件 区11C中形成地接触Vss，并且在通路接触V3关于栅电极G6的相对侧的 一部分p型器件区11C中形成与位线^Z连接的通路接触V6。此外，根据图2的布局，跨越n型器件区IIA!形成一不同存储单元的栅电极G7。同时，本发明的发明人根据对这种结构SRAM的单比特位缺陷部分 中的负载晶体管特性的分析结果，获得了图3中所示的有趣的结果。参照图3，水平轴表示栅极电压，垂直轴表示漏极电流，其中可以看 出，通过标号2指示的实验可获得较大漏极电流，而对于相同栅极电压， 通过标号1指示的实验会使得漏极电流减少。这里，根据标号1指示的实验表示如图4A所示的情况，其中将电源 电压VDD施加在构成负载晶体管的p沟道MOS晶体管的源极侧，同时使 漏极侧接地。另一方面，根据标号2指示的实验表示如图4B所示的情况， 其中将电源电压VDD施加在相同p沟道MO S晶体管的漏极侧，同时使源 极侧接地。在标号1指示的图3的实验中获得较小的漏极电流，并且在 标号2指示的实验中获得较大的漏极电流，这一事实表示在如图4A和图 4B所示的负载晶体管的源极侧存在电阻R。在图4A的情况下，在施加有电源电压VDD的源极侧所存在的电阻R使得有效地在源极和漏极上所施加的电压Vcs降低，同时这种情况会导致晶体管的不完全传导。另一 方面，在图4B的情况下，在源极侧不存在这种电阻，并且也不会由于电 阻R而使得源极一栅极电压出现电压下降。在等效电路图中，可认为这种电阻R形成在附图中由虚线所环绕的部分中。图5A示出对于图2中由虚线围绕部分的图2的SRAM的平面图， 而图5B示出沿图5A的线A-A'提取的横截面图。此外，图5C示出沿图 5A的线B-B'提取的横截面图。此外，图6为以放大比例示出图5B中由 虚线围绕的部分的示意图。参照图5A，可以看出，n型扩散区IIA,被器件隔离区lll界定在硅 衬底11上，并且栅电极G,和GJ夸越n型器件区11Ai延伸。此外，在 栅电极G,和G7之间形成电源接触VDD。此外，以连接栅电极G2和n沟 道区IIA,的方式形成通路接触V2。如图5B的横截面图所示，以均被掺杂成n型的多晶硅图案13A、13B 和13C的形式分别形成栅电极Gi、 G2和G7，其中栅电极G,、 G2和G7的每一个在各自的侧壁表面上承载侧壁绝缘膜SW，典型为二氧化硅膜。在图5B的横截面图中，经由栅极绝缘膜12A和12C在n型器件区 IIA,上形成多晶硅图案13A和13C，同时在器件隔离绝缘膜111上形成 多晶硅图案13B。在器件区11Ai中，在栅电极图案13A的一侧形成p型源极延伸扩散 区lla，并且在栅电极图案13A的另一侧的器件区11A!中形成p型漏极 延伸扩散区llb。类似地，在栅电极图案13C的一侧形成p型源极延伸 扩散区llc，并且在栅电极图案13C的另一侧的器件区11A,中形成p型 漏极延伸扩散区lld。此外，在n型器件区11A〗中，在栅电极图案13A和13C之间的部分 中形成p+型扩散区lle，以使其位于侧壁绝缘膜SW的各外侧，作为具 有栅电极G,和G7的各负载晶体管的源极区。此外，在n型器件区ll A,中，在源极区lie关于栅电极图案13A 的相对侧形成类似p+型扩散区的漏极区llf，以使其位于侧壁绝缘膜SW 和器件隔离绝缘膜lll之间。此外，在多晶硅栅电极图案13A-13C的各表面上形成硅化层 14A-14C，并且在源极区lle和漏极区llf的各表面上形成硅化层14e和 14f。此外，包括硅化层14A-14C和侧壁绝缘膜SW的多晶硅栅电极图案 13A-13C覆盖有在硅衬底11上形成的层间绝缘膜15，并且构成通路接触 Vdd的通路塞15A通过硅化层14e与源极区lle接触。此外，构成通路 接触V2的通路塞15B通过硅化层14f与漏极区llf接触。因此，应注意 的是，要去除多晶硅栅电极图案13A侧面的多晶硅栅电极13B的侧壁绝 缘膜SW，由此，通路塞15B执行将多晶硅栅电极图案14B电连接至漏 极区llf的功能。此外，参照图5C，需要注意的是，由于本发明的SRAM非常小型化， 所以在观看沿着图5A的线B-B'提取的横截面图时，通路塞15A所具有 的直径大于器件区11A,的宽度。现在，在各预定或标定位置形成通路塞15A和15B的情况下，通路 塞15A和15B分别通过硅化层14e和14f与源极区lle和llf产生电接触。结果，源极电流有效地从通路塞15A通过硅化层lle注入到源极区 lie中。另一方面，在如图5B中实线所示的在通路塞15A和15B中产生 位置偏移的情况下，所关心的是，如图5B中小圆所示的通路塞15A可 以直接与p型扩散区lla接触。图6以放大比例示出图5B中在通路塞15A附近的部分。参照图6，可以看出，通路塞15A具有侵入到p型扩散区lla中的 尖端，结果导致限制了从p+型源极区lle到p型源极扩展区lla、进而 到达在多晶硅栅电极图案13A正下方的沟道区的载流子路径。通路塞15A 通常由金属构成，例如W(钨)，其中其表面被例如Ta或Ti的金属或 例如TiN的导电型氮化物覆盖。因此，从通路塞15A的表面延伸至p—型 源极区lla内部的耗尽层进一步限制了载流子路径。可以确信的是，这 是参照图3及图4A和图4B所解释的源极电阻的成因。例如，当这种源极电阻出现在构成图1中虚线所示位置处的SRAM 的一个负载晶体管中时，在SRAM运行时会产生不稳定性，同时这会导致 形成缺陷存储单元。可使用所谓自对准接触的技术来避免这种通路塞未对准的问题，这种技 术使用对用以形成与通路塞15A对应的通孔的蚀刻具有抵抗力的材料来形 成侧壁绝缘膜SW。然而，在具有图2的布局的SRAM的情况下，需要去除 如图5B所示的多晶硅栅电极G2的多个侧壁绝缘膜中的一个，因此难以使用 具有蚀刻抵抗力的材料来构成侧壁绝缘膜。第一方面，本发明提供一种半导体存储器件，包括半导体衬底；第 -一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和第二 MOS 晶体管分别具有彼此不同的沟道导电类型，并且在所述半导体衬底上的 第一节点串联连接；第二CMOS反相器，其包括第三和第四MOS晶体 管，所述第三和第四MOS晶体管分别具有彼此不同的沟道导电类型，并 且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与 所述第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在 所述半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管 具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极； 第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选 择信号来驱动的第二栅电极；多晶硅电阻元件，其形成在所述半导体衬底上的器件隔离区上；所述第一和第三MOS晶体管的每一个形成在由所述 器件隔离区界定在所述半导体衬底中的第一导电类型的器件区中；所述第一 和第三MOS晶体管的每一个包括多晶硅栅电极，经由栅极绝缘膜形成在 所述半导体衬底上，并在其各自的侧壁表面承载有栅极侧壁绝缘膜；第二导 电类型源极区，形成在所述半导体衬底中的所述多晶硅栅电极的第一侧，使 得所述第二导电类型源极区的端部侵入到所述多晶硅栅电极正下方的一部 分所述半导体衬底中；第二导电类型漏极扩展区，形成在所述半导体衬底的 表面部分中的与所述多晶硅栅电极的所述第一侧相对的第二侧，使得所述第 二导电类型漏极扩展区的端部侵入到所述多晶硅栅电极正下方的一部分所 述半导体衬底中；以及第二导电类型漏极区，与所述漏极扩展区重叠地形成 在所述半导体衬底中的所述第二侧的所述栅极侧壁绝缘膜的外侧，其中所述 漏极区的深度大于所述第二导电类型漏极扩展区的深度；其中所述源极区形 成为比所述漏极扩展区更深，所述多晶硅栅电极具有的膜厚度等于所述多晶 硅电阻元件的膜厚度，所述源极区和所述多晶硅电阻元件掺杂有相同的掺杂 物元素。另一方面，本发明提供一种半导体存储器件的制造方法，所述半导体 存储器件包括第一 CMOS反相器，其包括第一和第二 MOS晶体管， 所述第一和第二MOS晶体管分别具有彼此相反的沟道导电类型，并且在 半导体衬底上的第一节点串联连接；第二CMOS反相器，其包括第三和 第四MOS晶体管，所述第三和第四MOS晶体管分别具有彼此相反的沟 道导电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与所述第一 CMOS反相器一起形成触发器电路；第一转移 晶体管，配置在所述半导体衬底上第一位线与所述第一节点之间，所述 第一转移晶体管具有与字线连接的并通过所述字线上的选择信号来驱动 的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位线与 所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并通过 所述字线上的选择信号来驱动的第二栅电极；以及多晶硅电阻元件，其 形成在所述半导体衬底上的器件隔离区上；所述方法包括以下步骤作为对多晶硅膜图案化的结果，经由栅极绝缘膜，在由所述器件隔离区在 所述半导体衬底上界定的第一导电类型的器件区上形成用以构成所述第 一MOS晶体管的栅电极的第一多晶硅图案，同时在所述器件隔离区上形成用以构成所述多晶硅电阻元件的第二多晶硅图案；将所述第二导电类型的杂质元素引入到在所述第一多晶硅图案的第一侧的所述器件区中， 并进而引入到所述第二多晶硅图案中，从而在所述器件区中的所述第一 多晶硅图案的所述第一侧形成所述第二导电类型的源极区，并用所述杂质元素掺杂所述第二多晶硅图案；将所述第二导电类型的杂质元素引入 到在所述第一多晶硅图案的所述第一侧和与所述第一侧相对的第二侧的 所述器件区中，并进而引入到所述第二多晶硅图案中，从而在所述第一 多晶硅图案的所述第二侧的所述器件区的表面部分中形成漏极扩展区， 其具有的杂质浓度低于所述源极区的杂质浓度，并增加所述第二多晶硅 图案的杂质浓度；在所述第一和第二多晶硅图案的各侧壁表面上形成侧 壁绝缘膜；并将所述第二导电类型的杂质元素引入到所述器件区中，进 而引入到所述第二多晶硅图案中，同时将所述第一多晶硅图案和在所述 第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁绝缘膜用作掩 模，从而在所述第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁 绝缘膜的各外部形成所述第二导电类型的漏极区，并增加所述第二多晶 硅图案的杂质浓度。再一方面，本发明提供一种半导体存储器件，包括半导体衬底；第 一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和第二 MOS 晶体管分别具有彼此相反的沟道导电类型，并且在所述半导体衬底上的 第一节点串联连接；第二 CMOS反相器，其包括第三和第四MOS晶体 管，所述第三和第四MOS晶体管分别具有彼此相反的沟道导电类型，并 且在所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与 所述第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在 所述半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管 具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极； 第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之 间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选择信号来驱动的第二栅电极；所述第一MOS晶体管形成在由器件隔离区 形成于所述半导体衬底上的条形的第一器件区中，所述第一MOS晶体管 具有横穿所述第一器件区的第一多晶硅图案的栅电极；所述第三MOS晶 体管形成在通过所述器件隔离区形成于所述半导体衬底上的条形的第二 器件区中，所述第三MOS晶体管具有横穿所述第二器件区的第二多晶硅 图案的栅电极；所述第一多晶硅图案通过第一通路塞连接至所述第二器 件区的第一端部；所述第二多晶硅图案通过第二通路塞连接至所述第一 器件区的第一端；第三通路塞在所述第一通路塞关于所述第一多晶硅图案的 一侧的相对侧，与所述第一器件区的一部分接触，作为电源接触；第四通路 塞在所述第二通路塞关于所述第二多晶硅图案的相对侧，与所述第二器件区 的一部分接触，作为电源接触；所述第三通路塞具有的直径大于所述第一器 件区的宽度；所述第四通路塞具有的直径大于所述第二器件区的宽度；所述 第三通路塞从所述第一器件区的中心线偏移；所述第四通路塞从所述第二器 件区的中心线偏移。根据本发明，即使在构成SRAM的负载晶体管中的电源接触产生位置偏 移的情况下，也能够避免源极电阻增加的问题，从而能够避免出现缺陷。第一实施例图7A示出根据第一实施例的SRAM20的布局。此外，图7B示出沿图 7A的线A-A'提取的横截面图。参照图7A和图7B，在硅衬底21上形成SRAM20，并且其具有形成与 图1所示电路图相同的等效电路图的结构。更具体地，通过离子注入工艺在硅衬底21的表面上形成n型阱21N 和p型阱21P，其中在n型阱21N中通过器件隔离区211以点对称关系 形成n型器件区21A,和21A2。此外，在p型阱21P中，通过器件隔离区 211形成p型器件区21B和21C。在器件区21A,和21A2中，分别以p沟道MOS晶体管的形式形成图 1的负载晶体管LT^和LT2，其中负载晶体管LTi具有穿过器件区21Aj 的p型多晶硅栅电极Gp而负载晶体管LT2具有横穿器件区21A2的p型多晶硅栅电极G2。在位于栅电极G,—侧的n型器件区的一部分中形成电源接触VDD，同时可以看出，在栅电极G,另一侧的n型器件区21A,中形成通路 塞V2，用以将多晶硅栅极G2连接至器件区21Ap同样地，在位于栅电极G2—侧的n型器件区21A2的一部分中形成 电源接触VDD，同时可以看出，在栅电极G2另一侧的n型器件区21A2 中形成通路塞V4，用以将多晶硅栅极G,连接至器件区21A2。此外，在位于n型阱21N左侧的p型阱21P中，可以看出，器件隔 离区211界定了 p型器件区21B，并且在p型器件区21B的宽度增加的 区域中形成具有n型多晶硅栅电极G3的n沟道MOS晶体管，作为驱动 晶体管DT"此外，在p型器件区21B的宽度窄的一部分中形成具有n 型多晶硅栅电极G4的n沟道MOS晶体管，作为转移晶体管TFj。类似地，在位于n型阱21N右侧的p型阱21P中，可以看出，器件 隔离区211界定了 p型器件区21C，并且在p型器件区21C的宽度增加 的区域中形成具有n型多晶硅栅电极Gs的n沟道MOS晶体管，作为驱 动晶体管DT2。此外，在p型器件区21C的宽度窄的一部分中形成具有n 型多晶硅栅电极G6的n沟道MOS晶体管，作为转移晶体管TF2。此外，在栅电极&和G4之间的一部分器件区21B中形成通路接触 V,，其中通路接触Vi通过局部互连图案(未示出)的方式连接至通路接 触V2。类似地，在栅电极Gs和G6之间的一部分器件区21C中形成通路 接触V3，其中通路接触V3通过局部互连图案(未示出)的方式连接至通 路接触V4。这里，通路接触Vi和V2构成图1的节点Np而通路接触 V3和V4构成节点N2。此外，在通路接触V2关于栅电极G2的相对侧的一部分p型器件区 21B中形成地接触，并且在通路接触V!关于栅电极G4的相对侧的一部分 p型器件区21B中形成与位线BL连接的通路接触V5。类似地，在通路 接触V3关于栅电极Gs的相对侧的一部分p型器件区21C中形成地接触 Vss，并且在通路接触V3关于栅电极G6的相对侧的一部分p型器件区21C 中形成与位线瓦连接的通路接触V6。此外，根据图7A的布局，跨越n型器件区21A,形成另一存储单元 的栅电极G7，并且在同一硅衬底21的不同部分中的器件隔离结构211 上进一步形成多晶硅图案的电阻元件R。可以看出，电阻元件R形成有通路接触Vw和VR2。图8示出沿线B-B'提取的横截面图。参照图8，以均被掺杂成n型的多晶硅图案23A、 23B和23C的形式 分别形成栅电极G,、 02和07，其中栅电极G,、 G2和G7的每一个在各自 的侧壁表面上承载侧壁绝缘膜SW，典型为二氧化硅膜。在图8的横截面图中，经由栅极绝缘膜22A和22C在n型器件区21 A, 上形成多晶硅图案23A和23C，同时在器件隔离绝缘膜211上形成多晶 硅图案23B。根据本实施例的SRAM20，在栅电极图案23A—侧的器件区21A,中 形成p+型扩散区21a作为源极区，并且在另一侧形成p型扩散区21b作 为漏极扩展区。类似地，在栅电极图案23C—侧的器件区21A,中形成p 型扩散区21c作为漏极扩展区，在另一侧形成p+型扩散区21a作为共同源极区。此外，在n型器件区21A,中，在源极区21a关于栅电极图案23A的 相对侧，在侧壁绝缘膜SW和器件隔离绝缘膜211之间的位置形成p+型 扩散区的漏极区21d。此外，在多晶硅栅电极图案23A-23C的各表面上形成硅化层 24A-24C，并且在源极区21a和漏极区21d的各表面上形成硅化层24a和 24d。在硅衬底21上，形成层间绝缘膜25，以覆盖包含有硅化层24A-24C和 侧壁绝缘膜SW的多晶硅栅电极图案23A-23C，其中使用构成通路接触VDD 的通路塞25A与源极区21a对应地(in correspondence to)形成层间绝缘膜 25，以使通路塞25A经由硅化层24a与其接触。类似地，使用构成通路接触 V2的通路塞25B与漏极区21d对应地形成层间绝缘膜25，以使通路塞25B 经由硅化层24d与其接触。因此，应注意的是，要去除在多晶硅栅电极图 案23A的侧面的多晶硅栅电极23B的侧壁绝缘膜SW，由此，通路塞25B 执行将多晶硅栅电极图案23B电连接至漏极区21d的功能。此外，根据图8的SRAM20，在同一硅衬底21上的同一器件隔离区211 的另一部分上形成多晶硅图案23D作为多晶硅电阻元件R，并且层间绝缘膜 25形成有通路塞25E和25F，从而通过各硅化层24e和24f与多晶硅图案23D接触。应注意的是，对于多晶硅栅极图案23A-23C同时形成多晶硅图案23D， 并且多晶硅图案23D类似地形成有侧壁绝缘膜SW。此外，根据所示实例， 可以看出在多晶硅图案23D上剩下电介质图案25d，其在形成硅化层24e和 24f时用作掩模。根据本实施例，作为对相同多晶硅膜图案化的结果，对于多晶硅栅电极 图案23A-23C同时形成构成电阻元件R的多晶硅图案23D，因此，多晶硅图 案23D相对于多晶硅栅电极图案23A-23D的每一个具有相同的膜厚度，因 此具有相同的高度。此外，通过相同的杂质元素将多晶硅图案23D掺杂成相 同的浓度水平，就像多晶硅栅电极图案23A-23D那样。接下来，将参照图9A-图9H来说明图8的SRAM20的制造过程。 参照图9A，作为对多晶硅膜(未示出)图案化的结果，在硅衬底21上 形成多晶硅图案23A-23D，从而通过栅极绝缘膜22A和22C在器件区 上分别形成多晶硅图案23A和23C，从而在界定器件区21A！的器件隔离绝 缘膜21I上形成多晶硅图案23B和23D。在以下描述中，在器件隔离绝缘膜 211上承载有用以形成电阻元件R的多晶硅图案23D，在其上还承载有多晶 硅图案23B。接下来，在图9B的步骤中，器件区21Ai覆盖有抗蚀剂图案R，但不包 括位于多晶硅图案23A和多晶硅图案23B之间的部分，并且通过剂量为4.0 X10"cm^在8keV的加速电压下进行的离子注入工艺，将B +离子注入到 器件区21A,的没有覆盖抗蚀剂图案R的部分中。结果，在多晶硅图案23A 和23C之间的器件区21A,中形成p+型扩散区21a。此时，根据图9B的步骤， 在器件隔离绝缘膜211上的多晶硅图案21A-21C和多晶硅图案23D用B掺 杂，以形成p+型。接下来，在图9C的步骤中，去除抗蚀剂图案R，将B +的离子注入引 入器件区21A,中，同时使用多晶硅图案23A和23C作为掩模。由此，在器 件区21 Ai上在多晶硅图案23A和23C的远离源极区21a的各侧形成p型漏 极扩展区21b和21c。同时，在源极区21a的与其重叠的表面部分中形成类 似的注入区21b'。此外，在图9C的离子注入工艺中，在相同的条件下对多晶硅图案 23A-23C执行相同的B的离子注入。接下来，在图9D的步骤中，通过CVD工艺在图9C的结构上沉积绝缘 膜(未示出)，接下来通过大概垂直于衬底表面工作的各向异性蚀刻工艺进 行回蚀处理。然后，在多晶硅图案23A-23D的各侧壁表面上形成侧壁绝缘膜 SW。此外，在图9E的接下来步骤中，通过离子注入工艺对器件区21A,引 入B + ，同时使用多晶硅图案21A和21C作为掩模。然后，在侧壁绝缘膜 SW的外部，在多晶硅图案23A和承载多晶硅图案23B的器件隔离绝缘膜211 之间形成p+型漏极区21d。此外，向p+型源极区21a的内部进行类似的B离 子注入，并且与p+型源极区21a重叠形成p+型离子注入区21d'。
此外，在图9E的步骤中，在相同的条件下对多晶硅图案23A-23D执行 B离子注入。
接下来，在图9F的步骤中，通过硅化工艺在图9E结构的暴露硅表面上 形成硅化层，结果，分别在多晶硅图案23A-23C上形成硅化层24A-24C。此 外，在源极区21a和漏极区21d上形成硅化层21a和24d。此外，在构成电 阻元件R的多晶硅图案23D中，通过电介质图案25d以彼此分离的方式形成 两个硅化形成区，并且在这种硅化形成区上形成硅化层24e和24f。
此外，根据图9G的步骤，在层间绝缘膜25中形成通孔，用以暴露出硅 化层24a和24d，并且通过用通路塞25A和25B填充通孔来获得参照图1所 说明的等效电路的SRAM20。
此外，根据图9G的步骤，在层间绝缘膜25中形成通孔，用以暴露出多 晶硅图案23D的硅化层24e和24f，并且通过用通路塞25D和25E填充通孔 来同时形成多晶硅图案23D的电阻元件R。
而图9G示出在通路塞25A和25B中不存在位置偏移的状态，甚至如图 9H所示在通路塞25A和25B沿着至多晶硅图案23A和23B的方向移位的情 况下，通路塞25A保持与高浓度扩散区21a的接触，并且在将多晶硅图案 23A用作栅电极的负载晶体管中不会增加源极电阻。因此，不存在如参照图 3先前所述晶体管特性改变的问题。
此外，根据本实施例，高浓度扩散区21a的形成同时可形成多晶硅电阻 元件，所以不存在制造工艺步骤增加或制造成本增加的问题。
第二实施例
同时，由于缺少位置对准的余量，随后由于SRAM的过分小型化，从而如参照图5C所述使得器件区11Ai的宽度目前小于通路塞的直径，所以会出现由参照图5B所述的通路塞15A的位置偏移引起的负载晶体管的特性改变的问题。因此，有人尝试如图IO所示进行解决，以扩大在通路接触VDD附近的器件区IIA,或11A2的宽度。这里，图10是从图2的布局图提取包含有 器件区11Ai和11A2的n阱部分的示图。然而，在实践中不能使用这种结构。如图10所示，根据这种结构，n型 器件区IIA,太接近于相邻的p型阱。考虑到对接触VDD施加电源电压，存 在SRAM发生故障的实质风险。另一方面，图11是示出根据第二实施例的SRAM布局图的示图。在图 11中，先前描述的这些部件通过相同的标号表示，并且省略对其的描述。参照图11，应注意的是，本实施例不增加与通路接触VDD对应的器件区IIA!和11A2的宽度，就像图10的布局图一样，但是在一个方向上移动了通 路接触VDD。根据这种结构，即使在通路接触VDD被移动并接近于栅电极G,或G2，并且从通路接触VDD流到负载晶体管的沟道的载流子被阻止的情况下，如图11的x所示，考虑到载流子可沿着即使在这种情况下也不会被阻止的路径流动的事实，从而能够避免由于先前所述源极电阻增加导致的晶体管特性降低的问题。此外，由于在n型器件区11Ai和相邻p型阱之间保证足够的距离， 所以不会出现击穿电压降低的问题。在图11中，应注意的是，在空白处所 示的器件区11Ai和11A2的暴露部分实际上覆盖有硅化层。 图12以平面图示出图11的器件区11Aj。参照图12，与栅电极G7对应的多晶硅图案13C、与栅电极G,对应的 多晶硅图案13A和与栅电极G2对应的多晶硅图案13B分别在上面承载有侧 壁绝缘膜SW，并且在器件区11Ai上延伸，其中可以看出，构成通路接触 Vdd的通路塞15A形成在多晶硅图案13A和13C之间，从而通路塞15A位 于一对侧壁绝缘膜SW之间。此外，在面对多晶体图案14A的多晶硅图案 13B的侧面局部去除侧壁绝缘膜SW，并且构成通路接触V2的通路塞15B将 多晶硅图案13B连接至器件区11A1Q在图12中，同样地，由空白处所示的器件区IIA,的暴露部分覆盖有硅 化膜，例如CoSi2或NiSi。图13A是提取图12中在通路接触Vdd附近的部分、因此是接触塞15A 的平面图，图13B是如图13A所示沿线bxl-bxl'提取的截面图，图13C是 图13A中沿线bx2-bx2'提取的截面图，图13D是图13A中沿线byl-byl'提
取的截面图。
参照图13A-图13C，可以看出，在沿线bx2-bx2'提取的图13C的截面图 中，形成与图5B类似的结构，因此对于具有多晶硅栅电极13A的负载晶体 管产生源极电阻的增加，这是由于如图13C的X所示限制了向沟道区注入载 流子的路径。另一方面，根据沿线bxl-bxl'提取的截面图，可以看出，通路 塞15A从横截面的平面偏移，并且有效地将载流子注入到沟道区，进而从源 极区lle注入到栅电极图案14C正下方的沟道区。
在本实施例中，同样，如图13D的截面图所示，通路塞15A具有的 直径W,大于器件区IIA!的宽度W2 (Wi>W2)。例如，通路塞15A在 其底部端部具有的直径为大约100nm，而器件区IIA,具有的宽度仅为大 约70nm。即使在这种情况下，通过使得通路塞15A在其中心线c2相对 于器件区11A，的中心线d移动25nm (图12中5 = 25nm)，能够保证围 绕通路塞15A的载流子路径具有大约10nm的宽度。
在本实施例中，同样，图11和图12中的器件区IIA,和11A2的部 分覆盖有硅化膜，除了由通路接触Vdd和V2的通路塞15A和15B或者 由构成栅电极G,、 02和07的多晶硅图案13A-13C覆盖的部分，其中所 述栅电极G,、 G2和G7包含有其侧壁绝缘膜SW。
而如图11所示，本实施例使得通路接触vdd移动至n型阱11N和p 型阱IIP之间的阱边缘WB的侧面，也能够在远离阱边缘WB的方向上 移动通路接触VDD。
第三实施例
图14是示出根据第三实施例的SRAM的布局图的示图。在图14中， 先前描述的这些部件通过相同的标号表示，并且省略对其的描述。
参照图14，本实施例在与图11的布局类似的一个方向上移动其中一个 通路接触VDD，并且在远离邻近的p型阱的方向上形成通路接触VDD的部分 扩展器件区11A1的宽度。
根据这种结构，即使在通路接触vdd被移动并接近于栅电极G！或G2，并且从通路接触vdd流到负载晶体管的沟道的载流子被阻止的情况下，如图 11的x所示，考虑到载流子可沿着即使在这种情况下也未被阻挡的路径流动 的事实，从而能够避免由于先前所述源极电阻增加导致的晶体管特性降低的问题。此外，由于在n型器件区11Ai和相邻p型阱之间保证足够的距离，所以不会出现击穿电压降低的问题。从而，考虑到器件区11A,的宽度在如图14中的点划线所示远离阱边缘WB的方向上扩展的事实，所以不会出现击穿电压降低的问题。在本实施例中，同样，通路塞15A具有的直径W!大于器件区11A, 的宽度W2(W户W》，然而，通过使得器件区11A!的宽度扩展大约40nm 并且使得通路塞15A的中心线c2相对于器件区11A,的中心线c,移动 25nm，来保证围绕通路塞15A的载流子路径具有大约30nm的宽度。在本实施例中，同样，图14中的器件区IIA,和11A2的部分覆盖有 硅化膜，除了由通路接触Vdd和V2的通路塞15A和15B或者由构成栅 电极G,、 02和G7的多晶硅图案13A-13C覆盖的部分，其中所述栅电极G2和G7包含有其侧壁绝缘膜SW。因此，根据第二和第三实施例，通过保证通路接触Vdd周国的裁流 子的围绕路径，能成功避免与接触的移动相关的源极电阻增加的问题。 从而，应注意的是，当围绕路径设置有10-30nm的宽度时，能达到足够 的效果。在每一上述实施例中，p型和n型的导电类型可以颠倒。 在没有指定时，可将CoSi2或NiSi用于硅化层。
权利要求
1.一种半导体存储器件，包括半导体衬底；第一CMOS反相器，其包括第一和第二MOS晶体管，所述第一和第二MOS晶体管分别具有彼此不同的沟道导电类型，并且在所述半导体衬底上的第一节点串联连接；第二CMOS反相器，其包括第三和第四MOS晶体管，所述第三和第四MOS晶体管分别具有彼此不同的沟道导电类型，并且在所述半导体衬底上的第二节点串联连接，所述第二CMOS反相器与所述第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在所述半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管具有与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选择信号来驱动的第二栅电极；多晶硅电阻元件，其形成在所述半导体衬底上的器件隔离区上；所述第一和第三MOS晶体管的每一个形成在由所述器件隔离区界定在所述半导体衬底中的第一导电类型的器件区中；所述第一和第三MOS晶体管的每一个包括多晶硅栅电极，经由栅极绝缘膜形成在所述半导体衬底上，并在其各自的侧壁表面承载有栅极侧壁绝缘膜；第二导电类型源极区，形成在所述半导体衬底中的所述多晶硅栅电极的第一侧，使得所述第二导电类型源极区的端部侵入到所述多晶硅栅电极正下方的一部分所述半导体衬底中；第二导电类型漏极扩展区，形成在所述半导体衬底的表面部分中的与所述多晶硅栅电极的所述第一侧相对的第二侧，使得所述第二导电类型漏极扩展区的端部侵入到所述多晶硅栅电极正下方的一部分所述半导体衬底中；以及第二导电类型漏极区，与所述漏极扩展区重叠地形成在所述半导体衬底中的所述第二侧的所述栅极侧壁绝缘膜的外侧，其中所述漏极区的深度大于所述第二导电类型漏极扩展区的深度；其中所述源极区形成为比所述漏极扩展区更深，所述多晶硅栅电极具有的膜厚度等于所述多晶硅电阻元件的膜厚度，所述源极区和所述多晶硅电阻元件掺杂有相同的掺杂物元素。
2. 如权利要求1所述的半导体存储器件，其中所述源极区具有的杂质浓度水平大于所述漏极扩展区的杂质浓度水平。
3. 如权利要求1或2所述的半导体存储器件，其中所述源极区形成 的深度大于所述漏极扩展区和所述漏极区中任一个的深度。
4. 如权利要求1-3中任一权利要求所述的半导体存储器件，其中延 伸有多晶硅图案，其构成在所述器件隔离区上与所述漏极区紧密邻近的 所述第一和第三MOS晶体管中的另一个的栅电极，第一通路塞经由第一 硅化层与所述源极区接触，第二通路塞经由第二硅化层与所述漏极区接 触，第三和第四通路塞分别经由第三和第四硅化层与所述多晶硅电阻元 件的第一和第二区接触，其中所述第二通路塞经由第五硅化层与所述多 晶硅图案的上表面接触，进而在面向所述多晶硅栅电极的侧面与所述多 晶硅图案的侧壁表面接触。
5. —种半导体存储器件的制造方法，所述半导体存储器件包括第 一 CMOS反相器，其包括第一和第二 MOS晶体管，所述第一和第二 MOS 晶体管分别具有彼此相反的沟道导电类型，并且在半导体衬底上的第一 节点串联连接；第二CMOS反相器，其包括第三和第四MOS晶体管， 所述第三和第四MOS晶体管分别具有彼此相反的沟道导电类型，并且在 所述半导体衬底上的第二节点串联连接，所述第二 CMOS反相器与所述 第一CMOS反相器一起形成触发器电路；第一转移晶体管，配置在所述 半导体衬底上第一位线与所述第一节点之间，所述第一转移晶体管具有 与字线连接的并通过所述字线上的选择信号来驱动的第一栅电极；第二 转移晶体管，配置在所述半导体衬底上第二位线与所述第二节点之间， 所述第二转移晶体管具有与所述字线连接的并通过所述字线上的选择信 号来驱动的第二栅电极；以及多晶硅电阻元件，其形成在所述半导体衬 底上的器件隔离区上；所述方法包括以下步骤作为对多晶硅膜图案化的结果，经由栅极绝缘膜，在由所述器件隔 离区在所述半导体衬底上界定的第一导电类型的器件区上形成用以构成所述第一MOS晶体管的栅电极的第一多晶硅图案，同时在所述器件隔离 区上形成用以构成所述多晶硅电阻元件的第二多晶硅图案；将所述第二导电类型的杂质元素引入到在所述第一多晶硅图案的第 一侧的所述器件区中，并进而引入到所述第二多晶硅图案中，从而在所 述器件区中的所述第一多晶硅图案的所述第一侧形成所述第二导电类型 的源极区，并用所述杂质元素掺杂所述第二多晶硅图案；将所述第二导电类型的杂质元素引入到在所述第一多晶硅图案的所 述第一侧和与所述第一侧相对的第二侧的所述器件区中，并进而引入到 所述第二多晶硅图案中，从而在所述第一多晶硅图案的所述第二侧的所 述器件区的表面部分中形成漏极扩展区，其具有的杂质浓度低于所述源 极区的杂质浓度，并增加所述第二多晶硅图案的杂质浓度；在所述第一和第二多晶硅图案的各侧壁表面上形成侧壁绝缘膜；并 将所述第二导电类型的杂质元素引入到所述器件区中，进而引入到所述 第二多晶硅图案中，同时将所述第一多晶硅图案和在所述第一多晶硅图 案的所述第一侧和所述第二侧的所述侧壁绝缘膜用作掩模，从而在所述 第一多晶硅图案的所述第一侧和所述第二侧的所述侧壁绝缘膜的各外部 形成所述第二导电类型的漏极区，并增加所述第二多晶硅图案的杂质浓 度。
6. 如权利要求5所述的制造方法，其中在上述形成所述源极区的步 骤引入所述第二导电类型的所述杂质元素的深度大于在上述形成所述漏 极扩展区或上述形成所述漏极区中任一步骤所引入的深度。
7. 如权利要求5-6中任一权利要求所述的制造方法，还包括以下步 骤在所述源极区、所述漏极区和所述第二多晶硅图案的所述第一和第二区 上分别形成第一、第二、第三和第四硅化层，并且经由所述第一至第四硅化 层分别形成到达所述源极区、所述漏极区和所述第二多晶硅图案的所述第一 和第二部分的第一至第四通路塞。
8. —种半导体存储器件，包括半导体衬底；第一CMOS反相器，其包括第一和第二MOS晶体管，所述第一和第二MOS晶体管分别具有彼此相反的沟道导电类型，并且在 所述半导体衬底上的第一节点串联连接；第二 CMOS反相器，其包括第三和第四MOS晶体管，所述第三和第 四MOS晶体管分别具有彼此相反的沟道导电类型，并且在所述半导体衬 底上的第二节点串联连接，所述第二 CMOS反相器与所述第一 CMOS反 相器一起形成触发器电路；第一转移晶体管，配置在所述半导体衬底上第一位线与所述第一节 点之间，所述第一转移晶体管具有与字线连接的并通过所述字线上的选 择信号来驱动的第一栅电极；第二转移晶体管，配置在所述半导体衬底上第二位线与所述第二节 点之间，所述第二转移晶体管具有与所述字线连接的并通过所述字线上 的选择信号来驱动的第二栅电极；所述第一 MOS晶体管形成在通过器件隔离区形成于所述半导体衬底 上的条形的第一器件区中，所述第一MOS晶体管具有横穿所述第一器件 区的第一多晶硅图案的栅电极；所述第三MOS晶体管形成在通过所述器件隔离区形成于所述半导体 衬底上的条形的第二器件区中，所述第三MOS晶体管具有横穿所述第二 器件区的第二多晶硅图案的栅电极；所述第一多晶硅图案通过第一通路塞连接至所述第二器件区的第一 端部；所述第二多晶硅图案通过第二通路塞连接至所述第一器件区的第一丄山顺；第三通路塞在所述第一通路塞关于所述第一多晶硅图案的一侧的相对 侧，与所述第一器件区的一部分接触，作为电源接触；第四通路塞在所述第二通路塞关于所述第二多晶硅图案的相对侧，与所 述第二器件区的一部分接触，作为电源接触；所述第三通路塞具有的直径大于所述第一器件区的宽度；所述第四通路塞具有的直径大于所述第二器件区的宽度；所述第三通路塞从所述第一器件区的中心线偏移；所述第四通路塞从所述第二器件区的中心线偏移。
9. 如权利要求8所述的半导体存储器件，其中在所述第三通路塞的 一侧的所述第一器件区中，覆盖所述第一器件区的表面的所述硅化层暴 露的宽度至少为10nm，以及在所述第四通路塞的一侧的所述第二器件区 中，覆盖所述第二器件区的表面的所述硅化层暴露的宽度至少为10nm。
10. 如权利要求8所述的半导体存储器件，其中在所述第一和第二 器件区的每一个中，所述硅化层暴露的宽度为10nm-30nm。
11. 如权利要求8-10中任一权利要求所述的半导体存储器件，其中 在所述半导体衬底中的第一导电类型阱内形成所述第一和第二器件区， 所述半导体衬底在所述第一器件区和所述第二器件区的一侧分别形成有 与所述第一导电类型阱相邻的第二导电类型的第一和第二阱，所述第三 通路塞形成为从所述第一器件区的中心线沿着朝向所述第二导电类型的 所述第一阱的方向偏移，所述第四通路塞形成为从所述第一器件区的所 述中心线沿着朝向所述第二导电类型的所述第二阱的方向偏移。
12. 如权利要求11所述的半导体存储器件，其中在所述衬底的表面 上，所述条形的所述第一器件区在远离所述第二导电类型的所述第一阱 的方向上与所述第三通路塞接触的部分中具有第一凸部，以及在所述衬 底的所述表面上，所述条形的所述第二器件区在远离所述第二导电类型 的所述第二阱的方向上与所述第四通路塞接触的部分中具有第二凸部。
全文摘要
一种半导体存储器件及其制造方法。SRAM包括第一和第二MOS晶体管串联的第一CMOS反相器；第三和第四MOS晶体管串联的第二CMOS反相器，其与第一CMOS反相器一起形成触发器电路；和形成在器件隔离区上的多晶硅电阻元件，第一和第三MOS晶体管的每一个形成在第一导电类型的器件区中，并包括在栅电极的侧壁绝缘膜的外侧的第二导电类型漏极区，其具有的深度大于其漏极扩展区的深度，其中形成的源极区比漏极扩展区更深，多晶硅栅电极具有的膜厚度等于多晶硅电阻元件的膜厚度，用相同的掺杂物元素掺杂源极区和多晶硅电阻元件。即使构成SRAM的负载晶体管中的电源接触产生位置偏移，也能避免源极电阻增加，以免出现缺陷。
文档编号H01L29/08GK101252132SQ200810081928
公开日2008年8月27日 申请日期2008年2月22日 优先权日2007年2月22日
发明者安田真 申请人:富士通株式会社
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