半导体集成电路器件及其制造方法
专利名称：半导体集成电路器件及其制造方法
技术领域：
本发明涉及一种半导体集成电路器件及其制造方法，特别地，涉及一
种活用POE(元件上焊盘，PadonElement)技术、即在半导体器件正上方设 置接触焊盘的技术、在有源电路区域正上方具有在导线键合和检查时能够 实施探头检查的结构的功率集成电路及其制造方法。
背景技术：
近年来，随着信息技术的推广，作为计算机、信息存储装置、便携式 电话、便携式照相机等的电子设备及视频设备的性能，提高了对高速化、 低功耗化和高品质化的要求。
对这些电子设备的性能产生较大影响的有电源、电机驱动器、以及音 频放大器、多通道驱动器等的基干半导体电子部件，对这些半导体电子部 件的性能产生较大影响的有内置功率器件的功率集成电路。由此，作为构 成功率集成电路的半导体元件的性能，正强烈要求进一步的高速化、低功 耗化和高品质化。
然而，作为一般市场上的需要，除上述高速化及低功耗化外、还希望 大幅度改善功率器件及电路特性，同时还在向有源的电路区域的正上方形 成导线及焊球的结合中，对于更低成本且可信赖的结构和方法存在多种需 求，且存在各种各样的提案。
在此，首先，简单说明一种在POE技术、即在半导体器件正上方设 置接触焊盘的技术被提出前的现有技术。
接触焊盘与外部的引线框的连接构件是焊接导线。作为在焊接导线中 使用的材料，可列举出单质或合金的金、铜及铝。当作为材料采用金的情 况下，通常使用的焊接导线的直径为大约20 50^im，通过导线焊球键合， 通常将焊球安装在芯片上。因此，焊接作业时，在利用焊接毛细管作用将焊球压扁成典型的钉头形状情况下，为了固定焊球，就必须使接触焯盘的
面积非常大。在自由(free)状态下悍球的直径由于典型为导线直径的约 1.2 1.6倍，所以接触焊盘的形状就依赖于工艺参数，必须为约50X 50Mm 150X15(Vm范围的正方形。此外，如果连接构件为焊球，那么焊 球直径就典型为约0.2 0.5mm的范围，接触焊盘的面积必须为约0.3 0.7mm范围的正方形。而且，在此，所谓焊球的表现并不意味焊接触点一 定为球状，也可以是半球、半圆顶、切断的圆锥状、或一般的凸起那样的 各种各样的形状。正确的形状依赖于堆积技术、回流技术及材料组成。
此外，通常，沿着芯片四周将接触焊盘配置成实质上直线的排列，消 耗大面积的"硅资源"(芯片绝大多数能用硅半导体材料在基板上进行 制造)。在最近的半导体集成电路器件中，需要很多接触焊盘，其数量即 便仅仅地连接及电源连接也常常达到几百个。并且，当包含信号连接时， 就需要比IOOO个还要多的接触焊盘，就会大量牺牲贵重的硅资源。
此外，导线键合的工艺根据经过几年间的经验，可明确对金属及电介 质的下侧的层会产生相当大的应力。此原因是焊接毛细管作用的冲击(为 了压扁金属焊球形成钉头接触)、焊接毛细管作用及金属焊球的超声波振 动的频率及能量(为了突破暴露出的金属层的表面的氧化铝膜)、以及工 艺(使金/铝熔敷的金属间化合物的形成开始)的时间及温度。由于借助于 导线键合的工艺中的应力、或由多探针试验及装配后的器件工作赋予的应 力，回避了在接触焊盘下的层中产生热裂或弧坑的危险性，所以，在这几 年间当中确立了涉及半导体集成电路器件的布图的设计规则，即在接触焊 盘下的区域中禁止配置电路结构的同时，避免使用易于损坏、机械性差的 介质材料。为此，即便仅设置接触焊盘也需要很多的硅资源。
在这样的背景下，通过大幅度改善功率器件及电路特性、并向有源的 电路区域的正上方形成导线及焊球的结合，就能够希望获得低成本并且可 信赖的结构及方法的同时，如上所述，还强烈要求半导体集成电路的高速 化及低功耗化。
首先，对于半导体集成电路的高速化成为障碍的是MOS晶体管自身 的延迟和处于其上层处的布线引起的布线延迟。过去，利用縮短栅极长度
的微细化技术，虽然能够降低MOS晶体管自身的延迟，但是随着MOS
晶体管自身的延迟的变小，布线延迟的问题就变得明显。
因此，由于縮小布线间延迟的目的，就要对在布线间夹持的绝缘膜采
用介电常数低的绝缘膜(低介电常数膜)。然而，由于实现介电常数3.0 以下的低介电常数膜，相比于目前为止所采用的氧化硅膜，机械强度大大 地降低，所以在承担半导体集成电路的电路形成的扩散工序结束之后，在 承担半导体集成电路器件的封装的组装工序、特别是导线键合工序中就会 成为问题。
在此，说明在现有的探头检查或导线键合中的具体问题。
图16 (a)及(b)示出了现有技术中的IC芯片的一部分的简化剖面图。
如图16 (a)及(b)中所示，在p型硅基板911上形成n型埋置区 913及n型阱区917，在n型阱区917上形成由栅氧化物930、多晶硅*栅 931及源/漏接触区921构成的功率晶体管IOOC。此外，形成覆盖功率晶 体管100C的第1层间绝缘体层941，在该第1层间绝缘体层941中形成 与源/漏接触区921连接的第1通孔942。此外，在第1层间绝缘体层941 之上形成源电极用线SN及漏电极用线DN，并形成覆盖它们的第2层间 绝缘体层944,在该第2层间绝缘体层944中形成与源电极用线SN连接 的第2通孔X(而且，虽然未图示，但同样地，也形成与漏电极用线DN 连接的通孔(Y))。在第2层间绝缘体层944之上形成由金属层构成的 第2层的总线11 ，并形成覆盖该第2层的总线1的第3层间绝缘体层947， 在该第3层间绝缘体层947中形成与第2层的总线11连接的第3通孔XI (而且，虽然未图示，但同样地，也形成与第2层的总线连接的通孔(Y1))。 在第3层间绝缘体层947之上形成由金属层构成的第3层的总线140C、 150C,在该第3层总线140C、 150C之上形成第3层间绝缘体层950及保 护用覆盖层955。在形成在第3层间绝缘体层950中的开口部956中形成 接触焊盘304、焊球961及焊接导线306。
在具有上述结构的现有例子中，首先，如图16 (a)中所示，当在接 触焊盘304上进行探头检査或导线键合306时，探测或导线键合306的冲 击负载通过接触焊盘304例如在第3层的总线140产生翘曲972。由此，
如图16 (b)中所示，此产生的翘曲972就会传递给第3层的总线140的 正下方的的层间绝缘膜947，这就使得层间绝缘膜947大幅变形，层间绝 缘膜947中引起裂纹973。由此，翘曲972或裂纹973就成为因接触焊盘 剥落或层间膜的剥离而导致的可靠性不好的原因。
并且，近年来，以缩小半导体元件的尺寸、降低成本为目的，正在开 发一种在晶体管上设置有接触焊盘的半导体元件。此时，当在布线间及层 间绝缘膜中使用机械强度低的低介电常数膜时，因探测或导线键合的冲击 而使低介电常数膜变形，在晶体管中冲击容易传导。因此，就会对晶体管 造成损伤，就会引起品质不良。
以下的专利文献中提出了针对上述问题的对策。
在专利文献l中，在接触焊盘的正下方夹持层间绝缘膜形成金属层， 利用通孔连接此金属层和接触焊盘，由此通过金属层能够阻止导线键合对 层间绝缘膜造成的冲击，同时通孔还抵消此冲击导致的金属层要向冲击的 施加方向的变形。像这样，在专利文献l中，由于具有补偿在接触焊盘的 正下方成膜的层间绝缘膜的机械强度的下降这样的接触焊盘结构，就抑制 因导线键合导致的对晶体管的损伤。
然而，当作为金属材料采用铜时，虽然能利用镶嵌工艺形成铜布线， 但电解电镀铜后通过进行用于使电镀的铜平坦化的化学机械抛光 (CMP:Chemical Mechanical Polishing),具有柔性性质的铜图形，当其面 积大面积化时，就会发生其中央部被削薄，膜厚变得非常薄这样的洼曲。 而且，为了在下层中形成微细的通孔图形，而使金属层的膜厚薄膜化，由 此，当使铜图形的面积大面积化时，通过CMP就会产生铜被完全削除的 部分。
这点在上述专利文献1中，当第2层金属层即铜形成时发生上述现象。 如此，当使铜图形的中央部变薄、露出铜被完全削除的部分时，层间绝缘 膜受到的导线键合的冲击就会变大，增大裂缝发生的可能性。
相对于此，在专利文献2中，提供一种能够针对接触焊盘的正下方的
绝缘膜及晶体管防止因导线键合导致的损伤的接触焊盘结构。即，专利文 献2的半导体器件包括由导电层构成的第1电极、由在第1电极上形成的 导电层构成的外部连接电极、和在第1电极下部通过贯通孔与第1电极连
接的至少一层的第2电极，在第2电极的四周具有多个凸起形状。
像这样，通过采用用通孔连接被最上层金属和层间绝缘膜夹持的金属 层(以下，称为下层金属)的结构，就能够防止因导线键合的冲击导致的 接触焊盘正下方的布线间及层间的绝缘膜中所采用的低介电常数膜的变 形或裂缝的发生。即，针对导线键合的冲击，由于最上层金属被下层金属 支撑，即便受到导线键合的冲击也不会变形。其结果，就能够抑制传导至 作为接触焊盘正下方的层间绝缘膜的低介电常数膜的导线键合的冲击，并 能够防止低介电常数膜的变形及裂缝的产生。
而且，目的在于防止因下层金属的大面积化而引起的CMP的翘曲，
由于在下层金属的四周部设置大量的凸起形状，通过使下层金属的表面积 扩大、提高与层间膜的粘接性，就能够降低因导线键合的冲击而对晶体管 的损伤、同时还能够防止在层间绝缘膜处产生裂缝。
如上所述，根据专利文献2所采用的接触焊盘结构，就防止了对于接 触焊盘正下方的绝缘膜及晶体管的导线键合而导致的损伤、进而为半导体 集成电路的高速化作出贡献。
然后，成为半导体集成电路的低功耗化的障碍在于，活用微细化MOS 工艺、 一面有效利用半导体产品的芯片面积， 一面尽可能縮小芯片面积、 实现内置功率器件的功率集成电路。在这种功率集成电路中，为了低功耗 化的目的，当驱动功率器件时，通常采用脉宽调制(PWM)驱动的技术。 在此PWM驱动下，减少功率器件的导通电阻，是一种关系到低功耗化的 重要工艺技术。
在专利文献3中，提出了一种活用POE技术、尽可能减少功率器件 的导通电阻的现有的相关技术。即，作为一种在有源的电路区域部分的正 上方能够实施导线键合的功率集成电路，在此功率集成电路中，活用POE 技术、在与功率晶体管的电极连接的总线的正上方配置多个接触焊盘，利 用焊接导线连接多个接触焊盘和引线框。由此，由于最小化从连接构件直 至电极的电阻值及电流路径，因此能够改善功率晶体管的电特性。
图17示出了专利文献3中记载的半导体集成电路器件的一部分的简 化平面图。
如图17的平面图中所示，在IC芯片1内，形成有功率晶体管的有源
区域2，在该有源区域2上，形成由片状金属构成的、与所有的源电极连 接的第1总线3、和与所有漏电极连接的第2总线4。在第1总线3和第2 总线4上，分别3个3个地设置接触焊盘5，共通地与各自的总线连接。 配置第1总线3上的3个接触焊盘5，以便与第2总线4上的3个接触焊 盘5相互左右对称。设置连接各接触焊盘5和外部的引线框7的焊接导线 6。
在具有上述结构的专利文献3中，在与功率晶体管的电极连接的总线 的正上方配置接触焊盘，利用焊接导线，通过连接多个接触焊盘和引线框， 就能够实现低导通电阻的功率集成电路、并对作为半导体集成电路的性能 的低功耗化而作出贡献。
此外，大大妨碍作为此半导体的性能的高品质化的，是存在半导体器 件承受的焊接用接触焊盘的表面的探针痕这样的课题。
换言之，当釆用具有用于进行检査、及焊接所必要最低限度的尺寸的 接触焊盘，进行电特性检查，此后采用相同的接触焊盘来进行焊接时，常 出现焊接失败。这就成为进行特性检查时触到的检查工具的探针在焊接用 接触焊盘上残留探针痕的主要原因。
此外，随着接触焊盘的进一步微细化，相对接触焊盘的大小，探针痕 所占据比例变大，就会存在焊接时此探针痕成为压接或合金形成的障碍这 样的课题。
针对这些半导体器件所承受的焊接用接触焊盘的表面的探针痕的课 题，专利文献4提出了一种利用接触焊盘的布局的设计来实现此课题的解 决的现有技术。
图18示出了专利文献4中记载的表示半导体芯片周边的焊盘布局的 简化平面图。
如图18中所示，在接触焊盘单元本体101上搭载保护电路、控制逻 辑。区域109是检查用的电极区，区域110是焊接用的电极区。在此，区 域IIO基于焊接装置的精度或焊接导线的物理要因，为了能可靠地进行焊 接而规定最小尺寸，其宽度为105。此外，区域109，基于检査装置的精
度或检査用的针的物理特性，为了能可靠地进行检查而规定最小尺寸，其 宽度为106。
通过使上述区域109和区域110邻接或一部分重合配置来形成接触焊 盘102。接触焊盘102的一个特征在于，其形状为凸型。
焊接用接触焊盘区110的中心位置为103，探头检查用接触焊盘区109 的中心位置为104。
在此，间隔107示出了焊接用接触焊盘区110的中心103和探头检查 用接触焊盘区109的中心104的距离的最小宽度。即便在特性检查时放置 探针之后的接触焊盘上残留探针痕，如果维持仅此间隔的话，此距离也是 用于保证能够可靠地进行焊接的距离，对于专利文献4而言，为最重要的 距离。
如此，通过定义间隔107，即便按照使各自的中心103和104维持间 隔107以上的距离不重合的方式，配置区域109和区域110，由于能够保 证可可靠地实现检查和焊接，就也能够期待接触焊盘面积削减的效果。
艮p， 一种半导体集成电路器件，包括多个对各外部端子通过连接、配 置焊接用的第1矩形状的电极区和检测用的第2矩形状的电极区而形成的 多个接触焊盘；其中，多个接触焊盘由向半导体集成电路器件的外侧方向 的按第1矩形状的电极区、第2矩形状的电极区域的顺序排列形成的第1 接触焊盘，和向半导体集成电路器件的外侧方向的按第2矩形状的电极区、 第1矩形状的电极区的顺序排列形成的第2接触焊盘构成；通过构成交替 配置上述第1接触焊盘和上述第2接触焊盘的结构，在推进微细化的半导 体集成电路器件中，考虑将接触焊盘划分为检查用的区域和焊接用的区 域，根据检查装置、焊接装置的精度、和探针用的针的加工精度等信息来 预先决定与这些区域的宽度和间隔的最小值，实现此接触焊盘的设计以确 保此最小值。由此，即使在探头检查用接触焊盘的表面产生伤，由于在焊 接用接触焊盘的表面没有产生伤，也具有能够进行可靠性高的导线键合， 换言之，能够可靠地进行半导体集成电路器件的检査和组装这样的效果。
此外还有，在特性试验中的探针的接触时，伤及半导体芯片的焊接用 接触焊盘，在此部分由于表面的铝的剥离，合金层形成的面积变小，其结 果存在金属导线的结合可靠性下降这样的课题，但在专利文献5中提出了
用于解决此课题的现有技术。
图19示出了表示专利文献5中记载的半导体芯片周边的焊盘布局的 简化平面图。
如图19所示，由于通过以近似直线状配置包含用于使试验用探针与
作为连接区域的第1区域相接触的第2区域的多个焊接用接触焊盘，在与 直线交差的方向上并列配置焊接用接触焊盘的第l及第2区域，通过这样，
在焊接用接触焊盘部没有形成损伤，所以在实现提高结合可靠性的同时， 通过在邻接的焊接用接触焊盘间交替配置焊接区域，还能够得到能减小焊 接用接触焊盘间的间距这样的效果。
如以上所说明的，专利文献4及专利文献5，针对半导体器件承受焊 接用接触焊盘表面的伤痕这样的课题，通过设计半导体器件的布图来解决 问题、并对作为半导体集成电路的性能的高品质化作出贡献。
专利文献1:日本专利第2974022号
专利文献2:日本专利第3725527号
专利文献3:美国专利申请第US2002/0011674
专利文献4:日本专利第3843624号
专利文献5: JP特开2001-338955号公报
但是，在上述的专利文献3 5中公开的现有技术的结构中，特别是 在对功率晶体管正上方的接触焊盘焊接时，由于因对接触焊盘施加的负载
而产生的应力，在形成在接触焊盘的下部的最上层的宽幅的总线的周边， 翘曲的产生增加，在绝缘膜中产生裂缝。像这样产生裂缝就会成为接触焊 盘的下部的最上层的宽幅的总线的周边的翘曲增加、以及接触焊盘的下部 的绝缘膜的强度下降的原因，因为利用接触焊盘的下部的最上层的宽幅的 总线和接触焊盘的下部的绝缘膜不能吸收因对接触焊盘施加负载而产生 的应力。而且， 一旦产生的裂缝达到下层的绝缘膜，就会对下层的半导体 元件产生损害。
艮口，由于不能缓和从功率晶体管的正上方的接触焊盘传来的由导线键 合引起的机械力学的压力，所以就存在在幅宽大的总线的周边产生翘曲， 在接触焊盘周边和最上层的宽幅的总线的周边的绝缘膜中产生裂缝这样 的问题。
并且，为了对应半导体集成电路的市场所期望的高功能化及高性能 化，正进一步推进着利用微细工艺的大芯片化、多管脚化。为了这些半导 体集成电路的功能的保证、性能保证、可靠性提高、在后工序中合格率提 高，作为对同一晶片的探头检查，就需要应对低温检查、常温检查、高温 检查、晶片老化试验等的多次探头检査。
但是，在上述专利文献3所公开的结构中如图20 (b)(该图20(b) 是与上述图16 (a)及(b)的剖面图相对应的剖面图，是后述的图20 (a) 的XXb-XXb线的剖面图)所示，特别地，对功率晶体管正上方的接触焊 盘，进行多次探头检查时，存在由于因施加到接触焊盘上的负载而产生的 应力，而在接触焊盘的下部形成的最上层的宽幅的总线周边产生翘曲这样 的问题。
具体地，探针52接触到接触焊盘304的情况下，即通过合适的针压 将探针52的尖端部按压在接触焊盘304上时，随着探针52向水平方向滑 动，探针52的尖端部就会啮入接触焊盘304中。由此，在探针52和接触 焊盘304之间可获得低的接触电阻。此时，由探针52付与的应力虽然被 消耗在构成接触焊盘304的金属的塑性变形上，但由于探针52与接触焊 盘304多次接触，还会存在在焊盘304的下部形成的最上层的宽幅的总线 的周边产生翘曲的问题。而且，由于探针52与接触焊盘304多次接触， 接触焊盘304逐渐变薄， 一旦探针52的尖端部达到接触焊盘304的底面 附近，由探针52付与的应力就被一直施加到接触焊盘304的周边和基底 结构，存在产生裂缝的问题。
而且，在专利文献3所公开的结构中，如图20(a)(而且，图20(a) 是与图17的简化平面图对应的平面图)所示，特别地，对功率晶体管正 上方的接触焊盘5进行探头检查时，存在半导体集成电路器件承受焊接用 接触焊盘5的表面的探针痕这样的问题。在半导体晶片工序结束后，进行 在晶片内形成的半导体芯片1的好、坏判定的检査。通过使连接到IC检 测器等的检查电路的检测用探针与设置在芯片1内进行与焊接导线连接的 铝等焊接用接触焊盘5相接触来进行此检查。此时，由于为了使检测用探 针和焊接用接触焊盘5间的接触电阻变小，检测用探针施加一定以上的加 重被推到焊接用接触焊盘5上，所以在与测试用探针接触的部分，焊接用
接触焊盘5的一部分的铝被去除，在焊接用接触焊盘5的表面产生探针痕。 由于此探针痕的产生，就会存在在检查后对于此焊接用接触焊盘5进行的 导线键合的连接强度劣化这样的问题。
然而，特别地，相对于芯片边在直线上一列配置功率晶体管上的接触
焊盘的情况下，接触焊盘的间距变窄，例如为80um以下的焊盘间距时， 检测用探针板的探针的针头的针径例如是70 ix m时，由于与旁边的探针产 生电接触，所以探针排列不间断，难于制成具有细针头的探针。因此，即 使相对于芯片边在直线上一列排列接触焊盘，由于也不能作成具有细针头 的检测器用探针板，所以难以实现80um以下的焊盘间距，难于实现多管 脚化。g卩，在半导体集成电路器件中想要实现功率晶体管上的狭窄焊盘间 距的情况下，存在封装组装和晶片探测兼容困难这样的问题。
发明内容
鉴于上述情况，本发明的目的在于，提供一种半导体集成电路器件及
其制造方法，该半导体集成电路器件具有以下的结构通过设计接触焊盘 和功率晶体管的布图，在能够缓和因检查时的探测的机械力学的压力或组
装的导线键合引起的机械力学的压力而产生的应力的同时，实现同一晶片 中的多次探头检查、并实现应对探头检查或多管脚化的功率晶体管正上方 的接触焊盘配置。
由此，提供一种防止成为对功率晶体管的损伤和压力的总线周边的翘 曲的发生、削减接触焊盘周边的裂缝产生，并且可靠地实现经过多次探头 检查后的通过导线键合的组装，可靠性高、能够实现低功耗化和省芯片面 积化和对探头检查的窄间距化的半导体集成电路器件及其制造方法。
为解决上述课题，本发明的第l方式的半导体集成电路器件，包括-在半导体基板上形成的集成化的有源元件，在有源元件之上形成的层间绝
缘膜，在层间绝缘膜中由在有源元件的正上方形成的第1金属层构成的、 作为有源元件的第1电极起作用的至少1个以上的第1金属图形，由第1
金属层构成的、作为有源元件的第2电极起作用的至少1个以上的第2金 属图形，在层间绝缘膜中由在第1金属层的正上方形成的第2金属层构成 的、与至少1个以上的第1金属图形电连接的第1总线，由第2金属层构
成的、与至少1个以上的第2金属图形电连接的第2总线，和设置在第l
总线及第2总线上的、至少l个以上的接触焊盘；接触焊盘具有探头检查 用区域和焊接用区域。
本发明的第2方式的半导体集成电路器件，包括在半导体基板上形 成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝缘 膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的第 1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、作
为有源元件的第2电极起作用的至少1个以上的第2金属图形，在层间绝 缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个以
上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的第l总线，由第2金属层构成的、与至少l个以上的第2金属图形电连接的 至少1个以上的第2总线，分别设置在第1总线及第2总线上的、由探头 检査用区域构成的至少1个以上的探头检查用接触焊盘，和分别设置在第 1总线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触
燥盘o
在本发明的第2方式的半导体集成电路器件中，邻接焊接用接触焊盘 配置探头检查用接触焊盘。
在本发明的第2实施方式的半导体集成电路器件中，利用第1总线及 第2总线的分别向外部的布线，引出并配置探头检查用接触焊盘。
在本发明的第1或第2方式的半导体集成电路器件中，有源元件是功 率晶体管。
在本发明的第1或第2方式的半导体集成电路器件中，彼此相邻的探 头检査区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的 焊接用区域被配置成距位于附近位置处的芯片边的距离不同。
在本发明的第1或第2方式的半导体集成电路器件中，在各个第1总 线及第2总线中形成至少1个以上的缝隙。
在本发明的第1或第2方式的半导体集成电路器件中，各个第1总线 及第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与 正交于芯片边的芯片边平行的边为长边的长方形状。
在本发明的第1或第2方式的半导体集成电路器件中，探头检查用区
域相比于焊接用区域配置在芯片周边侧。
在本发明的第l或第2方式的半导体集成电路器件中，焊接用区域相 比于探头检查用区域配置在芯片周边侧。
在本发明的第1或第2方式的半导体集成电路器件中，设置多个探头 检查用区域，以使它们以阵列状并且相对一方向交替配置。
本发明的一方式的半导体集成电路器件的制造方法，包括在半导体 基板上形成集成化的有源元件的工序，在有源元件之上形成第1层间绝缘 膜的工序，在有源元件的正上方隔着第1层间绝缘膜堆积第1金属层后， 通过构图该第1金属层，形成作为有源元件的第1电极起作用的至少1个 以上的第1金属图形及作为有源元件的第2电极起作用的至少1个以上的 第2金属图形的工序，在第l层间绝缘膜之上，按照覆盖至少l个以上的
第1金属图形及至少1个以上的第2金属图形的方式形成第2层间绝缘膜 的工序，在第1金属层的正上方隔着第2层间绝缘膜堆积第2金属层后， 通过构图该第2金属层，形成与至少1个以上的第1金属图形电连接的至 少1个以上的第1总线及与至少1个以上的第2金属图形电连接的至少1 个以上的第2总线的工序，在第2层间绝缘膜之上按照覆盖第1总线及第 2总线的方式形成第3层间绝缘膜的工序，在第3层间绝缘膜中分别形成 至少1个以上的开口部以使第1总线及第2总线分别露出的工序，在各个 开口部中露出的第1总线及第2总线上设置具有探头检查用区域和焊接用 区域的至少1个以上的接触焊盘，或设置由探头检査用区域构成探头检查 用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序，和在焊接用区 域中安装至少1个以上的连接构件的工序。
在本发明的一方式的半导体集成电路器件的制造方法中，构图第2金 属层的工序包含在第1总线及第2总线上分别形成至少1个以上的缝隙的 工序。
发明效果
根据本发明的第1方式的半导体集成电路器件，包括在半导体基板上 形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝 缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的
第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、 作为有源元件的第2电极起作用的至少l个以上的第2金属图形，在层间 绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个
以上的第l金属图形电连接的第l总线，由第金属2层构成的、与至少l 个以上的第2金属图形电连接的第2总线，设置在第1总线及第2总线上 的、至少l个以上的接触焊盘；接触焊盘具有探头检查用区域和焊接用区 域，由此，由于能够分散对各有源元件施加的机械的压力，就能够提高可 靠性，由于具有探头检查用的专用区域就能够从测量制造设备的制约中解 放出来，由于具有焊接用的专用区域就能够提高对于密接性的可靠性。而 且，采用POE的最上层由于没有下层制约，就能够起到所谓能够进行重 视可靠性的布图的效果。
根据本发明的第2方式的半导体集成电路器件，包括在半导体基板 上形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间 绝缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件 的第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、 作为有源元件的第2电极起作用的至少l个以上的第2金属图形，在层间 绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个 以上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的 第1总线，由第2层构成的、与至少1个以上的第2金属图形电连接的至 少1个以上的第2总线，分别设置在第1总线及第2总线上的、由探头检 查用区域构成的至少i个以上的探头检查用接触焊盘；分别设置在第1总 线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触焊盘， 由此，由于能够分散对各有源元件施加的机械的压力，就能够提高可靠性， 由于具有探头检查用的专用接触焊盘就能够从测量制造设备的制约中解 放出来，由于具有焊接用的专用接触焊盘就能够提高对于密接性的可靠 性。而且，采用POE的最上层由于没有下层制约，就能够起到所谓能够 进行重视可靠性的布图的效果。
在本发明的第2方式的半导体集成电路器件中，邻接焊接用接触焊盘 配置探头检査用接触焊盘，由此，由于具有探头检査用的专用接触焊盘， 就能够从测量制造设备的制约中解放出来，由于具有焊接用的专用焊盘就
能够提高相对于密接性的可靠性。
在本发明的第2实施方式的半导体集成电路器件中，利用第1总线及 第2总线的分别向外部的布线，引出并配置探头检查用接触焊盘，由此， 可起到能够应对探测中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，有源元件上功
率晶体管，由此，由于能够使采用POE的功率晶体管元件的导通电阻的 低电阻化，所以能够起到PWM驱动下的低功耗化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，彼此相邻的探 头检査区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的 焊接用区域被配置成距位于附近位置处的芯片边的距离不同，由此，可起 到能够应对探测或焊接中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，在各个第1总 线及第2总线中形成至少1个以上的缝隙，由此，可起到能够分散对各有 源元件施加的机械的压力，能够提高可靠性这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，各个第1总线 及第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与 正交于芯片边的芯片边平行的边为长边的长方形状，由此，可起到能够应 对探测或焊接中的焊盘间距的窄间距化，可使芯片紧縮、省芯片面积化这 样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，探头检査用区 域相比于焊接用区域配置在芯片周边侧，由此，可起到能够应对探测中的 焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，焊接用区域相 比于探头检查用区域配置在芯片周边侧，由此，由于通过缩短导线长，导 线电阻的低电阻化成为可能，能够起到使低功耗化成为可能这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，设置多个探头 检查用区域，以使它们以阵列状并且相对一方向交替配置，由此，可起到 能够应对探测中的焊盘间距的窄间距化这样的效果。
根据本发明的一方式的半导体集成电路器件的制造方法，包括在半 导体基板上形成集成化的有源元件的工序，在有源元件之上形成第1层间
绝缘膜的工序，在有源元件的正上方隔着第1层间绝缘膜堆积第1金属层 后，通过构图该第1金属层，形成作为有源元件的第1电极起作用的至少 1个以上的第1金属图形及作为有源元件的第2电极起作用的至少1个以 上的第2金属图形的工序，在第l层间绝缘膜之上，按照覆盖至少l个以
上的第1金属图形及至少1个以上的第2金属图形的方式形成第2层间绝 缘膜的工序，在第1金属层的正上方隔着第2层间绝缘膜堆积第2金属层 后，通过构图该第2金属层，形成与至少l个以上的第l金属图形电连接 的至少1个以上的第1总线及与至少1个以上的第2金属图形电连接的至 少1个以上的第2总线的工序，在第2层间绝缘膜之上按照覆盖第1总线 及第2总线的方式形成第3层间绝缘膜的工序，在第3层间绝缘膜中分别 形成至少1个以上的开口部以使第1总线及第2总线分别露出的工序，在 各个开口部中露出的第1总线及第2总线上设置具有探头检查用区域和焊 接用区域的至少1个以上的接触焊盘，或设置由探头检查用区域构成探头 检查用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序，和在焊接 用区域中安装至少l个以上的连接构件的工序，由此，能够实现起到上述 效果的第1或第2形态的半导体集成电路器件。
在本发明的一方式的半导体集成电路器件的制造方法中，优选构图第 2金属层的工序包含在各个第1总线及第2总线上形成至少1个以上的缝 隙的工序。
因此，在各有源元件正上方配置接触焊盘成为可能，能够实现半导体 集成电路的高可靠性。而且，通过在有源元件的正上方配置电力提供接触 焊盘，就能够节约贵重的硅资产。通过减少电路设计整体中耗费的硅面积， 就能够削减IC芯片的成本。如此，能够实现IC的省芯片面积化及IC的 低成本化。
图1是根据本发明的第1实施方式的半导体集成电路器件的主要部分， 示意地示出具有被缝隙分割为多条总线的总线金属层，具有在各条总线上 配置分别具有的1个个探头检查用区域和焊接用区域的接触焊盘的结构的 IC芯片的一部分的简化平面图。图2是根据本发明的第1实施方式的半导体集成电路器件的主要部分, 示意性地示出表示被缝隙分割为多条总线的总线金属层(第3层的总线) 和在其l个下层中的成为源及漏电极用线的金属层(第2层的总线)，与 通孔的配置关系的IC芯片的一部分的简化平面图。
图3是根据本发明的第1实施方式的半导体集成电路器件的主要部分, 示意性地示出表示被缝隙分割为多条总线的总线金属层(第3层的总线)、 和在其l个下层中的成为源及漏电极用线的金属层(第2层的总线)、还 有在1个下层中的成为源及漏电极的金属层(第3层的总线)，与通孔 的配置关系的IC芯片的一部分的简化平面图。
图4是根据本发明的第1实施方式的半导体集成电路器件的主要部 分，图4是对应于图1中的IV-IV线的剖面图。
图5是根据本发明的第1实施方式的半导体集成电路器件的主要部 分，图5是对应于图1中的IV-IV线的剖面图，图5是进行导线键合以前的 探头检查的探针接触到接触焊盘的探头检査区接触的图。
图6是表示本发明的第1实施方式中的因探头检查而产生的探针痕的 简化平面图。
图7是根据本发明的第2实施方式的半导体集成电路器件的主要部 分，示意性地示出具有被缝隙分割为多条总线的总线金属层、具有配置分 别连接到各总线的1个个探头检查用区域和焊接用区域的接触焊盘、还有 配置用于探头检査一部分总线的电特性的探头检査用接触焊盘、在芯片周 边附近配置有与功率晶体管相连接的探头检查用接触焊盘的这种结构结 构的IC芯片的一部分的简化平面图，
图8是根据本发明的第3实施方式的半导体集成电路器件的主要部 分，(a)是示意性示出具有2个单一总线、在各个总线上分别配置1个 个探头检査用区域和焊接用区域的接触焊盘、在各个总线中的周缘部的上 下左右处具备缝隙的IC芯片的一部分的简化平面图，(b)是具有2个单 一总线、在各个总线上分别配置仅有1个探头检查用区域和焊接用区域的 多个接触焊盘、在各个总线中的周缘部的上下左右处具备缝隙的IC芯片 的一部分的简化平面图。
图9是根据本发明的第3实施方式的半导体集成电路器件的主要部
分，图9是示意性地示出表示在周缘部的上下左右处具备缝隙的成为2个
单一的总线的总线金属层(第3层的总线)和其1个下层中的成为源及漏 电极用线的金属层(第2层的总线)，与通孔的配置关系的IC芯片的一 部分的简化平面图。
图10是根据本发明的第3实施方式的半导体集成电路器件的主要部 分，图10 (a)是对应于图8 (b)中的Xa-Xa线的剖面图，图10 (b)是 对应于图8 (b)中的Xb-Xb线的剖面图，图10 (b)是进行导线键合以前 的探头检查的探针接触到接触焊盘的探头检查区的图。
图11 (a) (c)是根据本发明的第4实施方式的半导体集成电路器 件的主要部分，图11 (a) (c)是示意性示出具有2个单一总线、在各 个总线上配置分别具有1个个的探头检查用区域和焊接用区域的接触焊盘 (或仅焊接用区域的接触焊盘)、在各个总线上的大致中心处进行导线键 合的IC芯片的一部分的简化平面图。
图12 (a)及(b)是根据本发明的第5实施方式的半导体集成电路器 件的主要部分，图12 (a)及(b)是示意性示出具有2个单一总线、在各 个总线上配置分别具有1个个的探头检查用区域和焊接用区域的接触焊盘 (或仅焊接用区域的接触焊盘)、并沿着各个总线上的芯片周边进行导线 键合的IC芯片的一部分的简化平面图。
图13是本发明的第6实施方式中的进行探头检查的检查系统(检测 器)的概括说明图。
图14是从根据本发明的第6实施方式的探针板的上面看的探针和根 据第4实施方式的应用例的半导体集成电路器件的主要部分，图14是具 有2个单一的总线、在各个总线上配置分别具有1个个探头检查用区域和 焊接用区域的接触焊盘、在各个总线上的大致中心处进行导线键合的IC 芯片的简化平面图。
图15是从根据本发明的第6实施方式的探针板的上面看的探针和根 据第4实施方式的另一应用例的半导体集成电路器件的主要部分，图15 是具有2个单一总线、在各个总线上配置分别具有1个个探头检查用区域 和焊接用区域的接触焊盘(或仅焊接用区域的接触焊盘)、并沿着各个总 线上的芯片周边进行探针检测的IC芯片的简化平面图。
图16是用于说明根据现有例的半导体集成电路器件中的课题的剖面 图，由于因导线键合产生的应力，(a)是示出接触焊盘正下方的层间绝
缘膜大大变形的状态的图，(b)是示出在接触焊盘正下方的层间绝缘膜
中发生裂缝的状态的图。
图17是示意性地示出现有技术中、在各个总线金属层上配置接触焊 盘、包含在总线金属层上具有共通连接的配置的功率晶体管的IC芯片主 要部分的简化平面图。
图18是表示现有技术中、芯片周边的焊盘布局的简化平面图。 图19是表示现有技术中、芯片周边的焊盘布局的示意性剖面图。 图20 (a)是用于说明根据现有例的半导体集成电路器件中的课题的 简化平面图，图20 (b)是用于说明根据现有例的半导体集成电路器件中 的课题的剖面图，由于因经过至少l次以上探针接触而产生的应力、(a) 是表示在接触焊盘的表面存在探针痕的状态的图，(b)是表示在对应于 (a)中XXb-XXb线的剖面图中，接触焊盘正下方的层间绝缘膜大大变形 的状态的图。
符号说明
D1 D15、 DN，漏电极用线金属层(第l层的总线)
S1 S15、 SN，源电极用线金属层(第l层的总线)
X，连接源电极用线(第l层的总线)和源线(第2层的总线)的通
孔
XI，连接源线(第2层的总线)和总线(第3层的总线)的通孔 Y，连接漏电极用线(第l层的总线)和漏线(第2层的总线)的通
孔
Yl，连接漏线(第2层的总线)和总线(第3层的总线)的通孔 10a、 10b，缝隙
11 16，源线金属层(第2层的总线) 21 26，漏线金属层(第2层的总线) 50，探针板 51，探头
52，探针
53,晶片吸盘 54，晶片
55,检查系统(检测器)
100， IC (集成电路)芯片
IOOA，有源元件(功率晶体管)
IOOB，有源元件(功率晶体管)
IOOC，有源元件(功率晶体管)
140、 140C、 141、 142，总线(第3层)
150、 150C、 151、 152，总线(第3层)
200a，探头检查用接触焊盘(探头检查用区域)
304，接触焊盘
304a，仅焊接用区域的接触焊盘，焊接用区域
306，焊接导线
307，引线框
911， p型硅基板
913， n型埋置区
917， n阱区
921，源/漏接触区
930，栅极氧化物
941，第l层间绝缘体层
942，第1通孔
944，第2层间绝缘体层
947，第3层间绝缘体层
950，第4层间绝缘体层
955，保护用覆盖层
956，开口部
961，焊球
972，翘曲
973，裂缝a14，角部
具体实施例方式
第1实施方式
下面，参照附图，说明根据本发明的第1实施方式的半导体集成电路 器件及其制造方法。
图1示出了根据本发明的第1实施方式的半导体集成电路器件的一部 分的简化平面图。
如图1的平面图所示，在IC芯片100内，作为有源元件，形成被分 离层包围的功率晶体管IOOA。按照覆盖功率晶体管100A的源及漏区的方 式，形成总线140~142和总线150 152。此外，总线140 142作为由片 状金属构成的最上层的金属层(第3金属层)与源电极连接，总线140 142的每一条总线都被缝隙10a等分分割。此外，总线150 152作为由片 状金属构成的最上层的金属层(第3金属层)与漏电极连接，总线150 152的每一条总线都被缝隙10a等分分割。在总线140 142及总线150 152上，分别形成至少1个以上的接触焊盘304。相对于总线140 142设 置1个外部引线框307 (电源)的同时，还相对于总线150 152设置1 个外部引线框307 (电源)。设置各焊接导线306，以便连接引线框307 和各接触焊盘304。
此外，包括在总线140 142及总线150 152上设置的、至少1个以 上的接触焊盘304，接触焊盘304具有探头检查用区域200a和焊接用区域 304a。
此外，如图1的平面图所示，在上述第1总线140 142及第2总线 150 152中，在各自的周边部的上下左右形成缝隙10a。由此，能够在导 线键合和检査时的探测下，缓和因施加在接触焊盘304上的负载而产生的 应力。
图2及图3是示意性地示出图1所示的总线140 142、 150 152的 与下侧的金属层的位置关系的平面图。而且，在图2及图3中，透视地示 出各总线140 142、 150 152，在图3中还透视地示出第2层的总线。
首先，如图2所示，在本实施方式中，在成为第3层的总线140 142、
150 152的下侧，按照具有细长的横方向的线条状并且变成以固定的间距
相互平行的方式，交替形成作为第2层的总线(第2金属层)的源线(第 l金属图形)的金属层ll、 12、 13、 14、 15、 16和作为第2层的总线的漏 线(第2金属图形)的金属层21、 22、 23、 24、 25、 26。第3层的总线 140 142通过填塞了金属的多个通孔X1，分别连接到作为第2层的总线 的源线11及12、 13及14、 15及16，第3层的总线150 152通过填塞了 金属的多个通孔Y1，分别连接到漏线21及22、 23及24、 25及26。
此外，如图3所示，在作为第2层的总线的源线及漏线的金属层U 16、 21 26的下侧，按照在与这些第2层的总线正交的同时，还具有细长 的纵方向的线条状并且变成以固定的间距相互平行的方式，交替形成作为 第1层的总线(第1金属层)的源电极用线(第1金属图形)的金属层Sl S15和作为第1层的总线的漏电极用线(第2金属图形)的金属层Dl D15。第1层的总线源电极用线的金属层S1 S15通过填塞了金属的多个 通孔X，分别电连接到作为第2层的总线的源线11 16，第l层的总线的 漏电极用线的金属层D1 D15通过填塞了金属的多个通孔Y1，分别电连 接到作为第2层的总线的漏线21 26。
而且，以上的图1 图3是主要用于说明在半导体基板上形成的第1 层的总线 第3层的总线、通孔、接触焊盘及焊接导线的位置关系的图， 使用图4、 5所示的具体的例子说明在各总线之间形成的未图示的层间绝 缘膜和开口部的其它的具体的结构。
图4是对应于图1的IV-IV线的剖面图，示出了根据第1实施方式的半 导体集成电路器件的剖面结构的一部分中，对接触焊盘的导线键合区域的 焊接。
如图4所示，在p型硅基板911上形成n型埋置区913、n型阱区917、 源/漏接触区921、栅氧化物930及多晶硅*栅931。形成第l层间绝缘体 层941以覆盖它们，在该第1层间绝缘体层941中，形成到达源/漏接触区 921的第1通孔942。在第1层间绝缘体层941之上形成由金属层构成的 源电极用线(第1层的总线)SN及漏电极用线(第1层的总线)DN，形 成第2层间绝缘体层944以覆盖该源电极用线SN及漏电极用线DN，在 该第2层间绝缘体层944中形成连接到源电极用线SN的第2通孔X。而
且，虽然未图示，但在第2层间绝缘体层944中同样也形成连接到漏电极
用线DN的通孔。在第2层间绝缘体层944之上形成由金属层构成的源线 (第2层的总线)11 (而且在未图示的剖面中同样地也形成漏线(第2层 的总线))，形成覆盖该源线11及未图示的漏线的第3层间绝缘体层947， 在该第3层间绝缘体层947中形成连接到源线11的第3通孔XI (而且， 在未图示的剖面中同样地形成连接到漏线的通孔)。在第3层间绝缘体层 947之上形成由金属层构成的第3层的总线140、50，在该第3层的总线 i40、 150中设置缝隙10a (而且，设置在总线150中的缝隙没有图示)。 形成覆盖总线140、 150且具有开口部956的第4层间绝缘体层950。在开 口部956中形成接触焊盘304，在第4层间绝缘体层950之上形成露出接 触焊盘304的保护用覆盖层955，在接触焊盘304的焊接用区域304中形 成焊球961及焊接导线306，焊接导线306被图示出。此外，接触焊盘304 具有焊接用区304a和探头检查用区200a。
图5是对应于图1的W-IV线的剖面图，示出了在根据第1实施方式的 半导体集成电路器件的剖面结构的一部分中对接触焊盘304中的探头检查 区200a的探测。
图5的下层与图4相同，在开口部956形成接触焊盘304，在第4层 间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955，此外， 在接触焊盘304中形成焊接用区域304a和探头检查用区域200a，图示出 对探头检查用区域200a进行探测的探针52。
图6是与图1的平面图相对应的平面图，表示基于图5所示探测探针 52的探针痕(而且，在探头检查区域200a内示出该探针痕)。
如图6所示，在功率晶体管100A正上方的各个接触焊盘304上具有 焊接用区域304a和探头检查用区域200a，由于各个接触焊盘304上承受 的应力，在焊接用区域304中，由于即使针对多次检査也不会因探测而残 留探针痕，所以有可靠地进行导线键合的优点。
如上所述，由于具备在接触焊盘304中具有焊接区域304a和探头检 查区域200a的结构，或邻接具有仅焊接用区域304a的接触焊盘配置探头 检査用接触焊盘的结构，所以首先由于具有探头检查用的专用区域或专用 接触焊盘，就能够从测量制造设备的制约中解放出来，而且由于具有焊接
用的专用区域或专用接触焊盘，就提高了对于密接性的可靠性。
此外，通过设有源元件为功率晶体管，由于利用POE的功率晶体管 元件的导通电阻的低电阻化成为可能，所以PWM驱动下的低功耗化是可 能的。
并且，通过改变距芯片端(位于最附近的芯片边)的距离配置各接触
焊盘304 (参照图1或图6)，在探测或焊接时，由于能够避免与相邻的 接触焊盘304的电接触，就能够应对焊盘间距的窄间距化。
此外还有，连接到功率晶体管的源的总线140 142及连接到漏的总 线150 152，是被缝隙10a等分分割的功率晶体管的大尺寸的总线。而且， 在这些总线140 142、 150 152的每一个上连接1个接触焊盘304，在功 率晶体管的正上方配备接触焊盘304。由此，大尺寸的总线的金属层的导 线键合和检查时的探测时施加的应力所引起的压力由于被缝隙10a等分分 割的总线的存在而被分散。因此，抑制在应力的影响大的大面积的金属层 总线存在的情形下产生的翘曲的发生，能够减少施加在功率晶体管整体上 的应力导致的压力。如此这样，防止在接触焊盘304的下部形成的最上层 的总线的周边的翘曲的产生，能够防止在接触焊盘周边的绝缘膜中产生裂 缝。其结果，半导体集成电路的可靠性提高。
如以上所说，根据本发明的第1实施方式，由于分散了施加在各有源 元件上的机械的压力而提高了可靠性，由于具有探头检查用的专用区域就 能够从测量制造设备的制约中解放出来，由于具有焊接用的专用区域就能 够提高对于密接性的可靠性。而且采用POE的最上层由于没有下层制约， 就能够进行重视可靠性的布图。
此外，由于能够使采用POE的功率晶体管元件的导通电阻低电阻化， 所以PWM驱动下的低功耗化就成为可能。
而且，能够应对探测或焊接中的焊盘间距的窄间距化。 (第2实施方式)
下面，参照
本发明的第2实施方式的半导体集成电路器件及 其制造方法。
图7示出了本发明的第2实施方式的半导体集成电路器件的一部分的 简化平面图。
如图7的平面图所示，在IC芯片100内，作为有源元件，形成被分 离层包围的功率晶体管100A。按照覆盖功率晶体管100A的源及漏区的方 式，形成总线140 142和总线150 152。此外，总线140 142作为由片 状金属构成的最上层的金属层(第3金属层)与源电极连接，总线140 142的每一条总线都被缝隙10a等分分割。此外，总线150 152作为由片 状金属构成的最上层的金属层(第3金属层)与漏电极连接，总线150 152的每一条总线都被缝隙10a等分分割。在总线140 142及总线150 152上，分别形成1个的接触焊盘304。在相对于总线140 142设置1个 外部引线框307 (电源)的同时，还相对于总线150 152设置1个外部引 线框307 (电源)。设置各焊接导线306，以便连接引线框307和各接触 焊盘304。
此外，接触焊盘304具有接触焊盘304具有探头检査用区域200a和 焊接用区域304a。但是，图中朝向纸面位于最下段的接触焊盘304仅包括 焊接用区域304a，相比于IC芯片的内部侧的142、 152的总线，作为探头 检查用区域的探头检查用接触焊盘200a通过布线被引出到IC芯片周边
利用以上的结构，根据本发明的第2实施方式，除上述第l实施方式 的效果外，还得到以下所示的效果。即，相比于IC芯片的内部侧142、 152 的总线，由于探头检查用接触焊盘200a通过布线向总线142、 152的外部 引出，与探头检査用接触焊盘200a (探头检查用区域200a)相对于芯片 边在直线上配置成一列的情形相比(例如参照图1)，由于没有探针的针 头的针径所引起的制约，所以就能够应对探测中的焊盘间距的窄间距化。 (第3实施方式)
下面，参照
本发明的第3实施方式的半导体集成电路器件及 其制造方法。
图8 (a)及(b)示出了本发明的第3实施方式的半导体集成电路器 件的一部分的简化平面图。
如图8 (a)的平面图所示，在IC芯片100内，作为有源元件，形成 被分离层包围的功率晶体管IOOA。按照覆盖功率晶体管100A的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总
线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连
接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成l个 的接触焊盘304。此外，接触焊盘304具有焊接用区域304a和探头检查用 区域200a。相对于第1总线140及第2总线150，设置1个外部引线框307 (电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘304。
此外，如图8 (a)的平面图所示，在上述第1总线140及第2总线 150中，在各自的周边部的上下左右形成缝隙10b。由此，能够在导线键 合和检查时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
如图8 (b)的平面图所示，在IC芯片100内，作为有源元件，形成 被分离层包围的功率晶体管IOOA。按照覆盖功率晶体管100A的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150，。此外，第1 总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极 连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3 金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成3 个的接触焊盘304。此外，各总线140及150的中心部的接触焊盘304具 有焊接用区域304a和探头检查用区域200a。相对于第1总线140及第2 总线150，设置1个外部引线框307 (电源)，设置各焊接导线306，以便 连接该引线框307和各接触焊盘304。
此外，如图8 (b)的平面图所示，在上述第1总线140及第2总线 150中，在各自的周边部的上下左右形成缝隙10b。由此，能够在导线键 合和检査时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
接着，先说明上述图8 (a)及(b)所示的半导体集成电路器件中的 作为最上层的金属层的总线和在其下侧设置的2个金属层的位置关系。
图9是示意性地表示图8 (a)所示的总线140、 150的与下侧的金属 层的位置关系的平面图。而且，在图9中，透视地示出各总线140、 150。 而且，下面虽然以图8 (a)及(b)中的图8 (a)所示的半导体集成电路 器件的情形为例进行说明，但图8 (b)所示的半导体集成电路器件的情形 也相同。
首先，如图9所示，在本实施方式中，在成为第3层的总线140、 150
的下侧，按照具有细长的横方向的线条状并且变成以固定的间距相互平行 的方式，交替形成作为第2层的总线(第2金属层)的源线(第l金属图
形)的金属层ll、 12、 13、 14、 15、 16和作为第2层的总线的漏线(第2 金属图形)的金属层21、 22、 23、 24、 25、 26。第3层的总线140通过填 塞了金属的多个通孔X1，分别连接到作为第2层的总线的源线11及12、 13及14、 15及16，第3层的总线150通过填塞了金属的多个通孔Y1， 分别连接到漏线21及22、 23及24、 25及26。
而且，关于第2层的总线和第1层的总线的位置关系，仅上述的图3 中示的最上层的总线的位置不同，基本上相同，所以省略其说明。
而且，以上的图8 (a)及(b)以及图9是主要用于说明在半导体基 板上形成的第1层的总线 第3层的总线、通孔、接触焊盘及焊接导线的 位置关系的图，使用图10 (a)及(b)所示的具体的例子说明在各总线之 间形成的未图示的层间绝缘膜和开口部的其它的具体的结构。
图IO (a)是对应于图8 (b)的Xa-Xa线的剖面图，示出了关于第3 实施方式的半导体集成电路器件的剖面结构的一部分。而且，虽然没有特 别地说明图8 (a)所示的半导体集成电路器件的剖面结构，但基于关于图 10 (a)的下述说明是能够容易推测到。
如图10 (a)所示，在p型硅基板911上形成n型埋置区913、 n型阱 区917、源/漏接触区921、栅氧化物930及多晶硅*栅931。形成第1层 间绝缘体层941以覆盖它们，在该第1层间绝缘体层941中，形成到达源 /漏接触区921的第1通孔942。在第1层间绝缘体层941之上形成由金属 层构成的源电极用线(第1层的总线)SN及漏电极用线(第1层的总线) DN，形成第2层间绝缘体层944以覆盖该源电极用线SN及漏电极用线 DN，在该第2层间绝缘体层944中形成连接到源电极用线SN的第2通孔 X。而且，虽然未图示，但在第2层间绝缘体层944中同样也形成连接到 漏电极用线DN的通孔。在第2层间绝缘体层944之上形成由金属层构成 的源线(第2层的总线)11 (而且在未图示的剖面中同样地也形成漏线(第 2层的总线))，形成覆盖该源线11及未图示的漏线的第3层间绝缘体层 947，在该第3层间绝缘体层947中形成连接到源线11的第3通孔XI (而 且，在未图示的剖面中同样地形成连接到漏线的通孔)。在第3层间绝缘
体层947之上形成由金属层构成的第3层的总线140、 150，在该第3层的 总线140、 150中设置缝隙10b (而且，设置在总线140、 150中的缝隙没 有图示)。形成覆盖总线140、 150且具有开口部956的第4层间绝缘体 层950。在开口部956中形成接触焊盘304，在第4层间绝缘体层950之 上形成露出接触焊盘304的保护用覆盖层955，在接触焊盘304的焊接用 区域304中形成焊球961及焊接导线306。
此外，图10 (b)是对应于图8 (b)的Xb-Xb线的剖面图，示出了在 根据第3实施方式的半导体集成电路器件的剖面结构的一部分中对接触焊 盘304中的探头检查区200a的探测的剖面。
图10(b)的下层与图10(a)相同，在开口部956形成接触焊盘304， 在第4层间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955， 在接触焊盘304中形成探头检查用区域200a，图示出进行探测的探针52。
在此，作为图8 (a)所示的半导体集成电路器件和图8 (b)所示的 半导体集成电路期间不同点是在图8 (b)中，在单一的第1总线140及单 一的第2总线150上连接多个焊接用的接触焊盘304。根据图8 (b)的结 构，能够增加焊接导线306的条数，提高电流容许值。由此，失去功率晶 体管的大电流化下的焊接导线306的制约，削减功率晶体管的所有电阻中 的焊接导线306的电阻成分，在实现功率晶体管的低电阻化的同时，还能 够进一步提高作为整体的功率晶体管的电流容许值。
此外，作为图8 (b)所示的半导体集成电路器件和图1所示的半导体 集成电路器件的不同在于，图8 (b)中第1总线140及第2总线150是单 一的总线的结构，由于在各个总线上接触焊盘304的探头检查用区域200a 有1个就可以，所以，在探头检査中的探测下，能够缓和有关功率晶体管 的焊盘间距。
此外还有，如比较图8 (b)所示的半导体集成电路器件和现有例的图 17所示的半导体集成电路器件时可以看出的，在现有例中没有设计功率晶 体管中的最上层的总线的结构，但在图8 (b)所示的本实施方式的半导体 集成电路器件中的最上层的总线140、 150中，在其周边部设置缝隙10b。 由于此结构的不同，本实施方式的半导体集成电路器件，由于借助于缝隙 10b分散导线键合或检査时的探测时所施加的应力，所以就能够起到现有
例中得不到的、抑制在接触焊盘304的下部形成的最上层的总线的周边处
产生翘曲，能够防止在接触焊盘304的绝缘膜中产生裂缝的效果。其结果，
能够实现半导体集成电路的可靠性的提高。
而且，在以上，作为图(a)及(b)所示的半导体集成电路器件，说 明了在周边部的上下及左右设置第1总线140及第2总线150上的缝隙10b 的情形，虽然没有特别地图示，但也可以在周边部的上下或左右的任意一 方设置缝隙10b的结构。即使此情况下，也可以借助于缝隙10b分散导线 键合和检査时的探测时所施加的应力。如上所述，通过在第1总线140及 第2总线的每一个中形成至少一个以上的缝隙，由于能够分散施加在各功 率晶体管元件上的机械的压力，所以提高了可靠性。
如以上所说明的，根据本发明的第3实施方式，特别地，由于分散施 加在各有源元件上的机械的压力，所以提高了可靠性。此外，由于具有探 头检査用的专用区域就能够从测量设备的制约中解放出来，同时由于具有 焊接用的专用区域就可以提高对于密接性的可靠性。而且，采用POE的 最上层由于没有下层制约，就能够进行重视可靠性的布图。
此外，由于采用POE的功率晶体管元件的导通电阻的低电阻化成为 可能，所以PWM驱动下的低功耗化是可能的。
而且，能够应对探测或焊接中的焊盘间距的窄间距化。
此外，通过在最上层的总线上设置缝隙，由于能够吸收焊接工序或探 头检査中的应力，所以能够防止宽幅的最上层的总线的翘曲的发生，能够 防止在接触焊盘周边产生裂缝。由此，能够在各有源元件正上方配置接触 焊盘，能够实现高可靠性的半导体集成电路器件。
而且，由于在有源元件的正上方配置电力提供接触焊盘，就能够节约 贵重的硅资产。由于减少了在电路设计整体中消耗的硅面积，就能够削减 IC芯片的成本。S卩，能够实现IC的省芯片面积化和IC的低成本化。 (第4实施方式)
下面，参照
本发明的第4实施方式的半导体集成电路器件及 其制造方法。
图11 (a) (c)示出了本发明的第4实施方式的半导体集成电路器 件的一部分的简化平面图。
如图11 (a)及图11 (b)的平面图所示，作为有源元件，形成被分 离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏区的方 式，形成单一的第1总线140和单一的第2总线150。此外，第1总线140 作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此 外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层) 与漏电极连接。在第1总线140及第2总线150上，分别形成l个的接触 焊盘304。相对于第1总线140及第2总线150，设置1个外部引线框307 (电源)，设置各焊接导线306，以连接该引线框307和各接触焊盘304。 在第1总线140及第2总线150中，将接触焊盘304配置在第1总线140 及第2总线150的各自的中心部附近。在第1总线140及第2总线150上 分别设置的1个接触焊盘304具有焊接用区域304a和探头检查用区域 200a。
在此，说明了图ll (a)的W-IV线的剖面结构，该剖面结构与上述图 4及图5的剖面结构相同。而且，虽然没有特别地说明图11 (b)所示的 半导体集成电路器件的剖面结构，但对于图4及图5中没有示出的下部结 构而言，基于上述第1实施方式的说明是能够容易推测到的，所以省略其 说明。
利用以上的结构，首先能够在导线键合和检查时的探测下，分散、缓 和因施加在接触焊盘304上的负载而产生的应力。
此外，图11 (a)及(b)，以及后述的图11 (c)所示的功率晶体管 IOOB与上述的图1的功率晶体管IOOA相比较，实施了小尺寸化，因此， 由于总线的尺寸也变小，就能够进一步减少应力引起的翘曲的影响。
此外，图11 (a)及(b)，以及后述的图11 (c)所示的第1总线140 及第2总线150的形状，由于平行于芯片端(位于最附近的位置的芯片边) 的边为短边，正交于芯片端的边为长边，所以能够应对探测或焊接中的焊 盘间距的窄间距化，芯片紧縮和省芯片面积化是可能的。
此外，图11 (a)和图11 (b)的结构的差别是接触焊盘304中的探 头检查用区域200a的配置不同，相比于图ll (a)的结构，图11 (b)的 结构为对于具有纵长的形状的功率晶体管，能够应对探测中的焊盘间距的 窄间距化的结构。
如图ll (C)的平面图所示，在IC芯片100内，作为有源元件，形成
被分离层包围的功率晶体管IOOB。按照覆盖功率晶体管100B的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总 线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连 接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个 的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框 307 (电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘 304。在第1总线140上设置的接触焊盘304仅由焊接用区域304a构成， 相比于焊接用区域304a在芯片更周边侧配置成为探头检查用区域的探头 检查用接触焊盘200a。此外，在第2总线150上设置的接触焊盘304具有 焊接用区域304a和探头检查用区域200a，相比于焊接用区域304a，在芯 片更周边侧配置探头检查用区域200a。
艮P，通过以阵列状且相对于一方向交替配置探头检查用区域200a或 探头检查用接触焊盘200a，就能够应对探测中的焊盘间距的进一步窄间距 化。
如以上所说明的，根据本发明的第4实施方式，由于分散施加在各有 源元件上的机械的压力所以提高可靠性。此外，由于具有探头检查用的专 用区域就能够从测量制造设备的制约中解放出来，同时由于具有焊接用的 专用区域就能够提高相对于密接性的可靠性。而且采用POE的最上层由 于没有下层制约，就能够进行重视可靠性的布图。
此外，由于使采用POE的功率晶体管元件的导通电阻的低电阻化成 为可能，所以PWM驱动下的低功耗化是可能的。
而且，能够应对探测或焊接中的焊盘间距的窄间距化，芯片紧缩和省 芯片面积化是可能的。 (第5实施方式)
下面，参照
本发明的第5实施方式的半导体集成电路器件及 其制造方法。
图12 (a)及(b)示出了本发明的第5实施方式的半导体集成电路器 件的一部分的简化平面图。
如图12 (a)的平面图所示，在IC芯片100内，作为有源元件，形 成被分离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏 区的方式形成单一的第1总线140和单一的第2总线150。此外，第1总 线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连 接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个 的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框 307 (电源)，设置各焊接导线306，以连接该引线框307和各接触焊盘 304。各接触焊盘304具有焊接用区域304a和探头检查用区域200a，相比 于焊接用区域304a，在芯片更内部侧配置探头检査用区域200a。
而且，图12 (a)的功率晶体管100B与上述的图1的功率晶体管100A 相比较，实施了小尺寸化，因此，由于总线的尺寸也变小，就能够进一步 减少应力引起的翘曲的影响。
艮口，由于接触焊盘304具有焊接用区域304a和探头检查用区域200a， 所以在导线键合和检查时的探测下，能够分散、缓和因施加在接触焊盘304 上的负载而产生的应力。
如图12 (b)的平面图所示，在IC芯片100内，作为有源元件，形成 被分离层包围的功率晶体管IOOB。按照覆盖功率晶体管100B的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总 线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连 接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个 的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框 307 (电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘 304。在第1总线140上设置的接触焊盘304具有焊接用区域304a和探头 检査用区域200a，相比于焊接用区域304a，在芯片更内部侧配置探头检 查用区域200a。此外，在第2总线150上设置的接触焊盘304仅由焊接用 区域304a构成，相比于焊接用区域304a，在芯片更周边侧配置成为探头 检查用区域的探头检査用接触焊盘200a。
艮口，通过以阵列状且相对于一方向交替配置探头检查用区域200a或
探头检查用接触焊盘200a，就能够应对探测中的焊盘间距的进一步窄间距 化。
在此，作为图11 (a) (c)所示半导体集成电路器件和图12 (a) 及(b)所示的半导体集成电路器件的不同在于，在图12 (a)及(b)中， 相比于探头检査用区域200a (或探头检查用接触焊盘200a)，在芯片更 周边侧配置焊接用区域304a (或仅具有焊接用区域的接触焊盘304)。
然而，相比于功率晶体管本身的导通电阻，因导线长引起的电阻成分 占功率晶体管的总电阻值的比例大时，通过縮短导线长，就能够减小功率 晶体管的总电阻值，PWM驱动下的低功耗化是可能的。
利用以上的结构，根据本发明的第5实施方式，除上述第4实施方式 的效果外，能够得到以下所示的效果。即，通过相比于探头检查用区域200a (或探头检查用接触焊盘200a)，在芯片更周边侧配置焊接用区域304a (或仅具有焊接用区域的接触焊盘304)，由于导线长变短，所以导线电 阻的低电阻化的低功耗化是可能的。 (第6实施方式)
下面参照
本发明的第6实施方式的半导体集成电路器件及其 制造方法。
图13是在半导体集成电路器件的制造时实施的晶片的检查工序中， 进行探头检查的检査系统(检测器)的概括说明图。
在切割前的晶片54的阶段，IC芯片接受检査系统(检测器)55的检 查。为了检查晶片吸盘53上的晶片54，为了将检查系统(检测器)连接 到形成有IC芯片的晶片54上，可使用探针板50。探针板50，在一侧的 面上具备多个探头51，在此探头51的前端安装有探针52。将探针52与 在晶片54上制造的IC芯片的各焊接用接触焊盘接触。利用检査系统(检 测器)55检查通过探针52接触的IC芯片的电气特性。
图14示出了从上述探针板的上面看的探针和上述第4实施方式的应 用例的半导体集成电路器件的主要部分，具体地，图14是具有2个单一 的总线、在各个总线上配置分别具有1个个探头检査用区域和焊接用区域 的接触焊盘、在各个总线上的大致中心处进行导线键合的IC芯片的简化 平面图。
如图14所示，配置2组图11 (a)所示的IC芯片的功率晶体管IOOB， 配置控制功率晶体管100B的ON/OFF等的控制电路或、包含保护电路等 的控制电路部、和大致包围芯片周边的接触焊盘304，该接触焊盘304分 别具有探头检查用区域200a和焊接用区域304a。
而且，作为已经记述的内容，图14示出了在晶片上形成的各IC芯片， 为了便于判别特征，用图像记载了探针朝向IC芯片的原点的方向进行安 装，而不限定芯片整体的比例尺、功率晶体管或控制电路部的尺寸、多通 道对应的功率晶体管的输出通道数、功率晶体管的排列段数等。
如图14所示，在考虑低导通电阻的多通道对应的功率晶体管的布图 中，配置多个功率晶体管，为了在此功率晶体管上排列多个接触焊盘，在 制作测试用探针板的时候，相对于IC芯片的芯片边在直线上排列的接触 焊盘304内，相比于与功率晶体管邻接的角部al4的接触焊盘304等，由 于探针52的针头部分的针径的制约(例如60 70^m)，相邻的探针52 彼此产生电接触，就会产生窄焊盘间距化变困难这样的问题。
另一方面，图15示出了从探针板的上面看的探针和上述第4实施方 式的另一应用例的半导体集成电路器件的主要部分，具体地，图15是具 有2个单一总线、在各个总线上配置分别具有1个个探头检查用区域和焊 接用区域的接触焊盘、并沿着各个总线上的芯片周边进行探针检测的IC 芯片的简化平面图。
如比较图14和图15的结构所表明的，在图15中，以阵列状并且相 对一方向交替配置各探头检查用区域200a或各探头检査用接触焊盘200a。
利用以上的结构，根据本发明的第6实施方式，除上述第1 第5实 施方式的效果外，还具有以下所示的效果。即，通过以阵列状并且相对一 方向交替配置各探头检查用区域200a或各探头检查用接触焊盘200a，就 能够避免相邻的探针彼此的电接触，因此能够应对探测中的焊盘间距的窄 间距化。
本发明不是限定地解释上述各实施方式中的说明。对例示出的实施方 式的各种修正及组合与本发明的其它的实施方式都是可能的，通过参照本 发明同业人员自明。作为一例，本发明通常涵盖了包含位于有源元件之上 的接触焊盘、选择这些接触焊盘的位置以便提供向接触焊盘下的有源的部
件的电力的控制和分配的半导体集成电路器件。此外，作为另一个例子， 本发明涵盖了包含位于有源元件之上的接触焊盘、配置这些接触焊盘，以 便使选择出的1个接触焊盘和对应于可提供电力的1个或多个接触焊盘的 有源的部件之间的电力分配的距离最小化的半导体IC。因此，添加的专利 权利要求范围是包含所有这样的修正及实施方式的。
工业上的可利用性
本发明的半导体集成电路器件及其制造方法，活用器件正上方的接触 焊盘技术，通过设计在有源电路区域部分的正上方实施导线键合的功率集 成电路的布图，所以在电源、电机驱动器、音频放大器、或多通道驱动器 等的基干半导体电子部件的性能方面，有助于低功耗化及可靠性提高的兼 容。因此，由于本发明，在制造方面活用现有的设备，所以以低成本就容 易实现，对于低价、高品位且高性能的功率集成电路而言，非常有用。
权利要求
1、一种半导体集成电路器件，其特征在于，包括在半导体基板上形成的集成化的有源元件，在上述有源元件之上形成的层间绝缘膜，在上述层间绝缘膜中由在上述有源元件的正上方形成的第1金属层构成的、作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形，由上述第1金属层构成的、作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形，在上述层间绝缘膜中由在上述第1金属层的正上方形成的第2金属层构成的、与上述至少1个以上的第1金属图形电连接的第1总线，由上述第2金属层构成的、与上述至少1个以上的第2金属图形电连接的第2总线，以及设置在上述第1总线及上述第2总线上的、至少1个以上的接触焊盘；上述接触焊盘具有探头检查用区域和焊接用区域。
2、 一种半导体集成电路器件，其特征在于，包括 在半导体基板上形成的集成化的有源元件， 在上述有源元件之上形成的层间绝缘膜，在上述层间绝缘膜中由在上述有源元件的正上方形成的第1金属层构 成的、作为上述有源元件的第1电极起作用的至少1个以上的第1金属图 形，由上述第1金属层构成的、作为上述有源元件的第2电极起作用的至 少1个以上的第2金属图形，在上述层间绝缘膜中由在上述第1金属层的正上方形成的第2金属层 构成的、与上述至少1个以上的第1金属图形内的相对应的第1金属图形 电连接的至少1个以上的第1总线，由上述第2金属层构成的、与上述至少1个以上的第2金属图形电连 接的至少1个以上的第2总线， 分别设置在上述第1总线及第2总线上的、由探头检查用区域构成的 至少l个以上的探头检査用接触焊盘，以及分别设置在上述第1总线及第2总线上的、由焊接用区域构成的至少 1个以上的焊接用接触焊盘。
3、 根据权利要求2所述的半导体集成电路器件，其特征在于， 邻接上述焊接用接触焊盘而配置上述探头检查用接触焊盘。
4、 根据权利要求2所述的半导体集成电路器件，其特征在于， 利用上述第1总线及上述第2总线的分别向外部的布线，引出并配置上述探头检查用接触焊盘。
5、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 上述有源元件是功率晶体管。
6、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 彼此相邻的上述探头检查区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的焊接用区域被配置成距位于附近位置处的芯片边 的距离不同。
7、 根据权利要求l或2所述的半导体集成电路器件，其特征在于， 在各个上述第1总线及上述第2总线中形成至少1个以上的缝隙。
8、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 各个上述第1总线及上述第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与正交于上述芯片边的芯片边平行的边为长边的 长方形状。
9、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 上述探头检查用区域，相比于上述焊接用区域被配置在芯片周边侧。
10、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 上述焊接用区域，相比于上述探头检查用区域被配置在芯片周边侧。
11、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 设置多个上述探头检查用区域，以使它们以阵列状并且相对一方向交替配置。
12、 一种半导体集成电路器件的制造方法，其特征在于，包括在半导体基板上形成集成化的有源元件的工序；在上述有源元件之上形成第1层间绝缘膜的工序；在上述有源元件的正上方隔着上述第1层间绝缘膜堆积第1金属层 后，通过构图该第1金属层，形成作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形及作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形的工序；在上述第1层间绝缘膜之上，按照覆盖上述至少1个以上的第1金属图形及上述至少1个以上的第2金属图形的方式形成第2层间绝缘膜的工 序；在上述第1金属层的正上方隔着上述第2层间绝缘膜堆积第2金属层 后，通过构图该第2金属层，形成与上述至少l个以上的第l金属图形电 连接的至少1个以上的第1总线及与上述至少1个以上的第2金属图形电 连接的至少1个以上的第2总线的工序；在上述第2层间绝缘膜之上，按照覆盖上述第1总线及上述第2总线 的方式形成第3层间绝缘膜的工序；在上述第3层间绝缘膜中分别形成上述至少1个以上的开口部以使上 述第1总线及上述第2总线分别露出的工序；在各个上述开口部中露出的上述第1总线及上述第2总线上设置具有 探头检査用区域和焊接用区域的至少1个以上的接触焊盘，或设置由探头 检查用区域构成的探头检査用接触焊盘及由焊接用区域构成的焊接用接 触焊盘的工序；以及在上述焊接用区域中安装至少1个以上的连接构件的工序。
13、根据权利要求12所述的半导体集成电路器件的制造方法，其特 征在于，构图上述第2金属层的工序包含在上述第1总线及第2总线上分别形 成至少1个以上的缝隙的工序。
全文摘要
提供一种具有能够缓和因检查时的探测和组装的导线键合的机械的力学的压力而产生的应力的结构，作为能够应对利用微细工艺的大芯片化的晶片检查而必须具有的、能够应对探头检查时的低温检查、常温检查、高温检查、晶片·老化检查等的筛选或保证检查等的多次探头检查的半导体集成电路器件。该半导体集成电路器件包括有源元件(100A)，层间绝缘膜，在有源元件的正上方形成的由第1金属层构成的第1金属图形及第2金属图形，在第1金属层的正上方形成的由第2金属层构成的第1总线(140)及第2总线(150)，和在第1总线及第2总线上设置的接触焊盘(304)。接触焊盘具有探头检查用区域(200a)和焊接用区域(304a)。
文档编号H01L21/822GK101339946SQ20081008201
公开日2009年1月7日 申请日期2008年2月28日 优先权日2007年2月28日
发明者深水新吾, 锅岛有 申请人:松下电器产业株式会社
技术领域：
本发明涉及一种半导体集成电路器件及其制造方法，特别地，涉及一
种活用POE(元件上焊盘，PadonElement)技术、即在半导体器件正上方设 置接触焊盘的技术、在有源电路区域正上方具有在导线键合和检查时能够 实施探头检查的结构的功率集成电路及其制造方法。
背景技术：
近年来，随着信息技术的推广，作为计算机、信息存储装置、便携式 电话、便携式照相机等的电子设备及视频设备的性能，提高了对高速化、 低功耗化和高品质化的要求。
对这些电子设备的性能产生较大影响的有电源、电机驱动器、以及音 频放大器、多通道驱动器等的基干半导体电子部件，对这些半导体电子部 件的性能产生较大影响的有内置功率器件的功率集成电路。由此，作为构 成功率集成电路的半导体元件的性能，正强烈要求进一步的高速化、低功 耗化和高品质化。
然而，作为一般市场上的需要，除上述高速化及低功耗化外、还希望 大幅度改善功率器件及电路特性，同时还在向有源的电路区域的正上方形 成导线及焊球的结合中，对于更低成本且可信赖的结构和方法存在多种需 求，且存在各种各样的提案。
在此，首先，简单说明一种在POE技术、即在半导体器件正上方设 置接触焊盘的技术被提出前的现有技术。
接触焊盘与外部的引线框的连接构件是焊接导线。作为在焊接导线中 使用的材料，可列举出单质或合金的金、铜及铝。当作为材料采用金的情 况下，通常使用的焊接导线的直径为大约20 50^im，通过导线焊球键合， 通常将焊球安装在芯片上。因此，焊接作业时，在利用焊接毛细管作用将焊球压扁成典型的钉头形状情况下，为了固定焊球，就必须使接触焯盘的
面积非常大。在自由(free)状态下悍球的直径由于典型为导线直径的约 1.2 1.6倍，所以接触焊盘的形状就依赖于工艺参数，必须为约50X 50Mm 150X15(Vm范围的正方形。此外，如果连接构件为焊球，那么焊 球直径就典型为约0.2 0.5mm的范围，接触焊盘的面积必须为约0.3 0.7mm范围的正方形。而且，在此，所谓焊球的表现并不意味焊接触点一 定为球状，也可以是半球、半圆顶、切断的圆锥状、或一般的凸起那样的 各种各样的形状。正确的形状依赖于堆积技术、回流技术及材料组成。
此外，通常，沿着芯片四周将接触焊盘配置成实质上直线的排列，消 耗大面积的"硅资源"(芯片绝大多数能用硅半导体材料在基板上进行 制造)。在最近的半导体集成电路器件中，需要很多接触焊盘，其数量即 便仅仅地连接及电源连接也常常达到几百个。并且，当包含信号连接时， 就需要比IOOO个还要多的接触焊盘，就会大量牺牲贵重的硅资源。
此外，导线键合的工艺根据经过几年间的经验，可明确对金属及电介 质的下侧的层会产生相当大的应力。此原因是焊接毛细管作用的冲击(为 了压扁金属焊球形成钉头接触)、焊接毛细管作用及金属焊球的超声波振 动的频率及能量(为了突破暴露出的金属层的表面的氧化铝膜)、以及工 艺(使金/铝熔敷的金属间化合物的形成开始)的时间及温度。由于借助于 导线键合的工艺中的应力、或由多探针试验及装配后的器件工作赋予的应 力，回避了在接触焊盘下的层中产生热裂或弧坑的危险性，所以，在这几 年间当中确立了涉及半导体集成电路器件的布图的设计规则，即在接触焊 盘下的区域中禁止配置电路结构的同时，避免使用易于损坏、机械性差的 介质材料。为此，即便仅设置接触焊盘也需要很多的硅资源。
在这样的背景下，通过大幅度改善功率器件及电路特性、并向有源的 电路区域的正上方形成导线及焊球的结合，就能够希望获得低成本并且可 信赖的结构及方法的同时，如上所述，还强烈要求半导体集成电路的高速 化及低功耗化。
首先，对于半导体集成电路的高速化成为障碍的是MOS晶体管自身 的延迟和处于其上层处的布线引起的布线延迟。过去，利用縮短栅极长度
的微细化技术，虽然能够降低MOS晶体管自身的延迟，但是随着MOS
晶体管自身的延迟的变小，布线延迟的问题就变得明显。
因此，由于縮小布线间延迟的目的，就要对在布线间夹持的绝缘膜采
用介电常数低的绝缘膜(低介电常数膜)。然而，由于实现介电常数3.0 以下的低介电常数膜，相比于目前为止所采用的氧化硅膜，机械强度大大 地降低，所以在承担半导体集成电路的电路形成的扩散工序结束之后，在 承担半导体集成电路器件的封装的组装工序、特别是导线键合工序中就会 成为问题。
在此，说明在现有的探头检查或导线键合中的具体问题。
图16 (a)及(b)示出了现有技术中的IC芯片的一部分的简化剖面图。
如图16 (a)及(b)中所示，在p型硅基板911上形成n型埋置区 913及n型阱区917，在n型阱区917上形成由栅氧化物930、多晶硅*栅 931及源/漏接触区921构成的功率晶体管IOOC。此外，形成覆盖功率晶 体管100C的第1层间绝缘体层941，在该第1层间绝缘体层941中形成 与源/漏接触区921连接的第1通孔942。此外，在第1层间绝缘体层941 之上形成源电极用线SN及漏电极用线DN，并形成覆盖它们的第2层间 绝缘体层944,在该第2层间绝缘体层944中形成与源电极用线SN连接 的第2通孔X(而且，虽然未图示，但同样地，也形成与漏电极用线DN 连接的通孔(Y))。在第2层间绝缘体层944之上形成由金属层构成的 第2层的总线11 ，并形成覆盖该第2层的总线1的第3层间绝缘体层947， 在该第3层间绝缘体层947中形成与第2层的总线11连接的第3通孔XI (而且，虽然未图示，但同样地，也形成与第2层的总线连接的通孔(Y1))。 在第3层间绝缘体层947之上形成由金属层构成的第3层的总线140C、 150C,在该第3层总线140C、 150C之上形成第3层间绝缘体层950及保 护用覆盖层955。在形成在第3层间绝缘体层950中的开口部956中形成 接触焊盘304、焊球961及焊接导线306。
在具有上述结构的现有例子中，首先，如图16 (a)中所示，当在接 触焊盘304上进行探头检査或导线键合306时，探测或导线键合306的冲 击负载通过接触焊盘304例如在第3层的总线140产生翘曲972。由此，
如图16 (b)中所示，此产生的翘曲972就会传递给第3层的总线140的 正下方的的层间绝缘膜947，这就使得层间绝缘膜947大幅变形，层间绝 缘膜947中引起裂纹973。由此，翘曲972或裂纹973就成为因接触焊盘 剥落或层间膜的剥离而导致的可靠性不好的原因。
并且，近年来，以缩小半导体元件的尺寸、降低成本为目的，正在开 发一种在晶体管上设置有接触焊盘的半导体元件。此时，当在布线间及层 间绝缘膜中使用机械强度低的低介电常数膜时，因探测或导线键合的冲击 而使低介电常数膜变形，在晶体管中冲击容易传导。因此，就会对晶体管 造成损伤，就会引起品质不良。
以下的专利文献中提出了针对上述问题的对策。
在专利文献l中，在接触焊盘的正下方夹持层间绝缘膜形成金属层， 利用通孔连接此金属层和接触焊盘，由此通过金属层能够阻止导线键合对 层间绝缘膜造成的冲击，同时通孔还抵消此冲击导致的金属层要向冲击的 施加方向的变形。像这样，在专利文献l中，由于具有补偿在接触焊盘的 正下方成膜的层间绝缘膜的机械强度的下降这样的接触焊盘结构，就抑制 因导线键合导致的对晶体管的损伤。
然而，当作为金属材料采用铜时，虽然能利用镶嵌工艺形成铜布线， 但电解电镀铜后通过进行用于使电镀的铜平坦化的化学机械抛光 (CMP:Chemical Mechanical Polishing),具有柔性性质的铜图形，当其面 积大面积化时，就会发生其中央部被削薄，膜厚变得非常薄这样的洼曲。 而且，为了在下层中形成微细的通孔图形，而使金属层的膜厚薄膜化，由 此，当使铜图形的面积大面积化时，通过CMP就会产生铜被完全削除的 部分。
这点在上述专利文献1中，当第2层金属层即铜形成时发生上述现象。 如此，当使铜图形的中央部变薄、露出铜被完全削除的部分时，层间绝缘 膜受到的导线键合的冲击就会变大，增大裂缝发生的可能性。
相对于此，在专利文献2中，提供一种能够针对接触焊盘的正下方的
绝缘膜及晶体管防止因导线键合导致的损伤的接触焊盘结构。即，专利文 献2的半导体器件包括由导电层构成的第1电极、由在第1电极上形成的 导电层构成的外部连接电极、和在第1电极下部通过贯通孔与第1电极连
接的至少一层的第2电极，在第2电极的四周具有多个凸起形状。
像这样，通过采用用通孔连接被最上层金属和层间绝缘膜夹持的金属 层(以下，称为下层金属)的结构，就能够防止因导线键合的冲击导致的 接触焊盘正下方的布线间及层间的绝缘膜中所采用的低介电常数膜的变 形或裂缝的发生。即，针对导线键合的冲击，由于最上层金属被下层金属 支撑，即便受到导线键合的冲击也不会变形。其结果，就能够抑制传导至 作为接触焊盘正下方的层间绝缘膜的低介电常数膜的导线键合的冲击，并 能够防止低介电常数膜的变形及裂缝的产生。
而且，目的在于防止因下层金属的大面积化而引起的CMP的翘曲，
由于在下层金属的四周部设置大量的凸起形状，通过使下层金属的表面积 扩大、提高与层间膜的粘接性，就能够降低因导线键合的冲击而对晶体管 的损伤、同时还能够防止在层间绝缘膜处产生裂缝。
如上所述，根据专利文献2所采用的接触焊盘结构，就防止了对于接 触焊盘正下方的绝缘膜及晶体管的导线键合而导致的损伤、进而为半导体 集成电路的高速化作出贡献。
然后，成为半导体集成电路的低功耗化的障碍在于，活用微细化MOS 工艺、 一面有效利用半导体产品的芯片面积， 一面尽可能縮小芯片面积、 实现内置功率器件的功率集成电路。在这种功率集成电路中，为了低功耗 化的目的，当驱动功率器件时，通常采用脉宽调制(PWM)驱动的技术。 在此PWM驱动下，减少功率器件的导通电阻，是一种关系到低功耗化的 重要工艺技术。
在专利文献3中，提出了一种活用POE技术、尽可能减少功率器件 的导通电阻的现有的相关技术。即，作为一种在有源的电路区域部分的正 上方能够实施导线键合的功率集成电路，在此功率集成电路中，活用POE 技术、在与功率晶体管的电极连接的总线的正上方配置多个接触焊盘，利 用焊接导线连接多个接触焊盘和引线框。由此，由于最小化从连接构件直 至电极的电阻值及电流路径，因此能够改善功率晶体管的电特性。
图17示出了专利文献3中记载的半导体集成电路器件的一部分的简 化平面图。
如图17的平面图中所示，在IC芯片1内，形成有功率晶体管的有源
区域2，在该有源区域2上，形成由片状金属构成的、与所有的源电极连 接的第1总线3、和与所有漏电极连接的第2总线4。在第1总线3和第2 总线4上，分别3个3个地设置接触焊盘5，共通地与各自的总线连接。 配置第1总线3上的3个接触焊盘5，以便与第2总线4上的3个接触焊 盘5相互左右对称。设置连接各接触焊盘5和外部的引线框7的焊接导线 6。
在具有上述结构的专利文献3中，在与功率晶体管的电极连接的总线 的正上方配置接触焊盘，利用焊接导线，通过连接多个接触焊盘和引线框， 就能够实现低导通电阻的功率集成电路、并对作为半导体集成电路的性能 的低功耗化而作出贡献。
此外，大大妨碍作为此半导体的性能的高品质化的，是存在半导体器 件承受的焊接用接触焊盘的表面的探针痕这样的课题。
换言之，当釆用具有用于进行检査、及焊接所必要最低限度的尺寸的 接触焊盘，进行电特性检查，此后采用相同的接触焊盘来进行焊接时，常 出现焊接失败。这就成为进行特性检查时触到的检查工具的探针在焊接用 接触焊盘上残留探针痕的主要原因。
此外，随着接触焊盘的进一步微细化，相对接触焊盘的大小，探针痕 所占据比例变大，就会存在焊接时此探针痕成为压接或合金形成的障碍这 样的课题。
针对这些半导体器件所承受的焊接用接触焊盘的表面的探针痕的课 题，专利文献4提出了一种利用接触焊盘的布局的设计来实现此课题的解 决的现有技术。
图18示出了专利文献4中记载的表示半导体芯片周边的焊盘布局的 简化平面图。
如图18中所示，在接触焊盘单元本体101上搭载保护电路、控制逻 辑。区域109是检查用的电极区，区域110是焊接用的电极区。在此，区 域IIO基于焊接装置的精度或焊接导线的物理要因，为了能可靠地进行焊 接而规定最小尺寸，其宽度为105。此外，区域109，基于检査装置的精
度或检査用的针的物理特性，为了能可靠地进行检查而规定最小尺寸，其 宽度为106。
通过使上述区域109和区域110邻接或一部分重合配置来形成接触焊 盘102。接触焊盘102的一个特征在于，其形状为凸型。
焊接用接触焊盘区110的中心位置为103，探头检查用接触焊盘区109 的中心位置为104。
在此，间隔107示出了焊接用接触焊盘区110的中心103和探头检查 用接触焊盘区109的中心104的距离的最小宽度。即便在特性检查时放置 探针之后的接触焊盘上残留探针痕，如果维持仅此间隔的话，此距离也是 用于保证能够可靠地进行焊接的距离，对于专利文献4而言，为最重要的 距离。
如此，通过定义间隔107，即便按照使各自的中心103和104维持间 隔107以上的距离不重合的方式，配置区域109和区域110，由于能够保 证可可靠地实现检查和焊接，就也能够期待接触焊盘面积削减的效果。
艮p， 一种半导体集成电路器件，包括多个对各外部端子通过连接、配 置焊接用的第1矩形状的电极区和检测用的第2矩形状的电极区而形成的 多个接触焊盘；其中，多个接触焊盘由向半导体集成电路器件的外侧方向 的按第1矩形状的电极区、第2矩形状的电极区域的顺序排列形成的第1 接触焊盘，和向半导体集成电路器件的外侧方向的按第2矩形状的电极区、 第1矩形状的电极区的顺序排列形成的第2接触焊盘构成；通过构成交替 配置上述第1接触焊盘和上述第2接触焊盘的结构，在推进微细化的半导 体集成电路器件中，考虑将接触焊盘划分为检查用的区域和焊接用的区 域，根据检查装置、焊接装置的精度、和探针用的针的加工精度等信息来 预先决定与这些区域的宽度和间隔的最小值，实现此接触焊盘的设计以确 保此最小值。由此，即使在探头检查用接触焊盘的表面产生伤，由于在焊 接用接触焊盘的表面没有产生伤，也具有能够进行可靠性高的导线键合， 换言之，能够可靠地进行半导体集成电路器件的检査和组装这样的效果。
此外还有，在特性试验中的探针的接触时，伤及半导体芯片的焊接用 接触焊盘，在此部分由于表面的铝的剥离，合金层形成的面积变小，其结 果存在金属导线的结合可靠性下降这样的课题，但在专利文献5中提出了
用于解决此课题的现有技术。
图19示出了表示专利文献5中记载的半导体芯片周边的焊盘布局的 简化平面图。
如图19所示，由于通过以近似直线状配置包含用于使试验用探针与
作为连接区域的第1区域相接触的第2区域的多个焊接用接触焊盘，在与 直线交差的方向上并列配置焊接用接触焊盘的第l及第2区域，通过这样，
在焊接用接触焊盘部没有形成损伤，所以在实现提高结合可靠性的同时， 通过在邻接的焊接用接触焊盘间交替配置焊接区域，还能够得到能减小焊 接用接触焊盘间的间距这样的效果。
如以上所说明的，专利文献4及专利文献5，针对半导体器件承受焊 接用接触焊盘表面的伤痕这样的课题，通过设计半导体器件的布图来解决 问题、并对作为半导体集成电路的性能的高品质化作出贡献。
专利文献1:日本专利第2974022号
专利文献2:日本专利第3725527号
专利文献3:美国专利申请第US2002/0011674
专利文献4:日本专利第3843624号
专利文献5: JP特开2001-338955号公报
但是，在上述的专利文献3 5中公开的现有技术的结构中，特别是 在对功率晶体管正上方的接触焊盘焊接时，由于因对接触焊盘施加的负载
而产生的应力，在形成在接触焊盘的下部的最上层的宽幅的总线的周边， 翘曲的产生增加，在绝缘膜中产生裂缝。像这样产生裂缝就会成为接触焊 盘的下部的最上层的宽幅的总线的周边的翘曲增加、以及接触焊盘的下部 的绝缘膜的强度下降的原因，因为利用接触焊盘的下部的最上层的宽幅的 总线和接触焊盘的下部的绝缘膜不能吸收因对接触焊盘施加负载而产生 的应力。而且， 一旦产生的裂缝达到下层的绝缘膜，就会对下层的半导体 元件产生损害。
艮口，由于不能缓和从功率晶体管的正上方的接触焊盘传来的由导线键 合引起的机械力学的压力，所以就存在在幅宽大的总线的周边产生翘曲， 在接触焊盘周边和最上层的宽幅的总线的周边的绝缘膜中产生裂缝这样 的问题。
并且，为了对应半导体集成电路的市场所期望的高功能化及高性能 化，正进一步推进着利用微细工艺的大芯片化、多管脚化。为了这些半导 体集成电路的功能的保证、性能保证、可靠性提高、在后工序中合格率提 高，作为对同一晶片的探头检查，就需要应对低温检查、常温检查、高温 检查、晶片老化试验等的多次探头检査。
但是，在上述专利文献3所公开的结构中如图20 (b)(该图20(b) 是与上述图16 (a)及(b)的剖面图相对应的剖面图，是后述的图20 (a) 的XXb-XXb线的剖面图)所示，特别地，对功率晶体管正上方的接触焊 盘，进行多次探头检查时，存在由于因施加到接触焊盘上的负载而产生的 应力，而在接触焊盘的下部形成的最上层的宽幅的总线周边产生翘曲这样 的问题。
具体地，探针52接触到接触焊盘304的情况下，即通过合适的针压 将探针52的尖端部按压在接触焊盘304上时，随着探针52向水平方向滑 动，探针52的尖端部就会啮入接触焊盘304中。由此，在探针52和接触 焊盘304之间可获得低的接触电阻。此时，由探针52付与的应力虽然被 消耗在构成接触焊盘304的金属的塑性变形上，但由于探针52与接触焊 盘304多次接触，还会存在在焊盘304的下部形成的最上层的宽幅的总线 的周边产生翘曲的问题。而且，由于探针52与接触焊盘304多次接触， 接触焊盘304逐渐变薄， 一旦探针52的尖端部达到接触焊盘304的底面 附近，由探针52付与的应力就被一直施加到接触焊盘304的周边和基底 结构，存在产生裂缝的问题。
而且，在专利文献3所公开的结构中，如图20(a)(而且，图20(a) 是与图17的简化平面图对应的平面图)所示，特别地，对功率晶体管正 上方的接触焊盘5进行探头检查时，存在半导体集成电路器件承受焊接用 接触焊盘5的表面的探针痕这样的问题。在半导体晶片工序结束后，进行 在晶片内形成的半导体芯片1的好、坏判定的检査。通过使连接到IC检 测器等的检查电路的检测用探针与设置在芯片1内进行与焊接导线连接的 铝等焊接用接触焊盘5相接触来进行此检查。此时，由于为了使检测用探 针和焊接用接触焊盘5间的接触电阻变小，检测用探针施加一定以上的加 重被推到焊接用接触焊盘5上，所以在与测试用探针接触的部分，焊接用
接触焊盘5的一部分的铝被去除，在焊接用接触焊盘5的表面产生探针痕。 由于此探针痕的产生，就会存在在检查后对于此焊接用接触焊盘5进行的 导线键合的连接强度劣化这样的问题。
然而，特别地，相对于芯片边在直线上一列配置功率晶体管上的接触
焊盘的情况下，接触焊盘的间距变窄，例如为80um以下的焊盘间距时， 检测用探针板的探针的针头的针径例如是70 ix m时，由于与旁边的探针产 生电接触，所以探针排列不间断，难于制成具有细针头的探针。因此，即 使相对于芯片边在直线上一列排列接触焊盘，由于也不能作成具有细针头 的检测器用探针板，所以难以实现80um以下的焊盘间距，难于实现多管 脚化。g卩，在半导体集成电路器件中想要实现功率晶体管上的狭窄焊盘间 距的情况下，存在封装组装和晶片探测兼容困难这样的问题。
发明内容
鉴于上述情况，本发明的目的在于，提供一种半导体集成电路器件及
其制造方法，该半导体集成电路器件具有以下的结构通过设计接触焊盘 和功率晶体管的布图，在能够缓和因检查时的探测的机械力学的压力或组
装的导线键合引起的机械力学的压力而产生的应力的同时，实现同一晶片 中的多次探头检查、并实现应对探头检查或多管脚化的功率晶体管正上方 的接触焊盘配置。
由此，提供一种防止成为对功率晶体管的损伤和压力的总线周边的翘 曲的发生、削减接触焊盘周边的裂缝产生，并且可靠地实现经过多次探头 检查后的通过导线键合的组装，可靠性高、能够实现低功耗化和省芯片面 积化和对探头检查的窄间距化的半导体集成电路器件及其制造方法。
为解决上述课题，本发明的第l方式的半导体集成电路器件，包括-在半导体基板上形成的集成化的有源元件，在有源元件之上形成的层间绝
缘膜，在层间绝缘膜中由在有源元件的正上方形成的第1金属层构成的、 作为有源元件的第1电极起作用的至少1个以上的第1金属图形，由第1
金属层构成的、作为有源元件的第2电极起作用的至少1个以上的第2金 属图形，在层间绝缘膜中由在第1金属层的正上方形成的第2金属层构成 的、与至少1个以上的第1金属图形电连接的第1总线，由第2金属层构
成的、与至少1个以上的第2金属图形电连接的第2总线，和设置在第l
总线及第2总线上的、至少l个以上的接触焊盘；接触焊盘具有探头检查 用区域和焊接用区域。
本发明的第2方式的半导体集成电路器件，包括在半导体基板上形 成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝缘 膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的第 1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、作
为有源元件的第2电极起作用的至少1个以上的第2金属图形，在层间绝 缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个以
上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的第l总线，由第2金属层构成的、与至少l个以上的第2金属图形电连接的 至少1个以上的第2总线，分别设置在第1总线及第2总线上的、由探头 检査用区域构成的至少1个以上的探头检查用接触焊盘，和分别设置在第 1总线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触
燥盘o
在本发明的第2方式的半导体集成电路器件中，邻接焊接用接触焊盘 配置探头检查用接触焊盘。
在本发明的第2实施方式的半导体集成电路器件中，利用第1总线及 第2总线的分别向外部的布线，引出并配置探头检查用接触焊盘。
在本发明的第1或第2方式的半导体集成电路器件中，有源元件是功 率晶体管。
在本发明的第1或第2方式的半导体集成电路器件中，彼此相邻的探 头检査区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的 焊接用区域被配置成距位于附近位置处的芯片边的距离不同。
在本发明的第1或第2方式的半导体集成电路器件中，在各个第1总 线及第2总线中形成至少1个以上的缝隙。
在本发明的第1或第2方式的半导体集成电路器件中，各个第1总线 及第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与 正交于芯片边的芯片边平行的边为长边的长方形状。
在本发明的第1或第2方式的半导体集成电路器件中，探头检查用区
域相比于焊接用区域配置在芯片周边侧。
在本发明的第l或第2方式的半导体集成电路器件中，焊接用区域相 比于探头检查用区域配置在芯片周边侧。
在本发明的第1或第2方式的半导体集成电路器件中，设置多个探头 检查用区域，以使它们以阵列状并且相对一方向交替配置。
本发明的一方式的半导体集成电路器件的制造方法，包括在半导体 基板上形成集成化的有源元件的工序，在有源元件之上形成第1层间绝缘 膜的工序，在有源元件的正上方隔着第1层间绝缘膜堆积第1金属层后， 通过构图该第1金属层，形成作为有源元件的第1电极起作用的至少1个 以上的第1金属图形及作为有源元件的第2电极起作用的至少1个以上的 第2金属图形的工序，在第l层间绝缘膜之上，按照覆盖至少l个以上的
第1金属图形及至少1个以上的第2金属图形的方式形成第2层间绝缘膜 的工序，在第1金属层的正上方隔着第2层间绝缘膜堆积第2金属层后， 通过构图该第2金属层，形成与至少1个以上的第1金属图形电连接的至 少1个以上的第1总线及与至少1个以上的第2金属图形电连接的至少1 个以上的第2总线的工序，在第2层间绝缘膜之上按照覆盖第1总线及第 2总线的方式形成第3层间绝缘膜的工序，在第3层间绝缘膜中分别形成 至少1个以上的开口部以使第1总线及第2总线分别露出的工序，在各个 开口部中露出的第1总线及第2总线上设置具有探头检查用区域和焊接用 区域的至少1个以上的接触焊盘，或设置由探头检査用区域构成探头检查 用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序，和在焊接用区 域中安装至少1个以上的连接构件的工序。
在本发明的一方式的半导体集成电路器件的制造方法中，构图第2金 属层的工序包含在第1总线及第2总线上分别形成至少1个以上的缝隙的 工序。
发明效果
根据本发明的第1方式的半导体集成电路器件，包括在半导体基板上 形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间绝 缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件的
第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、 作为有源元件的第2电极起作用的至少l个以上的第2金属图形，在层间 绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个
以上的第l金属图形电连接的第l总线，由第金属2层构成的、与至少l 个以上的第2金属图形电连接的第2总线，设置在第1总线及第2总线上 的、至少l个以上的接触焊盘；接触焊盘具有探头检查用区域和焊接用区 域，由此，由于能够分散对各有源元件施加的机械的压力，就能够提高可 靠性，由于具有探头检查用的专用区域就能够从测量制造设备的制约中解 放出来，由于具有焊接用的专用区域就能够提高对于密接性的可靠性。而 且，采用POE的最上层由于没有下层制约，就能够起到所谓能够进行重 视可靠性的布图的效果。
根据本发明的第2方式的半导体集成电路器件，包括在半导体基板 上形成的集成化的有源元件，在有源元件之上形成的层间绝缘膜，在层间 绝缘膜中由在有源元件的正上方形成的第1金属层构成的、作为有源元件 的第1电极起作用的至少1个以上的第1金属图形，由第1金属层构成的、 作为有源元件的第2电极起作用的至少l个以上的第2金属图形，在层间 绝缘膜中由在第1金属层的正上方形成的第2金属层构成的、与至少1个 以上的第1金属图形内的相对应的第1金属图形电连接的至少1个以上的 第1总线，由第2层构成的、与至少1个以上的第2金属图形电连接的至 少1个以上的第2总线，分别设置在第1总线及第2总线上的、由探头检 查用区域构成的至少i个以上的探头检查用接触焊盘；分别设置在第1总 线及第2总线上的、由焊接用区域构成的至少1个以上的焊接用接触焊盘， 由此，由于能够分散对各有源元件施加的机械的压力，就能够提高可靠性， 由于具有探头检查用的专用接触焊盘就能够从测量制造设备的制约中解 放出来，由于具有焊接用的专用接触焊盘就能够提高对于密接性的可靠 性。而且，采用POE的最上层由于没有下层制约，就能够起到所谓能够 进行重视可靠性的布图的效果。
在本发明的第2方式的半导体集成电路器件中，邻接焊接用接触焊盘 配置探头检査用接触焊盘，由此，由于具有探头检査用的专用接触焊盘， 就能够从测量制造设备的制约中解放出来，由于具有焊接用的专用焊盘就
能够提高相对于密接性的可靠性。
在本发明的第2实施方式的半导体集成电路器件中，利用第1总线及 第2总线的分别向外部的布线，引出并配置探头检查用接触焊盘，由此， 可起到能够应对探测中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，有源元件上功
率晶体管，由此，由于能够使采用POE的功率晶体管元件的导通电阻的 低电阻化，所以能够起到PWM驱动下的低功耗化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，彼此相邻的探 头检査区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的 焊接用区域被配置成距位于附近位置处的芯片边的距离不同，由此，可起 到能够应对探测或焊接中的焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，在各个第1总 线及第2总线中形成至少1个以上的缝隙，由此，可起到能够分散对各有 源元件施加的机械的压力，能够提高可靠性这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，各个第1总线 及第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与 正交于芯片边的芯片边平行的边为长边的长方形状，由此，可起到能够应 对探测或焊接中的焊盘间距的窄间距化，可使芯片紧縮、省芯片面积化这 样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，探头检査用区 域相比于焊接用区域配置在芯片周边侧，由此，可起到能够应对探测中的 焊盘间距的窄间距化这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，焊接用区域相 比于探头检查用区域配置在芯片周边侧，由此，由于通过缩短导线长，导 线电阻的低电阻化成为可能，能够起到使低功耗化成为可能这样的效果。
在本发明的第1或第2方式的半导体集成电路器件中，设置多个探头 检查用区域，以使它们以阵列状并且相对一方向交替配置，由此，可起到 能够应对探测中的焊盘间距的窄间距化这样的效果。
根据本发明的一方式的半导体集成电路器件的制造方法，包括在半 导体基板上形成集成化的有源元件的工序，在有源元件之上形成第1层间
绝缘膜的工序，在有源元件的正上方隔着第1层间绝缘膜堆积第1金属层 后，通过构图该第1金属层，形成作为有源元件的第1电极起作用的至少 1个以上的第1金属图形及作为有源元件的第2电极起作用的至少1个以 上的第2金属图形的工序，在第l层间绝缘膜之上，按照覆盖至少l个以
上的第1金属图形及至少1个以上的第2金属图形的方式形成第2层间绝 缘膜的工序，在第1金属层的正上方隔着第2层间绝缘膜堆积第2金属层 后，通过构图该第2金属层，形成与至少l个以上的第l金属图形电连接 的至少1个以上的第1总线及与至少1个以上的第2金属图形电连接的至 少1个以上的第2总线的工序，在第2层间绝缘膜之上按照覆盖第1总线 及第2总线的方式形成第3层间绝缘膜的工序，在第3层间绝缘膜中分别 形成至少1个以上的开口部以使第1总线及第2总线分别露出的工序，在 各个开口部中露出的第1总线及第2总线上设置具有探头检查用区域和焊 接用区域的至少1个以上的接触焊盘，或设置由探头检查用区域构成探头 检查用接触焊盘及由焊接用区域构成的焊接用接触焊盘的工序，和在焊接 用区域中安装至少l个以上的连接构件的工序，由此，能够实现起到上述 效果的第1或第2形态的半导体集成电路器件。
在本发明的一方式的半导体集成电路器件的制造方法中，优选构图第 2金属层的工序包含在各个第1总线及第2总线上形成至少1个以上的缝 隙的工序。
因此，在各有源元件正上方配置接触焊盘成为可能，能够实现半导体 集成电路的高可靠性。而且，通过在有源元件的正上方配置电力提供接触 焊盘，就能够节约贵重的硅资产。通过减少电路设计整体中耗费的硅面积， 就能够削减IC芯片的成本。如此，能够实现IC的省芯片面积化及IC的 低成本化。
图1是根据本发明的第1实施方式的半导体集成电路器件的主要部分， 示意地示出具有被缝隙分割为多条总线的总线金属层，具有在各条总线上 配置分别具有的1个个探头检查用区域和焊接用区域的接触焊盘的结构的 IC芯片的一部分的简化平面图。图2是根据本发明的第1实施方式的半导体集成电路器件的主要部分, 示意性地示出表示被缝隙分割为多条总线的总线金属层(第3层的总线) 和在其l个下层中的成为源及漏电极用线的金属层(第2层的总线)，与 通孔的配置关系的IC芯片的一部分的简化平面图。
图3是根据本发明的第1实施方式的半导体集成电路器件的主要部分, 示意性地示出表示被缝隙分割为多条总线的总线金属层(第3层的总线)、 和在其l个下层中的成为源及漏电极用线的金属层(第2层的总线)、还 有在1个下层中的成为源及漏电极的金属层(第3层的总线)，与通孔 的配置关系的IC芯片的一部分的简化平面图。
图4是根据本发明的第1实施方式的半导体集成电路器件的主要部 分，图4是对应于图1中的IV-IV线的剖面图。
图5是根据本发明的第1实施方式的半导体集成电路器件的主要部 分，图5是对应于图1中的IV-IV线的剖面图，图5是进行导线键合以前的 探头检查的探针接触到接触焊盘的探头检査区接触的图。
图6是表示本发明的第1实施方式中的因探头检查而产生的探针痕的 简化平面图。
图7是根据本发明的第2实施方式的半导体集成电路器件的主要部 分，示意性地示出具有被缝隙分割为多条总线的总线金属层、具有配置分 别连接到各总线的1个个探头检查用区域和焊接用区域的接触焊盘、还有 配置用于探头检査一部分总线的电特性的探头检査用接触焊盘、在芯片周 边附近配置有与功率晶体管相连接的探头检查用接触焊盘的这种结构结 构的IC芯片的一部分的简化平面图，
图8是根据本发明的第3实施方式的半导体集成电路器件的主要部 分，(a)是示意性示出具有2个单一总线、在各个总线上分别配置1个 个探头检査用区域和焊接用区域的接触焊盘、在各个总线中的周缘部的上 下左右处具备缝隙的IC芯片的一部分的简化平面图，(b)是具有2个单 一总线、在各个总线上分别配置仅有1个探头检查用区域和焊接用区域的 多个接触焊盘、在各个总线中的周缘部的上下左右处具备缝隙的IC芯片 的一部分的简化平面图。
图9是根据本发明的第3实施方式的半导体集成电路器件的主要部
分，图9是示意性地示出表示在周缘部的上下左右处具备缝隙的成为2个
单一的总线的总线金属层(第3层的总线)和其1个下层中的成为源及漏 电极用线的金属层(第2层的总线)，与通孔的配置关系的IC芯片的一 部分的简化平面图。
图10是根据本发明的第3实施方式的半导体集成电路器件的主要部 分，图10 (a)是对应于图8 (b)中的Xa-Xa线的剖面图，图10 (b)是 对应于图8 (b)中的Xb-Xb线的剖面图，图10 (b)是进行导线键合以前 的探头检查的探针接触到接触焊盘的探头检查区的图。
图11 (a) (c)是根据本发明的第4实施方式的半导体集成电路器 件的主要部分，图11 (a) (c)是示意性示出具有2个单一总线、在各 个总线上配置分别具有1个个的探头检查用区域和焊接用区域的接触焊盘 (或仅焊接用区域的接触焊盘)、在各个总线上的大致中心处进行导线键 合的IC芯片的一部分的简化平面图。
图12 (a)及(b)是根据本发明的第5实施方式的半导体集成电路器 件的主要部分，图12 (a)及(b)是示意性示出具有2个单一总线、在各 个总线上配置分别具有1个个的探头检查用区域和焊接用区域的接触焊盘 (或仅焊接用区域的接触焊盘)、并沿着各个总线上的芯片周边进行导线 键合的IC芯片的一部分的简化平面图。
图13是本发明的第6实施方式中的进行探头检查的检查系统(检测 器)的概括说明图。
图14是从根据本发明的第6实施方式的探针板的上面看的探针和根 据第4实施方式的应用例的半导体集成电路器件的主要部分，图14是具 有2个单一的总线、在各个总线上配置分别具有1个个探头检查用区域和 焊接用区域的接触焊盘、在各个总线上的大致中心处进行导线键合的IC 芯片的简化平面图。
图15是从根据本发明的第6实施方式的探针板的上面看的探针和根 据第4实施方式的另一应用例的半导体集成电路器件的主要部分，图15 是具有2个单一总线、在各个总线上配置分别具有1个个探头检查用区域 和焊接用区域的接触焊盘(或仅焊接用区域的接触焊盘)、并沿着各个总 线上的芯片周边进行探针检测的IC芯片的简化平面图。
图16是用于说明根据现有例的半导体集成电路器件中的课题的剖面 图，由于因导线键合产生的应力，(a)是示出接触焊盘正下方的层间绝
缘膜大大变形的状态的图，(b)是示出在接触焊盘正下方的层间绝缘膜
中发生裂缝的状态的图。
图17是示意性地示出现有技术中、在各个总线金属层上配置接触焊 盘、包含在总线金属层上具有共通连接的配置的功率晶体管的IC芯片主 要部分的简化平面图。
图18是表示现有技术中、芯片周边的焊盘布局的简化平面图。 图19是表示现有技术中、芯片周边的焊盘布局的示意性剖面图。 图20 (a)是用于说明根据现有例的半导体集成电路器件中的课题的 简化平面图，图20 (b)是用于说明根据现有例的半导体集成电路器件中 的课题的剖面图，由于因经过至少l次以上探针接触而产生的应力、(a) 是表示在接触焊盘的表面存在探针痕的状态的图，(b)是表示在对应于 (a)中XXb-XXb线的剖面图中，接触焊盘正下方的层间绝缘膜大大变形 的状态的图。
符号说明
D1 D15、 DN，漏电极用线金属层(第l层的总线)
S1 S15、 SN，源电极用线金属层(第l层的总线)
X，连接源电极用线(第l层的总线)和源线(第2层的总线)的通
孔
XI，连接源线(第2层的总线)和总线(第3层的总线)的通孔 Y，连接漏电极用线(第l层的总线)和漏线(第2层的总线)的通
孔
Yl，连接漏线(第2层的总线)和总线(第3层的总线)的通孔 10a、 10b，缝隙
11 16，源线金属层(第2层的总线) 21 26，漏线金属层(第2层的总线) 50，探针板 51，探头
52，探针
53,晶片吸盘 54，晶片
55,检查系统(检测器)
100， IC (集成电路)芯片
IOOA，有源元件(功率晶体管)
IOOB，有源元件(功率晶体管)
IOOC，有源元件(功率晶体管)
140、 140C、 141、 142，总线(第3层)
150、 150C、 151、 152，总线(第3层)
200a，探头检查用接触焊盘(探头检查用区域)
304，接触焊盘
304a，仅焊接用区域的接触焊盘，焊接用区域
306，焊接导线
307，引线框
911， p型硅基板
913， n型埋置区
917， n阱区
921，源/漏接触区
930，栅极氧化物
941，第l层间绝缘体层
942，第1通孔
944，第2层间绝缘体层
947，第3层间绝缘体层
950，第4层间绝缘体层
955，保护用覆盖层
956，开口部
961，焊球
972，翘曲
973，裂缝a14，角部
具体实施例方式
第1实施方式
下面，参照附图，说明根据本发明的第1实施方式的半导体集成电路 器件及其制造方法。
图1示出了根据本发明的第1实施方式的半导体集成电路器件的一部 分的简化平面图。
如图1的平面图所示，在IC芯片100内，作为有源元件，形成被分 离层包围的功率晶体管IOOA。按照覆盖功率晶体管100A的源及漏区的方 式，形成总线140~142和总线150 152。此外，总线140 142作为由片 状金属构成的最上层的金属层(第3金属层)与源电极连接，总线140 142的每一条总线都被缝隙10a等分分割。此外，总线150 152作为由片 状金属构成的最上层的金属层(第3金属层)与漏电极连接，总线150 152的每一条总线都被缝隙10a等分分割。在总线140 142及总线150 152上，分别形成至少1个以上的接触焊盘304。相对于总线140 142设 置1个外部引线框307 (电源)的同时，还相对于总线150 152设置1 个外部引线框307 (电源)。设置各焊接导线306，以便连接引线框307 和各接触焊盘304。
此外，包括在总线140 142及总线150 152上设置的、至少1个以 上的接触焊盘304，接触焊盘304具有探头检查用区域200a和焊接用区域 304a。
此外，如图1的平面图所示，在上述第1总线140 142及第2总线 150 152中，在各自的周边部的上下左右形成缝隙10a。由此，能够在导 线键合和检査时的探测下，缓和因施加在接触焊盘304上的负载而产生的 应力。
图2及图3是示意性地示出图1所示的总线140 142、 150 152的 与下侧的金属层的位置关系的平面图。而且，在图2及图3中，透视地示 出各总线140 142、 150 152，在图3中还透视地示出第2层的总线。
首先，如图2所示，在本实施方式中，在成为第3层的总线140 142、
150 152的下侧，按照具有细长的横方向的线条状并且变成以固定的间距
相互平行的方式，交替形成作为第2层的总线(第2金属层)的源线(第 l金属图形)的金属层ll、 12、 13、 14、 15、 16和作为第2层的总线的漏 线(第2金属图形)的金属层21、 22、 23、 24、 25、 26。第3层的总线 140 142通过填塞了金属的多个通孔X1，分别连接到作为第2层的总线 的源线11及12、 13及14、 15及16，第3层的总线150 152通过填塞了 金属的多个通孔Y1，分别连接到漏线21及22、 23及24、 25及26。
此外，如图3所示，在作为第2层的总线的源线及漏线的金属层U 16、 21 26的下侧，按照在与这些第2层的总线正交的同时，还具有细长 的纵方向的线条状并且变成以固定的间距相互平行的方式，交替形成作为 第1层的总线(第1金属层)的源电极用线(第1金属图形)的金属层Sl S15和作为第1层的总线的漏电极用线(第2金属图形)的金属层Dl D15。第1层的总线源电极用线的金属层S1 S15通过填塞了金属的多个 通孔X，分别电连接到作为第2层的总线的源线11 16，第l层的总线的 漏电极用线的金属层D1 D15通过填塞了金属的多个通孔Y1，分别电连 接到作为第2层的总线的漏线21 26。
而且，以上的图1 图3是主要用于说明在半导体基板上形成的第1 层的总线 第3层的总线、通孔、接触焊盘及焊接导线的位置关系的图， 使用图4、 5所示的具体的例子说明在各总线之间形成的未图示的层间绝 缘膜和开口部的其它的具体的结构。
图4是对应于图1的IV-IV线的剖面图，示出了根据第1实施方式的半 导体集成电路器件的剖面结构的一部分中，对接触焊盘的导线键合区域的 焊接。
如图4所示，在p型硅基板911上形成n型埋置区913、n型阱区917、 源/漏接触区921、栅氧化物930及多晶硅*栅931。形成第l层间绝缘体 层941以覆盖它们，在该第1层间绝缘体层941中，形成到达源/漏接触区 921的第1通孔942。在第1层间绝缘体层941之上形成由金属层构成的 源电极用线(第1层的总线)SN及漏电极用线(第1层的总线)DN，形 成第2层间绝缘体层944以覆盖该源电极用线SN及漏电极用线DN，在 该第2层间绝缘体层944中形成连接到源电极用线SN的第2通孔X。而
且，虽然未图示，但在第2层间绝缘体层944中同样也形成连接到漏电极
用线DN的通孔。在第2层间绝缘体层944之上形成由金属层构成的源线 (第2层的总线)11 (而且在未图示的剖面中同样地也形成漏线(第2层 的总线))，形成覆盖该源线11及未图示的漏线的第3层间绝缘体层947， 在该第3层间绝缘体层947中形成连接到源线11的第3通孔XI (而且， 在未图示的剖面中同样地形成连接到漏线的通孔)。在第3层间绝缘体层 947之上形成由金属层构成的第3层的总线140、50，在该第3层的总线 i40、 150中设置缝隙10a (而且，设置在总线150中的缝隙没有图示)。 形成覆盖总线140、 150且具有开口部956的第4层间绝缘体层950。在开 口部956中形成接触焊盘304，在第4层间绝缘体层950之上形成露出接 触焊盘304的保护用覆盖层955，在接触焊盘304的焊接用区域304中形 成焊球961及焊接导线306，焊接导线306被图示出。此外，接触焊盘304 具有焊接用区304a和探头检查用区200a。
图5是对应于图1的W-IV线的剖面图，示出了在根据第1实施方式的 半导体集成电路器件的剖面结构的一部分中对接触焊盘304中的探头检查 区200a的探测。
图5的下层与图4相同，在开口部956形成接触焊盘304，在第4层 间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955，此外， 在接触焊盘304中形成焊接用区域304a和探头检查用区域200a，图示出 对探头检查用区域200a进行探测的探针52。
图6是与图1的平面图相对应的平面图，表示基于图5所示探测探针 52的探针痕(而且，在探头检查区域200a内示出该探针痕)。
如图6所示，在功率晶体管100A正上方的各个接触焊盘304上具有 焊接用区域304a和探头检查用区域200a，由于各个接触焊盘304上承受 的应力，在焊接用区域304中，由于即使针对多次检査也不会因探测而残 留探针痕，所以有可靠地进行导线键合的优点。
如上所述，由于具备在接触焊盘304中具有焊接区域304a和探头检 查区域200a的结构，或邻接具有仅焊接用区域304a的接触焊盘配置探头 检査用接触焊盘的结构，所以首先由于具有探头检查用的专用区域或专用 接触焊盘，就能够从测量制造设备的制约中解放出来，而且由于具有焊接
用的专用区域或专用接触焊盘，就提高了对于密接性的可靠性。
此外，通过设有源元件为功率晶体管，由于利用POE的功率晶体管 元件的导通电阻的低电阻化成为可能，所以PWM驱动下的低功耗化是可 能的。
并且，通过改变距芯片端(位于最附近的芯片边)的距离配置各接触
焊盘304 (参照图1或图6)，在探测或焊接时，由于能够避免与相邻的 接触焊盘304的电接触，就能够应对焊盘间距的窄间距化。
此外还有，连接到功率晶体管的源的总线140 142及连接到漏的总 线150 152，是被缝隙10a等分分割的功率晶体管的大尺寸的总线。而且， 在这些总线140 142、 150 152的每一个上连接1个接触焊盘304，在功 率晶体管的正上方配备接触焊盘304。由此，大尺寸的总线的金属层的导 线键合和检查时的探测时施加的应力所引起的压力由于被缝隙10a等分分 割的总线的存在而被分散。因此，抑制在应力的影响大的大面积的金属层 总线存在的情形下产生的翘曲的发生，能够减少施加在功率晶体管整体上 的应力导致的压力。如此这样，防止在接触焊盘304的下部形成的最上层 的总线的周边的翘曲的产生，能够防止在接触焊盘周边的绝缘膜中产生裂 缝。其结果，半导体集成电路的可靠性提高。
如以上所说，根据本发明的第1实施方式，由于分散了施加在各有源 元件上的机械的压力而提高了可靠性，由于具有探头检查用的专用区域就 能够从测量制造设备的制约中解放出来，由于具有焊接用的专用区域就能 够提高对于密接性的可靠性。而且采用POE的最上层由于没有下层制约， 就能够进行重视可靠性的布图。
此外，由于能够使采用POE的功率晶体管元件的导通电阻低电阻化， 所以PWM驱动下的低功耗化就成为可能。
而且，能够应对探测或焊接中的焊盘间距的窄间距化。 (第2实施方式)
下面，参照
本发明的第2实施方式的半导体集成电路器件及 其制造方法。
图7示出了本发明的第2实施方式的半导体集成电路器件的一部分的 简化平面图。
如图7的平面图所示，在IC芯片100内，作为有源元件，形成被分 离层包围的功率晶体管100A。按照覆盖功率晶体管100A的源及漏区的方 式，形成总线140 142和总线150 152。此外，总线140 142作为由片 状金属构成的最上层的金属层(第3金属层)与源电极连接，总线140 142的每一条总线都被缝隙10a等分分割。此外，总线150 152作为由片 状金属构成的最上层的金属层(第3金属层)与漏电极连接，总线150 152的每一条总线都被缝隙10a等分分割。在总线140 142及总线150 152上，分别形成1个的接触焊盘304。在相对于总线140 142设置1个 外部引线框307 (电源)的同时，还相对于总线150 152设置1个外部引 线框307 (电源)。设置各焊接导线306，以便连接引线框307和各接触 焊盘304。
此外，接触焊盘304具有接触焊盘304具有探头检査用区域200a和 焊接用区域304a。但是，图中朝向纸面位于最下段的接触焊盘304仅包括 焊接用区域304a，相比于IC芯片的内部侧的142、 152的总线，作为探头 检查用区域的探头检查用接触焊盘200a通过布线被引出到IC芯片周边
利用以上的结构，根据本发明的第2实施方式，除上述第l实施方式 的效果外，还得到以下所示的效果。即，相比于IC芯片的内部侧142、 152 的总线，由于探头检查用接触焊盘200a通过布线向总线142、 152的外部 引出，与探头检査用接触焊盘200a (探头检查用区域200a)相对于芯片 边在直线上配置成一列的情形相比(例如参照图1)，由于没有探针的针 头的针径所引起的制约，所以就能够应对探测中的焊盘间距的窄间距化。 (第3实施方式)
下面，参照
本发明的第3实施方式的半导体集成电路器件及 其制造方法。
图8 (a)及(b)示出了本发明的第3实施方式的半导体集成电路器 件的一部分的简化平面图。
如图8 (a)的平面图所示，在IC芯片100内，作为有源元件，形成 被分离层包围的功率晶体管IOOA。按照覆盖功率晶体管100A的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总
线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连
接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成l个 的接触焊盘304。此外，接触焊盘304具有焊接用区域304a和探头检查用 区域200a。相对于第1总线140及第2总线150，设置1个外部引线框307 (电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘304。
此外，如图8 (a)的平面图所示，在上述第1总线140及第2总线 150中，在各自的周边部的上下左右形成缝隙10b。由此，能够在导线键 合和检查时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
如图8 (b)的平面图所示，在IC芯片100内，作为有源元件，形成 被分离层包围的功率晶体管IOOA。按照覆盖功率晶体管100A的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150，。此外，第1 总线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极 连接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3 金属层)与漏电极连接。在第1总线140及第2总线150上，分别形成3 个的接触焊盘304。此外，各总线140及150的中心部的接触焊盘304具 有焊接用区域304a和探头检查用区域200a。相对于第1总线140及第2 总线150，设置1个外部引线框307 (电源)，设置各焊接导线306，以便 连接该引线框307和各接触焊盘304。
此外，如图8 (b)的平面图所示，在上述第1总线140及第2总线 150中，在各自的周边部的上下左右形成缝隙10b。由此，能够在导线键 合和检査时的探测下，缓和因施加在接触焊盘304上的负载而产生的应力。
接着，先说明上述图8 (a)及(b)所示的半导体集成电路器件中的 作为最上层的金属层的总线和在其下侧设置的2个金属层的位置关系。
图9是示意性地表示图8 (a)所示的总线140、 150的与下侧的金属 层的位置关系的平面图。而且，在图9中，透视地示出各总线140、 150。 而且，下面虽然以图8 (a)及(b)中的图8 (a)所示的半导体集成电路 器件的情形为例进行说明，但图8 (b)所示的半导体集成电路器件的情形 也相同。
首先，如图9所示，在本实施方式中，在成为第3层的总线140、 150
的下侧，按照具有细长的横方向的线条状并且变成以固定的间距相互平行 的方式，交替形成作为第2层的总线(第2金属层)的源线(第l金属图
形)的金属层ll、 12、 13、 14、 15、 16和作为第2层的总线的漏线(第2 金属图形)的金属层21、 22、 23、 24、 25、 26。第3层的总线140通过填 塞了金属的多个通孔X1，分别连接到作为第2层的总线的源线11及12、 13及14、 15及16，第3层的总线150通过填塞了金属的多个通孔Y1， 分别连接到漏线21及22、 23及24、 25及26。
而且，关于第2层的总线和第1层的总线的位置关系，仅上述的图3 中示的最上层的总线的位置不同，基本上相同，所以省略其说明。
而且，以上的图8 (a)及(b)以及图9是主要用于说明在半导体基 板上形成的第1层的总线 第3层的总线、通孔、接触焊盘及焊接导线的 位置关系的图，使用图10 (a)及(b)所示的具体的例子说明在各总线之 间形成的未图示的层间绝缘膜和开口部的其它的具体的结构。
图IO (a)是对应于图8 (b)的Xa-Xa线的剖面图，示出了关于第3 实施方式的半导体集成电路器件的剖面结构的一部分。而且，虽然没有特 别地说明图8 (a)所示的半导体集成电路器件的剖面结构，但基于关于图 10 (a)的下述说明是能够容易推测到。
如图10 (a)所示，在p型硅基板911上形成n型埋置区913、 n型阱 区917、源/漏接触区921、栅氧化物930及多晶硅*栅931。形成第1层 间绝缘体层941以覆盖它们，在该第1层间绝缘体层941中，形成到达源 /漏接触区921的第1通孔942。在第1层间绝缘体层941之上形成由金属 层构成的源电极用线(第1层的总线)SN及漏电极用线(第1层的总线) DN，形成第2层间绝缘体层944以覆盖该源电极用线SN及漏电极用线 DN，在该第2层间绝缘体层944中形成连接到源电极用线SN的第2通孔 X。而且，虽然未图示，但在第2层间绝缘体层944中同样也形成连接到 漏电极用线DN的通孔。在第2层间绝缘体层944之上形成由金属层构成 的源线(第2层的总线)11 (而且在未图示的剖面中同样地也形成漏线(第 2层的总线))，形成覆盖该源线11及未图示的漏线的第3层间绝缘体层 947，在该第3层间绝缘体层947中形成连接到源线11的第3通孔XI (而 且，在未图示的剖面中同样地形成连接到漏线的通孔)。在第3层间绝缘
体层947之上形成由金属层构成的第3层的总线140、 150，在该第3层的 总线140、 150中设置缝隙10b (而且，设置在总线140、 150中的缝隙没 有图示)。形成覆盖总线140、 150且具有开口部956的第4层间绝缘体 层950。在开口部956中形成接触焊盘304，在第4层间绝缘体层950之 上形成露出接触焊盘304的保护用覆盖层955，在接触焊盘304的焊接用 区域304中形成焊球961及焊接导线306。
此外，图10 (b)是对应于图8 (b)的Xb-Xb线的剖面图，示出了在 根据第3实施方式的半导体集成电路器件的剖面结构的一部分中对接触焊 盘304中的探头检查区200a的探测的剖面。
图10(b)的下层与图10(a)相同，在开口部956形成接触焊盘304， 在第4层间绝缘体层950之上形成露出接触焊盘304的保护用覆盖层955， 在接触焊盘304中形成探头检查用区域200a，图示出进行探测的探针52。
在此，作为图8 (a)所示的半导体集成电路器件和图8 (b)所示的 半导体集成电路期间不同点是在图8 (b)中，在单一的第1总线140及单 一的第2总线150上连接多个焊接用的接触焊盘304。根据图8 (b)的结 构，能够增加焊接导线306的条数，提高电流容许值。由此，失去功率晶 体管的大电流化下的焊接导线306的制约，削减功率晶体管的所有电阻中 的焊接导线306的电阻成分，在实现功率晶体管的低电阻化的同时，还能 够进一步提高作为整体的功率晶体管的电流容许值。
此外，作为图8 (b)所示的半导体集成电路器件和图1所示的半导体 集成电路器件的不同在于，图8 (b)中第1总线140及第2总线150是单 一的总线的结构，由于在各个总线上接触焊盘304的探头检查用区域200a 有1个就可以，所以，在探头检査中的探测下，能够缓和有关功率晶体管 的焊盘间距。
此外还有，如比较图8 (b)所示的半导体集成电路器件和现有例的图 17所示的半导体集成电路器件时可以看出的，在现有例中没有设计功率晶 体管中的最上层的总线的结构，但在图8 (b)所示的本实施方式的半导体 集成电路器件中的最上层的总线140、 150中，在其周边部设置缝隙10b。 由于此结构的不同，本实施方式的半导体集成电路器件，由于借助于缝隙 10b分散导线键合或检査时的探测时所施加的应力，所以就能够起到现有
例中得不到的、抑制在接触焊盘304的下部形成的最上层的总线的周边处
产生翘曲，能够防止在接触焊盘304的绝缘膜中产生裂缝的效果。其结果，
能够实现半导体集成电路的可靠性的提高。
而且，在以上，作为图(a)及(b)所示的半导体集成电路器件，说 明了在周边部的上下及左右设置第1总线140及第2总线150上的缝隙10b 的情形，虽然没有特别地图示，但也可以在周边部的上下或左右的任意一 方设置缝隙10b的结构。即使此情况下，也可以借助于缝隙10b分散导线 键合和检査时的探测时所施加的应力。如上所述，通过在第1总线140及 第2总线的每一个中形成至少一个以上的缝隙，由于能够分散施加在各功 率晶体管元件上的机械的压力，所以提高了可靠性。
如以上所说明的，根据本发明的第3实施方式，特别地，由于分散施 加在各有源元件上的机械的压力，所以提高了可靠性。此外，由于具有探 头检査用的专用区域就能够从测量设备的制约中解放出来，同时由于具有 焊接用的专用区域就可以提高对于密接性的可靠性。而且，采用POE的 最上层由于没有下层制约，就能够进行重视可靠性的布图。
此外，由于采用POE的功率晶体管元件的导通电阻的低电阻化成为 可能，所以PWM驱动下的低功耗化是可能的。
而且，能够应对探测或焊接中的焊盘间距的窄间距化。
此外，通过在最上层的总线上设置缝隙，由于能够吸收焊接工序或探 头检査中的应力，所以能够防止宽幅的最上层的总线的翘曲的发生，能够 防止在接触焊盘周边产生裂缝。由此，能够在各有源元件正上方配置接触 焊盘，能够实现高可靠性的半导体集成电路器件。
而且，由于在有源元件的正上方配置电力提供接触焊盘，就能够节约 贵重的硅资产。由于减少了在电路设计整体中消耗的硅面积，就能够削减 IC芯片的成本。S卩，能够实现IC的省芯片面积化和IC的低成本化。 (第4实施方式)
下面，参照
本发明的第4实施方式的半导体集成电路器件及 其制造方法。
图11 (a) (c)示出了本发明的第4实施方式的半导体集成电路器 件的一部分的简化平面图。
如图11 (a)及图11 (b)的平面图所示，作为有源元件，形成被分 离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏区的方 式，形成单一的第1总线140和单一的第2总线150。此外，第1总线140 作为由片状金属构成的最上层的金属层(第3金属层)与源电极连接。此 外，第2总线150作为由片状金属构成的最上层的金属层(第3金属层) 与漏电极连接。在第1总线140及第2总线150上，分别形成l个的接触 焊盘304。相对于第1总线140及第2总线150，设置1个外部引线框307 (电源)，设置各焊接导线306，以连接该引线框307和各接触焊盘304。 在第1总线140及第2总线150中，将接触焊盘304配置在第1总线140 及第2总线150的各自的中心部附近。在第1总线140及第2总线150上 分别设置的1个接触焊盘304具有焊接用区域304a和探头检查用区域 200a。
在此，说明了图ll (a)的W-IV线的剖面结构，该剖面结构与上述图 4及图5的剖面结构相同。而且，虽然没有特别地说明图11 (b)所示的 半导体集成电路器件的剖面结构，但对于图4及图5中没有示出的下部结 构而言，基于上述第1实施方式的说明是能够容易推测到的，所以省略其 说明。
利用以上的结构，首先能够在导线键合和检查时的探测下，分散、缓 和因施加在接触焊盘304上的负载而产生的应力。
此外，图11 (a)及(b)，以及后述的图11 (c)所示的功率晶体管 IOOB与上述的图1的功率晶体管IOOA相比较，实施了小尺寸化，因此， 由于总线的尺寸也变小，就能够进一步减少应力引起的翘曲的影响。
此外，图11 (a)及(b)，以及后述的图11 (c)所示的第1总线140 及第2总线150的形状，由于平行于芯片端(位于最附近的位置的芯片边) 的边为短边，正交于芯片端的边为长边，所以能够应对探测或焊接中的焊 盘间距的窄间距化，芯片紧縮和省芯片面积化是可能的。
此外，图11 (a)和图11 (b)的结构的差别是接触焊盘304中的探 头检查用区域200a的配置不同，相比于图ll (a)的结构，图11 (b)的 结构为对于具有纵长的形状的功率晶体管，能够应对探测中的焊盘间距的 窄间距化的结构。
如图ll (C)的平面图所示，在IC芯片100内，作为有源元件，形成
被分离层包围的功率晶体管IOOB。按照覆盖功率晶体管100B的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总 线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连 接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个 的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框 307 (电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘 304。在第1总线140上设置的接触焊盘304仅由焊接用区域304a构成， 相比于焊接用区域304a在芯片更周边侧配置成为探头检查用区域的探头 检查用接触焊盘200a。此外，在第2总线150上设置的接触焊盘304具有 焊接用区域304a和探头检查用区域200a，相比于焊接用区域304a，在芯 片更周边侧配置探头检查用区域200a。
艮P，通过以阵列状且相对于一方向交替配置探头检查用区域200a或 探头检查用接触焊盘200a，就能够应对探测中的焊盘间距的进一步窄间距 化。
如以上所说明的，根据本发明的第4实施方式，由于分散施加在各有 源元件上的机械的压力所以提高可靠性。此外，由于具有探头检查用的专 用区域就能够从测量制造设备的制约中解放出来，同时由于具有焊接用的 专用区域就能够提高相对于密接性的可靠性。而且采用POE的最上层由 于没有下层制约，就能够进行重视可靠性的布图。
此外，由于使采用POE的功率晶体管元件的导通电阻的低电阻化成 为可能，所以PWM驱动下的低功耗化是可能的。
而且，能够应对探测或焊接中的焊盘间距的窄间距化，芯片紧缩和省 芯片面积化是可能的。 (第5实施方式)
下面，参照
本发明的第5实施方式的半导体集成电路器件及 其制造方法。
图12 (a)及(b)示出了本发明的第5实施方式的半导体集成电路器 件的一部分的简化平面图。
如图12 (a)的平面图所示，在IC芯片100内，作为有源元件，形 成被分离层包围的功率晶体管100B。按照覆盖功率晶体管100B的源及漏 区的方式形成单一的第1总线140和单一的第2总线150。此外，第1总 线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连 接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个 的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框 307 (电源)，设置各焊接导线306，以连接该引线框307和各接触焊盘 304。各接触焊盘304具有焊接用区域304a和探头检查用区域200a，相比 于焊接用区域304a，在芯片更内部侧配置探头检査用区域200a。
而且，图12 (a)的功率晶体管100B与上述的图1的功率晶体管100A 相比较，实施了小尺寸化，因此，由于总线的尺寸也变小，就能够进一步 减少应力引起的翘曲的影响。
艮口，由于接触焊盘304具有焊接用区域304a和探头检查用区域200a， 所以在导线键合和检查时的探测下，能够分散、缓和因施加在接触焊盘304 上的负载而产生的应力。
如图12 (b)的平面图所示，在IC芯片100内，作为有源元件，形成 被分离层包围的功率晶体管IOOB。按照覆盖功率晶体管100B的源及漏区 的方式，形成单一的第1总线140和单一的第2总线150。此外，第1总 线140作为由片状金属构成的最上层的金属层(第3金属层)与源电极连 接。此外，第2总线150作为由片状金属构成的最上层的金属层(第3金 属层)与漏电极连接。在第1总线140及第2总线150上，分别形成1个 的接触焊盘304。对第1总线140及第2总线150，设置1个外部引线框 307 (电源)，设置各焊接导线306，以便连接该引线框307和各接触焊盘 304。在第1总线140上设置的接触焊盘304具有焊接用区域304a和探头 检査用区域200a，相比于焊接用区域304a，在芯片更内部侧配置探头检 查用区域200a。此外，在第2总线150上设置的接触焊盘304仅由焊接用 区域304a构成，相比于焊接用区域304a，在芯片更周边侧配置成为探头 检查用区域的探头检査用接触焊盘200a。
艮口，通过以阵列状且相对于一方向交替配置探头检查用区域200a或
探头检查用接触焊盘200a，就能够应对探测中的焊盘间距的进一步窄间距 化。
在此，作为图11 (a) (c)所示半导体集成电路器件和图12 (a) 及(b)所示的半导体集成电路器件的不同在于，在图12 (a)及(b)中， 相比于探头检査用区域200a (或探头检查用接触焊盘200a)，在芯片更 周边侧配置焊接用区域304a (或仅具有焊接用区域的接触焊盘304)。
然而，相比于功率晶体管本身的导通电阻，因导线长引起的电阻成分 占功率晶体管的总电阻值的比例大时，通过縮短导线长，就能够减小功率 晶体管的总电阻值，PWM驱动下的低功耗化是可能的。
利用以上的结构，根据本发明的第5实施方式，除上述第4实施方式 的效果外，能够得到以下所示的效果。即，通过相比于探头检查用区域200a (或探头检查用接触焊盘200a)，在芯片更周边侧配置焊接用区域304a (或仅具有焊接用区域的接触焊盘304)，由于导线长变短，所以导线电 阻的低电阻化的低功耗化是可能的。 (第6实施方式)
下面参照
本发明的第6实施方式的半导体集成电路器件及其 制造方法。
图13是在半导体集成电路器件的制造时实施的晶片的检查工序中， 进行探头检查的检査系统(检测器)的概括说明图。
在切割前的晶片54的阶段，IC芯片接受检査系统(检测器)55的检 查。为了检查晶片吸盘53上的晶片54，为了将检查系统(检测器)连接 到形成有IC芯片的晶片54上，可使用探针板50。探针板50，在一侧的 面上具备多个探头51，在此探头51的前端安装有探针52。将探针52与 在晶片54上制造的IC芯片的各焊接用接触焊盘接触。利用检査系统(检 测器)55检查通过探针52接触的IC芯片的电气特性。
图14示出了从上述探针板的上面看的探针和上述第4实施方式的应 用例的半导体集成电路器件的主要部分，具体地，图14是具有2个单一 的总线、在各个总线上配置分别具有1个个探头检査用区域和焊接用区域 的接触焊盘、在各个总线上的大致中心处进行导线键合的IC芯片的简化 平面图。
如图14所示，配置2组图11 (a)所示的IC芯片的功率晶体管IOOB， 配置控制功率晶体管100B的ON/OFF等的控制电路或、包含保护电路等 的控制电路部、和大致包围芯片周边的接触焊盘304，该接触焊盘304分 别具有探头检查用区域200a和焊接用区域304a。
而且，作为已经记述的内容，图14示出了在晶片上形成的各IC芯片， 为了便于判别特征，用图像记载了探针朝向IC芯片的原点的方向进行安 装，而不限定芯片整体的比例尺、功率晶体管或控制电路部的尺寸、多通 道对应的功率晶体管的输出通道数、功率晶体管的排列段数等。
如图14所示，在考虑低导通电阻的多通道对应的功率晶体管的布图 中，配置多个功率晶体管，为了在此功率晶体管上排列多个接触焊盘，在 制作测试用探针板的时候，相对于IC芯片的芯片边在直线上排列的接触 焊盘304内，相比于与功率晶体管邻接的角部al4的接触焊盘304等，由 于探针52的针头部分的针径的制约(例如60 70^m)，相邻的探针52 彼此产生电接触，就会产生窄焊盘间距化变困难这样的问题。
另一方面，图15示出了从探针板的上面看的探针和上述第4实施方 式的另一应用例的半导体集成电路器件的主要部分，具体地，图15是具 有2个单一总线、在各个总线上配置分别具有1个个探头检查用区域和焊 接用区域的接触焊盘、并沿着各个总线上的芯片周边进行探针检测的IC 芯片的简化平面图。
如比较图14和图15的结构所表明的，在图15中，以阵列状并且相 对一方向交替配置各探头检查用区域200a或各探头检査用接触焊盘200a。
利用以上的结构，根据本发明的第6实施方式，除上述第1 第5实 施方式的效果外，还具有以下所示的效果。即，通过以阵列状并且相对一 方向交替配置各探头检查用区域200a或各探头检查用接触焊盘200a，就 能够避免相邻的探针彼此的电接触，因此能够应对探测中的焊盘间距的窄 间距化。
本发明不是限定地解释上述各实施方式中的说明。对例示出的实施方 式的各种修正及组合与本发明的其它的实施方式都是可能的，通过参照本 发明同业人员自明。作为一例，本发明通常涵盖了包含位于有源元件之上 的接触焊盘、选择这些接触焊盘的位置以便提供向接触焊盘下的有源的部
件的电力的控制和分配的半导体集成电路器件。此外，作为另一个例子， 本发明涵盖了包含位于有源元件之上的接触焊盘、配置这些接触焊盘，以 便使选择出的1个接触焊盘和对应于可提供电力的1个或多个接触焊盘的 有源的部件之间的电力分配的距离最小化的半导体IC。因此，添加的专利 权利要求范围是包含所有这样的修正及实施方式的。
工业上的可利用性
本发明的半导体集成电路器件及其制造方法，活用器件正上方的接触 焊盘技术，通过设计在有源电路区域部分的正上方实施导线键合的功率集 成电路的布图，所以在电源、电机驱动器、音频放大器、或多通道驱动器 等的基干半导体电子部件的性能方面，有助于低功耗化及可靠性提高的兼 容。因此，由于本发明，在制造方面活用现有的设备，所以以低成本就容 易实现，对于低价、高品位且高性能的功率集成电路而言，非常有用。
权利要求
1、一种半导体集成电路器件，其特征在于，包括在半导体基板上形成的集成化的有源元件，在上述有源元件之上形成的层间绝缘膜，在上述层间绝缘膜中由在上述有源元件的正上方形成的第1金属层构成的、作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形，由上述第1金属层构成的、作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形，在上述层间绝缘膜中由在上述第1金属层的正上方形成的第2金属层构成的、与上述至少1个以上的第1金属图形电连接的第1总线，由上述第2金属层构成的、与上述至少1个以上的第2金属图形电连接的第2总线，以及设置在上述第1总线及上述第2总线上的、至少1个以上的接触焊盘；上述接触焊盘具有探头检查用区域和焊接用区域。
2、 一种半导体集成电路器件，其特征在于，包括 在半导体基板上形成的集成化的有源元件， 在上述有源元件之上形成的层间绝缘膜，在上述层间绝缘膜中由在上述有源元件的正上方形成的第1金属层构 成的、作为上述有源元件的第1电极起作用的至少1个以上的第1金属图 形，由上述第1金属层构成的、作为上述有源元件的第2电极起作用的至 少1个以上的第2金属图形，在上述层间绝缘膜中由在上述第1金属层的正上方形成的第2金属层 构成的、与上述至少1个以上的第1金属图形内的相对应的第1金属图形 电连接的至少1个以上的第1总线，由上述第2金属层构成的、与上述至少1个以上的第2金属图形电连 接的至少1个以上的第2总线， 分别设置在上述第1总线及第2总线上的、由探头检查用区域构成的 至少l个以上的探头检査用接触焊盘，以及分别设置在上述第1总线及第2总线上的、由焊接用区域构成的至少 1个以上的焊接用接触焊盘。
3、 根据权利要求2所述的半导体集成电路器件，其特征在于， 邻接上述焊接用接触焊盘而配置上述探头检查用接触焊盘。
4、 根据权利要求2所述的半导体集成电路器件，其特征在于， 利用上述第1总线及上述第2总线的分别向外部的布线，引出并配置上述探头检查用接触焊盘。
5、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 上述有源元件是功率晶体管。
6、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 彼此相邻的上述探头检查区域被配置成距位于附近位置处的芯片边的距离不同，彼此相邻的焊接用区域被配置成距位于附近位置处的芯片边 的距离不同。
7、 根据权利要求l或2所述的半导体集成电路器件，其特征在于， 在各个上述第1总线及上述第2总线中形成至少1个以上的缝隙。
8、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 各个上述第1总线及上述第2总线，具有以与位于附近位置处的芯片边平行的边为短边，且以与正交于上述芯片边的芯片边平行的边为长边的 长方形状。
9、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 上述探头检查用区域，相比于上述焊接用区域被配置在芯片周边侧。
10、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 上述焊接用区域，相比于上述探头检查用区域被配置在芯片周边侧。
11、 根据权利要求1或2所述的半导体集成电路器件，其特征在于， 设置多个上述探头检查用区域，以使它们以阵列状并且相对一方向交替配置。
12、 一种半导体集成电路器件的制造方法，其特征在于，包括在半导体基板上形成集成化的有源元件的工序；在上述有源元件之上形成第1层间绝缘膜的工序；在上述有源元件的正上方隔着上述第1层间绝缘膜堆积第1金属层 后，通过构图该第1金属层，形成作为上述有源元件的第1电极起作用的至少1个以上的第1金属图形及作为上述有源元件的第2电极起作用的至少1个以上的第2金属图形的工序；在上述第1层间绝缘膜之上，按照覆盖上述至少1个以上的第1金属图形及上述至少1个以上的第2金属图形的方式形成第2层间绝缘膜的工 序；在上述第1金属层的正上方隔着上述第2层间绝缘膜堆积第2金属层 后，通过构图该第2金属层，形成与上述至少l个以上的第l金属图形电 连接的至少1个以上的第1总线及与上述至少1个以上的第2金属图形电 连接的至少1个以上的第2总线的工序；在上述第2层间绝缘膜之上，按照覆盖上述第1总线及上述第2总线 的方式形成第3层间绝缘膜的工序；在上述第3层间绝缘膜中分别形成上述至少1个以上的开口部以使上 述第1总线及上述第2总线分别露出的工序；在各个上述开口部中露出的上述第1总线及上述第2总线上设置具有 探头检査用区域和焊接用区域的至少1个以上的接触焊盘，或设置由探头 检查用区域构成的探头检査用接触焊盘及由焊接用区域构成的焊接用接 触焊盘的工序；以及在上述焊接用区域中安装至少1个以上的连接构件的工序。
13、根据权利要求12所述的半导体集成电路器件的制造方法，其特 征在于，构图上述第2金属层的工序包含在上述第1总线及第2总线上分别形 成至少1个以上的缝隙的工序。
全文摘要
提供一种具有能够缓和因检查时的探测和组装的导线键合的机械的力学的压力而产生的应力的结构，作为能够应对利用微细工艺的大芯片化的晶片检查而必须具有的、能够应对探头检查时的低温检查、常温检查、高温检查、晶片·老化检查等的筛选或保证检查等的多次探头检查的半导体集成电路器件。该半导体集成电路器件包括有源元件(100A)，层间绝缘膜，在有源元件的正上方形成的由第1金属层构成的第1金属图形及第2金属图形，在第1金属层的正上方形成的由第2金属层构成的第1总线(140)及第2总线(150)，和在第1总线及第2总线上设置的接触焊盘(304)。接触焊盘具有探头检查用区域(200a)和焊接用区域(304a)。
文档编号H01L21/822GK101339946SQ20081008201
公开日2009年1月7日 申请日期2008年2月28日 优先权日2007年2月28日
发明者深水新吾, 锅岛有 申请人:松下电器产业株式会社
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