Cmos结构及其制造方法
专利名称：Cmos结构及其制造方法
技术领域：
本发明涉及具有增强的性能的CMOS结构。
背景技术：
在半导体电路中，通常场效应晶体管(FET)用作开关器件或信号处 理器件。为了降低功耗，通常以典型地称为互补金属氧化物半导体(CMOS) 结构的互补掺杂(即，包括n导电类型掺杂剂和p导电类型掺杂剂)的场 效应晶体管对的形式制造场效应晶体管。场效应晶体管结构和器件制造的新的发展已经集中于在场效应晶体管 结构内使用机械应力层，以便在场效应晶体管结构内提供机械应变的沟道 区域。继而，希望机械应变的沟道区域在场效应晶体管器件中提供提高的 电荷载流子迁移率。典型地，对于用于制造场效应晶体管结构的常规晶体 取向的半导体衬底，为了增加n-FET器件沟道的电子电荷栽流子迁移率， 拉伸沟道应变是希望的，而为了增加p-FET器件沟道的空穴电荷载流子迁 移率，压缩沟道应变是希望的。因此，根据基于沟道应变差异的上述希望的FET器件极性，应该清楚，CMOS结构内的互补掺杂的FET器件可以从互补的应力和应变水平中受益。然而，在i殳计和制造CMOS结构时，通常难以在n-FET沟道和p-FET沟道中有效地实现这样的不同的应力和应变水平。在半导体制造领域中，公知具有增强的性能的各种CMOS结构及其制造方法。Donaton等在2006年IEDM Technical Digest的"Design andFabrication of MOSFETs with a Reverse Embedded SiGe (Rev.e画SiGe)Structure"中公开了具有增强的性能的CMOS结构的特定的实例(在硅/硅-锗合金双层n-FET沟道结构内使用硅-锗合金应力源(stressor)层)。半导体结构和半导体器件的尺寸一定会继续减小，而对于提高半导体器件性能的需求也一定会继续增加。因此，在减小尺寸的同时可以提供增 强的性能的CMOS结构以及用于制造这些CMOS结构的方法是希望的。发明内容本发明包括CMOS结构和用于制造所述CMOS结构的方法。所述 CMOS结构包括具有沟道的n-FET器件，所述沟道包括位于硅-锗合金材 料层上的硅材料层。所述CMOS结构还包括具有沟道的p-FET，所述沟 道包括位于硅-锗-碳合金材料层上的硅材料层。在本发明中(1)所述硅-锗合金材料层在所述n-FET器件沟道内诱 导希望的拉伸应变；以及(2 )所述硅-锗-碳合金材料层在所述p-FET器件 沟道内抑制了的不希望的拉伸应变。根据本发明的半导体结构包括位于衬底内的n-FET器件和p-FET器 件。所述n-FET器件具有第一沟道，所述第一沟道包括位于硅-锗合金材 料层上的第一硅材料层。所述p-FET器件具有第二沟道，所述第二沟道包 括位于硅-锗-碳合金材料层上的笫二硅材料层。形成第 一 区域，所述第 一 区域包括位于硅-锗合金材料层上的第 一硅材料 层。所述第一区域与第二区域横向分离，所述第二区域包括位于同样在所 述衬底之上形成的硅-锗-碳合金材料层上的第二硅材料层。所述特定的方 法还包括在所述衬底之上形成n-FET和p-FET,所述n-FET使用所述第 一区域作为第一沟道，所述p-FET使用所述第二区域作为第二沟道。用于制造4艮据本发明的所述半导体结构的另一特定的方法包括在衬底 之上形成硅-锗合金材料层。所述另 一方法还包括将碳选择性地并入到所述 硅-锗合金材料层中，以便在所述衬底之上形成硅-锗合金材料子层和横向 邻近的硅-锗-碳合金材料子层。所述另 一方法还包括在所述硅-锗材料子层 上形成第一硅材料子层并在所述横向邻近的硅-锗-碳合金材料子层上形成第二硅材料子层。所述另 一方法还包括使用所述第 一硅材料子层和所述硅-锗合金材料子层作为沟道来形成n-FET。所述另一方法还包括使用所述第 二硅材料子层和所述硅-锗-碳合金材料子层作为沟道来形成p-FET。
如下所述，根据优选的实施例的说明来理解本发明的目的、特征和优 点。根据附图来理解优选的实施例的说明，该附图形成了本公开的材料部 分，其中图l至图14示出了一系列示意性的截面图，其示例了制造# 据本发明 的特定实施例的CMOS结构的渐进阶段的结果。本发明的特定实施例包括 本发明的优选实施例。
具体实施方式
根据下面的说明来理解本发明，本发明包括这样的CMOS结构，该 CMOS结构包括不同的沟道材料成分，在CMOS结构内该不同的沟道材 料成分在n-FET器件沟道和p-FET器件沟道中提供不同的机械应力和应 变水平。在上述附图的范围内理解下面的说明。由于希望附图用于示例的 目的，所以不必按比例绘制附图。图l至图14示出了一系列示意性的截面图，其示例了制造根据本发明 的特定实施例的CMOS结构的渐进阶段的结果。本发明的特定实施例包括 本发明的优选实施例。图l示出了处于制造的初始阶段的才艮据优选的实施 例的CMOS结构的示意性截面图。图1示出了基础半导体衬底10a。掩埋的介质层11位于基础半导体衬 底10a上，以及表面半导体层10b位于掩埋的介质层11上。基础半导体 衬底10a、掩埋的介质层11以及表面半导体层10b —起构成了绝缘体上半 导体衬底。图1还示出了位于表面半导体层10b上的硅-锗合金材料层12。最后， 图1示出了位于硅-锗合金材料层12上的屏蔽层13。基础半导体衬底10a通常包括几种半导体材料中的任何一种。非限制 性的实例包括硅、锗、硅-锗合金、碳化硅、硅-锗-碳合金以及化合物(即， III-V和II-VI族)半导体材料。化合物半导体材料的非限制性的实例包括 砷化镓、砷化铟和磷化铟半导体材料。然而，更具体而言，基础半导体衬 底10a典型地包括具有常规厚度的硅半导体材料。掩埋的介质层11包括几 种介质材料中的任何一种。具体而言，非限制性的实例包括硅的氧化物、 氮化物以及氧氮化物，但是并不排除其它元素的氧化物、氮化物以及氧氮 化物。掩埋的介质层ll包括晶体或非晶体介质材料，优选晶体介质材料。 可以使用几种方法中的任何一种形成掩埋的介质层11。非限制性的实例包 括离子注入方法、热或等离子体氧化或氮化方法、化学气相淀积方法以及 物理气相淀积方法。典型地，掩埋的介质层11包括构成基础半导体衬底 10a的半导体材料的氧化物(即，根据以上公开，典型地氧化硅)。典型 地，掩埋的介质层11具有约500至约2000埃的厚度。表面半导体层iob包括构成基础半导体衬底10a的几种半导体材料中 的任何一种。关于化学成分、掺杂剂极性、掺杂剂浓度以及晶体取向，表 面半导体层lOb和基础半导体衬底10a可以包括相同或不同的半导体材 料。与基础半导体衬底10a相似，表面半导体层10b典型地包括硅半导体 材料。典型地，表面半导体层10b和基础半导体衬底10a具有相同的晶体 取向。典型地，表面半导体层10b具有约50至约2000埃的厚度。可以使用几种方法中的任何一种制造图1中示例的半导体结构的绝缘 体上半导体衬底部分。非限制性的实例包括层压方法、层转移方法以及注 氧分离(SIMOX)方法。虽然图1基于包括基础半导体衬底10a、掩埋的介质层11以及表面半 导体层10b的绝缘体上半导体衬底示例了本发明的实施例，但却并没有限 制本实施例和本发明。而是，在某些条件下还可以使用体半导体衬底(基 础半导体10a和表面半导体层10b具有相同的化学成分和晶体取向，但没 有掩埋的介质层ll)来实践本实施例和可选的实施例。简单起见，这样示 例了本实施例的后续的截面图，在其中没有掩埋的介质层11并具有单个的半导体衬底10 (或其衍生物(derivative))而不;L&础半导体衬底10a和表 面半导体层10b。硅-锗合金材料层12典型地包括硅-锗合金，该硅-锗合金包括原子百分 数为约5至约50的锗含量。典型地使用外延化学气相淀积方法形成硅-锗 合金材料层12，该外延化学气相淀积方法使硅-锗合金材料层12具有表面 半导体层10b (其典型地包括硅半导体材料)的晶体取向。除了其它的方 法之外，通常在半导体制造领域中外延化学气相淀积方法也是常规的，并 且除了使用其它的材料之外，外延化学气相淀积方法还使用硅源材料和锗 源材料(以及淀积条件)，通常其在半导体制造领域中同样是常规的。典 型地，硅-锗合金材料层12具有约50至约1000埃的厚度。希望屏蔽层13包括屏蔽材料，其用于抑制进一步处理CMOS结构时 易发生的离子注入沟道效应(channeling)，在图1中示例了该CMOS结 构的示意性截面图。因此，典型地，这样的屏蔽材料包括介质氧化物材料、 介质氮化物材料或者介质氧氮化物材料。可以使用在半导体制造领域中通 常常规的几种方法中的任何一种来形成屏蔽材料。该方法的非限制性的实 例包括热或等离子体氧化或氮化方法、化学气相淀积方法以及物理气相淀 积方法。典型地，屏蔽层13包括硅氧化物屏蔽材料。典型地，屏蔽层13 具有约10至约500埃的厚度。图2首先示出了掩模层14,该掩模层14位于图1示例了其示意性截 面图的CMOS结构的左侧上并覆盖左侧的CMOS结构。希望在图2示例 了其示意性截面图的CMOS结构的左侧制造n-FET器件，同时希望在图 2示例了其示意性截面图的CMOS结构的未覆盖的右侧制造p-FET器件。掩模层14包括半导体制造领域中通常常规的几种掩模材料中的任何 一种。特定的非限制性的实例包括硬掩模材料和光致抗蚀剂掩模材料。对 于图2示例了其示意性截面图的CMOS结构的进一步处理而言，光致抗蚀 剂掩模材料通常更为普遍，并且也更为有效。光致抗蚀剂材料的非限制性 的实例包括正光致抗蚀剂材料、负光致抗蚀剂材料以及混合光致抗蚀剂材 料。典型地，掩^t层14包括具有约500至约10000埃的厚度的正光致抗蚀剂材料或负光致抗蚀剂材料。图2还示出了被注入到图1示例的硅-锗合金材料层12的右侧中的碳 注入离子的剂量15,以便通过硅-锗合金材料层12提供(1)掩模层14 覆盖的硅-锗合金材料层12a (即，子层)；以及(2 )掩模层14未覆盖的 硅-锗-碳合金材料层12b (即，子层)。碳注入离子的剂量15具有这样的 空间(aerial)密度和离子注入能量，其可以使硅-锗-碳合金材料层12b具 有原子百分数为约0.5至约3的完美均匀分布的碳含量。为了在硅-锗-碳合 金材料层12b内实现上述碳含量的均匀分布，典型地，将碳注入离子的剂 量15设置为具有约5E14至约2E16碳原子每平方厘米的剂量和约1至约 15KeV的离子注入能量。虽然图2示例了用于由硅-锗合金材料层12制造硅-锗-碳合金材料层 12b的碳离子注入方法，但该实施例不必受此限制。而且，该实施例还涵 盖用于形成硅-锗-碳合金材料层12b时选择性地将碳引入到硅-锗合金材料 层12中的可选的方法。这样的可选的方法包括，但不必限于，碳扩散方法 和碳等离子体处理方法。图3首先示出了从图2的CMOS结构剥离掩模层14的结果。可以使 用适合于构成掩模层14的掩模材料的几种方法和材料中的任何一种，从图 2的CMOS结构剥离掩模层14。当掩模层14包括光致抗蚀剂掩模材料时， 可以使用湿法化学剥离方法、干法等离子体剥离方法或使用湿法化学剥离 方法和干法等离子体剥离方法的组合来剥离掩模层14。图3还示出了热退火图2示例的CMOS结构的结果，从而提供(1) 源自硅-锗合金材料层12a的硅-锗合金材料层12a，；以及(2 )源自硅-锗-碳合金材料层12b的硅-锗-碳合金材料层12b，。使用热处理16,来进行热 退火。提供热处理16以便在形成硅-锗-碳合金材料层12b，(其同样复制 了半导体衬底10的晶向)时确保硅-锗-碳合金材料层12b的重结晶。因为 使用图2示例的碳注入离子的剂量15注入硅-锗材料层12的暴露的部分， 这通常会造成硅-锗-碳合金材料层12b的非晶化，所以通常需要这样的重 结晶。虽然上面未具体公开，但是在使用碳注入离子的剂量15注入之前，通常可以考虑预非晶化硅-锗合金材料层12的相关部分。预非晶化离子包 括硅、锗和氩离子，但不局限于此。可以在约550至约1200摄氏度的温度下，以约300分钟的时长，提供 热处理16作为固相外延热处理。可选地，除其它的方法之外，热处理16 还包括半导体制造技术中通常常规的激光热退火处理，该激光热退火处理 在约1000至约1410摄氏度的温度下进行约1纳秒至约100亳秒的时长。图4首先示出了从图3的CMOS结构剥离屏蔽层13的结果。除了其 它的方法外，还可以使用半导体制造技术中通常常规的方法和材料剥离屏 蔽层13。具体而言，当屏蔽层13包括氧化硅屏蔽材料时，可以使用利用 氢氟酸蚀刻剂的湿法化学剥离方法来剥离屏蔽层13。可选地，可以使用干 法等离子体蚀刻方法剥离屏蔽层13。图4还示出了位于已经剥离了屏蔽层13的硅-锗合金材料层12a，和硅國 锗-碳合金材料层12b，上的硅材料层18。与图1示例的硅-锗合金材料层12 相似，同样使用外延化学气相淀积方法形成硅材料层18，该方法还保持和 复制了半导体衬底10的晶向。典型地，硅材料层18具有约50至约1000 埃的厚度。图5示出了位于对应的多个隔离沟槽内的多个隔离区域20，蚀刻该隔 离沟槽通过或进入(1)硅材料层18 (即，形成第一硅材料层18a和第 二硅材料层18b) ; (2 )硅-锗合金材料层12a，(即，形成硅-锗合金材料 层12a" ) ; ( 3 )硅-锗-碳合金材料层12b，(即，形成硅-锗-碳合金材料层 12b");以及(4)半导体衬底10 (即，形成半导体衬底10，)。为了最 终制造部分地包括作为沟道的第一硅材料层18a的n-FET器件以及部分地 包括作为沟道的笫二硅材料层18b的p-FET器件，图5还示出了适宜地掺 杂上述层和半导体衬底10，。隔离区域20包括几种隔离材料中的任何一种，典型地该几种隔离材料 包括介质隔离材料。典型地，隔离区域20包括这样的介质隔离材料，其选 自用于形成掩埋的介质层ll的同一组介质隔离材料。然而，用于制造隔离 区域20的方法与用于制造掩埋的介质层11的方法是不同的。典型地，隔离区域20包括氧化硅或氮化硅介质材料，或其组合或叠层。典型地，隔离 区域20具有常规尺寸。图6 (以截面形式)示出了 (1)位于第一硅材料层18a和第二硅材 料层18b上的多个栅极介质22; (2 )位于多个栅极介质22上的多个栅极 电极24;以及(3)位于多个栅极电极24上的多个盖帽层26。上述层22、 24和26中的每一个包括半导体制造领域中的常规材料并 具有常规尺寸。还可以使用半导体制造领域中的常规的方法形成上述层 22、 24和26中的每一个。栅极介质22包括常规厚度的常规介质材料例如具有真空中测量的约4 (即，典型地为氧化硅)至约8 (即，典型地为氮化硅)的介电常数的硅 的氧化物、氮化物和氧氮化物。可选地，通常栅极介质22包括具有约8 到至少约100的介电常数的较高介电常数的介质材料。这样的较高介电常 数的介质材料包括，但不局限于，氧化铪、硅酸铪、氧化锆、氧化镧、氧 化钬、钬酸钡锶(barium-strontium-titantate)(BST)以及钬锆酸铅 (lead-zirconate-titanate)(PZT)。可以使用适于其材料成分的几种方法中的 任何一种来形成栅极介质22。非限制性的实例包括热或者等离子体氧化或 氮化方法、化学气相淀积方法(包括原子层淀积方法)以及物理气相淀积 方法。栅极电极24可以包括常规厚度的常规栅电极材料，该常规栅电极材料 包括但不限于特定的金属、金属合金、金属氮化物和金属硅化物，以及其 叠层和其组合。栅极电极24还包括掺杂的多晶硅和多晶硅-锗合金材料 (即，具有约lel8至约le22掺杂剂原子每立方厘米的掺杂剂浓度)以及 多晶化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。相似 地，还可以使用几种方法中的任何一种形成上述材料。非限制性的实例包 括自对准珪化物(salicide)方法、化学气相淀积方法以及物理气相淀积方 法例如但不限于蒸发方法和溅射方法。盖帽层26包括盖帽材料，该盖层材料典型地包括硬掩模材料。介质硬 掩模材料是最普遍的，但决不会限制本实施例或本发明。硬掩模材料的非限制性的实例包括硅的氧化物、氮化物和氧氮化物。但不排除其它元素的 氧化物、氮化物和氧氮化物。可以使用半导体制造领域中的几种常规方法 中的任何一种来形成盖帽材料。非限制性的实例包括化学气相淀积方法和物理气相淀积方法。典型地，盖帽层26包括具有约100至约1000埃的厚 度的氧化硅盖帽材料或氮化硅盖帽材料。图7示出了邻近和邻接栅极介质22、栅极电极24和盖帽层26的相对 的侧壁的多个第一间隔物28 (即，在截面视图中为多个间隔物层，而在平 面视图中为单个的间隔物层)。图7还示出了通过栅极电极24分离的位于 第一硅材料层18a (即，用于n-FET器件)内的多个扩展区域30a以及位 于第二硅材料层18b (即用于p-FET器件)内的多个扩展区域30b，在栅 极电极24之下为沟道区域，沟道区域同样分离了各扩展区域30a或30b。在本实施例中，可以先形成第一间隔物28或先形成扩展区域30a和 30b，但是典型地首先形成第一间隔物28。第一间隔物28典型地包括介质间隔物材料。与本实施例中的其它介质 结构相似，候选的介质间隔物材料同样包括硅的氧化物、氮化物和氧氮化 物。同样不排除其它元素的氧化物、氮化物和氧氣化物。使用均厚(blanket) 层淀积和各向异性的回蚀刻方法形成第一间隔物28，该回蚀刻方法4吏用用 于蚀刻目的的各向异性蚀刻等离子体。第一间隔物28包括与盖帽层26不 同的介质材料，虽然相同的材料不是本实施例或本发明的限制。除了其它的掺杂剂外，扩展区域30a或30b还包括半导体制造领域中 通常常规的掺杂剂。n掺杂剂用于n-FET扩展区域30a。p掺杂剂用于p-FET 扩展区域30b。 n掺杂剂的非限制性的实例包括砷掺杂剂、磷掺杂剂、以 及其卣化物和其氢化物。可以使用具有适宜的极性的上述掺杂剂中的任何 一种用于形成扩展区域30a和30b,以及本实施例下面描述的其它掺杂区 域。不排除较不常见的其它可选的掺杂剂。如上所述，可以在形成第一间 隔物28之前或之后形成扩展区域30a和30b。因此，当使用至少使用栅极 电极24作为掩模的离子注入方法时，使用常规处理条件形成扩展区域30a 和30b。图8首先示出了位于栅极电极叠层22/24/26上(并邻接第一间隔物28 ) 的第一掩模层29a，栅极电极叠层22/24/26位于第一含硅的材料层18a之 上。通常可以由几种掩模材料中的任何一种形成第一掩模层29a，其中几 种掩模材料的非限制性的实例为光致抗蚀剂掩模材料和硬掩模材料。更具 体而言，典型地希望由掩模材料形成第一掩模层29a，对于蚀刻工艺和随 后的选择性外延淀积工艺，该掩模层掩蔽了下面的材料。因此，第一掩模 层29a典型地包括硬掩模材料(即，包括，但不限于，选自氧化硅材料、 氮化硅材料或氧氮化硅材料的适宜的材料)，该硬掩模材料允许蚀刻第二 硅材料层18b、硅-锗-碳合金材料层12b，，以及半导体衬底10，，从而形成 多个沟槽A2，该多个沟槽A2由隔离区域20、第二硅材料层18b，、硅-锗-碳合金材料层12b，，，以及半导体衬底IO，，限定。典型地，沟槽A2具有约 100至约2000埃的深度。典型地使用各向异性等离子体蚀刻方法进行形成沟槽A2的上述蚀刻， 但是不排除包括各向同性等离子体蚀刻方法和各向同性湿法化学蚀刻方法 的各向同性蚀刻方法。典型地，各向异性等离子体蚀刻方法将使用含氯的蚀刻剂气体成分，该含氯的蚀刻剂气体成分提供了含硅的材料相对于隔离 区域20和掩蔽层29a的蚀刻选择性，该含珪的材料构成了第二硅材料层 18b、硅-锗-碳合金材料层12b"以及半导体衬底10，。 在图8中还示出了 源自图7中示例的扩展区域30b的扩展区域30b，。图9示出了使用完全填充沟槽A2的多个硅-锗合金材料层32b回填充 图8的示意性截面图示例的沟槽A2的结果。希望多个硅-锗合金材料层32b 提供与隔离区域20名义上共面的表面。与本实施例中的其它半导体材料层 相似，希望使用外延化学气相淀积方法来形成多个硅-锗合金材料层32b。图10和图11与图8和图9基本对应，但却使用这样的掩模层29b， 该掩模层29b覆盖第二硅材料层18b，和硅-锗-碳合金材料层12b，"之上的 栅极电极叠层22/24/26 (并邻接间隔物28)，而不覆盖第一硅材料层18a 和硅-锗合金材料层12a"之上的栅极电极叠层22/24/26。如在图10中更具 体示例的，上述覆盖物用于通过蚀刻第一硅材料层18a、硅-锗合金材料层12a"以及半导体衬底IO"形成对应的第一硅材料层18a，(包括扩展区域 30a，)、对应的硅-锗合金材料层12a"，以及对应的半导体衬底10"，来形成 多个沟槽A1。另外，沟槽Al通常与图8中示例的沟槽A2相似。特别地，图ll还示出了被回填充到图10中示例的沟槽Al中的硅材 料层32a。另外，硅材料层32a基本上与硅-锗合金材料层32b相似，但是 硅材料层32a包括硅(即，典型地半导体)材料而不是硅-锗合金(即，典 型地半导体)材料。由此，图11示例了 CMOS结构，该CMOS结构包括用于设置n-FET 源极和漏极区域的硅材料层32a以及用于设置p-FET源极和漏极区域的硅 -锗合金材料层321)。在该实施例和本发明中，用于在CMOS结构内设置 n-FET器件和p-FET器件的源极和漏极区域的这样的不同的材料成分是 可选的。而且，在图11的CMOS结构中用于设置源极和漏极区域的区域 可以仅包括硅半导体材料或仅包括硅-锗合金半导体材料。相似地，虽然图8至图11的示意性截面图将本实施例示例为，在将硅 材料层32a形成到沟槽Al中之前先将硅-锗合金材料层32b形成到沟槽 A2中，但同样不希望这样的处理顺序成为本实施例的限制。而且，本实施 例还涵盖这样的处理顺序，在将硅-锗合金材料层32b形成到沟槽A2中之 前先将硅材料层32a形成到沟槽Al中。虽然本实施例包括两个处理顺序， 但是在确定的环境下，与图8至图11中示例的处理顺序列相比，该可选的 处理顺序是优选的。图12示出了多个扩展区域30a和30b,通过使用栅极电极叠层22/24/26 和第一间隔物28作为掩模重新注入扩展区域30a，和30b，形成该多个扩展 区域30a和30b。使用与用于制造第一实例中的扩展区域30a和30b的离 子注入条件相似、等价或相同的离子注入条件，注入扩展区域30a和30b。图13首先示出了在多个第一间隔物28上形成多个可选的第二间隔物 34的结果。该多个第二间隔物34包括与用于形成多个第一间隔物28的材 料相似、等价或相同的材料、具有与用于形成多个第一间隔物28的尺寸相 似、等价或相同的尺寸并使用与用于形成多个第一间隔物28的方法相似、等价或相同的方法。可以由相同的间隔物材料来形成多个第二间隔物34 和多个第一间隔物28，虽然本实施例和本发明未受到这样的限制。图13还示出了至少部分地位于多个硅材料层32a和多个硅-锗合金材 料层32b内的多个源极和漏极区域30a"和30b"。注入多个源极和漏极区 域30a"和30b"以便与多个扩展区域30a，和30b，合并。使用栅极电极叠 层22/24/26、第一间隔物28以及第二间隔物34作为掩模，注入多个源极 和漏极区域30a，，和30b"。虽然用于形成扩展区域30a和30b、以及对应 的源极和漏极区域30a"和30b"的单个的掺杂剂种(species)的化学成分 不必是相同的，但是典型地，多个源极和漏极区域30a"或30b"的极性与 多个对应的扩展区域30a'和30b，的极性是相同的。典型地，注入多个源极 和漏极区域30a，，和30b"以便在源极和漏极区域30a"或30b"的较大的接 触区域部分内提供约1E19至约2E21掺杂剂原子每立方厘米的掺杂剂浓 度。图14首先示出了从栅极电极24剥离盖帽层26的结果。虽然在本实施 例中未具体示例，但是根据图13的示意性截面图，可选地，可以在形成源 极和漏极区域30a，，和30b，，之前去除盖帽层26。可以使用半导体制造领域 中的常规的方法和材料从栅极电极24剥离盖帽层26。非限制性的实例包 括湿法化学剥离方法和材料，以及干法等离子体剥离方法和材料。当第二 间隔物34包括相似的材料时，干法等离子体剥离方法允许盖帽层26的选 择性剥离，所以在某些条件下干法等离子体剥离方法是优选的。图14还示出了位于源极和漏极区域30a"和30b"的暴露的含硅的表面 上和栅极电极24上的多个硅化物层36。硅化物层36包括几种硅化物金属 中的任何一种。候选的硅化物形成金属的非限制性的实例包括镍、钴、钛、 鴒、铒、镱、铂和钒硅化物形成金属。镍和钴硅化物形成金属是尤为常见 的。以上列举的其它的硅化物形成金属是不常见的。典型地，使用自对准 硅化物方法形成硅化物层36。自对准硅化物方法包括(1)在剥离盖帽 层26之后，在图13的半导体结构上形成均厚硅化物形成金属层；(2)热 退火均厚硅化物金属层使其接触的硅表面选择性地形成硅化物层36，而在例如第二间隔物34和隔离区域20上留下未反应的硅化物形成金属；以及 (3 )从例如第二间隔物34和隔离区域20上选择性地剥离硅化物形成金属 层的未反应的部分。典型地，硅化物层36包括具有常规厚度的镍硅化物材 料或钴硅化物材料。图14示出了根据本发明的优选实施例的CMOS结构。该CMOS结构 包括n-FET器件Tl，该n-FET器件Tl包括沟道区域，该沟道区域包括 位于硅-锗合金材料层12a，"上的第一硅材料层18a，，通过硅材料层32a界 定第一硅材料层18a，和硅-锗合金材料层12a"，，源极和漏极区域30a"至 少位于该硅材料层32a的一部分内。CMOS结构还包括横向分离的p-FET 器件T2，该p-FET器件T2包括沟道区域，该沟道区域包括位于硅-锗-碳 合金材料层12b"，上的第二硅材料层18b，，通过硅-锗材料层32b界定硅-锗-碳合金材料层12b"，和第二硅材料层18b，， 源极和漏极区域30b"至 少位于该硅-锗材料层32b的一部分内。在根据该实施例的CMOS结构中， n-FET器件Tl内的硅-锗合金材料层12a"，在n-FET器件Tl沟道内提供 希望的拉伸应变。另外，p-FET器件T2内的硅-锗-碳合金材料层12b"， 抑制了 p-FET器件T2沟道内的拉伸应变，因此提高了 p-FET器件T2的 性能。本发明的优选实施例示例了本发明而没有限制本发明。可以根据优选 的实施例对CMOS结构的方法、材料、结构以及尺寸做出修正和修改，但 却仍然提供了根据本发明、进一步根据所附权利要求的CMOS结构。
权利要求
1.一种CMOS结构，包括n-FET器件和p-FET器件，所述n-FET器件和p-FET器件位于衬底内和上，其中所述n-FET器件具有第一沟道，所述第一沟道包括位于硅-锗合金材料层上的第一硅材料层；以及所述p-FET器件具有第二沟道，所述第二沟道包括位于硅-锗-碳合金材料层上的第二硅材料层。
2. 根据权利要求1的CMOS结构，其中所述衬底包括体半导体衬底。
3. 根据权利要求l的CMOS结构，其中所述衬底包括绝缘体上半导 体衬底。
4. 根据权利要求l的CMOS结构，其中所述第一硅材料层和所述第 二硅材料层中的每一个具有约50至约1000埃的厚度。
5. 根据权利要求1的CMOS结构，其中所述硅-锗合金材料层和所述 硅-锗-碳合金材料层中的每一个具有约50至约1000埃的厚度。
6. 根据权利要求1的CMOS结构，其中所述硅-锗-碳合金材料层具 有原子百分数为约0.5至约3的碳含量。
7. 根据权利要求1的CMOS结构，其中所述硅-锗合金材料层和所述 硅-锗-碳合金材料层中的每一个具有原子百分数为约5至约50的锗含量。
8. 根据权利要求l的CMOS结构，还包括邻接所述第一沟道的第一 源极和漏极区域以及邻接所述第二沟道的第二源极和漏极区域。
9. 根据权利要求8的CMOS结构，其中所述第一源极和漏极区域包 括硅材料以及所述第二源极和漏极区域包括硅-锗合金材料。
10. 根据权利要求8的CMOS结构，其中所述第一源极和漏极区域和 所述第二源极和漏极区域仅仅包括硅材料和硅-锗合金材料中的 一种材料。
11. 一种用于制造CMOS结构的方法，包括以下步骤 在衬底之上形成第一区域，所述第一区域包括位于硅-锗合金材料层上的第一硅材 料层，所述第一区域与第二区域横向分离，所述第二区域包括位于同样在所述村底之上形成的硅-锗-碳合金材料层上的第二硅材料层；以及在所述辟于底之上形成n-FET和p-FET，所述n-FET使用所述第一区 域作为第一沟道，所述p-FET使用所述第二区域作为第二沟道。
12. 根据权利要求ll的方法，其中所述衬底包括体半导体衬底。
13. 根据权利要求11的方法，其中所述衬底包括绝缘体上半导体衬底。
14. 根据权利要求ll的方法，还包括 邻接所述第一沟道形成硅材料层；以及 邻接所述第二沟道形成硅-锗合金材料层。
15. 根据权利要求ll的方法，还包括邻接所迷第一沟道和所述第二沟 道仅仅形成硅材料层和硅-锗合金材料层中的 一种。
16. —种用于制造CMOS结构的方法，包括以下步骤 在衬底之上形成硅-锗合金材料层；选择性地将碳并入到所述硅-锗合金材料层中，以便在所述衬底之上形 成硅-锗合金材料子层和横向邻近的硅-锗-碳合金材料子层；在所述硅-锗材料子层上形成第一硅材料子层并在所述横向邻近的硅-锗-碳合金材料层上形成第二硅材料子层；使用所述第一硅材料子层和所述硅-锗合金材料子层作为沟道形成 n-FET;以及使用所述第二硅材料子层和所述硅-锗-碳合金材料子层作为沟道形成 p-FET。
17. 根据权利要求16的方法，其中在所述衬底之上形成所述硅-锗合 金材料层的步骤使用体半导体衬底。
18. 根据权利要求16的方法，其中在所述衬底之上形成所述硅-锗合 金材料层的步骤使用绝缘体上半导体衬底。
19. 根据权利要求16的方法，其中所述选择性地并入碳的步骤使用离 子注入方法。
20.根据权利要求16的方法，其中所述选择性地并入碳的步骤使用扩 散方法。
全文摘要
本发明涉及CMOS结构及其制造方法。一种CMOS结构包括n-FET器件和p-FET器件，所述n-FET器件具有n-FET沟道区域，所述p-FET器件具有p-FET沟道区域。所述n-FET沟道区域包括位于硅-锗合金材料层上的第一硅材料层。所述p-FET沟道包括位于硅-锗-碳合金材料层上的第二硅材料层。所述硅-锗合金材料层在所述n-FET沟道内诱导希望的拉伸应变。所述硅-锗-碳合金材料层抑制了所述p-FET沟道区域内的不希望的拉伸应变。可以通过将碳选择性地并入到形成所述硅-锗合金材料层的硅-锗合金材料中，来形成构成所述硅-锗-碳合金材料层的硅-锗-碳合金材料。
文档编号H01L21/8238GK101266978SQ20081008206
公开日2008年9月17日 申请日期2008年3月5日 优先权日2007年3月13日
发明者K·里姆, R·A·道纳顿, 刘孝诚 申请人:国际商业机器公司
技术领域：
本发明涉及具有增强的性能的CMOS结构。
背景技术：
在半导体电路中，通常场效应晶体管(FET)用作开关器件或信号处 理器件。为了降低功耗，通常以典型地称为互补金属氧化物半导体(CMOS) 结构的互补掺杂(即，包括n导电类型掺杂剂和p导电类型掺杂剂)的场 效应晶体管对的形式制造场效应晶体管。场效应晶体管结构和器件制造的新的发展已经集中于在场效应晶体管 结构内使用机械应力层，以便在场效应晶体管结构内提供机械应变的沟道 区域。继而，希望机械应变的沟道区域在场效应晶体管器件中提供提高的 电荷载流子迁移率。典型地，对于用于制造场效应晶体管结构的常规晶体 取向的半导体衬底，为了增加n-FET器件沟道的电子电荷栽流子迁移率， 拉伸沟道应变是希望的，而为了增加p-FET器件沟道的空穴电荷载流子迁 移率，压缩沟道应变是希望的。因此，根据基于沟道应变差异的上述希望的FET器件极性，应该清楚，CMOS结构内的互补掺杂的FET器件可以从互补的应力和应变水平中受益。然而，在i殳计和制造CMOS结构时，通常难以在n-FET沟道和p-FET沟道中有效地实现这样的不同的应力和应变水平。在半导体制造领域中，公知具有增强的性能的各种CMOS结构及其制造方法。Donaton等在2006年IEDM Technical Digest的"Design andFabrication of MOSFETs with a Reverse Embedded SiGe (Rev.e画SiGe)Structure"中公开了具有增强的性能的CMOS结构的特定的实例(在硅/硅-锗合金双层n-FET沟道结构内使用硅-锗合金应力源(stressor)层)。半导体结构和半导体器件的尺寸一定会继续减小，而对于提高半导体器件性能的需求也一定会继续增加。因此，在减小尺寸的同时可以提供增 强的性能的CMOS结构以及用于制造这些CMOS结构的方法是希望的。发明内容本发明包括CMOS结构和用于制造所述CMOS结构的方法。所述 CMOS结构包括具有沟道的n-FET器件，所述沟道包括位于硅-锗合金材 料层上的硅材料层。所述CMOS结构还包括具有沟道的p-FET，所述沟 道包括位于硅-锗-碳合金材料层上的硅材料层。在本发明中(1)所述硅-锗合金材料层在所述n-FET器件沟道内诱 导希望的拉伸应变；以及(2 )所述硅-锗-碳合金材料层在所述p-FET器件 沟道内抑制了的不希望的拉伸应变。根据本发明的半导体结构包括位于衬底内的n-FET器件和p-FET器 件。所述n-FET器件具有第一沟道，所述第一沟道包括位于硅-锗合金材 料层上的第一硅材料层。所述p-FET器件具有第二沟道，所述第二沟道包 括位于硅-锗-碳合金材料层上的笫二硅材料层。形成第 一 区域，所述第 一 区域包括位于硅-锗合金材料层上的第 一硅材料 层。所述第一区域与第二区域横向分离，所述第二区域包括位于同样在所 述衬底之上形成的硅-锗-碳合金材料层上的第二硅材料层。所述特定的方 法还包括在所述衬底之上形成n-FET和p-FET,所述n-FET使用所述第 一区域作为第一沟道，所述p-FET使用所述第二区域作为第二沟道。用于制造4艮据本发明的所述半导体结构的另一特定的方法包括在衬底 之上形成硅-锗合金材料层。所述另 一方法还包括将碳选择性地并入到所述 硅-锗合金材料层中，以便在所述衬底之上形成硅-锗合金材料子层和横向 邻近的硅-锗-碳合金材料子层。所述另 一方法还包括在所述硅-锗材料子层 上形成第一硅材料子层并在所述横向邻近的硅-锗-碳合金材料子层上形成第二硅材料子层。所述另 一方法还包括使用所述第 一硅材料子层和所述硅-锗合金材料子层作为沟道来形成n-FET。所述另一方法还包括使用所述第 二硅材料子层和所述硅-锗-碳合金材料子层作为沟道来形成p-FET。
如下所述，根据优选的实施例的说明来理解本发明的目的、特征和优 点。根据附图来理解优选的实施例的说明，该附图形成了本公开的材料部 分，其中图l至图14示出了一系列示意性的截面图，其示例了制造# 据本发明 的特定实施例的CMOS结构的渐进阶段的结果。本发明的特定实施例包括 本发明的优选实施例。
具体实施方式
根据下面的说明来理解本发明，本发明包括这样的CMOS结构，该 CMOS结构包括不同的沟道材料成分，在CMOS结构内该不同的沟道材 料成分在n-FET器件沟道和p-FET器件沟道中提供不同的机械应力和应 变水平。在上述附图的范围内理解下面的说明。由于希望附图用于示例的 目的，所以不必按比例绘制附图。图l至图14示出了一系列示意性的截面图，其示例了制造根据本发明 的特定实施例的CMOS结构的渐进阶段的结果。本发明的特定实施例包括 本发明的优选实施例。图l示出了处于制造的初始阶段的才艮据优选的实施 例的CMOS结构的示意性截面图。图1示出了基础半导体衬底10a。掩埋的介质层11位于基础半导体衬 底10a上，以及表面半导体层10b位于掩埋的介质层11上。基础半导体 衬底10a、掩埋的介质层11以及表面半导体层10b —起构成了绝缘体上半 导体衬底。图1还示出了位于表面半导体层10b上的硅-锗合金材料层12。最后， 图1示出了位于硅-锗合金材料层12上的屏蔽层13。基础半导体衬底10a通常包括几种半导体材料中的任何一种。非限制 性的实例包括硅、锗、硅-锗合金、碳化硅、硅-锗-碳合金以及化合物(即， III-V和II-VI族)半导体材料。化合物半导体材料的非限制性的实例包括 砷化镓、砷化铟和磷化铟半导体材料。然而，更具体而言，基础半导体衬 底10a典型地包括具有常规厚度的硅半导体材料。掩埋的介质层11包括几 种介质材料中的任何一种。具体而言，非限制性的实例包括硅的氧化物、 氮化物以及氧氮化物，但是并不排除其它元素的氧化物、氮化物以及氧氮 化物。掩埋的介质层ll包括晶体或非晶体介质材料，优选晶体介质材料。 可以使用几种方法中的任何一种形成掩埋的介质层11。非限制性的实例包 括离子注入方法、热或等离子体氧化或氮化方法、化学气相淀积方法以及 物理气相淀积方法。典型地，掩埋的介质层11包括构成基础半导体衬底 10a的半导体材料的氧化物(即，根据以上公开，典型地氧化硅)。典型 地，掩埋的介质层11具有约500至约2000埃的厚度。表面半导体层iob包括构成基础半导体衬底10a的几种半导体材料中 的任何一种。关于化学成分、掺杂剂极性、掺杂剂浓度以及晶体取向，表 面半导体层lOb和基础半导体衬底10a可以包括相同或不同的半导体材 料。与基础半导体衬底10a相似，表面半导体层10b典型地包括硅半导体 材料。典型地，表面半导体层10b和基础半导体衬底10a具有相同的晶体 取向。典型地，表面半导体层10b具有约50至约2000埃的厚度。可以使用几种方法中的任何一种制造图1中示例的半导体结构的绝缘 体上半导体衬底部分。非限制性的实例包括层压方法、层转移方法以及注 氧分离(SIMOX)方法。虽然图1基于包括基础半导体衬底10a、掩埋的介质层11以及表面半 导体层10b的绝缘体上半导体衬底示例了本发明的实施例，但却并没有限 制本实施例和本发明。而是，在某些条件下还可以使用体半导体衬底(基 础半导体10a和表面半导体层10b具有相同的化学成分和晶体取向，但没 有掩埋的介质层ll)来实践本实施例和可选的实施例。简单起见，这样示 例了本实施例的后续的截面图，在其中没有掩埋的介质层11并具有单个的半导体衬底10 (或其衍生物(derivative))而不;L&础半导体衬底10a和表 面半导体层10b。硅-锗合金材料层12典型地包括硅-锗合金，该硅-锗合金包括原子百分 数为约5至约50的锗含量。典型地使用外延化学气相淀积方法形成硅-锗 合金材料层12，该外延化学气相淀积方法使硅-锗合金材料层12具有表面 半导体层10b (其典型地包括硅半导体材料)的晶体取向。除了其它的方 法之外，通常在半导体制造领域中外延化学气相淀积方法也是常规的，并 且除了使用其它的材料之外，外延化学气相淀积方法还使用硅源材料和锗 源材料(以及淀积条件)，通常其在半导体制造领域中同样是常规的。典 型地，硅-锗合金材料层12具有约50至约1000埃的厚度。希望屏蔽层13包括屏蔽材料，其用于抑制进一步处理CMOS结构时 易发生的离子注入沟道效应(channeling)，在图1中示例了该CMOS结 构的示意性截面图。因此，典型地，这样的屏蔽材料包括介质氧化物材料、 介质氮化物材料或者介质氧氮化物材料。可以使用在半导体制造领域中通 常常规的几种方法中的任何一种来形成屏蔽材料。该方法的非限制性的实 例包括热或等离子体氧化或氮化方法、化学气相淀积方法以及物理气相淀 积方法。典型地，屏蔽层13包括硅氧化物屏蔽材料。典型地，屏蔽层13 具有约10至约500埃的厚度。图2首先示出了掩模层14,该掩模层14位于图1示例了其示意性截 面图的CMOS结构的左侧上并覆盖左侧的CMOS结构。希望在图2示例 了其示意性截面图的CMOS结构的左侧制造n-FET器件，同时希望在图 2示例了其示意性截面图的CMOS结构的未覆盖的右侧制造p-FET器件。掩模层14包括半导体制造领域中通常常规的几种掩模材料中的任何 一种。特定的非限制性的实例包括硬掩模材料和光致抗蚀剂掩模材料。对 于图2示例了其示意性截面图的CMOS结构的进一步处理而言，光致抗蚀 剂掩模材料通常更为普遍，并且也更为有效。光致抗蚀剂材料的非限制性 的实例包括正光致抗蚀剂材料、负光致抗蚀剂材料以及混合光致抗蚀剂材 料。典型地，掩^t层14包括具有约500至约10000埃的厚度的正光致抗蚀剂材料或负光致抗蚀剂材料。图2还示出了被注入到图1示例的硅-锗合金材料层12的右侧中的碳 注入离子的剂量15,以便通过硅-锗合金材料层12提供(1)掩模层14 覆盖的硅-锗合金材料层12a (即，子层)；以及(2 )掩模层14未覆盖的 硅-锗-碳合金材料层12b (即，子层)。碳注入离子的剂量15具有这样的 空间(aerial)密度和离子注入能量，其可以使硅-锗-碳合金材料层12b具 有原子百分数为约0.5至约3的完美均匀分布的碳含量。为了在硅-锗-碳合 金材料层12b内实现上述碳含量的均匀分布，典型地，将碳注入离子的剂 量15设置为具有约5E14至约2E16碳原子每平方厘米的剂量和约1至约 15KeV的离子注入能量。虽然图2示例了用于由硅-锗合金材料层12制造硅-锗-碳合金材料层 12b的碳离子注入方法，但该实施例不必受此限制。而且，该实施例还涵 盖用于形成硅-锗-碳合金材料层12b时选择性地将碳引入到硅-锗合金材料 层12中的可选的方法。这样的可选的方法包括，但不必限于，碳扩散方法 和碳等离子体处理方法。图3首先示出了从图2的CMOS结构剥离掩模层14的结果。可以使 用适合于构成掩模层14的掩模材料的几种方法和材料中的任何一种，从图 2的CMOS结构剥离掩模层14。当掩模层14包括光致抗蚀剂掩模材料时， 可以使用湿法化学剥离方法、干法等离子体剥离方法或使用湿法化学剥离 方法和干法等离子体剥离方法的组合来剥离掩模层14。图3还示出了热退火图2示例的CMOS结构的结果，从而提供(1) 源自硅-锗合金材料层12a的硅-锗合金材料层12a，；以及(2 )源自硅-锗-碳合金材料层12b的硅-锗-碳合金材料层12b，。使用热处理16,来进行热 退火。提供热处理16以便在形成硅-锗-碳合金材料层12b，(其同样复制 了半导体衬底10的晶向)时确保硅-锗-碳合金材料层12b的重结晶。因为 使用图2示例的碳注入离子的剂量15注入硅-锗材料层12的暴露的部分， 这通常会造成硅-锗-碳合金材料层12b的非晶化，所以通常需要这样的重 结晶。虽然上面未具体公开，但是在使用碳注入离子的剂量15注入之前，通常可以考虑预非晶化硅-锗合金材料层12的相关部分。预非晶化离子包 括硅、锗和氩离子，但不局限于此。可以在约550至约1200摄氏度的温度下，以约300分钟的时长，提供 热处理16作为固相外延热处理。可选地，除其它的方法之外，热处理16 还包括半导体制造技术中通常常规的激光热退火处理，该激光热退火处理 在约1000至约1410摄氏度的温度下进行约1纳秒至约100亳秒的时长。图4首先示出了从图3的CMOS结构剥离屏蔽层13的结果。除了其 它的方法外，还可以使用半导体制造技术中通常常规的方法和材料剥离屏 蔽层13。具体而言，当屏蔽层13包括氧化硅屏蔽材料时，可以使用利用 氢氟酸蚀刻剂的湿法化学剥离方法来剥离屏蔽层13。可选地，可以使用干 法等离子体蚀刻方法剥离屏蔽层13。图4还示出了位于已经剥离了屏蔽层13的硅-锗合金材料层12a，和硅國 锗-碳合金材料层12b，上的硅材料层18。与图1示例的硅-锗合金材料层12 相似，同样使用外延化学气相淀积方法形成硅材料层18，该方法还保持和 复制了半导体衬底10的晶向。典型地，硅材料层18具有约50至约1000 埃的厚度。图5示出了位于对应的多个隔离沟槽内的多个隔离区域20，蚀刻该隔 离沟槽通过或进入(1)硅材料层18 (即，形成第一硅材料层18a和第 二硅材料层18b) ; (2 )硅-锗合金材料层12a，(即，形成硅-锗合金材料 层12a" ) ; ( 3 )硅-锗-碳合金材料层12b，(即，形成硅-锗-碳合金材料层 12b");以及(4)半导体衬底10 (即，形成半导体衬底10，)。为了最 终制造部分地包括作为沟道的第一硅材料层18a的n-FET器件以及部分地 包括作为沟道的笫二硅材料层18b的p-FET器件，图5还示出了适宜地掺 杂上述层和半导体衬底10，。隔离区域20包括几种隔离材料中的任何一种，典型地该几种隔离材料 包括介质隔离材料。典型地，隔离区域20包括这样的介质隔离材料，其选 自用于形成掩埋的介质层ll的同一组介质隔离材料。然而，用于制造隔离 区域20的方法与用于制造掩埋的介质层11的方法是不同的。典型地，隔离区域20包括氧化硅或氮化硅介质材料，或其组合或叠层。典型地，隔离 区域20具有常规尺寸。图6 (以截面形式)示出了 (1)位于第一硅材料层18a和第二硅材 料层18b上的多个栅极介质22; (2 )位于多个栅极介质22上的多个栅极 电极24;以及(3)位于多个栅极电极24上的多个盖帽层26。上述层22、 24和26中的每一个包括半导体制造领域中的常规材料并 具有常规尺寸。还可以使用半导体制造领域中的常规的方法形成上述层 22、 24和26中的每一个。栅极介质22包括常规厚度的常规介质材料例如具有真空中测量的约4 (即，典型地为氧化硅)至约8 (即，典型地为氮化硅)的介电常数的硅 的氧化物、氮化物和氧氮化物。可选地，通常栅极介质22包括具有约8 到至少约100的介电常数的较高介电常数的介质材料。这样的较高介电常 数的介质材料包括，但不局限于，氧化铪、硅酸铪、氧化锆、氧化镧、氧 化钬、钬酸钡锶(barium-strontium-titantate)(BST)以及钬锆酸铅 (lead-zirconate-titanate)(PZT)。可以使用适于其材料成分的几种方法中的 任何一种来形成栅极介质22。非限制性的实例包括热或者等离子体氧化或 氮化方法、化学气相淀积方法(包括原子层淀积方法)以及物理气相淀积 方法。栅极电极24可以包括常规厚度的常规栅电极材料，该常规栅电极材料 包括但不限于特定的金属、金属合金、金属氮化物和金属硅化物，以及其 叠层和其组合。栅极电极24还包括掺杂的多晶硅和多晶硅-锗合金材料 (即，具有约lel8至约le22掺杂剂原子每立方厘米的掺杂剂浓度)以及 多晶化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。相似 地，还可以使用几种方法中的任何一种形成上述材料。非限制性的实例包 括自对准珪化物(salicide)方法、化学气相淀积方法以及物理气相淀积方 法例如但不限于蒸发方法和溅射方法。盖帽层26包括盖帽材料，该盖层材料典型地包括硬掩模材料。介质硬 掩模材料是最普遍的，但决不会限制本实施例或本发明。硬掩模材料的非限制性的实例包括硅的氧化物、氮化物和氧氮化物。但不排除其它元素的 氧化物、氮化物和氧氮化物。可以使用半导体制造领域中的几种常规方法 中的任何一种来形成盖帽材料。非限制性的实例包括化学气相淀积方法和物理气相淀积方法。典型地，盖帽层26包括具有约100至约1000埃的厚 度的氧化硅盖帽材料或氮化硅盖帽材料。图7示出了邻近和邻接栅极介质22、栅极电极24和盖帽层26的相对 的侧壁的多个第一间隔物28 (即，在截面视图中为多个间隔物层，而在平 面视图中为单个的间隔物层)。图7还示出了通过栅极电极24分离的位于 第一硅材料层18a (即，用于n-FET器件)内的多个扩展区域30a以及位 于第二硅材料层18b (即用于p-FET器件)内的多个扩展区域30b，在栅 极电极24之下为沟道区域，沟道区域同样分离了各扩展区域30a或30b。在本实施例中，可以先形成第一间隔物28或先形成扩展区域30a和 30b，但是典型地首先形成第一间隔物28。第一间隔物28典型地包括介质间隔物材料。与本实施例中的其它介质 结构相似，候选的介质间隔物材料同样包括硅的氧化物、氮化物和氧氮化 物。同样不排除其它元素的氧化物、氮化物和氧氣化物。使用均厚(blanket) 层淀积和各向异性的回蚀刻方法形成第一间隔物28，该回蚀刻方法4吏用用 于蚀刻目的的各向异性蚀刻等离子体。第一间隔物28包括与盖帽层26不 同的介质材料，虽然相同的材料不是本实施例或本发明的限制。除了其它的掺杂剂外，扩展区域30a或30b还包括半导体制造领域中 通常常规的掺杂剂。n掺杂剂用于n-FET扩展区域30a。p掺杂剂用于p-FET 扩展区域30b。 n掺杂剂的非限制性的实例包括砷掺杂剂、磷掺杂剂、以 及其卣化物和其氢化物。可以使用具有适宜的极性的上述掺杂剂中的任何 一种用于形成扩展区域30a和30b,以及本实施例下面描述的其它掺杂区 域。不排除较不常见的其它可选的掺杂剂。如上所述，可以在形成第一间 隔物28之前或之后形成扩展区域30a和30b。因此，当使用至少使用栅极 电极24作为掩模的离子注入方法时，使用常规处理条件形成扩展区域30a 和30b。图8首先示出了位于栅极电极叠层22/24/26上(并邻接第一间隔物28 ) 的第一掩模层29a，栅极电极叠层22/24/26位于第一含硅的材料层18a之 上。通常可以由几种掩模材料中的任何一种形成第一掩模层29a，其中几 种掩模材料的非限制性的实例为光致抗蚀剂掩模材料和硬掩模材料。更具 体而言，典型地希望由掩模材料形成第一掩模层29a，对于蚀刻工艺和随 后的选择性外延淀积工艺，该掩模层掩蔽了下面的材料。因此，第一掩模 层29a典型地包括硬掩模材料(即，包括，但不限于，选自氧化硅材料、 氮化硅材料或氧氮化硅材料的适宜的材料)，该硬掩模材料允许蚀刻第二 硅材料层18b、硅-锗-碳合金材料层12b，，以及半导体衬底10，，从而形成 多个沟槽A2，该多个沟槽A2由隔离区域20、第二硅材料层18b，、硅-锗-碳合金材料层12b，，，以及半导体衬底IO，，限定。典型地，沟槽A2具有约 100至约2000埃的深度。典型地使用各向异性等离子体蚀刻方法进行形成沟槽A2的上述蚀刻， 但是不排除包括各向同性等离子体蚀刻方法和各向同性湿法化学蚀刻方法 的各向同性蚀刻方法。典型地，各向异性等离子体蚀刻方法将使用含氯的蚀刻剂气体成分，该含氯的蚀刻剂气体成分提供了含硅的材料相对于隔离 区域20和掩蔽层29a的蚀刻选择性，该含珪的材料构成了第二硅材料层 18b、硅-锗-碳合金材料层12b"以及半导体衬底10，。 在图8中还示出了 源自图7中示例的扩展区域30b的扩展区域30b，。图9示出了使用完全填充沟槽A2的多个硅-锗合金材料层32b回填充 图8的示意性截面图示例的沟槽A2的结果。希望多个硅-锗合金材料层32b 提供与隔离区域20名义上共面的表面。与本实施例中的其它半导体材料层 相似，希望使用外延化学气相淀积方法来形成多个硅-锗合金材料层32b。图10和图11与图8和图9基本对应，但却使用这样的掩模层29b， 该掩模层29b覆盖第二硅材料层18b，和硅-锗-碳合金材料层12b，"之上的 栅极电极叠层22/24/26 (并邻接间隔物28)，而不覆盖第一硅材料层18a 和硅-锗合金材料层12a"之上的栅极电极叠层22/24/26。如在图10中更具 体示例的，上述覆盖物用于通过蚀刻第一硅材料层18a、硅-锗合金材料层12a"以及半导体衬底IO"形成对应的第一硅材料层18a，(包括扩展区域 30a，)、对应的硅-锗合金材料层12a"，以及对应的半导体衬底10"，来形成 多个沟槽A1。另外，沟槽Al通常与图8中示例的沟槽A2相似。特别地，图ll还示出了被回填充到图10中示例的沟槽Al中的硅材 料层32a。另外，硅材料层32a基本上与硅-锗合金材料层32b相似，但是 硅材料层32a包括硅(即，典型地半导体)材料而不是硅-锗合金(即，典 型地半导体)材料。由此，图11示例了 CMOS结构，该CMOS结构包括用于设置n-FET 源极和漏极区域的硅材料层32a以及用于设置p-FET源极和漏极区域的硅 -锗合金材料层321)。在该实施例和本发明中，用于在CMOS结构内设置 n-FET器件和p-FET器件的源极和漏极区域的这样的不同的材料成分是 可选的。而且，在图11的CMOS结构中用于设置源极和漏极区域的区域 可以仅包括硅半导体材料或仅包括硅-锗合金半导体材料。相似地，虽然图8至图11的示意性截面图将本实施例示例为，在将硅 材料层32a形成到沟槽Al中之前先将硅-锗合金材料层32b形成到沟槽 A2中，但同样不希望这样的处理顺序成为本实施例的限制。而且，本实施 例还涵盖这样的处理顺序，在将硅-锗合金材料层32b形成到沟槽A2中之 前先将硅材料层32a形成到沟槽Al中。虽然本实施例包括两个处理顺序， 但是在确定的环境下，与图8至图11中示例的处理顺序列相比，该可选的 处理顺序是优选的。图12示出了多个扩展区域30a和30b,通过使用栅极电极叠层22/24/26 和第一间隔物28作为掩模重新注入扩展区域30a，和30b，形成该多个扩展 区域30a和30b。使用与用于制造第一实例中的扩展区域30a和30b的离 子注入条件相似、等价或相同的离子注入条件，注入扩展区域30a和30b。图13首先示出了在多个第一间隔物28上形成多个可选的第二间隔物 34的结果。该多个第二间隔物34包括与用于形成多个第一间隔物28的材 料相似、等价或相同的材料、具有与用于形成多个第一间隔物28的尺寸相 似、等价或相同的尺寸并使用与用于形成多个第一间隔物28的方法相似、等价或相同的方法。可以由相同的间隔物材料来形成多个第二间隔物34 和多个第一间隔物28，虽然本实施例和本发明未受到这样的限制。图13还示出了至少部分地位于多个硅材料层32a和多个硅-锗合金材 料层32b内的多个源极和漏极区域30a"和30b"。注入多个源极和漏极区 域30a"和30b"以便与多个扩展区域30a，和30b，合并。使用栅极电极叠 层22/24/26、第一间隔物28以及第二间隔物34作为掩模，注入多个源极 和漏极区域30a，，和30b"。虽然用于形成扩展区域30a和30b、以及对应 的源极和漏极区域30a"和30b"的单个的掺杂剂种(species)的化学成分 不必是相同的，但是典型地，多个源极和漏极区域30a"或30b"的极性与 多个对应的扩展区域30a'和30b，的极性是相同的。典型地，注入多个源极 和漏极区域30a，，和30b"以便在源极和漏极区域30a"或30b"的较大的接 触区域部分内提供约1E19至约2E21掺杂剂原子每立方厘米的掺杂剂浓 度。图14首先示出了从栅极电极24剥离盖帽层26的结果。虽然在本实施 例中未具体示例，但是根据图13的示意性截面图，可选地，可以在形成源 极和漏极区域30a，，和30b，，之前去除盖帽层26。可以使用半导体制造领域 中的常规的方法和材料从栅极电极24剥离盖帽层26。非限制性的实例包 括湿法化学剥离方法和材料，以及干法等离子体剥离方法和材料。当第二 间隔物34包括相似的材料时，干法等离子体剥离方法允许盖帽层26的选 择性剥离，所以在某些条件下干法等离子体剥离方法是优选的。图14还示出了位于源极和漏极区域30a"和30b"的暴露的含硅的表面 上和栅极电极24上的多个硅化物层36。硅化物层36包括几种硅化物金属 中的任何一种。候选的硅化物形成金属的非限制性的实例包括镍、钴、钛、 鴒、铒、镱、铂和钒硅化物形成金属。镍和钴硅化物形成金属是尤为常见 的。以上列举的其它的硅化物形成金属是不常见的。典型地，使用自对准 硅化物方法形成硅化物层36。自对准硅化物方法包括(1)在剥离盖帽 层26之后，在图13的半导体结构上形成均厚硅化物形成金属层；(2)热 退火均厚硅化物金属层使其接触的硅表面选择性地形成硅化物层36，而在例如第二间隔物34和隔离区域20上留下未反应的硅化物形成金属；以及 (3 )从例如第二间隔物34和隔离区域20上选择性地剥离硅化物形成金属 层的未反应的部分。典型地，硅化物层36包括具有常规厚度的镍硅化物材 料或钴硅化物材料。图14示出了根据本发明的优选实施例的CMOS结构。该CMOS结构 包括n-FET器件Tl，该n-FET器件Tl包括沟道区域，该沟道区域包括 位于硅-锗合金材料层12a，"上的第一硅材料层18a，，通过硅材料层32a界 定第一硅材料层18a，和硅-锗合金材料层12a"，，源极和漏极区域30a"至 少位于该硅材料层32a的一部分内。CMOS结构还包括横向分离的p-FET 器件T2，该p-FET器件T2包括沟道区域，该沟道区域包括位于硅-锗-碳 合金材料层12b"，上的第二硅材料层18b，，通过硅-锗材料层32b界定硅-锗-碳合金材料层12b"，和第二硅材料层18b，， 源极和漏极区域30b"至 少位于该硅-锗材料层32b的一部分内。在根据该实施例的CMOS结构中， n-FET器件Tl内的硅-锗合金材料层12a"，在n-FET器件Tl沟道内提供 希望的拉伸应变。另外，p-FET器件T2内的硅-锗-碳合金材料层12b"， 抑制了 p-FET器件T2沟道内的拉伸应变，因此提高了 p-FET器件T2的 性能。本发明的优选实施例示例了本发明而没有限制本发明。可以根据优选 的实施例对CMOS结构的方法、材料、结构以及尺寸做出修正和修改，但 却仍然提供了根据本发明、进一步根据所附权利要求的CMOS结构。
权利要求
1.一种CMOS结构，包括n-FET器件和p-FET器件，所述n-FET器件和p-FET器件位于衬底内和上，其中所述n-FET器件具有第一沟道，所述第一沟道包括位于硅-锗合金材料层上的第一硅材料层；以及所述p-FET器件具有第二沟道，所述第二沟道包括位于硅-锗-碳合金材料层上的第二硅材料层。
2. 根据权利要求1的CMOS结构，其中所述衬底包括体半导体衬底。
3. 根据权利要求l的CMOS结构，其中所述衬底包括绝缘体上半导 体衬底。
4. 根据权利要求l的CMOS结构，其中所述第一硅材料层和所述第 二硅材料层中的每一个具有约50至约1000埃的厚度。
5. 根据权利要求1的CMOS结构，其中所述硅-锗合金材料层和所述 硅-锗-碳合金材料层中的每一个具有约50至约1000埃的厚度。
6. 根据权利要求1的CMOS结构，其中所述硅-锗-碳合金材料层具 有原子百分数为约0.5至约3的碳含量。
7. 根据权利要求1的CMOS结构，其中所述硅-锗合金材料层和所述 硅-锗-碳合金材料层中的每一个具有原子百分数为约5至约50的锗含量。
8. 根据权利要求l的CMOS结构，还包括邻接所述第一沟道的第一 源极和漏极区域以及邻接所述第二沟道的第二源极和漏极区域。
9. 根据权利要求8的CMOS结构，其中所述第一源极和漏极区域包 括硅材料以及所述第二源极和漏极区域包括硅-锗合金材料。
10. 根据权利要求8的CMOS结构，其中所述第一源极和漏极区域和 所述第二源极和漏极区域仅仅包括硅材料和硅-锗合金材料中的 一种材料。
11. 一种用于制造CMOS结构的方法，包括以下步骤 在衬底之上形成第一区域，所述第一区域包括位于硅-锗合金材料层上的第一硅材 料层，所述第一区域与第二区域横向分离，所述第二区域包括位于同样在所述村底之上形成的硅-锗-碳合金材料层上的第二硅材料层；以及在所述辟于底之上形成n-FET和p-FET，所述n-FET使用所述第一区 域作为第一沟道，所述p-FET使用所述第二区域作为第二沟道。
12. 根据权利要求ll的方法，其中所述衬底包括体半导体衬底。
13. 根据权利要求11的方法，其中所述衬底包括绝缘体上半导体衬底。
14. 根据权利要求ll的方法，还包括 邻接所述第一沟道形成硅材料层；以及 邻接所述第二沟道形成硅-锗合金材料层。
15. 根据权利要求ll的方法，还包括邻接所迷第一沟道和所述第二沟 道仅仅形成硅材料层和硅-锗合金材料层中的 一种。
16. —种用于制造CMOS结构的方法，包括以下步骤 在衬底之上形成硅-锗合金材料层；选择性地将碳并入到所述硅-锗合金材料层中，以便在所述衬底之上形 成硅-锗合金材料子层和横向邻近的硅-锗-碳合金材料子层；在所述硅-锗材料子层上形成第一硅材料子层并在所述横向邻近的硅-锗-碳合金材料层上形成第二硅材料子层；使用所述第一硅材料子层和所述硅-锗合金材料子层作为沟道形成 n-FET;以及使用所述第二硅材料子层和所述硅-锗-碳合金材料子层作为沟道形成 p-FET。
17. 根据权利要求16的方法，其中在所述衬底之上形成所述硅-锗合 金材料层的步骤使用体半导体衬底。
18. 根据权利要求16的方法，其中在所述衬底之上形成所述硅-锗合 金材料层的步骤使用绝缘体上半导体衬底。
19. 根据权利要求16的方法，其中所述选择性地并入碳的步骤使用离 子注入方法。
20.根据权利要求16的方法，其中所述选择性地并入碳的步骤使用扩 散方法。
全文摘要
本发明涉及CMOS结构及其制造方法。一种CMOS结构包括n-FET器件和p-FET器件，所述n-FET器件具有n-FET沟道区域，所述p-FET器件具有p-FET沟道区域。所述n-FET沟道区域包括位于硅-锗合金材料层上的第一硅材料层。所述p-FET沟道包括位于硅-锗-碳合金材料层上的第二硅材料层。所述硅-锗合金材料层在所述n-FET沟道内诱导希望的拉伸应变。所述硅-锗-碳合金材料层抑制了所述p-FET沟道区域内的不希望的拉伸应变。可以通过将碳选择性地并入到形成所述硅-锗合金材料层的硅-锗合金材料中，来形成构成所述硅-锗-碳合金材料层的硅-锗-碳合金材料。
文档编号H01L21/8238GK101266978SQ20081008206
公开日2008年9月17日 申请日期2008年3月5日 优先权日2007年3月13日
发明者K·里姆, R·A·道纳顿, 刘孝诚 申请人:国际商业机器公司
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