制作具有超接口的功率半导体组件的方法

专利名称：制作具有超接口的功率半导体组件的方法
技术领域：
本发明涉及一种制作功率半导体组件的方法，具体涉及一种制作具有超接口的功率半导体组件的方法。
背景技术：
在功率晶体管组件中，漏极与源极间导通电阻RDS(on)的大小与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少功率晶体管组件所消耗的功率。于导通电阻RDS(on)中，用于耐压的外延层所造成的电阻值所占的比例为最高。虽然增加外延层中导电物质的掺杂浓度可降低外延层的电阻值，但外延层的作用为用于承受高电压。若增加掺杂浓度会降低外延层的崩溃电压，因而降低功率晶体管组件的耐压能力。因此发展出一种具有超接口(super junction)的功率晶体管组件，以兼具高耐压能力以及低导通电阻。请参考图1至图6，图1至图6绘示了制作公知具有超接口的功率晶体管组件的方法示意图。如图1所示，首先，于一 N型基材10上沉积一 N型外延层12，且然后利用一第一掩膜于N型外延层12上蚀刻出多个沟槽14。如图2所示，接着于各沟槽14内沉积一 P型外延层16，使P型外延层16的上表面与N型外延层12的上表面切齐。如图3所示，随后于 N型外延层12与P型外延层16上覆盖一绝缘层18。之后，利用一第二掩膜于绝缘层18上形成多个栅极电极20，且栅极电极20设于N型外延层12上。如图4所示，以栅极电极20 作为掩膜对P型外延层16与N型外延层12进行一 P型离子注入工艺，以于N型外延层12 与P型外延层16中形成P型基体掺杂区22，并进行一热驱入工艺，以将P型基体掺杂区22 延伸至与栅极电极20重叠。然后，利用一第三掩膜进行一 N型离子注入工艺，以于邻近各栅极电极20的各P型基体掺杂区22中形成两个N型源极掺杂区M。如图5所示，接下来于栅极电极20与绝缘层18上依序覆盖一介电层沈与一硼磷硅玻璃层观。然后，利用一第四掩膜，对位于各P型基体掺杂区22上的介电层沈、硼磷硅玻璃层观与绝缘层18进行一光刻与蚀刻工艺，以于各P型基体掺杂区22上分别形成一接触洞30，并暴露出P型基体掺杂区22。如图6所示，接着，进行一 P型离子注入工艺，于各P型基体掺杂区22中形成一 P 型接触掺杂区32，并进行一热驱入工艺，使P型接触掺杂区32与各N型源极掺杂区M相接触。最后，于各接触洞30中填入接触插塞34，且于硼磷硅玻璃层观与接触插塞34上形成一源极金属层36，并于N型基材10下形成一漏极金属层38。由此可知，公知具有超接口的功率晶体管组件的制作方法通过于N型外延层12上蚀刻出具有一定深度的沟槽14，然后再于沟槽14内填入P型外延层16，使各N型外延层12与各P型外延层16构成一垂直PN接面，亦称为超接口，且各PN接面沿着水平方向依序交替设置。由于功率晶体管组件的尺寸逐渐缩小化，使P型外延层的宽度亦随着降低，因此沟槽的深宽比亦需越大。然而，利用目前已知的蚀刻工艺所制作出的沟槽的深宽比有一定的限制，并且即使沟槽的深宽比符合实际要求，所制作出的沟槽的侧壁亦无法为平整表面。 再者，当沟槽的深宽比增加时，P型外延层亦不易完整填充于沟槽内，而容易于其中产生空隙，使超接口有缺陷。此外，由于沟槽的侧壁为不平整表面，因此P型外延层与N型外延层接触的接口亦无法为平整表面。借此，P型外延层与N型外延层之间的耗尽区亦不平整，进而降低超接口的耐压能力。另外，由于离子注入工艺将掺质注入外延层的深度有限，因此另有利用多次进行N 型磊晶工艺与P型离子注入工艺的方式，依序于N型基材上堆栈多层具有P型掺杂区的N 型外延层，使堆栈的P型掺杂区形成一 P型柱状掺杂区，以与相邻的堆栈N型外延层构成超接口。然而，由此方法所制作出的超接口亦无法具有平整表面，并且须多次进行磊晶工艺与离子注入工艺，使制作功率晶体管组件的步骤增加，进而提升工艺的复杂度与制作成本。有鉴于此，提供一种具有超接口的功率半导体组件的制作方法，以简化工艺的复杂度并形成具有平整接口的超接口，实为业界努力的目标。

发明内容
本发明的主要目的在于提供一种制作具有超接口的功率半导体组件的方法，以简化工艺的复杂度并形成具有平滑PN接面与完整晶体结构的超接口。为达上述的目的，本发明提供一种制作具有超接口的功率半导体组件的方法。首先，提供一基底，且基底具有一第一导电类型。然后，于基底上形成至少一栅极结构与至少一掩膜层，且掩膜层设于栅极结构上。接着，于栅极结构与掩膜层的至少一侧壁上形成一间隙壁，且暴露出部分基底。随后，移除部分暴露出的基底，以形成至少一沟槽。接着，于沟槽中填入一掺质来源层，其中掺质来源层包含有多个掺质，且掺质具有一第二导电类型。然后，进行一热驱入工艺，将掺质扩散至基底中，以形成具有第二导电类型的一基体掺杂区， 且基体掺杂区与基底之间构成一超接口。本发明通过先形成栅极结构与用于保护栅极结构的掩膜层，来进行自对准工艺， 以于栅极结构与掩膜层的侧壁上形成间隙壁，且同时可定义出第二沟槽的宽度与位置。并且，本发明进一步利用热驱入工艺，将填入第二沟槽的掺质来源层中的掺质扩散至基底中， 进一步可不受第二沟槽的侧壁平整度的影响形成平整的超接口，以有效提升功率半导体组件的耐压能力。


图1至图6绘示了公知制作具有超接口的功率晶体管组件的方法示意图。图7至图15绘示了本发明优选实施例的制作具有超接口的功率半导体组件的方法示意图。其中，附图标记说明如下10 N型基材12 N型外延层14 沟槽16 P型外延层18 绝缘层20 栅极电极22 P型基体掺杂区 M N型源极掺杂区26 介电层28 硼磷硅玻璃层30 接触洞32 P型接触掺杂区34 接触插塞36 源极金属层
100功率半导体组件 102基底104基材106外延层108栅极结构110掩膜层112第一沟槽114栅极绝缘层116栅极导电层118介电层120第一硬掩膜层122间隙壁124第一氧化物层1 第二硬掩膜层128第二氧化物层130第二沟槽132掺质来源层134基体掺杂区136源极掺杂区138源极金属层140漏极金属层
具体实施例方式请参考图7至图15，图7至图15绘示了本发明一优选实施例的制作具有超接口的功率半导体组件的方法示意图。首先，如图7所示，提供一基底102，其中基底102具有一第一导电类型，且基底102包含有一基材104与设于基材104上的一外延层106。因此，基材104与外延层106亦具有第一导电类型。于本实施例中，第一导电类型为N型，但不限于此。并且，N型外延层106通过一磊晶工艺形成于N型基材104上，但不限于此。接着，如图8所示，利用一第一光掩膜，于N型基底102上形成多个栅极结构108 与多个掩膜层110，使两相邻的栅极结构108与掩膜层110之间具有一第一沟槽112，并暴露出部分N型基底102，其中各掩膜层110分别设于各栅极结构108上，并覆盖各栅极结构 108，以作为后续蚀刻工艺的掩膜。各栅极结构108由一栅极绝缘层114与一栅极导电层116 所构成，且栅极绝缘层114设于栅极导电层116与N型基底102之间，以电性绝缘栅极导电层116与N型基底102。并且，各掩膜层110包含有一介电层118与一第一硬掩膜层120， 且第一硬掩膜层120设于介电层118上。于本实施例中，栅极结构108与掩膜层110可同时形成，但本发明不限于此。本发明的栅极绝缘层114、栅极导电层116、介电层118与第一硬掩膜层120亦可分开形成。此外，本发明栅极结构108与掩膜层110的数量并不限为多个，亦可分别仅具有单一个。并且，于本实施例中，形成栅极绝缘层114与介电层118的材料可由具有绝缘特性的氧化物所构成，例如氧化硅，形成栅极导电层116的材料可由掺杂有导电掺质的硅所构成，例如掺杂有P型或N型掺质的多晶硅或非晶硅，且形成第一硬掩膜层120的材料可包含有氮化硅，但本发明不限于此。接下来，如图9所示，分别于各栅极结构108与各掩膜层110的两个侧壁上形成一间隙壁122，且暴露出部分N型基底102。于本实施例中，各间隙壁122为一多层结构，其中各多层结构包含有一第一氧化物层124、一第二硬掩膜层126以及一第二氧化物层128，且第一氧化物层124、第二硬掩膜层126以及第二氧化物层1 依序设于相对应的栅极结构 108与掩膜层110的各侧壁上，使各间隙壁122可包含有一氧化物/氮化物/氧化物(ONO) 层的复合结构。并且，形成第一氧化物层1 与第二氧化物层128的材料可由具有绝缘特性的氧化物所构成，例如氧化硅，且形成第二硬掩膜层126的材料可包含有氮化硅，但本发CN 102543749 A明第一氧化物层、第二氧化物层与第二硬掩膜层的材料不限于此。此外，形成间隙壁的步骤可先依序于掩膜层与N型基底上沉积一氧化硅层、一氮化硅层与一氧化硅层，然后进行一全面性蚀刻工艺，例如非等向性的干蚀刻工艺，以移除位于掩膜层与部分N型基底上的氧化硅层、氮化硅层与氧化硅层，而形成间隙壁，但本发明不限于此。于本发明的其它实施例中，形成各间隙壁的步骤亦可分别依序进行三次沉积与回蚀刻工艺于各侧壁上形成第一氧化物层、第二硬掩膜层与第二氧化物层。另外，于本实施例中，第一氧化物层IM与介电层118相接触，且第二硬掩膜层126 则与第一硬掩膜层120相接触，使包含有氧化物的第一氧化物层124与介电层118以及包含有氮化硅的第一硬掩膜层120与第二硬掩膜层1 依序包覆栅极结构108，以避免栅极结构108于后续蚀刻工艺中受到损坏。第二氧化物层128实质上与第二硬掩膜层1 切齐。 并且，本发明不限于各栅极结构108与各掩膜层108的两个侧壁上分别形成间隙壁122，亦可于各栅极结构108与各掩膜层110的至少一侧壁上形成间隙壁122。然后，如图10所示，以间隙壁122与掩膜层108作为掩膜，进行对N型基底102与第二氧化物层1 具有高蚀刻选择比的一全面性蚀刻工艺，亦即所进行的蚀刻工艺对N型基底102的蚀刻速率大于对第二氧化物层1 与第一硬掩膜层120的蚀刻速率，来移除部分暴露出的N型基底102，以于任两相邻间隙壁122之间形成一第二沟槽130。然后，进行对第二氧化物层1 与N型基底102具有高蚀刻选择比的一全面性蚀刻工艺，亦即对第二氧化物层128的蚀刻速率大于对N型基底102与第一硬掩膜层120的蚀刻速率，以移除第二氧化物层128。于本实施例中，第二沟槽130具有一深宽比，且深宽比实质上大于5，以于后续工艺中有效地形成具有足够深度的超接口。值得注意的是，形成第二沟槽130的步骤中仅需以已形成的第二氧化物层1 与第一硬掩膜层120作为掩膜，而不需要额外的光掩膜来定义第二沟槽130的位置，借此所进行的全面性蚀刻工艺可利用对N型基底102与对第二氧化物层1 与第一硬掩膜层120的蚀刻速率的不同来自行对准第二沟槽130的位置，以于N型基底102上形成第二沟槽130。 另外值得注意的是，于形成间隙壁122的步骤中，任两相邻间隙壁122之间所暴露的N型基底102的宽度实质上相同于第二沟槽130的宽度，借此以间隙壁122与掩膜层110作为掩膜时可定义出第二沟槽130的宽度。并且，于形成间隙壁122的步骤中进一步可通过控制形成间隙壁122的时间，来调整所暴露出N型基底102的宽度，进而达到所欲形成的第二沟槽130的宽度。于本发明的其它实施例中，N型基底102与第二氧化物层1 并不限于分开移除， 亦可以第一硬掩膜层120与第二硬掩膜层1 为掩膜，同时对N型基底102与第二氧化物层1 进行蚀刻，并调整对N型基底102的蚀刻速率大于第二氧化物层128的蚀刻速率，以形成够深的第二沟槽130。接着，如图11所示，于各第二沟槽130中填入一掺质来源层132，且各掺质来源层132包含有多个掺质，其中各掺质具有一第二导电类型。然后，进行一热驱入工艺，将掺质扩散至N型基底102中，以于各第二沟槽130周围的N型基底102内形成具有第二导电类型的一基体掺杂区134，使各基体掺杂区134与N型基底102之间形成一垂直的PN接面，亦为一超接口，并且。于本实施例中，第二导电类型为P型，但不限于此，本发明的第一导电类型与第二导电类型亦可互换。并且，形成掺质来源层132的材料包含有硼硅玻璃(boron-silicate glass，BSG)，但不限于此。值得注意的是，包含有硼硅玻璃的掺质来源层 132为一流体，因此在填入各第二沟槽130中时，并不会因第二沟槽130的深宽比太高而无法完全填满第二沟槽130。并且，各P型基体掺杂区134利用热驱入工艺将位于掺质来源层 132中的P型掺质扩散至N型基底102中而形成，因此各P型基体掺杂区134与N型基底 102之间的PN接面所构成的超接口可为一平滑接口，且尽管第二沟槽130具有不平整的侧壁，本实施例由各P型基体掺杂区134与N型基底102之间所构成的超接口仍可因热扩散的情况下而具有平整接口。此外，P型基体掺杂区利用P型掺质扩散至N型基底102所形成，因此P型基体掺杂区的晶体结构与N型基底102由同一晶体结构所构成，使所形成的PN 接面可具有一完整的晶体结构，进一步可有效提升耐压能力。再者，各P型基体掺杂区134 的掺杂浓度亦会因各P型基体掺杂区134由热驱入工艺所形成而随着越接近N型基底102 越低，因此邻近第二沟槽130的各P型基体掺杂区134可作为一 P型接触掺杂区。随后，如图12所示，以第一硬掩膜层120与第二硬掩膜层1 为掩膜，进行一全面性蚀刻工艺，例如非等向性的干蚀刻工艺，以仅移除位于第二沟槽130上方的掺质来源层 132，而留下位于第二沟槽130中的掺质来源层130，并暴露出位于第二沟槽130两侧的部分P型基体掺杂区134。接着，再以第一硬掩膜层120与第二硬掩膜层1 为掩膜，进行一 N型离子注入工艺以及一热驱入工艺，于第二沟槽130两侧的各P型基体掺杂区134中分别形成两个N型源极掺杂区136，使各N型源极掺杂区136位于相对应的第一氧化物层124 与第二硬掩膜层126的下方，并与相对应的栅极结构108部分重叠。借此，各N型源极掺杂区136可作为功率半导体组件的一源极，且N型基底102可作为功率半导体组件的一漏极。 位于各N型源极掺杂区136与N型基底102之间且邻近相对应的栅极结构108的P型基体掺杂区134可作为功率半导体组件的一沟道区。值得注意的是，于形成N型源极掺杂区136 之前，位于第二沟槽130中的掺质来源层132并未移除，而可用以遮蔽N型离子注入工艺的作用，以避免第二沟槽130底部的N型基底102受到N型离子注入，进而影响功率半导体组件的效能。然后，如图13所示，再以第一硬掩膜层120与第二硬掩膜层1 为掩膜，进行一蚀刻工艺，例如湿蚀刻工艺，以移除位于第二沟槽130内的掺质来源层132。由于邻近第二沟槽130的各P型基体掺杂区134可作为P型接触掺杂区，因此本实施例的P型基体掺杂区 134并不需于各N型源极掺杂区136下方的各P型基体掺杂区134中注入一 P型接触掺杂区，但本发明不限于此。于本发明的其它实施例中，亦可于移除第二沟槽130内的掺质来源层132后，再进行一 P型离子注入工艺，以于各N型源极掺杂区136下方的各P型基体掺杂区134中形成一 P型接触掺杂区，使P型接触掺杂区的掺杂浓度大于P型基体掺杂区134 的掺杂浓度。接着，如图14所示，进行一蚀刻工艺，例如湿蚀刻工艺，移除第一硬掩膜层120与第二硬掩膜层126。最后，如图15所示，利用一第二光掩膜，于N型基底102上形成一源极金属层138，且源极金属层138填入各第二沟槽130中，以电性连接至各N型源极掺杂区136 与作为P型接触掺杂区的P型基体掺杂区134。并且，于N型基底102下形成一漏极金属层 140，以将N型基底102电性连接至外界。至此已完成本实施例的功率半导体组件100。综上所述，本发明通过先形成栅极结构与用于保护栅极结构的掩膜层，来进行自对准工艺，以于栅极结构与掩膜层的侧壁上形成间隙壁，且同时可定义出第二沟槽的宽度与位置。并且，第二沟槽可以间隙壁与掩膜层为掩膜来形成，而不需花费光掩膜来定义。再者，本发明进一步利用具有流体性质与掺质的掺质来源层来填入第二沟槽，并施以热驱入工艺，进一步可不受第二沟槽的侧壁平整度的影响形成平整且具完整晶体结构的超接口， 以有效提升功率半导体组件的耐压能力。此外，本发明进一步通过形成具有ONO层之间隙壁与具有氮化硅的第一硬掩膜层，使蚀刻工艺与离子注入工艺都不会损坏栅极结构，且不需耗费额外的光掩膜，即可于基底中形成掺杂区，进而简化制作具有超接口的功率半导体组件的方法，且有效降低制作成本。 以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种制作具有超接口的功率半导体组件的方法，其特征在于，包含有 提供一基底，且所述基底具有一第一导电类型；于所述基底上形成至少一栅极结构与至少一掩膜层，且所述掩膜层设于所述栅极结构上；于所述栅极结构与所述掩膜层的至少一侧壁上形成一间隙壁，且暴露出部分所述基底；移除部分暴露出的所述基底，以形成至少一沟槽；于所述沟槽中填入一掺质来源层，其中所述掺质来源层包含有多个掺质，且所述掺质具有一第二导电类型；以及进行一热驱入工艺，将该等掺质扩散至所述基底中，以形成具有所述第二导电类型的一基体掺杂区，且所述基体掺杂区与所述基底之间构成一超接口。
2.如权利要求1所述的方法，其特征在于，所述掩膜层包含有一第一硬掩膜层与一介电层。
3.如权利要求2所述的方法，其特征在于，形成所述第一硬掩膜层的材料包含有氮化娃。
4.如权利要求1所述的方法，其特征在于，于形成所述间隙壁的步骤中，暴露出的所述基底的宽度实质上相同于所述沟槽的宽度。
5.如权利要求1所述的方法，其特征在于，所述沟槽具有一深宽比，且所述深宽比大于5。
6.如权利要求1所述的方法，其特征在于，形成所述沟槽的步骤包含进行一蚀刻工艺， 且所述蚀刻工艺对所述基底的蚀刻速率大于对所述掩膜层与所述间隙壁的蚀刻速率。
7.如权利要求6所述的方法，其特征在于，所述蚀刻工艺以所述掩膜层与所述间隙壁为一掩膜。
8.如权利要求1所述的方法，其特征在于，所述间隙壁为一多层结构。
9.如权利要求8所述的方法，其特征在于，所述多层结构包含有一第一氧化物层、一第二硬掩膜层以及一第二氧化物层，且所述第一氧化物层、所述第二硬掩膜层以及所述第二氧化物层依序设于所述栅极结构与所述掩膜层的所述侧壁上。
10.如权利要求9所述的方法，其特征在于，形成所述第二硬掩膜层的材料包含有氮化娃。
11.如权利要求9所述的方法，其特征在于，于形成所述沟槽的步骤与填入所述掺质来源层的步骤之间，所述方法还包含有移除所述第二氧化物层。
12.如权利要求9所述的方法，其特征在于，于所述热驱入工艺之后，所述方法还包含有于所述沟槽一侧的所述基体掺杂区中形成一源极掺杂区，且所述源极掺杂区具有所述第一导电类型。
13.如权利要求12所述的方法，其特征在于，形成所述源极掺杂区的步骤以所述掩膜层与所述第二硬掩膜层为一掩膜。
14.如权利要求12所述的方法，其特征在于，于形成所述源极掺杂区的步骤之后，所述方法还包含有移除所述掺质来源层与所述第二硬掩膜层；以及于所述基底上形成一源极金属层，且所述源极金属层填入所述沟槽中。
15.如权利要求1所述的方法，其特征在于，所述掺质来源层由硼硅玻璃所构成。
16.如权利要求1所述的方法，其特征在于，所述第一导电类型为N型，且所述第二导电类型为P型。
全文摘要
本发明公开了制作具有超接口的功率半导体组件的方法包含有提供具有一第一导电类型的一基底；于基底上形成至少一栅极结构与设于栅极结构上的至少一掩膜层；于栅极结构与掩膜层的侧壁上形成一间隙壁，且暴露出部分基底；移除部分暴露出的基底，以形成至少一沟槽；于沟槽中填入一掺质来源层，其中掺质来源层包含有具有一第二导电类型的多个掺质；以及，进行一热驱入工艺，将掺质扩散至基底中，以形成具有第二导电类型的一基体掺杂区。借此，可不受沟槽的侧壁平整度的影响形成平整的超接口，且有效提升功率半导体组件的耐压能力。
文档编号H01L21/336GK102543749SQ20111003060
公开日2012年7月4日 申请日期2011年1月27日 优先权日2010年12月30日
发明者徐守一, 林永发, 石逸群, 詹景晴, 陈面国 申请人:茂达电子股份有限公司