形成多晶硅电阻装置的方法以及半导体装置的制作方法
专利名称：形成多晶硅电阻装置的方法以及半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置及其形成方法，尤其涉及一种多晶硅电阻装置及其形成方法。
背景技术：
多晶硅电阻已广泛应用在集成电路(IC)的设计。同样地，由于技术节点的缩小， 故以高介电常数(high k)介电材料及金属来形成半导体装置的栅极堆叠，其例如为金属氧化物半导体场效应晶体管(MOSFET)。然而，在将多晶硅电阻与金属氧化物半导体场效应晶体管的金属栅极结合在单一集成电路晶片上时，却存在有许多的问题。一种解决方法为在形成多晶硅电阻时利用虚设栅极(dummy gate)。而后利用栅极取代工艺以移除虚设栅极。 然而，蚀刻工艺可损坏或凹陷已形成的多晶硅电阻，而导致多晶硅电阻与原本设计的目标电阻有偏差，且造成其他问题。解决此问题的方法为在沉积虚设栅极的同时沉积多晶硅电阻，且在进行源极/漏极区注入时及/或在形成虚设栅极的取代时，以硬掩模覆盖多晶硅电阻。然而，这需要额外的硬掩模沉积，因而增加制造工艺的复杂性及花费。因此，需要改进的多晶硅电阻结构及其制造方法以解决上述问题。
发明内容
为了解决现有技术的问题，在一实施例中，本发明提供在半导体装置上的多晶电阻(poly resistor)及其制造方法。在一实施例中，一种形成多晶硅电阻装置的方法包括 借由提供具有第一区及第二区的基板而形成多晶硅电阻装置。在基板的第一区中形成虚设栅极堆叠(dummy gate stack)，其中虚设栅极堆叠具有虚设栅极堆叠厚度延伸至基板上。 在基板的第二区形成多晶硅电阻，其中多晶硅电阻具有多晶硅电阻厚度延伸至基板上一段距离，此距离小于虚设栅极堆叠的厚度。在基板的第一区中注入掺质，因而在基板的第一区中形成源极区/漏极区。也在多晶硅电阻中注入掺质。在基板的虚设栅极堆叠及多晶硅电阻上形成层间介电层。使层间介电层平坦化，因而暴露出虚设栅极堆叠，并在多晶硅电阻上留下部分的层间介电层(inter-layer dielectric, ILD) 0以高介电常数(high k)的金属栅极取代虚设栅极堆叠，并在其过程中以多晶硅电阻上的层间介电层作为掩模，以保护多晶硅电阻。一种半导体装置，包括一基板，具有一第一区及一第二区；一栅极堆叠，形成在该第一区中该基板上；一间隙物层，形成在该第一区中邻近该栅极堆叠的侧边以及该第二区中该基板上；一多晶硅电阻，形成在该第二区中该间隙物层上；一掺质，注入于该第一区的该基板内，而在该基板的该第一区内形成一源极/漏极区，该掺质也注入于该第二区的该多晶硅电阻内；以及一平坦化层间介电层，形成在该栅极堆叠的侧边及邻近该多晶硅电阻的该基板上。本发明可降低制造工艺的复杂性及花费。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下
图1为根据本发明数个不同实施例，说明制造具有金属栅极堆叠及多晶硅电阻的半导体装置的方法的流程图。图2-图7为根据本发明数个不同实施例，在一实施例中具有金属栅极堆叠、多晶硅电阻的半导体结构在各制造阶段的剖面图。。图8显示电流可如何流经多接点(multi-contact)多晶电阻装置。其中，附图标记说明如下100 方法200 半导体结构102、104、106、108、110、112、114 步骤202 基板208 浅沟槽隔离元件214 浅掺杂源极及漏极区230 栅极堆叠204、206 区218 界面层220 介电材料层222 硅层224 硬掩模层2；34 间隙物层2 电阻232 注入工艺240 源极/漏极区2沘、242 层间介电层250 金属栅极252 硅化物254 接点260 路线
具体实施例方式应了解本发明以下提供数个不同实施例以实行各实施例中不同的特征。以下所述特定实施例中的元件及配置是用以简化本发明。这些仅作为举例，本发明并非以此为限。此外，在不同例子中，本发明可重复元件数字及元件符号，此重复为了简化及使说明清楚，但并未指出不同实施例及/或所述元件之间的关系。并且，在叙述时，在第二元件上形成第一元件的描述可包括第一、第二元件直接接触而形成的实施例，也可包括有额外的元件形成在第一、第二元件间，而第一、第二元件并未直接接触的实施例。图1为方法100的流程图，根据一实施例制造半导体装置。根据本发明的各种观点，半导体装置包括金属栅极堆叠及多晶硅电阻。图2至图7为根据一或多个实施例，在制造及建构半导体结构200的各阶段的剖面图。半导体结构200及其制造方法100由图1 至图7共同叙述。应了解此处所述的方法100可省略其中一或多个工艺，且可加入此处没有叙述的其他工艺。参照图1、图2，方法100由步骤102开始，其提供半导体基板202，在基板202中形成浅沟槽隔离(STI)元件208及浅掺杂源极及漏极(LDD)区214，并且在基板202上形成虚设多晶栅极堆叠(dummy poly gate stack) 230。半导体基板202包括硅。或者，基板包括锗、硅锗、或其他适合的半导体材料。详细的说，半导体基板202可包括各种掺杂区，如η阱及P阱栅极/源极元件。在一实施例中，半导体基板202包括第一区(例如为电阻区)206， 在其上形成一或多个无源装置例如为多晶硅电阻；第二区(例如为元件区)204，在其上形成一或多个有源装置例如为场效应晶体管(FETs)。半导体基板202也包括隔离元件，例如为在基板202中形成的浅沟槽隔离(STI) 元件208，以隔离装置200的不同元件。在一实施例中，在基板202中形成浅沟槽隔离元件208。浅沟槽隔离元件208的形成包括在基板202中蚀刻沟槽，并以一或多种绝缘材料填入沟槽中，绝缘材料例如为氧化硅、氮化硅、或氮氧化硅。填入后的沟槽可具有多层结构，例如以热氧化衬层(thermaloxide liner layer)及氮化硅填入沟槽中。在一实施例中，形成浅沟槽隔离元件208的工艺依序如下氧化垫(pad oxide)的成长、低压化学气相沉积(LPCVD)氮化层的形成、利用光致抗蚀剂及掩模图案化浅沟槽隔离开口、在基板中蚀刻沟槽、视需要的成长热氧化沟槽衬层(thermal oxide trench liner)以改进沟槽界面、以化学气相沉积(CVD)氧化物填入沟槽、以化学机械研磨(chemicalmechanical planariztion, CMP)回蚀、以及进行氮化层剥离(stripping)以留下浅沟槽隔离元件208。基板202包括借由一或多个注入工艺(未显示)形成浅掺杂源极及漏极(LDD)区 214。当元件区204包括η型场效应晶体管(nFETs)及ρ型场效应晶体管(pFETs)时，利用适当的掺杂物(doping species)，将分别对η型场效应晶体管及ρ型场效应晶体管形成源极及漏极区。在一实施例中，以η型场效应晶体管为例，以低掺杂剂量离子注入而形成浅掺杂源极及漏极区214。ρ型场效应晶体管的各元件也可以相似的步骤形成，但使用相反的掺杂物。在一实施例中，在η型场效应晶体管及ρ型场效应晶体管均形成源极及漏极元件的步骤中，当由离子注入形成η型场效应晶体管的浅掺杂源极及漏极区214时，ρ型场效应晶体管及电阻区则由图案化光致抗蚀剂层覆盖；当由离子注入形成P型场效应晶体管的浅掺杂源极及漏极区214时，η型场效应晶体管及电阻区则由另一图案化光致抗蚀剂层覆盖。注入后可进行高温回火工艺以活化浅掺杂源极及漏极区214中的各掺杂物。方法100也可在基板202上形成虚设多晶栅极堆叠230。在一实施例中，栅极材料层包括多层界电层材料，例如界面层218(即氧化硅)及设置在界面层218上的高介电常数介电层220。栅极堆叠材料层也包括多晶硅层222。在一实施例中，硅层222无掺杂，且介电材料层220包括高介电常数介电层。硅层222另外或额外的可包括非晶硅。高介电常数介电层220包括介电材料，其介电常数高热氧化硅的介电常数，高热氧化硅的介电常数为约3.9。在一实施例中，高介电常数介电层220包括氧化铪(HfO)。在各实施例中，高介电常数介电层220包括金属氧化物、金属氮化物、或前述的组合。在一例子中，高介电常数介电层220包括厚度介于约10埃至约100埃。在栅极堆叠230上形成硬掩模层2M如氮化硅(SiN)或二氧化硅(SiO2),以图案化栅极。在各实施例中，界面层218的形成可借由化学氧化技术、热氧化工艺、原子层沉积 (atomic layer d印osition，ALD)、或化学气相沉积。高介电常数介电层220的形成可由化学气相沉积、原子层沉积、等离子体辅助化学气相沉积(plasma enhanced CVD, PECVD)、或等离子体辅助原子层沉积(plasmaenhanced ALD，PEALD)。未掺杂非晶硅或多晶硅层222的形成可由化学气相沉积与硅烷(silane)前驱物或其他硅类前驱物。未掺杂非晶硅层222 的沉积可在提高的温度下进行。在一实施例中，沉积温度大于约400°C。在另一实施例中， 沉积温度大于约530°C。硬掩模层(氮化硅或二氧化硅)的形成可借由化学气相沉积或其他适合的技术。可借微影工艺及/或蚀刻工艺图案化栅极堆叠230的栅极材料层。例如，在硬掩模层2M上形成图案化的光致抗蚀剂层，各电阻区及栅极区的定义利用微影工艺包括光致抗蚀剂涂布、软烤(soft baking)、曝光、曝光后烘烤(post-exposure baking，PEB)、显影、及硬烤(hard baking)。而后，经由图案化光致抗蚀剂层的开口蚀刻硬掩模层224，而形成图案化硬掩模。利用图案化硬掩模更进而蚀刻栅极材料层，而形成栅极堆叠。而后利用适当工艺移除图案化光致抗蚀剂层，例如湿剥离(wet stripping)或等离子体灰化 (plasmaashing)。另外，若没有硬掩模层，则直接利用图案化的光致抗蚀剂层作为蚀刻掩模以蚀刻栅极材料层。参照图1及图3，方法100进行至步骤104，借由在多晶栅极堆叠230及基板202 的元件区204及电阻区206上沉积间隙物层234。在一实施例中，间隙物层234的形成是借由氮化硅(SiN)的介电沉积，使其厚度为约50至100埃。间隙物层234提供在基板202上的绝缘层。参照图1及图4，方法100进行至步骤106，借由沉积及图案化多晶硅层以形成多晶电阻226。可借微影工艺及/或蚀刻工艺图案化多晶电阻材料层。例如，在多晶硅电阻层上形成图案化的光致抗蚀剂层，电阻226的定义利用微影工艺包括光致抗蚀剂涂布、软烤、 曝光、曝光后烘烤、显影、及硬烤。而后，经由图案化光致抗蚀剂层的开口蚀刻多晶硅层，而形成各电阻226。而后利用适当工艺移除图案化光致抗蚀剂层，例如湿剥离或等离子体灰化。在一实施例中，在电阻/无源区206中形成电阻226，以形成无源装置。此无源装置可用作电阻，或可作为多晶硅熔丝(fuse)。在一实施例中，在场效应晶体管(FET)例如为金属氧化物半导体晶体管的元件区域204中形成栅极堆叠230。场效应晶体管可为η型场效应晶体管或P型场效应晶体管。多晶电阻2 可对ρ型金属氧化物半导体源极/漏极装置掺杂，而形成P+多晶电阻，或对η型金属氧化物半导体源极/漏极装置掺杂，而形成η+多晶电阻。在一实施例中，多晶电阻(例如间隙物层234与多晶硅层226)的高度低于多晶栅极堆叠230 (即界面层218、高介电常数介电层220、及多晶硅层22 。例如，在一实施例中， 栅极堆叠层0 及218及/或220)的高度为约400埃，高度范围约400至800埃。据此， 在一实施例中，相较于多晶硅层222的上表面，间隙物层234及多晶电阻226的高度较其低约50埃，低约40至100埃(如图5所示)。由于多晶电阻226的沉积与虚设多晶硅层222 分开，故所形成多晶电阻226的厚度可为任意厚度以达欲得的适当电阻。参照图1及图5，方法100进行到步骤108，蚀刻间隙物层234。间隙物层234的蚀刻是利用各向异性蚀刻(anisotropic etch)，如等离子体蚀刻工艺以移除间隙物层不在多晶电阻2 下方及未邻近栅极堆叠230的部分(多晶电阻2 在蚀刻工艺中作为掩模)。 可借图案化光致抗蚀剂层来图案化沿着栅极堆叠230侧边的间隙物层234。仍旧参照图1及图5，方法100进行到步骤110，进行离子注入工艺232以使掺杂物进入电阻226，借此调整电阻226的电阻(electrical resistance)，并在基板202中形成源极/漏极区对0。注入工艺232可为一或多个注入步骤。在基板202上可形成图案化光致抗蚀剂以覆盖基板202上一或多个区域，而未遮蔽区则由图案化光致抗蚀剂的开口暴露出来。离子注入工艺应用于电阻区206，使得掺杂物进入电阻226中并有效的改变其电阻。步骤110可借由其他替代的工艺来使掺杂物进入。在一实施例中，硬掩模层2M保护多晶硅222不受注入工艺232影响。可进行扩散工艺以使掺杂物进入电阻226中。离子注入工艺232(或扩散)用例如为硼的ρ型掺杂物进入电阻226中。或是利用其他含硼的掺杂物，例如为二氟化硼(BF2)。在离子注入工艺232中，根据电阻的厚度调整掺杂能量，使得掺杂物可以在电阻2 中由上至下均均勻分布。或是调整掺杂能量，使得掺杂物分布于电阻226的一部分。在后续的回火工艺后，掺杂物可均勻的分布在电阻226 中。根据电阻226的厚度及所设计电阻的电阻率(resistivity)或电阻(resistance)而调整掺杂的剂量，使得电阻2 的最终电阻率或电阻达到所设计的范围。在一实施例中，电阻的掺杂浓度为小于约hl018/Cm3。当电阻的厚度为约1毫米或小于1毫米，掺杂剂量则小于约 lX1014/cm2。如前述，注入工艺232也在元件区204中形成源极/漏极区M0。在一实施例中， 源极/漏极区包括由一或多个注入工艺232所形成的浅掺杂源极及漏极区214及重掺杂源极及漏极(S/D)区M0。当元件区204包括η型场效应晶体管(nFETs)及ρ型场效应晶体管(pFETs)时，利用适当的掺杂物，分别对η型场效应晶体管及ρ型场效应晶体管形成源极 /漏极区对0。利用间隙物层234阻挡部分基板202不被注入工艺232注入，而定义出源极 /漏极区Μ0。重掺杂的源极/漏极区MO的形成利用高掺杂量的离子注入。不同的ρ型场效应晶体管的源极及漏极元件可由类似的工艺形成，但使用与η型场效应晶体管相反的掺杂形态。在用以形成不同的源极及漏极元件的各种掺杂工艺中，电阻区206可由图案化光致抗蚀剂层保护。在一实施例中，高温回火工艺可活化在源极/漏极区240以及电阻226 中的不同掺杂物。参照图1及图6，方法100进行到步骤112，在半导体基板202上形成层间介电层 (inter-level dielectric, ILD)242。层间介电层242包括氧化硅、低介电常数介电材料、 其他适合的介电材料、或前述的组合。层间介电层242的形成是利用适当的技术，例如化学气相沉积(CVD)。举例而言，可进行高密度等离子体化学气相沉积以形成层间介电层M2。 在一实施例中，在基板202上沉积层间介电层M2，并填入栅极堆叠230及电阻226间的缝隙。在一实施例中，在基板上形成层间介电层对2，直到高于多晶硅层222及电阻226的上表面。将化学机械研磨(chemical mechanical polishing,CMP)应用于层间介电层M2 上以减小层间介电层242的厚度，而移除硬掩模层2M且栅极堆叠230由上方暴露出来。由于电阻226的厚度小于栅极堆叠230的厚度，部分的层间介电层2 仍在电阻2 上以保护电阻2 不受下述高介电常数金属栅极取代工艺的影响。可调整化学机械研磨工艺的条件及参数，包括研磨液化学物质(slurry chemical)及研磨压力，以部分移除并平坦化层间介电层对2。参照图1及图7，方法100进行至步骤114，在元件区204中形成金属栅极250。首先，以蚀刻工艺移除在元件区204内虚设硅层222的多晶硅或非晶硅。在一实施例中，蚀刻工艺也移除硬掩模层2M剩余的部分。在电阻2 上的层间介电层2 有效的保护电阻226 不被蚀刻工艺移除。或者，蚀刻工艺包括两步骤，其中第一步骤设计为移除硬掩模层224，第二步骤设计为移除元件区204的虚设栅极中的硅，此时电阻由层间介电层2 保护。在元件区204的虚设硅层222中的硅移除后，在虚设栅极区形成沟槽，称为栅极沟槽。在一实施例中，用以移除在元件区204中栅极堆叠的多晶硅或非晶硅的蚀刻方法，可为进行适当的干蚀刻、湿蚀刻、或前述的组合。在一实施例中，移除多晶硅(或非晶硅)所使用的蚀刻溶液包括硝酸(HNO3)、水(H2O)、氢氟酸(HF)、或氨水(NH4OH)。在另一实施例中，以氯为主的等离子体(chlorine-based plasma)可用以选择性的移除多晶硅。而后，在栅极沟槽中形成一或多层金属栅极材料层。在一实施例中，在栅极沟槽中填入具有适当功函数(work function)的金属层以及导电层。在一实施例中，将功函数金属(未显示)沉积至栅极沟槽，而后填入导电材料，而形成P型场效应晶体管的栅极电极。 P型场效应晶体管的功函数金属称为P-金属。P-金属包括具有与P型场效应晶体管相容功函数的金属类导电材料。例如，P-金属具有功函数约5. 或大于约5. &V。在一实施例中，P-金属包括氮化钛(TiN)或氮化铊(TaN)。在另一实施例中，ρ-金属包括氮化钛、氮化钨(WN)、氮化铊、或前述的组合。P-金属可包括不同金属类层，例如为堆叠层，以符合装置性能及工艺相容。P-金属的形成可利用适当的工艺，例如物理气相沉积、化学气相沉积、 原子层沉积、等离子体辅助化学气相沉积、等离子体辅助原子层沉积、或旋涂(spin-on)金属。导电材料而后填入栅极沟槽中。根据数个实施例，导电材料包括铝或钨。形成导电材料的方法可包括物理气相沉积、化学气相沉积、原子层沉积、等离子体辅助化学气相沉积、 等离子体辅助原子层沉积、或旋涂金属。而后，如图7所示，借由化学机械研磨工艺移除层间介电层242在电阻2 上的部分(如图6所示)，并移除在形成金属栅极250 (图中未标示)时所形成任何过多的功函数金属及导电材料。因此，平坦化半导体结构200。或者，在一实施例中，将η-金属的功函数金属沉积至栅极沟槽，而后填入导电材料，而形成η型场效应晶体管的栅极电极。η-金属包括具有与η型场效应晶体管相容功函数的金属类导电材料。例如，η-金属具有功函数约4. 2eV或小于约4. &V。在一实施例中， η-金属包括铊(Ta)。在另一实施例中，η-金属包括铝化钛(TiAl)、氮铝化钛(TiAlN)、或前述的组合。在另一实施例中，η-金属包括铊、铝化钛、氮铝化钛、或前述的组合。η-金属可包括不同金属类层，例如为堆叠层，以符合装置性能及工艺相容。P-金属的形成可利用适当的工艺，例如物理气相沉积。而后，借由化学机械研磨工艺移除过多的功函数金属及导电材料。在一实施例中，元件区204包括η型场效应晶体管及ρ型场效应晶体管(未显示)。在此情况下，以适当的工艺对η型场效应晶体管及P型场效应晶体管分别形成金属栅极。例如，将元件区中虚设栅极的硅移除后，P型场效应晶体管的金属栅极的形成，利用沉积P-金属层、沉积导电层、以及以化学机械研磨工艺移除多余的P-金属层及导电层，此时η型场效应晶体管由图案化光致抗蚀剂层保护。而后，η型场效应晶体管的金属栅极的形成，是利用沉积η-金属层、沉积导电层、以及以化学机械研磨工艺移除多余的η-金属层及导电层。或者，当η型场效应晶体管由图案化光致抗蚀剂层保护时，在ρ型场效应晶体管沉积P-金属层。而当P型场效应晶体管由图案化光致抗蚀剂层保护时，在η型场效应晶体管沉积η-金属层。而后，在η型场效应晶体管及P型场效应晶体管均沉积导电层以填入栅极沟槽。在基板上进行化学机械研磨以移除η-金属层、ρ-金属层、及导电层过量的部分，而形成η型场效应晶体管及P型场效应晶体管的金属栅极。在电阻2 及任何有源装置如η型场效应晶体管及/或P型场效应晶体管的形成之前、期间、及之后可进行其他工艺步骤。例如，在半导体结构200中可蚀刻接点洞，其中半导体结构200可借由镶嵌(damascene)或其他工艺形成内连线层如硅化物252 (silicide)。 内连线可包括垂直内连线，如传统上的通孔或接点(例如为254)，以及水平内连线，如金属线。接点2M使电流可通过多晶电阻226，如路线260所示。不同内连线元件可利用不同导电材料包括铜、钨、及硅化物。在一实施例中，利用镶嵌工艺形成铜类多层内连线结构 (copper related multilayer interconnection structure)。在另一实施例中，在接点洞中以钨形成钨插塞。图8显示电流路线260可经过多接点多晶电阻装置(multi-contact poly resistor device)，例如为当其结构为多接点电阻时的多晶电阻226。虽然未显示，但可存在有其他的选择及元件。可利用其他的工艺步骤形成各元件。 在一实施例中，电阻区206中可有一或多个的电阻，其在其他应用中可适当的配置或可另外作为多晶硅熔丝(fuse)(或非晶硅熔丝)。在另一实施例中，配置电阻为阵列(array)， 各个电阻沉积在浅沟槽隔离元件208，且相邻无源区被有源区分开。半导体结构200为集成电路的一部分，其具有多个电阻及不同的场效应晶体管，各场效应晶体管具有高介电常数介电质及金属电极的栅极堆叠。在另一实施例中，多晶硅层222可为临场(in-situ)硼掺
ο在另一实施例中，不同时形成ρ-金属层及η-金属层，而先形成η-金属层，再形成 P-金属层。在另一实施例中，P型场效应晶体管具有应变(Strained)结构以增强载体流动 (carrier mobility)及提升装置性能。在另一实施例中，在ρ型场效应晶体管的源极及漏极区形成硅锗(SiGe)，以达到适当的应力效应(stress effect) 0在一形成应变ρ型场效应晶体管的实施例中，在P型场效应晶体管的源极及漏极区中的硅基板借由一或多个蚀刻步骤而形成凹陷。而后，硅锗在凹陷区中外延成长，并在外延成长硅锗元件中形成重掺杂源极及漏极区。在另一实施例中，在形成浅掺杂源极及漏极元件后形成虚设间隙物。虚设间隙物可在形成硅锗元件之后移除，而后在对应的栅极堆叠的侧壁上取代。在另一实施例中，η型场效应晶体管具有应变结构以增强载体流动及提升装置性能。在另一实施例中，在η型场效应晶体管的源极及漏极区形成碳化硅(SiC)，以达到适当的应力效应。应变η型场效应晶体管的形成可类似应变P型场效应晶体管的形成。在另一实施例中，η-金属及ρ-金属层各可包括其他适当的金属或金属合金。在另一实施例中， η-金属及ρ-金属层各具有多层结构，以具有适当的功函数及降低临界电压。在一实施例中，高介电常数介电层220的形成可借由适当的工艺，例如金属有机化学气相沉禾只(metal organic chemical vapor deposition, M0CVD)、或分子束夕卜延法(molecular beam epitzxy，MBE)。在一实施例中，高介电常数介电材料包括二氧化铪 (HfO2)。在另一实施例中，高介电常数介电材料包括三氧化二铝。或者，高介电常数介电层包括金属氮化物、金属硅化物、或其他金属氧化物。在另一实施例中，在硅基板上形成界面 9层218，例如为氧化硅，是利用热氧化(thermal oxidation)、原子层沉积、紫外线-臭氧氧化(UV-ozoneoxidation)或其他适合的方法。在另一实施例中，覆盖层(capping layer) 可插入高介电常数介电层及η-金属(或ρ-金属)层间。在另一实施例中，在将虚设多晶硅层222从栅极堆叠230中移除后，可在元件区 204的栅极堆叠230中形成高介电常数介电层。例如，界面层218可包括单一氧化硅层作为虚设氧化层，而后形成高介电常数金属栅极(HKMG)堆叠是借由后高介电常数工艺(high k last procedure)，此时形成高介电常数介电层及金属层以填入栅极沟槽。因此所形成的高介电常数金属栅极堆叠也称为完全取代栅极(complete replacement gate)。在后高介电常数工艺的更进一步的实施例中，从栅极堆叠230移除虚设多晶硅层220及虚设氧化层218，而在元件区204中形成栅极沟槽。而后高介电常数介电层及金属层均在栅极沟材中形成。而后利用化学机械研磨移除多余的高介电常数材料层及金属层，且平坦化半导体结构200的表面。高介电常数金属栅极的高介电常数材料层的形成可借由其他后栅极 (gate-last)工艺(或部分取代栅极)或其他后高介电常数工艺。在另一实施例中，浅沟槽隔离元件208的形成可包括在基板202中蚀刻沟槽，沟槽以绝缘材料填入，如氧化硅、氮化硅、或氮氧化硅。填入后的沟槽可具有多层结构，例如有氮化硅填入沟槽的热氧化衬层(thermal oxide 1 inerlayer)。在一实施例中，浅沟槽隔离元件208的形成所利用的工艺依序可为例如为氧化垫的成长、低压化学气相沉积的氮化层的形成、利用光致抗蚀剂及掩模图案化浅沟槽隔离的开口、在基板中蚀刻沟槽、视需要但可成长热氧化沟槽衬层以改善沟槽界面、以化学气相沉积氧化物填入沟槽、以及利用化学机械研磨以反蚀刻。各图案化工艺可包括利用光微影工艺形成图案化光致抗蚀剂层。光微影工艺的例子可包括旋涂光致抗蚀剂的工艺步骤、软烤、曝光、曝光后烘烤、显影、及硬烤。也可进行光微影曝光工艺，或以其他方法取代，例如无掩模光微影、电子束曝光(electron-beam writing)、离子束曝光(ion-beam writing)、热微影、及分子拓印(molecular imprint)。本发明的应用并不限于半导体结构包括场效应晶体管(例如金属氧化物半导体晶体管)及多晶硅电阻(或多晶硅熔丝)，并且可延伸至其他具有金属栅极堆叠的集成电路。例如，半导体结构可包括动态随机存取存储器(DRAM)单元、图像感应器(imaging sensor)、电容、及/或其他电子装置(此处整体称为电子装置)。在另一实施例中，半导体结构包括鳍式场效应晶体管(FinFET)。本发明也可应用于其他种类的晶体管，包括单栅极晶体管、双栅极晶体管、及其他多栅极晶体管，并可用于多种不同的应用，包括感应器单元、 存储单元、逻辑单元等。虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种形成多晶硅电阻装置的方法，包括提供具有一第一区及一第二区的一基板；在该基板的该第一区上形成一虚设栅极堆叠，其中该虚设栅极堆叠具有一虚设栅极厚度延伸至该基板上方；在该基板的该第二区上形成一多晶硅电阻，其中该多晶硅电阻具有一多晶硅电阻厚度延伸至该基板上方，其小于该虚设栅极堆叠厚度；在该基板的该第一区中注入一掺质，而在该基板的该第一区中形成一源极区及一漏极区，并在该多晶硅电阻中注入该掺质；在该基板上的该虚设栅极堆叠上及该多晶硅电阻上形成一层间介电层； 平坦化该层间介电层，因而暴露出该虚设栅极堆叠，而留下在该多晶硅电阻上的部分该层间介电层；以及以一高介电常数金属栅极取代该虚设栅极堆叠，并在以该高介电常数金属栅极取代该虚设栅极堆叠时，利用该多晶硅电阻上的该部分层间介电层作为一掩模保护该多晶硅电阻。
2.如权利要求1所述的形成多晶硅电阻装置的方法，还包括在形成该多晶硅电阻前， 在该基板的该第二区上及该虚设栅极堆叠上形成一间隙物层，使得该多晶硅电阻形成在该间隙物层上。
3.如权利要求2所述的形成多晶硅电阻装置的方法，还包括蚀刻移除部分该间隙物以留下邻近该栅极堆叠及在该多晶硅电阻及在该基板之间的部分。
4.如权利要求1所述的形成多晶硅电阻装置的方法，还包括在该多晶硅电阻上形成接点ο
5.如权利要求1所述的形成多晶硅电阻装置的方法，其中在该第一区中的该基板中注入该掺质，并在该多晶硅电阻中注入该掺质的步骤为一单一注入工艺。
6.一种半导体装置，包括 一基板，具有一第一区及一第二区； 一栅极堆叠，形成在该第一区中该基板上；一间隙物层，形成在该第一区中邻近该栅极堆叠的侧边以及该第二区中该基板上； 一多晶硅电阻，形成在该第二区中该间隙物层上；一掺质，注入于该第一区的该基板内，而在该基板的该第一区内形成一源极/漏极区， 该掺质也注入于该第二区的该多晶硅电阻内；以及一平坦化层间介电层，形成在该栅极堆叠的侧边及邻近该多晶硅电阻的该基板上。
7.如权利要求6所述的半导体装置，其中该栅极堆叠包括一高介电常数金属栅极。
8.如权利要求6所述的半导体装置，其中蚀刻移除部分该间隙物层，而留下邻近该栅极堆叠的侧边极介于该多晶硅电阻及该基板间的部分。
9.如权利要求6所述的半导体装置，还包括在该多晶硅电阻上形成的一组接点。
10.如权利要求6所述的半导体装置，注入该基板及该多晶硅电阻的该掺质是单一种掺质。
全文摘要
本发明提供形成多晶硅电阻装置的方法以及半导体装置。在一实施例中，该方法包括在基板第一区形成虚设栅极堆叠，其中虚设栅极堆叠具有虚设栅极堆叠厚度。在基板第二区形成多晶硅电阻，其中多晶硅电阻具有多晶硅电阻厚度，此距离小于虚设栅极堆叠的厚度。在基板第一区中注入掺质以形成源极/漏极区。在多晶硅电阻中注入掺质。在虚设栅极堆叠及多晶硅电阻上形成层间介电层，使其平坦化，而暴露出虚设栅极堆叠而在多晶硅电阻上留下部分的层间介电层。以高介电常数金属栅极取代虚设栅极堆叠，并以层间介电层作为掩模，以保护多晶硅电阻。本发明可降低制造工艺的复杂性及花费。
文档编号H01L21/02GK102376538SQ20111003119
公开日2012年3月14日 申请日期2011年1月25日 优先权日2010年8月4日
发明者傅依婷, 林育贤, 黄益民 申请人:台湾积体电路制造股份有限公司
技术领域：
本发明涉及一种半导体装置及其形成方法，尤其涉及一种多晶硅电阻装置及其形成方法。
背景技术：
多晶硅电阻已广泛应用在集成电路(IC)的设计。同样地，由于技术节点的缩小， 故以高介电常数(high k)介电材料及金属来形成半导体装置的栅极堆叠，其例如为金属氧化物半导体场效应晶体管(MOSFET)。然而，在将多晶硅电阻与金属氧化物半导体场效应晶体管的金属栅极结合在单一集成电路晶片上时，却存在有许多的问题。一种解决方法为在形成多晶硅电阻时利用虚设栅极(dummy gate)。而后利用栅极取代工艺以移除虚设栅极。 然而，蚀刻工艺可损坏或凹陷已形成的多晶硅电阻，而导致多晶硅电阻与原本设计的目标电阻有偏差，且造成其他问题。解决此问题的方法为在沉积虚设栅极的同时沉积多晶硅电阻，且在进行源极/漏极区注入时及/或在形成虚设栅极的取代时，以硬掩模覆盖多晶硅电阻。然而，这需要额外的硬掩模沉积，因而增加制造工艺的复杂性及花费。因此，需要改进的多晶硅电阻结构及其制造方法以解决上述问题。
发明内容
为了解决现有技术的问题，在一实施例中，本发明提供在半导体装置上的多晶电阻(poly resistor)及其制造方法。在一实施例中，一种形成多晶硅电阻装置的方法包括 借由提供具有第一区及第二区的基板而形成多晶硅电阻装置。在基板的第一区中形成虚设栅极堆叠(dummy gate stack)，其中虚设栅极堆叠具有虚设栅极堆叠厚度延伸至基板上。 在基板的第二区形成多晶硅电阻，其中多晶硅电阻具有多晶硅电阻厚度延伸至基板上一段距离，此距离小于虚设栅极堆叠的厚度。在基板的第一区中注入掺质，因而在基板的第一区中形成源极区/漏极区。也在多晶硅电阻中注入掺质。在基板的虚设栅极堆叠及多晶硅电阻上形成层间介电层。使层间介电层平坦化，因而暴露出虚设栅极堆叠，并在多晶硅电阻上留下部分的层间介电层(inter-layer dielectric, ILD) 0以高介电常数(high k)的金属栅极取代虚设栅极堆叠，并在其过程中以多晶硅电阻上的层间介电层作为掩模，以保护多晶硅电阻。一种半导体装置，包括一基板，具有一第一区及一第二区；一栅极堆叠，形成在该第一区中该基板上；一间隙物层，形成在该第一区中邻近该栅极堆叠的侧边以及该第二区中该基板上；一多晶硅电阻，形成在该第二区中该间隙物层上；一掺质，注入于该第一区的该基板内，而在该基板的该第一区内形成一源极/漏极区，该掺质也注入于该第二区的该多晶硅电阻内；以及一平坦化层间介电层，形成在该栅极堆叠的侧边及邻近该多晶硅电阻的该基板上。本发明可降低制造工艺的复杂性及花费。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下
图1为根据本发明数个不同实施例，说明制造具有金属栅极堆叠及多晶硅电阻的半导体装置的方法的流程图。图2-图7为根据本发明数个不同实施例，在一实施例中具有金属栅极堆叠、多晶硅电阻的半导体结构在各制造阶段的剖面图。。图8显示电流可如何流经多接点(multi-contact)多晶电阻装置。其中，附图标记说明如下100 方法200 半导体结构102、104、106、108、110、112、114 步骤202 基板208 浅沟槽隔离元件214 浅掺杂源极及漏极区230 栅极堆叠204、206 区218 界面层220 介电材料层222 硅层224 硬掩模层2；34 间隙物层2 电阻232 注入工艺240 源极/漏极区2沘、242 层间介电层250 金属栅极252 硅化物254 接点260 路线
具体实施例方式应了解本发明以下提供数个不同实施例以实行各实施例中不同的特征。以下所述特定实施例中的元件及配置是用以简化本发明。这些仅作为举例，本发明并非以此为限。此外，在不同例子中，本发明可重复元件数字及元件符号，此重复为了简化及使说明清楚，但并未指出不同实施例及/或所述元件之间的关系。并且，在叙述时，在第二元件上形成第一元件的描述可包括第一、第二元件直接接触而形成的实施例，也可包括有额外的元件形成在第一、第二元件间，而第一、第二元件并未直接接触的实施例。图1为方法100的流程图，根据一实施例制造半导体装置。根据本发明的各种观点，半导体装置包括金属栅极堆叠及多晶硅电阻。图2至图7为根据一或多个实施例，在制造及建构半导体结构200的各阶段的剖面图。半导体结构200及其制造方法100由图1 至图7共同叙述。应了解此处所述的方法100可省略其中一或多个工艺，且可加入此处没有叙述的其他工艺。参照图1、图2，方法100由步骤102开始，其提供半导体基板202，在基板202中形成浅沟槽隔离(STI)元件208及浅掺杂源极及漏极(LDD)区214，并且在基板202上形成虚设多晶栅极堆叠(dummy poly gate stack) 230。半导体基板202包括硅。或者，基板包括锗、硅锗、或其他适合的半导体材料。详细的说，半导体基板202可包括各种掺杂区，如η阱及P阱栅极/源极元件。在一实施例中，半导体基板202包括第一区(例如为电阻区)206， 在其上形成一或多个无源装置例如为多晶硅电阻；第二区(例如为元件区)204，在其上形成一或多个有源装置例如为场效应晶体管(FETs)。半导体基板202也包括隔离元件，例如为在基板202中形成的浅沟槽隔离(STI) 元件208，以隔离装置200的不同元件。在一实施例中，在基板202中形成浅沟槽隔离元件208。浅沟槽隔离元件208的形成包括在基板202中蚀刻沟槽，并以一或多种绝缘材料填入沟槽中，绝缘材料例如为氧化硅、氮化硅、或氮氧化硅。填入后的沟槽可具有多层结构，例如以热氧化衬层(thermaloxide liner layer)及氮化硅填入沟槽中。在一实施例中，形成浅沟槽隔离元件208的工艺依序如下氧化垫(pad oxide)的成长、低压化学气相沉积(LPCVD)氮化层的形成、利用光致抗蚀剂及掩模图案化浅沟槽隔离开口、在基板中蚀刻沟槽、视需要的成长热氧化沟槽衬层(thermal oxide trench liner)以改进沟槽界面、以化学气相沉积(CVD)氧化物填入沟槽、以化学机械研磨(chemicalmechanical planariztion, CMP)回蚀、以及进行氮化层剥离(stripping)以留下浅沟槽隔离元件208。基板202包括借由一或多个注入工艺(未显示)形成浅掺杂源极及漏极(LDD)区 214。当元件区204包括η型场效应晶体管(nFETs)及ρ型场效应晶体管(pFETs)时，利用适当的掺杂物(doping species)，将分别对η型场效应晶体管及ρ型场效应晶体管形成源极及漏极区。在一实施例中，以η型场效应晶体管为例，以低掺杂剂量离子注入而形成浅掺杂源极及漏极区214。ρ型场效应晶体管的各元件也可以相似的步骤形成，但使用相反的掺杂物。在一实施例中，在η型场效应晶体管及ρ型场效应晶体管均形成源极及漏极元件的步骤中，当由离子注入形成η型场效应晶体管的浅掺杂源极及漏极区214时，ρ型场效应晶体管及电阻区则由图案化光致抗蚀剂层覆盖；当由离子注入形成P型场效应晶体管的浅掺杂源极及漏极区214时，η型场效应晶体管及电阻区则由另一图案化光致抗蚀剂层覆盖。注入后可进行高温回火工艺以活化浅掺杂源极及漏极区214中的各掺杂物。方法100也可在基板202上形成虚设多晶栅极堆叠230。在一实施例中，栅极材料层包括多层界电层材料，例如界面层218(即氧化硅)及设置在界面层218上的高介电常数介电层220。栅极堆叠材料层也包括多晶硅层222。在一实施例中，硅层222无掺杂，且介电材料层220包括高介电常数介电层。硅层222另外或额外的可包括非晶硅。高介电常数介电层220包括介电材料，其介电常数高热氧化硅的介电常数，高热氧化硅的介电常数为约3.9。在一实施例中，高介电常数介电层220包括氧化铪(HfO)。在各实施例中，高介电常数介电层220包括金属氧化物、金属氮化物、或前述的组合。在一例子中，高介电常数介电层220包括厚度介于约10埃至约100埃。在栅极堆叠230上形成硬掩模层2M如氮化硅(SiN)或二氧化硅(SiO2),以图案化栅极。在各实施例中，界面层218的形成可借由化学氧化技术、热氧化工艺、原子层沉积 (atomic layer d印osition，ALD)、或化学气相沉积。高介电常数介电层220的形成可由化学气相沉积、原子层沉积、等离子体辅助化学气相沉积(plasma enhanced CVD, PECVD)、或等离子体辅助原子层沉积(plasmaenhanced ALD，PEALD)。未掺杂非晶硅或多晶硅层222的形成可由化学气相沉积与硅烷(silane)前驱物或其他硅类前驱物。未掺杂非晶硅层222 的沉积可在提高的温度下进行。在一实施例中，沉积温度大于约400°C。在另一实施例中， 沉积温度大于约530°C。硬掩模层(氮化硅或二氧化硅)的形成可借由化学气相沉积或其他适合的技术。可借微影工艺及/或蚀刻工艺图案化栅极堆叠230的栅极材料层。例如，在硬掩模层2M上形成图案化的光致抗蚀剂层，各电阻区及栅极区的定义利用微影工艺包括光致抗蚀剂涂布、软烤(soft baking)、曝光、曝光后烘烤(post-exposure baking，PEB)、显影、及硬烤(hard baking)。而后，经由图案化光致抗蚀剂层的开口蚀刻硬掩模层224，而形成图案化硬掩模。利用图案化硬掩模更进而蚀刻栅极材料层，而形成栅极堆叠。而后利用适当工艺移除图案化光致抗蚀剂层，例如湿剥离(wet stripping)或等离子体灰化 (plasmaashing)。另外，若没有硬掩模层，则直接利用图案化的光致抗蚀剂层作为蚀刻掩模以蚀刻栅极材料层。参照图1及图3，方法100进行至步骤104，借由在多晶栅极堆叠230及基板202 的元件区204及电阻区206上沉积间隙物层234。在一实施例中，间隙物层234的形成是借由氮化硅(SiN)的介电沉积，使其厚度为约50至100埃。间隙物层234提供在基板202上的绝缘层。参照图1及图4，方法100进行至步骤106，借由沉积及图案化多晶硅层以形成多晶电阻226。可借微影工艺及/或蚀刻工艺图案化多晶电阻材料层。例如，在多晶硅电阻层上形成图案化的光致抗蚀剂层，电阻226的定义利用微影工艺包括光致抗蚀剂涂布、软烤、 曝光、曝光后烘烤、显影、及硬烤。而后，经由图案化光致抗蚀剂层的开口蚀刻多晶硅层，而形成各电阻226。而后利用适当工艺移除图案化光致抗蚀剂层，例如湿剥离或等离子体灰化。在一实施例中，在电阻/无源区206中形成电阻226，以形成无源装置。此无源装置可用作电阻，或可作为多晶硅熔丝(fuse)。在一实施例中，在场效应晶体管(FET)例如为金属氧化物半导体晶体管的元件区域204中形成栅极堆叠230。场效应晶体管可为η型场效应晶体管或P型场效应晶体管。多晶电阻2 可对ρ型金属氧化物半导体源极/漏极装置掺杂，而形成P+多晶电阻，或对η型金属氧化物半导体源极/漏极装置掺杂，而形成η+多晶电阻。在一实施例中，多晶电阻(例如间隙物层234与多晶硅层226)的高度低于多晶栅极堆叠230 (即界面层218、高介电常数介电层220、及多晶硅层22 。例如，在一实施例中， 栅极堆叠层0 及218及/或220)的高度为约400埃，高度范围约400至800埃。据此， 在一实施例中，相较于多晶硅层222的上表面，间隙物层234及多晶电阻226的高度较其低约50埃，低约40至100埃(如图5所示)。由于多晶电阻226的沉积与虚设多晶硅层222 分开，故所形成多晶电阻226的厚度可为任意厚度以达欲得的适当电阻。参照图1及图5，方法100进行到步骤108，蚀刻间隙物层234。间隙物层234的蚀刻是利用各向异性蚀刻(anisotropic etch)，如等离子体蚀刻工艺以移除间隙物层不在多晶电阻2 下方及未邻近栅极堆叠230的部分(多晶电阻2 在蚀刻工艺中作为掩模)。 可借图案化光致抗蚀剂层来图案化沿着栅极堆叠230侧边的间隙物层234。仍旧参照图1及图5，方法100进行到步骤110，进行离子注入工艺232以使掺杂物进入电阻226，借此调整电阻226的电阻(electrical resistance)，并在基板202中形成源极/漏极区对0。注入工艺232可为一或多个注入步骤。在基板202上可形成图案化光致抗蚀剂以覆盖基板202上一或多个区域，而未遮蔽区则由图案化光致抗蚀剂的开口暴露出来。离子注入工艺应用于电阻区206，使得掺杂物进入电阻226中并有效的改变其电阻。步骤110可借由其他替代的工艺来使掺杂物进入。在一实施例中，硬掩模层2M保护多晶硅222不受注入工艺232影响。可进行扩散工艺以使掺杂物进入电阻226中。离子注入工艺232(或扩散)用例如为硼的ρ型掺杂物进入电阻226中。或是利用其他含硼的掺杂物，例如为二氟化硼(BF2)。在离子注入工艺232中，根据电阻的厚度调整掺杂能量，使得掺杂物可以在电阻2 中由上至下均均勻分布。或是调整掺杂能量，使得掺杂物分布于电阻226的一部分。在后续的回火工艺后，掺杂物可均勻的分布在电阻226 中。根据电阻226的厚度及所设计电阻的电阻率(resistivity)或电阻(resistance)而调整掺杂的剂量，使得电阻2 的最终电阻率或电阻达到所设计的范围。在一实施例中，电阻的掺杂浓度为小于约hl018/Cm3。当电阻的厚度为约1毫米或小于1毫米，掺杂剂量则小于约 lX1014/cm2。如前述，注入工艺232也在元件区204中形成源极/漏极区M0。在一实施例中， 源极/漏极区包括由一或多个注入工艺232所形成的浅掺杂源极及漏极区214及重掺杂源极及漏极(S/D)区M0。当元件区204包括η型场效应晶体管(nFETs)及ρ型场效应晶体管(pFETs)时，利用适当的掺杂物，分别对η型场效应晶体管及ρ型场效应晶体管形成源极 /漏极区对0。利用间隙物层234阻挡部分基板202不被注入工艺232注入，而定义出源极 /漏极区Μ0。重掺杂的源极/漏极区MO的形成利用高掺杂量的离子注入。不同的ρ型场效应晶体管的源极及漏极元件可由类似的工艺形成，但使用与η型场效应晶体管相反的掺杂形态。在用以形成不同的源极及漏极元件的各种掺杂工艺中，电阻区206可由图案化光致抗蚀剂层保护。在一实施例中，高温回火工艺可活化在源极/漏极区240以及电阻226 中的不同掺杂物。参照图1及图6，方法100进行到步骤112，在半导体基板202上形成层间介电层 (inter-level dielectric, ILD)242。层间介电层242包括氧化硅、低介电常数介电材料、 其他适合的介电材料、或前述的组合。层间介电层242的形成是利用适当的技术，例如化学气相沉积(CVD)。举例而言，可进行高密度等离子体化学气相沉积以形成层间介电层M2。 在一实施例中，在基板202上沉积层间介电层M2，并填入栅极堆叠230及电阻226间的缝隙。在一实施例中，在基板上形成层间介电层对2，直到高于多晶硅层222及电阻226的上表面。将化学机械研磨(chemical mechanical polishing,CMP)应用于层间介电层M2 上以减小层间介电层242的厚度，而移除硬掩模层2M且栅极堆叠230由上方暴露出来。由于电阻226的厚度小于栅极堆叠230的厚度，部分的层间介电层2 仍在电阻2 上以保护电阻2 不受下述高介电常数金属栅极取代工艺的影响。可调整化学机械研磨工艺的条件及参数，包括研磨液化学物质(slurry chemical)及研磨压力，以部分移除并平坦化层间介电层对2。参照图1及图7，方法100进行至步骤114，在元件区204中形成金属栅极250。首先，以蚀刻工艺移除在元件区204内虚设硅层222的多晶硅或非晶硅。在一实施例中，蚀刻工艺也移除硬掩模层2M剩余的部分。在电阻2 上的层间介电层2 有效的保护电阻226 不被蚀刻工艺移除。或者，蚀刻工艺包括两步骤，其中第一步骤设计为移除硬掩模层224，第二步骤设计为移除元件区204的虚设栅极中的硅，此时电阻由层间介电层2 保护。在元件区204的虚设硅层222中的硅移除后，在虚设栅极区形成沟槽，称为栅极沟槽。在一实施例中，用以移除在元件区204中栅极堆叠的多晶硅或非晶硅的蚀刻方法，可为进行适当的干蚀刻、湿蚀刻、或前述的组合。在一实施例中，移除多晶硅(或非晶硅)所使用的蚀刻溶液包括硝酸(HNO3)、水(H2O)、氢氟酸(HF)、或氨水(NH4OH)。在另一实施例中，以氯为主的等离子体(chlorine-based plasma)可用以选择性的移除多晶硅。而后，在栅极沟槽中形成一或多层金属栅极材料层。在一实施例中，在栅极沟槽中填入具有适当功函数(work function)的金属层以及导电层。在一实施例中，将功函数金属(未显示)沉积至栅极沟槽，而后填入导电材料，而形成P型场效应晶体管的栅极电极。 P型场效应晶体管的功函数金属称为P-金属。P-金属包括具有与P型场效应晶体管相容功函数的金属类导电材料。例如，P-金属具有功函数约5. 或大于约5. &V。在一实施例中，P-金属包括氮化钛(TiN)或氮化铊(TaN)。在另一实施例中，ρ-金属包括氮化钛、氮化钨(WN)、氮化铊、或前述的组合。P-金属可包括不同金属类层，例如为堆叠层，以符合装置性能及工艺相容。P-金属的形成可利用适当的工艺，例如物理气相沉积、化学气相沉积、 原子层沉积、等离子体辅助化学气相沉积、等离子体辅助原子层沉积、或旋涂(spin-on)金属。导电材料而后填入栅极沟槽中。根据数个实施例，导电材料包括铝或钨。形成导电材料的方法可包括物理气相沉积、化学气相沉积、原子层沉积、等离子体辅助化学气相沉积、 等离子体辅助原子层沉积、或旋涂金属。而后，如图7所示，借由化学机械研磨工艺移除层间介电层242在电阻2 上的部分(如图6所示)，并移除在形成金属栅极250 (图中未标示)时所形成任何过多的功函数金属及导电材料。因此，平坦化半导体结构200。或者，在一实施例中，将η-金属的功函数金属沉积至栅极沟槽，而后填入导电材料，而形成η型场效应晶体管的栅极电极。η-金属包括具有与η型场效应晶体管相容功函数的金属类导电材料。例如，η-金属具有功函数约4. 2eV或小于约4. &V。在一实施例中， η-金属包括铊(Ta)。在另一实施例中，η-金属包括铝化钛(TiAl)、氮铝化钛(TiAlN)、或前述的组合。在另一实施例中，η-金属包括铊、铝化钛、氮铝化钛、或前述的组合。η-金属可包括不同金属类层，例如为堆叠层，以符合装置性能及工艺相容。P-金属的形成可利用适当的工艺，例如物理气相沉积。而后，借由化学机械研磨工艺移除过多的功函数金属及导电材料。在一实施例中，元件区204包括η型场效应晶体管及ρ型场效应晶体管(未显示)。在此情况下，以适当的工艺对η型场效应晶体管及P型场效应晶体管分别形成金属栅极。例如，将元件区中虚设栅极的硅移除后，P型场效应晶体管的金属栅极的形成，利用沉积P-金属层、沉积导电层、以及以化学机械研磨工艺移除多余的P-金属层及导电层，此时η型场效应晶体管由图案化光致抗蚀剂层保护。而后，η型场效应晶体管的金属栅极的形成，是利用沉积η-金属层、沉积导电层、以及以化学机械研磨工艺移除多余的η-金属层及导电层。或者，当η型场效应晶体管由图案化光致抗蚀剂层保护时，在ρ型场效应晶体管沉积P-金属层。而当P型场效应晶体管由图案化光致抗蚀剂层保护时，在η型场效应晶体管沉积η-金属层。而后，在η型场效应晶体管及P型场效应晶体管均沉积导电层以填入栅极沟槽。在基板上进行化学机械研磨以移除η-金属层、ρ-金属层、及导电层过量的部分，而形成η型场效应晶体管及P型场效应晶体管的金属栅极。在电阻2 及任何有源装置如η型场效应晶体管及/或P型场效应晶体管的形成之前、期间、及之后可进行其他工艺步骤。例如，在半导体结构200中可蚀刻接点洞，其中半导体结构200可借由镶嵌(damascene)或其他工艺形成内连线层如硅化物252 (silicide)。 内连线可包括垂直内连线，如传统上的通孔或接点(例如为254)，以及水平内连线，如金属线。接点2M使电流可通过多晶电阻226，如路线260所示。不同内连线元件可利用不同导电材料包括铜、钨、及硅化物。在一实施例中，利用镶嵌工艺形成铜类多层内连线结构 (copper related multilayer interconnection structure)。在另一实施例中，在接点洞中以钨形成钨插塞。图8显示电流路线260可经过多接点多晶电阻装置(multi-contact poly resistor device)，例如为当其结构为多接点电阻时的多晶电阻226。虽然未显示，但可存在有其他的选择及元件。可利用其他的工艺步骤形成各元件。 在一实施例中，电阻区206中可有一或多个的电阻，其在其他应用中可适当的配置或可另外作为多晶硅熔丝(fuse)(或非晶硅熔丝)。在另一实施例中，配置电阻为阵列(array)， 各个电阻沉积在浅沟槽隔离元件208，且相邻无源区被有源区分开。半导体结构200为集成电路的一部分，其具有多个电阻及不同的场效应晶体管，各场效应晶体管具有高介电常数介电质及金属电极的栅极堆叠。在另一实施例中，多晶硅层222可为临场(in-situ)硼掺
ο在另一实施例中，不同时形成ρ-金属层及η-金属层，而先形成η-金属层，再形成 P-金属层。在另一实施例中，P型场效应晶体管具有应变(Strained)结构以增强载体流动 (carrier mobility)及提升装置性能。在另一实施例中，在ρ型场效应晶体管的源极及漏极区形成硅锗(SiGe)，以达到适当的应力效应(stress effect) 0在一形成应变ρ型场效应晶体管的实施例中，在P型场效应晶体管的源极及漏极区中的硅基板借由一或多个蚀刻步骤而形成凹陷。而后，硅锗在凹陷区中外延成长，并在外延成长硅锗元件中形成重掺杂源极及漏极区。在另一实施例中，在形成浅掺杂源极及漏极元件后形成虚设间隙物。虚设间隙物可在形成硅锗元件之后移除，而后在对应的栅极堆叠的侧壁上取代。在另一实施例中，η型场效应晶体管具有应变结构以增强载体流动及提升装置性能。在另一实施例中，在η型场效应晶体管的源极及漏极区形成碳化硅(SiC)，以达到适当的应力效应。应变η型场效应晶体管的形成可类似应变P型场效应晶体管的形成。在另一实施例中，η-金属及ρ-金属层各可包括其他适当的金属或金属合金。在另一实施例中， η-金属及ρ-金属层各具有多层结构，以具有适当的功函数及降低临界电压。在一实施例中，高介电常数介电层220的形成可借由适当的工艺，例如金属有机化学气相沉禾只(metal organic chemical vapor deposition, M0CVD)、或分子束夕卜延法(molecular beam epitzxy，MBE)。在一实施例中，高介电常数介电材料包括二氧化铪 (HfO2)。在另一实施例中，高介电常数介电材料包括三氧化二铝。或者，高介电常数介电层包括金属氮化物、金属硅化物、或其他金属氧化物。在另一实施例中，在硅基板上形成界面 9层218，例如为氧化硅，是利用热氧化(thermal oxidation)、原子层沉积、紫外线-臭氧氧化(UV-ozoneoxidation)或其他适合的方法。在另一实施例中，覆盖层(capping layer) 可插入高介电常数介电层及η-金属(或ρ-金属)层间。在另一实施例中，在将虚设多晶硅层222从栅极堆叠230中移除后，可在元件区 204的栅极堆叠230中形成高介电常数介电层。例如，界面层218可包括单一氧化硅层作为虚设氧化层，而后形成高介电常数金属栅极(HKMG)堆叠是借由后高介电常数工艺(high k last procedure)，此时形成高介电常数介电层及金属层以填入栅极沟槽。因此所形成的高介电常数金属栅极堆叠也称为完全取代栅极(complete replacement gate)。在后高介电常数工艺的更进一步的实施例中，从栅极堆叠230移除虚设多晶硅层220及虚设氧化层218，而在元件区204中形成栅极沟槽。而后高介电常数介电层及金属层均在栅极沟材中形成。而后利用化学机械研磨移除多余的高介电常数材料层及金属层，且平坦化半导体结构200的表面。高介电常数金属栅极的高介电常数材料层的形成可借由其他后栅极 (gate-last)工艺(或部分取代栅极)或其他后高介电常数工艺。在另一实施例中，浅沟槽隔离元件208的形成可包括在基板202中蚀刻沟槽，沟槽以绝缘材料填入，如氧化硅、氮化硅、或氮氧化硅。填入后的沟槽可具有多层结构，例如有氮化硅填入沟槽的热氧化衬层(thermal oxide 1 inerlayer)。在一实施例中，浅沟槽隔离元件208的形成所利用的工艺依序可为例如为氧化垫的成长、低压化学气相沉积的氮化层的形成、利用光致抗蚀剂及掩模图案化浅沟槽隔离的开口、在基板中蚀刻沟槽、视需要但可成长热氧化沟槽衬层以改善沟槽界面、以化学气相沉积氧化物填入沟槽、以及利用化学机械研磨以反蚀刻。各图案化工艺可包括利用光微影工艺形成图案化光致抗蚀剂层。光微影工艺的例子可包括旋涂光致抗蚀剂的工艺步骤、软烤、曝光、曝光后烘烤、显影、及硬烤。也可进行光微影曝光工艺，或以其他方法取代，例如无掩模光微影、电子束曝光(electron-beam writing)、离子束曝光(ion-beam writing)、热微影、及分子拓印(molecular imprint)。本发明的应用并不限于半导体结构包括场效应晶体管(例如金属氧化物半导体晶体管)及多晶硅电阻(或多晶硅熔丝)，并且可延伸至其他具有金属栅极堆叠的集成电路。例如，半导体结构可包括动态随机存取存储器(DRAM)单元、图像感应器(imaging sensor)、电容、及/或其他电子装置(此处整体称为电子装置)。在另一实施例中，半导体结构包括鳍式场效应晶体管(FinFET)。本发明也可应用于其他种类的晶体管，包括单栅极晶体管、双栅极晶体管、及其他多栅极晶体管，并可用于多种不同的应用，包括感应器单元、 存储单元、逻辑单元等。虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种形成多晶硅电阻装置的方法，包括提供具有一第一区及一第二区的一基板；在该基板的该第一区上形成一虚设栅极堆叠，其中该虚设栅极堆叠具有一虚设栅极厚度延伸至该基板上方；在该基板的该第二区上形成一多晶硅电阻，其中该多晶硅电阻具有一多晶硅电阻厚度延伸至该基板上方，其小于该虚设栅极堆叠厚度；在该基板的该第一区中注入一掺质，而在该基板的该第一区中形成一源极区及一漏极区，并在该多晶硅电阻中注入该掺质；在该基板上的该虚设栅极堆叠上及该多晶硅电阻上形成一层间介电层； 平坦化该层间介电层，因而暴露出该虚设栅极堆叠，而留下在该多晶硅电阻上的部分该层间介电层；以及以一高介电常数金属栅极取代该虚设栅极堆叠，并在以该高介电常数金属栅极取代该虚设栅极堆叠时，利用该多晶硅电阻上的该部分层间介电层作为一掩模保护该多晶硅电阻。
2.如权利要求1所述的形成多晶硅电阻装置的方法，还包括在形成该多晶硅电阻前， 在该基板的该第二区上及该虚设栅极堆叠上形成一间隙物层，使得该多晶硅电阻形成在该间隙物层上。
3.如权利要求2所述的形成多晶硅电阻装置的方法，还包括蚀刻移除部分该间隙物以留下邻近该栅极堆叠及在该多晶硅电阻及在该基板之间的部分。
4.如权利要求1所述的形成多晶硅电阻装置的方法，还包括在该多晶硅电阻上形成接点ο
5.如权利要求1所述的形成多晶硅电阻装置的方法，其中在该第一区中的该基板中注入该掺质，并在该多晶硅电阻中注入该掺质的步骤为一单一注入工艺。
6.一种半导体装置，包括 一基板，具有一第一区及一第二区； 一栅极堆叠，形成在该第一区中该基板上；一间隙物层，形成在该第一区中邻近该栅极堆叠的侧边以及该第二区中该基板上； 一多晶硅电阻，形成在该第二区中该间隙物层上；一掺质，注入于该第一区的该基板内，而在该基板的该第一区内形成一源极/漏极区， 该掺质也注入于该第二区的该多晶硅电阻内；以及一平坦化层间介电层，形成在该栅极堆叠的侧边及邻近该多晶硅电阻的该基板上。
7.如权利要求6所述的半导体装置，其中该栅极堆叠包括一高介电常数金属栅极。
8.如权利要求6所述的半导体装置，其中蚀刻移除部分该间隙物层，而留下邻近该栅极堆叠的侧边极介于该多晶硅电阻及该基板间的部分。
9.如权利要求6所述的半导体装置，还包括在该多晶硅电阻上形成的一组接点。
10.如权利要求6所述的半导体装置，注入该基板及该多晶硅电阻的该掺质是单一种掺质。
全文摘要
本发明提供形成多晶硅电阻装置的方法以及半导体装置。在一实施例中，该方法包括在基板第一区形成虚设栅极堆叠，其中虚设栅极堆叠具有虚设栅极堆叠厚度。在基板第二区形成多晶硅电阻，其中多晶硅电阻具有多晶硅电阻厚度，此距离小于虚设栅极堆叠的厚度。在基板第一区中注入掺质以形成源极/漏极区。在多晶硅电阻中注入掺质。在虚设栅极堆叠及多晶硅电阻上形成层间介电层，使其平坦化，而暴露出虚设栅极堆叠而在多晶硅电阻上留下部分的层间介电层。以高介电常数金属栅极取代虚设栅极堆叠，并以层间介电层作为掩模，以保护多晶硅电阻。本发明可降低制造工艺的复杂性及花费。
文档编号H01L21/02GK102376538SQ20111003119
公开日2012年3月14日 申请日期2011年1月25日 优先权日2010年8月4日
发明者傅依婷, 林育贤, 黄益民 申请人:台湾积体电路制造股份有限公司
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