晶体管及其制作方法
专利名称：晶体管及其制作方法
技术领域：
本发明涉及半导体领域，特别涉及晶体管及其制作方法。
背景技术：
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。现有技术提供了一种晶体管的制作方法。请参考图I至图3，为现有技术的晶体管的制作方法剖面结构示意图。请参考图I，提供半导体衬底01，所述半导体衬底01上形成栅极氧化层02和栅极03，所述栅极氧化层02和栅极03构成栅极结构。接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区04，所述轻掺杂区04通过离子注入形成。接着，请参考图3，在栅极结构两侧的半导体衬底01上形成栅极结构的侧墙05。以所述侧墙05为掩膜，对所述半导体衬底01进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区/漏区06。在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信
息O在实际中发现，现有方法制作的晶体管短沟道效应明显，源/漏区和半导体衬底间的结电容和结电流较高，晶体管的性能不理想。
发明内容
本发明解决的问题是提供了一种晶体管及其制作方法，所述方法改善了晶体管的短沟道效应，降低了源漏区和衬底间的结电容和结电流，改善了晶体管的性能。为解决上述问题，本发明提供了一种晶体管的制作方法，包括提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；在所述间隔层的侧面形成阻挡侧墙；在阻挡侧墙两侧的半导体衬底表面形成外延层，且外延层覆盖间隔层，且外延层表面高于所述阻挡侧墙顶部；对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层；在所述间隔层上方的外延层表面形成栅极结构；以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于所述阻挡侧墙两侧的外延层内。可选的，所述间隔层的高度范围为70nm 400nm，宽度范围为15nm 130nm。
可选的，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡层的厚度范围为5 100埃。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡侧墙的厚度范围为3 30纳米。可选的，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。可选的，所述第一离子注入的第一离子为氧离子或者氮离子或者氧离子和氮离子的组合。可选的，所述第一离子注入参数包括离子注入能量范围为20kev 150kev，离子注入剂量范围为lel5 lel7，所述离子注入角度范围为0 10度。可选的，所述第一离子注入后，还包括对所述半导体衬底进行退火，所述退火温度范围为900°C 1400°C，所述退火时间范围为10秒 100分钟。本发明还提供一种晶体管，包括半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；阻挡侧墙，位于所述间隔层的侧面；外延层，覆盖所述阻挡侧墙两侧的半导体衬底表面，且所述外延层表面高于所述阻挡侧墙顶部；栅极结构，位于所述间隔层上方的外延层表面；源区，位于所述阻挡侧墙一侧的外延层内；漏区，位于所述阻挡侧墙另一侧的外延层内；阻挡层，位于阻挡侧墙两侧的半导体衬底内，且所述阻挡层的顶部不高于源区和漏区的底部。可选的，所述间隔层的高度范围为70nm 400nm,宽度范围为15nm 130nm。可选的，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡层的厚度范围为5 100埃。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡侧墙的厚度范围为3 30纳米。 可选的，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。与现有技术相比，本发明具有以下优点首先提供形成有间隔层的半导体衬底，在所述间隔层侧面形成阻挡侧墙，所述阻挡侧墙将形成在阻挡侧墙两侧的源区和漏区隔离，从而所述阻挡侧墙可以防止源区和漏区的掺杂离子横向扩散，以改善晶体管的短沟道效应，进一步地，可以对源区和漏区进行更高的掺杂，以降低器件工作的电阻，提高晶体管的工作速度； 进一步地，由于所述源区和漏区位于阻挡层上方的外延层内，通过阻挡层对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高器件的运行速度，进而提高晶体管的性能。
图I 图3是现有技术的晶体管制作方法剖面结构示意图；图4是本发明的晶体管制作方法流程示意图；图5 图13是本发明一个实施例的晶体管制作方法剖面结构示意图。
具体实施例方式现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。为了解决上述问题，发明人提出一种晶体管的制作方法，包括提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；在所述间隔层的侧面形成阻挡侧墙；在形成有阻挡侧墙的间隔层两侧的半导体衬底表面形成外延层，且外延层表面高于所述阻挡侧墙顶部；对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层；在所述间隔层上方的外延层表面形成栅极结构；以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于所述阻挡侧墙两侧的外延层内。本发明通过在所述间隔层侧面形成阻挡侧墙，所述阻挡侧墙将形成在阻挡侧墙两侧的源区和漏区隔离，从而所述阻挡侧墙可以防止源区和漏区的掺杂离子横向扩散，以改善晶体管的短沟道效应，进一步地，可以对源区和漏区进行更高的掺杂，以降低器件工作的电阻，提高器件工作速度；由于所述源区和漏区位于阻挡层上方的外延层内，通过阻挡层对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括步骤SI，提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；步骤S2，在所述间隔层的侧面形成阻挡侧墙；步骤S3，在形成有阻挡侧墙的间隔层两侧的半导体衬底表面形成外延层，所述外延层覆盖所述间隔层，且外延层表面高于所述阻挡侧墙顶部；步骤S4，在所述外延层表面形成光刻胶层，以所述光刻胶层为掩膜，对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层；步骤S5，对形成有外延硅的半导体衬底进行退火；步骤S6，去除光刻胶层，在所述间隔层上方的外延层表面形成栅极结构；步骤S7，以所述栅极结构为掩膜，对形成有外延层的半导体衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于所述阻挡侧墙两侧。下面将结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地说明，本发明的技术方案，请参考图5 图13所示的本发明一个实施例的晶体管制作方法剖面结构示意图。首先，请参考图5，提供半导体衬底100，并通过介质层(未图示)进行晶体管之间的隔离，所述介质层为氧化硅。所述半导体衬底100内形成有间隔层101，所述间隔层101的材质与所述半导体衬底100的材质相同。所述间隔层101的高度范围为70nm 400nm，宽度范围为15nm 130nmo作为一个实施例，所述半导体衬底100的材质为娃。在其他的实施例中，所述半导体衬底100的材质还可以为锗、锗硅等其他半导体材质。作为一个实施例，所述间隔层101通过刻蚀半导体衬底形成。具体地，所述间隔层101的制作方法包括提供半导体衬底100 ；图案化所述半导体衬底100,在半导体衬底100表面形成间隔层101。作为其他的实施例，所述间隔层101的制作方法还可以为提供半导体衬底100 ；在所述半导体衬底100的表面形成外延层,所述外延层材料与半导体衬底100材料相同；图案化刻蚀所述外延层，形成所述间隔层101。然后，请参考图6，在所述间隔层101的两侧形成阻挡侧墙102。所述阻挡侧墙102的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。作为优选的实施例，所述绝缘材质为氧化硅和氮化硅的组合。所述阻挡侧墙102的厚度范围为3 30纳米。其中，本图示出的阻挡侧墙102的高度与所述间隔层101的高度齐平，作为其他实施例，所述阻挡侧墙102的高度可以略低于所述间隔层101。所述阻挡侧墙102的形成方法可以参考现有技术中在栅极两侧形成侧墙的工艺，作为一个实施例，可以为如下工艺米用原位蒸汽生成(situstream-generated, ISSG)或者是快速热处理(RTO)，在间隔层101的侧面形成基础氧化层，所述形成的温度范围为700 1100°C ;在氮气环境中对基础氧化层进行去稱等离子氮处理(decoupled plasmanitridation, DPN);对去耦等离子氮处理后的基础氧化层进行退火处理，形成阻挡侧墙102。如图7所示，对位于所述阻挡侧墙102两侧的衬底100表面形成外延层110，所述外延硅层Iio的厚度范围为0. I 0. 2微米。所述外延层110覆盖所述间隔层101和阻挡侧墙102，且外延层110表面高于所述阻挡侧墙102的顶部。所述外延层110的材质、晶向和电阻率与所述半导体衬底100基本相同。作为一个实施例，所述外延层110利用外延工艺制作。所述外延工艺与现有的外延工艺相同，作为本领域技术人员的公知技术，在此不做详细地说明。具体地，所述外延层110表面高出所述阻挡侧墙102顶部的厚度范围可以为10 50纳米。位于所述阻挡侧墙102上方的外延层110的部分可以使得后续形成的源漏区之间能够形成沟道区。如图8所示，在外延层110表面上形成图案化后的光刻胶层120，所述图案化后的光刻胶层120的宽度与阻挡侧墙102和间隔层101的宽度之和相等。 如图9所示，以所述光刻胶层120为掩模，对所述半导体衬底100进行第一离子注入，在所述半导体衬底100内形成阻挡层103。所述阻挡层103的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。作为优选的实施例，所述绝缘材质为氮氧化硅。所述阻挡层103的厚度范围为5 100埃。所述阻挡层103的宽度为0. I I. 0微米。
所述阻挡层103用于对源区、漏区和半导体衬底两两进行隔离，同时为了避免引入所述阻挡层103对半导体器件的源区或漏区本身的导电性能造成影响，所以所述阻挡层103的顶部不高于后续形成的源区和漏区的底部。本实施例中，所述阻挡层103的顶部与所述阻挡侧墙102的底部一致。即所述阻挡层103距离所述外延层110表面的高度范围为外延层110的厚度，即为0. I 0. 2微米。若所述阻挡层103过浅，则会导致硅表面被氧化，影响晶体管的电学性能；若所述阻挡层103所形成的位置过深，则会导致晶体管漏电流增大。较佳的，所述阻挡层103靠近所述阻挡侧墙102的一端与阻挡侧墙102相接，更好使得阻挡层103用于对源区、漏区和半导体衬底两两进行隔离。具体地，所述第一离子注入的第一离子为氧离子或者氮离子或者氧离子和氮离子的组合，所述第一离子注入参数包括离子注入能量范围为20kev 150kev，离子注入剂量范围为lel5 lel7，所述离子注入角度范围为0 10度。可以通过控制离子注入的上述参数，使得形成的阻挡层103形成在预先设定的半导体衬底100内部的位置。作为一个实施例，当注入深度为200nm时，注入的第一离子为氧离子，所述氧离子的剂量范围为lel6 lel7,离子注入能量为lOOkev。后续形成的源区和漏区将位于阻挡层103上方的外延层110内，通过阻挡层103对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。如图10所示，去除位于外延层110表面上的光刻胶层，并对所述半导体衬底100进行退火，激活注入的第一离子，利于阻挡层103的形成。所述退火温度范围为900°C 1400°C，所述退火时间范围为10秒 100分钟。如图11所示，在所述外延层110表面形成栅极氧化层211及位于所述栅极氧化层211上的栅极212。如图12所示，以所述栅极氧化层211上的栅极212为掩膜，进行第二离子注入，在所述栅极212两侧的外延层110内形成轻掺杂源区221和轻掺杂漏区231，形成所述轻掺杂源区221和轻掺杂漏区231的离子注入的参数与现有的形成轻掺杂区的离子注入的参数相同，作为本领域技术人员的公知技术，在此不做详细地说明。然后，请参考图13，在所述栅极212和栅极氧化层211两侧的外延层110的表面形成侧墙213，所述侧墙213与所述栅极212和栅极氧化层211构成栅极结构。所述侧墙213的材质为绝缘材质，所述侧墙213的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。接着，请继续参考图13，在所述栅极结构两侧的外延层110内形成源区222和漏区232，所述源区222和漏区232位于所述阻挡侧墙102的两侧的外延层110内。所述源区222和漏区232的制作方法利用现有的源/漏离子注入形成(SD implant)。由于位于所述阻挡侧墙102上方的外延层110的厚度范围为10 50纳米，所述外延层110作为晶体管的沟道区，为后续形成的源区和漏区之间的导电沟道。在位于所述阻挡侧墙102上方的外延层110的厚度为上述数值范围内，可以保证晶体管的正常工作，并且所述阻挡侧墙102可以有效阻止源区222和漏区232之间的掺杂离子通过所述阻挡侧墙102所在位置扩散，有利于改善短沟道效应，进一步地，可以对源区222和漏区232进行更高的掺杂，以降低器件工作的电阻，提高器件工作速度。进一步地，由于所述外延层110下方形成有阻挡层103，所述阻挡层103可以将源区222和漏区232与下方的半导体衬底100隔离，减小所述源区222和漏区232与下方的半导体衬底100之间形成结电容。
经过上述步骤，形成的晶体管请参考图13，所述晶体管包括半导体衬底100，所述半导体衬底100表面形成有间隔层101，所述间隔层101的材质与所述半导体衬底100的材质相同；阻挡侧墙102，位于所述间隔层101的侧面；外延层110，覆盖所述阻挡侧墙102两侧的半导体衬底100表面，且所述外延层110表面高于所述阻挡侧墙102顶部；栅极结构，包括依次位于衬底100上的栅极氧化层211与所述栅极212，及位于栅极氧化层211与所述栅极212两侧的侧墙213，所述栅极结构位于所述间隔层101上方的外延层110表面；轻掺杂区源区221和源区222，位于所述阻挡侧墙102 —侧的外延层110内；轻掺杂区漏区231和漏区232，位于所述阻挡侧墙102另一侧的外延层内；阻挡层103，位于阻挡侧墙102两侧的半导体衬底100内，且所述阻挡层103的顶部不闻于源区222和漏区232的底部。作为一个实施例，所述阻挡层103的材质为绝缘材质，其厚度范围为5 100埃。所述阻挡层103的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅，优选为氧化硅。所述阻挡侧墙102的材质为绝缘材质，其厚度范围为3 30纳米，所述阻挡侧墙102的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。所述外延层110的材质、晶向和电阻率与所述半导体衬底100的材质、晶向和电阻
率基本相同。请参考图13，作为一个实施例，所述间隔层101的高度范围为70nm 400nm，宽度范围为15nm 130nm。为了保证晶体管能够正常工作，所述阻挡侧墙102上方的外延层110的厚度应为10 50纳米，在上述的厚度范围内，所述阻挡侧墙102可以有效防止相邻的源区222和漏区232的掺杂离子的扩散，从而可以改善晶体管的短沟道效应。进一步地，由于所述外延层110下方形成有阻挡层103，所述阻挡层103可以将源区222和漏区232与下方的半导体衬底100隔离，减小所述源区222和漏区232与下方的半导体衬底100之间形成结电容。与现有技术相比，本发明具有以下优点首先提供形成有间隔层的半导体衬底，在所述间隔层侧面形成阻挡侧墙，所述阻挡侧墙将形成在阻挡侧墙两侧的源区和漏区隔离，从而所述阻挡侧墙可以防止源区和漏区的掺杂离子横向扩散，以改善晶体管的短沟道效应，进一步地，可以对源区和漏区进行更高的掺杂，以降低器件工作的电阻，提高器件工作速度；进一步地，由于所述源区和漏区位于阻挡层上方的外延层内，通过阻挡层对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高器件的运行速度，进而提高器件的性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种晶体管的制作方法，其特征在于，包括 提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同； 在所述间隔层的侧面形成阻挡侧墙； 在阻挡侧墙两侧的半导体衬底表面形成外延层，且外延层覆盖间隔层，且外延层表面高于所述阻挡侧墙顶部； 对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层； 在所述间隔层上方的外延层表面形成栅极结构； 以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区， 所述源区和漏区位于所述阻挡侧墙两侧的外延层内。
2.如权利要求I所述的晶体管的制作方法，其特征在于，所述间隔层的高度范围为70nm 400nm,宽度范围为15nm 130nm。
3.如权利要求2所述的晶体管的制作方法，其特征在于，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。
4.如权利要求I所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
5.如权利要求4所述的晶体管的制作方法，其特征在于，所述阻挡层的厚度范围为5 100 埃。
6.如权利要求I所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
7.如权利要求6所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的厚度范围为3 30纳米。
8.如权利要求4或6所述的晶体管的制作方法，其特征在于，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。
9.如权利要求I所述的晶体管的制作方法，其特征在于，所述第一离子注入的第一离子为氧离子或者氮离子或者氧离子和氮离子的组合。
10.如权利要求9所述的晶体管的制作方法，其特征在于，所述第一离子注入参数包括离子注入能量范围为20kev 150kev，离子注入剂量范围为lel5 lel7，所述离子注入角度范围为O 10度。
11.如权利要求10所述的晶体管的制作方法，其特征在于，所述第一离子注入后，还包括对所述半导体衬底进行退火，所述退火温度范围为900°C 1400°C，所述退火时间范围为10秒 100分钟。
12.—种晶体管，其特征在于，包括 半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同； 阻挡侧墙，位于所述间隔层的侧面； 外延层，覆盖所述阻挡侧墙两侧的半导体衬底表面，且所述外延层表面高于所述阻挡侧墙顶部；栅极结构，位于所述间隔层上方的外延层表面； 源区，位于所述阻挡侧墙一侧的外延层内； 漏区，位于所述阻挡侧墙另一侧的外延层内； 阻挡层，位于阻挡侧墙两侧的半导体衬底内，且所述阻挡层的顶部不高于源区和漏区的底部。
13.如权利要求12所述的晶体管的制作方法，其特征在于，所述间隔层的高度范围为70nm 400nm,宽度范围为15nm 130nm。
14.如权利要求13所述的晶体管的制作方法，其特征在于，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。
15.如权利要求12所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
16.如权利要求14所述的晶体管的制作方法，其特征在于，所述阻挡层的厚度范围为5 100埃。
17.如权利要求12所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
18.如权利要求16所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的厚度范围为3 30纳米。
19.如权利要求14或16所述的晶体管的制作方法，其特征在于，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。
全文摘要
本发明提供一种晶体管及其制作方法，包括提供半导体衬底，所述半导体衬底表面形成有间隔层；在所述间隔层的侧面形成阻挡侧墙；在形成有阻挡侧墙的间隔层两侧的半导体衬底表面形成外延层，且外延层表面高于所述阻挡侧墙顶部；对半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层，所述阻挡层的顶部不高于后续形成的源区和漏区的底部；在所述间隔层上方的外延层表面形成栅极结构；以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于阻挡侧墙两侧的外延层内。本发明改善了晶体管的短沟道效应，降低了源漏区和衬底间的结电容和结电流，改善了晶体管的性能。
文档编号H01L21/335GK102623337SQ20111003195
公开日2012年8月1日 申请日期2011年1月30日 优先权日2011年1月30日
发明者三重野文健, 赵猛 申请人:中芯国际集成电路制造(北京)有限公司
技术领域：
本发明涉及半导体领域，特别涉及晶体管及其制作方法。
背景技术：
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。现有技术提供了一种晶体管的制作方法。请参考图I至图3，为现有技术的晶体管的制作方法剖面结构示意图。请参考图I，提供半导体衬底01，所述半导体衬底01上形成栅极氧化层02和栅极03，所述栅极氧化层02和栅极03构成栅极结构。接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区04，所述轻掺杂区04通过离子注入形成。接着，请参考图3，在栅极结构两侧的半导体衬底01上形成栅极结构的侧墙05。以所述侧墙05为掩膜，对所述半导体衬底01进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区/漏区06。在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信
息O在实际中发现，现有方法制作的晶体管短沟道效应明显，源/漏区和半导体衬底间的结电容和结电流较高，晶体管的性能不理想。
发明内容
本发明解决的问题是提供了一种晶体管及其制作方法，所述方法改善了晶体管的短沟道效应，降低了源漏区和衬底间的结电容和结电流，改善了晶体管的性能。为解决上述问题，本发明提供了一种晶体管的制作方法，包括提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；在所述间隔层的侧面形成阻挡侧墙；在阻挡侧墙两侧的半导体衬底表面形成外延层，且外延层覆盖间隔层，且外延层表面高于所述阻挡侧墙顶部；对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层；在所述间隔层上方的外延层表面形成栅极结构；以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于所述阻挡侧墙两侧的外延层内。可选的，所述间隔层的高度范围为70nm 400nm，宽度范围为15nm 130nm。
可选的，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡层的厚度范围为5 100埃。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡侧墙的厚度范围为3 30纳米。可选的，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。可选的，所述第一离子注入的第一离子为氧离子或者氮离子或者氧离子和氮离子的组合。可选的，所述第一离子注入参数包括离子注入能量范围为20kev 150kev，离子注入剂量范围为lel5 lel7，所述离子注入角度范围为0 10度。可选的，所述第一离子注入后，还包括对所述半导体衬底进行退火，所述退火温度范围为900°C 1400°C，所述退火时间范围为10秒 100分钟。本发明还提供一种晶体管，包括半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；阻挡侧墙，位于所述间隔层的侧面；外延层，覆盖所述阻挡侧墙两侧的半导体衬底表面，且所述外延层表面高于所述阻挡侧墙顶部；栅极结构，位于所述间隔层上方的外延层表面；源区，位于所述阻挡侧墙一侧的外延层内；漏区，位于所述阻挡侧墙另一侧的外延层内；阻挡层，位于阻挡侧墙两侧的半导体衬底内，且所述阻挡层的顶部不高于源区和漏区的底部。可选的，所述间隔层的高度范围为70nm 400nm,宽度范围为15nm 130nm。可选的，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡层的厚度范围为5 100埃。可选的，所述阻挡侧墙的材质为绝缘材质。可选的，所述阻挡侧墙的厚度范围为3 30纳米。 可选的，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。与现有技术相比，本发明具有以下优点首先提供形成有间隔层的半导体衬底，在所述间隔层侧面形成阻挡侧墙，所述阻挡侧墙将形成在阻挡侧墙两侧的源区和漏区隔离，从而所述阻挡侧墙可以防止源区和漏区的掺杂离子横向扩散，以改善晶体管的短沟道效应，进一步地，可以对源区和漏区进行更高的掺杂，以降低器件工作的电阻，提高晶体管的工作速度； 进一步地，由于所述源区和漏区位于阻挡层上方的外延层内，通过阻挡层对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高器件的运行速度，进而提高晶体管的性能。
图I 图3是现有技术的晶体管制作方法剖面结构示意图；图4是本发明的晶体管制作方法流程示意图；图5 图13是本发明一个实施例的晶体管制作方法剖面结构示意图。
具体实施例方式现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。为了解决上述问题，发明人提出一种晶体管的制作方法，包括提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；在所述间隔层的侧面形成阻挡侧墙；在形成有阻挡侧墙的间隔层两侧的半导体衬底表面形成外延层，且外延层表面高于所述阻挡侧墙顶部；对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层；在所述间隔层上方的外延层表面形成栅极结构；以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于所述阻挡侧墙两侧的外延层内。本发明通过在所述间隔层侧面形成阻挡侧墙，所述阻挡侧墙将形成在阻挡侧墙两侧的源区和漏区隔离，从而所述阻挡侧墙可以防止源区和漏区的掺杂离子横向扩散，以改善晶体管的短沟道效应，进一步地，可以对源区和漏区进行更高的掺杂，以降低器件工作的电阻，提高器件工作速度；由于所述源区和漏区位于阻挡层上方的外延层内，通过阻挡层对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括步骤SI，提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同；步骤S2，在所述间隔层的侧面形成阻挡侧墙；步骤S3，在形成有阻挡侧墙的间隔层两侧的半导体衬底表面形成外延层，所述外延层覆盖所述间隔层，且外延层表面高于所述阻挡侧墙顶部；步骤S4，在所述外延层表面形成光刻胶层，以所述光刻胶层为掩膜，对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层；步骤S5，对形成有外延硅的半导体衬底进行退火；步骤S6，去除光刻胶层，在所述间隔层上方的外延层表面形成栅极结构；步骤S7，以所述栅极结构为掩膜，对形成有外延层的半导体衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于所述阻挡侧墙两侧。下面将结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地说明，本发明的技术方案，请参考图5 图13所示的本发明一个实施例的晶体管制作方法剖面结构示意图。首先，请参考图5，提供半导体衬底100，并通过介质层(未图示)进行晶体管之间的隔离，所述介质层为氧化硅。所述半导体衬底100内形成有间隔层101，所述间隔层101的材质与所述半导体衬底100的材质相同。所述间隔层101的高度范围为70nm 400nm，宽度范围为15nm 130nmo作为一个实施例，所述半导体衬底100的材质为娃。在其他的实施例中，所述半导体衬底100的材质还可以为锗、锗硅等其他半导体材质。作为一个实施例，所述间隔层101通过刻蚀半导体衬底形成。具体地，所述间隔层101的制作方法包括提供半导体衬底100 ；图案化所述半导体衬底100,在半导体衬底100表面形成间隔层101。作为其他的实施例，所述间隔层101的制作方法还可以为提供半导体衬底100 ；在所述半导体衬底100的表面形成外延层,所述外延层材料与半导体衬底100材料相同；图案化刻蚀所述外延层，形成所述间隔层101。然后，请参考图6，在所述间隔层101的两侧形成阻挡侧墙102。所述阻挡侧墙102的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。作为优选的实施例，所述绝缘材质为氧化硅和氮化硅的组合。所述阻挡侧墙102的厚度范围为3 30纳米。其中，本图示出的阻挡侧墙102的高度与所述间隔层101的高度齐平，作为其他实施例，所述阻挡侧墙102的高度可以略低于所述间隔层101。所述阻挡侧墙102的形成方法可以参考现有技术中在栅极两侧形成侧墙的工艺，作为一个实施例，可以为如下工艺米用原位蒸汽生成(situstream-generated, ISSG)或者是快速热处理(RTO)，在间隔层101的侧面形成基础氧化层，所述形成的温度范围为700 1100°C ;在氮气环境中对基础氧化层进行去稱等离子氮处理(decoupled plasmanitridation, DPN);对去耦等离子氮处理后的基础氧化层进行退火处理，形成阻挡侧墙102。如图7所示，对位于所述阻挡侧墙102两侧的衬底100表面形成外延层110，所述外延硅层Iio的厚度范围为0. I 0. 2微米。所述外延层110覆盖所述间隔层101和阻挡侧墙102，且外延层110表面高于所述阻挡侧墙102的顶部。所述外延层110的材质、晶向和电阻率与所述半导体衬底100基本相同。作为一个实施例，所述外延层110利用外延工艺制作。所述外延工艺与现有的外延工艺相同，作为本领域技术人员的公知技术，在此不做详细地说明。具体地，所述外延层110表面高出所述阻挡侧墙102顶部的厚度范围可以为10 50纳米。位于所述阻挡侧墙102上方的外延层110的部分可以使得后续形成的源漏区之间能够形成沟道区。如图8所示，在外延层110表面上形成图案化后的光刻胶层120，所述图案化后的光刻胶层120的宽度与阻挡侧墙102和间隔层101的宽度之和相等。 如图9所示，以所述光刻胶层120为掩模，对所述半导体衬底100进行第一离子注入，在所述半导体衬底100内形成阻挡层103。所述阻挡层103的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。作为优选的实施例，所述绝缘材质为氮氧化硅。所述阻挡层103的厚度范围为5 100埃。所述阻挡层103的宽度为0. I I. 0微米。
所述阻挡层103用于对源区、漏区和半导体衬底两两进行隔离，同时为了避免引入所述阻挡层103对半导体器件的源区或漏区本身的导电性能造成影响，所以所述阻挡层103的顶部不高于后续形成的源区和漏区的底部。本实施例中，所述阻挡层103的顶部与所述阻挡侧墙102的底部一致。即所述阻挡层103距离所述外延层110表面的高度范围为外延层110的厚度，即为0. I 0. 2微米。若所述阻挡层103过浅，则会导致硅表面被氧化，影响晶体管的电学性能；若所述阻挡层103所形成的位置过深，则会导致晶体管漏电流增大。较佳的，所述阻挡层103靠近所述阻挡侧墙102的一端与阻挡侧墙102相接，更好使得阻挡层103用于对源区、漏区和半导体衬底两两进行隔离。具体地，所述第一离子注入的第一离子为氧离子或者氮离子或者氧离子和氮离子的组合，所述第一离子注入参数包括离子注入能量范围为20kev 150kev，离子注入剂量范围为lel5 lel7，所述离子注入角度范围为0 10度。可以通过控制离子注入的上述参数，使得形成的阻挡层103形成在预先设定的半导体衬底100内部的位置。作为一个实施例，当注入深度为200nm时，注入的第一离子为氧离子，所述氧离子的剂量范围为lel6 lel7,离子注入能量为lOOkev。后续形成的源区和漏区将位于阻挡层103上方的外延层110内，通过阻挡层103对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。如图10所示，去除位于外延层110表面上的光刻胶层，并对所述半导体衬底100进行退火，激活注入的第一离子，利于阻挡层103的形成。所述退火温度范围为900°C 1400°C，所述退火时间范围为10秒 100分钟。如图11所示，在所述外延层110表面形成栅极氧化层211及位于所述栅极氧化层211上的栅极212。如图12所示，以所述栅极氧化层211上的栅极212为掩膜，进行第二离子注入，在所述栅极212两侧的外延层110内形成轻掺杂源区221和轻掺杂漏区231，形成所述轻掺杂源区221和轻掺杂漏区231的离子注入的参数与现有的形成轻掺杂区的离子注入的参数相同，作为本领域技术人员的公知技术，在此不做详细地说明。然后，请参考图13，在所述栅极212和栅极氧化层211两侧的外延层110的表面形成侧墙213，所述侧墙213与所述栅极212和栅极氧化层211构成栅极结构。所述侧墙213的材质为绝缘材质，所述侧墙213的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。接着，请继续参考图13，在所述栅极结构两侧的外延层110内形成源区222和漏区232，所述源区222和漏区232位于所述阻挡侧墙102的两侧的外延层110内。所述源区222和漏区232的制作方法利用现有的源/漏离子注入形成(SD implant)。由于位于所述阻挡侧墙102上方的外延层110的厚度范围为10 50纳米，所述外延层110作为晶体管的沟道区，为后续形成的源区和漏区之间的导电沟道。在位于所述阻挡侧墙102上方的外延层110的厚度为上述数值范围内，可以保证晶体管的正常工作，并且所述阻挡侧墙102可以有效阻止源区222和漏区232之间的掺杂离子通过所述阻挡侧墙102所在位置扩散，有利于改善短沟道效应，进一步地，可以对源区222和漏区232进行更高的掺杂，以降低器件工作的电阻，提高器件工作速度。进一步地，由于所述外延层110下方形成有阻挡层103，所述阻挡层103可以将源区222和漏区232与下方的半导体衬底100隔离，减小所述源区222和漏区232与下方的半导体衬底100之间形成结电容。
经过上述步骤，形成的晶体管请参考图13，所述晶体管包括半导体衬底100，所述半导体衬底100表面形成有间隔层101，所述间隔层101的材质与所述半导体衬底100的材质相同；阻挡侧墙102，位于所述间隔层101的侧面；外延层110，覆盖所述阻挡侧墙102两侧的半导体衬底100表面，且所述外延层110表面高于所述阻挡侧墙102顶部；栅极结构，包括依次位于衬底100上的栅极氧化层211与所述栅极212，及位于栅极氧化层211与所述栅极212两侧的侧墙213，所述栅极结构位于所述间隔层101上方的外延层110表面；轻掺杂区源区221和源区222，位于所述阻挡侧墙102 —侧的外延层110内；轻掺杂区漏区231和漏区232，位于所述阻挡侧墙102另一侧的外延层内；阻挡层103，位于阻挡侧墙102两侧的半导体衬底100内，且所述阻挡层103的顶部不闻于源区222和漏区232的底部。作为一个实施例，所述阻挡层103的材质为绝缘材质，其厚度范围为5 100埃。所述阻挡层103的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅，优选为氧化硅。所述阻挡侧墙102的材质为绝缘材质，其厚度范围为3 30纳米，所述阻挡侧墙102的材质可以为氧化硅、氮化硅、碳化硅或氮氧化硅。所述外延层110的材质、晶向和电阻率与所述半导体衬底100的材质、晶向和电阻
率基本相同。请参考图13，作为一个实施例，所述间隔层101的高度范围为70nm 400nm，宽度范围为15nm 130nm。为了保证晶体管能够正常工作，所述阻挡侧墙102上方的外延层110的厚度应为10 50纳米，在上述的厚度范围内，所述阻挡侧墙102可以有效防止相邻的源区222和漏区232的掺杂离子的扩散，从而可以改善晶体管的短沟道效应。进一步地，由于所述外延层110下方形成有阻挡层103，所述阻挡层103可以将源区222和漏区232与下方的半导体衬底100隔离，减小所述源区222和漏区232与下方的半导体衬底100之间形成结电容。与现有技术相比，本发明具有以下优点首先提供形成有间隔层的半导体衬底，在所述间隔层侧面形成阻挡侧墙，所述阻挡侧墙将形成在阻挡侧墙两侧的源区和漏区隔离，从而所述阻挡侧墙可以防止源区和漏区的掺杂离子横向扩散，以改善晶体管的短沟道效应，进一步地，可以对源区和漏区进行更高的掺杂，以降低器件工作的电阻，提高器件工作速度；进一步地，由于所述源区和漏区位于阻挡层上方的外延层内，通过阻挡层对源区、漏区和半导体衬底两两进行隔离，从而减小了所述源区和漏区与半导体衬底之间的结电容，减小了结漏电流，提高器件的运行速度，进而提高器件的性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种晶体管的制作方法，其特征在于，包括 提供半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同； 在所述间隔层的侧面形成阻挡侧墙； 在阻挡侧墙两侧的半导体衬底表面形成外延层，且外延层覆盖间隔层，且外延层表面高于所述阻挡侧墙顶部； 对形成有外延层的半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层； 在所述间隔层上方的外延层表面形成栅极结构； 以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区， 所述源区和漏区位于所述阻挡侧墙两侧的外延层内。
2.如权利要求I所述的晶体管的制作方法，其特征在于，所述间隔层的高度范围为70nm 400nm,宽度范围为15nm 130nm。
3.如权利要求2所述的晶体管的制作方法，其特征在于，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。
4.如权利要求I所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
5.如权利要求4所述的晶体管的制作方法，其特征在于，所述阻挡层的厚度范围为5 100 埃。
6.如权利要求I所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
7.如权利要求6所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的厚度范围为3 30纳米。
8.如权利要求4或6所述的晶体管的制作方法，其特征在于，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。
9.如权利要求I所述的晶体管的制作方法，其特征在于，所述第一离子注入的第一离子为氧离子或者氮离子或者氧离子和氮离子的组合。
10.如权利要求9所述的晶体管的制作方法，其特征在于，所述第一离子注入参数包括离子注入能量范围为20kev 150kev，离子注入剂量范围为lel5 lel7，所述离子注入角度范围为O 10度。
11.如权利要求10所述的晶体管的制作方法，其特征在于，所述第一离子注入后，还包括对所述半导体衬底进行退火，所述退火温度范围为900°C 1400°C，所述退火时间范围为10秒 100分钟。
12.—种晶体管，其特征在于，包括 半导体衬底，所述半导体衬底表面形成有间隔层，所述间隔层的材质与所述半导体衬底的材质相同； 阻挡侧墙，位于所述间隔层的侧面； 外延层，覆盖所述阻挡侧墙两侧的半导体衬底表面，且所述外延层表面高于所述阻挡侧墙顶部；栅极结构，位于所述间隔层上方的外延层表面； 源区，位于所述阻挡侧墙一侧的外延层内； 漏区，位于所述阻挡侧墙另一侧的外延层内； 阻挡层，位于阻挡侧墙两侧的半导体衬底内，且所述阻挡层的顶部不高于源区和漏区的底部。
13.如权利要求12所述的晶体管的制作方法，其特征在于，所述间隔层的高度范围为70nm 400nm,宽度范围为15nm 130nm。
14.如权利要求13所述的晶体管的制作方法，其特征在于，所述外延层表面高出所述阻挡侧墙顶部的厚度范围为10 50纳米。
15.如权利要求12所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
16.如权利要求14所述的晶体管的制作方法，其特征在于，所述阻挡层的厚度范围为5 100埃。
17.如权利要求12所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的材质为绝缘材质。
18.如权利要求16所述的晶体管的制作方法，其特征在于，所述阻挡侧墙的厚度范围为3 30纳米。
19.如权利要求14或16所述的晶体管的制作方法，其特征在于，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅。
全文摘要
本发明提供一种晶体管及其制作方法，包括提供半导体衬底，所述半导体衬底表面形成有间隔层；在所述间隔层的侧面形成阻挡侧墙；在形成有阻挡侧墙的间隔层两侧的半导体衬底表面形成外延层，且外延层表面高于所述阻挡侧墙顶部；对半导体衬底进行第一离子注入，在所述阻挡侧墙的两侧半导体衬底内形成阻挡层，所述阻挡层的顶部不高于后续形成的源区和漏区的底部；在所述间隔层上方的外延层表面形成栅极结构；以所述栅极结构为掩膜，对形成有外延层的衬底进行第二离子注入，形成源区和漏区，所述源区和漏区位于阻挡侧墙两侧的外延层内。本发明改善了晶体管的短沟道效应，降低了源漏区和衬底间的结电容和结电流，改善了晶体管的性能。
文档编号H01L21/335GK102623337SQ20111003195
公开日2012年8月1日 申请日期2011年1月30日 优先权日2011年1月30日
发明者三重野文健, 赵猛 申请人:中芯国际集成电路制造(北京)有限公司
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