含微型天线的集成电路封装的制作方法
专利名称：含微型天线的集成电路封装的制作方法
技术领域：
本发明基本上涉及一种新颖的集成电路封装，其在封装之内包含新系列微型天线。本发明可使整个无线系统结合到一单个元件中。半导体工产业有一趋势，就是倾向所谓系统晶片(SoC)及系统封装(SoP)的概念。这意味着把一电子系统中的尽可能多元件(处理器、记忆体、逻辑电路、偏置电路等)结合到一单个半导体晶片(或″晶片″)(SoC)或至少结合到一单个集成电路封装(SoP)之中。整个系统或子系统整合到一单个晶片或封装，在成本、大小、重量、耗电量、性能和产品设计复杂性方面可提供许多好处。消费者产品譬如手机、无线设备、个人数码助理(PDA)或个人电脑的一些电子组件正逐渐地整合成SoP/SoC产品之列。
由于移动电话及无线系统的极大增长和成功，故而把一整个无线系统结合成一SoC/SoP器件(FWSoC和FWSoP)的概念就引起人们兴趣。
特别是，新一代短距/中距范围的无线应用系统例如BluetoothTM、Hyperlan、IEEE802.11和超宽频(UWB)，其中逐级系统结合成一单个、紧凑产品的进展成为一成功关键因素(参阅例如S.Harris和H.Johnston在2002年5月的WirlessEurope发表的″手机工业对可选蓝芽晶片的辩论″)。最近，一些供应商(例如www.infineon.com、www.st.com、www.epson.com、com.wwwcsr.com)正在提供一些SoC或SoP产品，把所有元件都结合到晶片或封装，但除了天线之外。天线被排除结合到SoC或SoP中的原因在于在产品开发中制作工艺是一大挑战，主要是由于市售SoC或SoP封装尺寸要缩小以及对微型天线性能的公知的限制。
据报导，曾有人试图把天线结合到半导体晶片或晶片内，其中半导体晶片或晶片还包含一电子系统或射频(RF)前端。(参见例如D.Singh，C.Kaliakis，P.Gardner，P.S.Hall，Small H-ShapedAntennas for MMICApplications，IEEE Trans.on Antennas and Propagation，vol.48，no.7，July2000；D.W.Griffin，A.J.Partfitt，Electromagnetic Design Aspects ofPackages for Monolithic Microwave Integrated Circuit-Based Arrays withIntegrated Antenna Elements，IEEE Trans.on Antennas and Propagation，vol.43，no.9 Sept.1995；P.S.Hall，System ApplicationsThe Challenge forActive Integrated Antennas，APS2000 Millenium Conference，April 2002；I.Papapolymerou，R.F.Drayton，L.P.B.Katehi，Micromachined PachAntennas，IEEE Trans.on Antennas and Propagation，vol.46，no.2 Feb..1998；J.Zhao，S.Raman，Design of Chip-Scale″Patch Antennas for 5-6GHzWireless Microsystem，Antennas and Propagation Society，2001 IEEEInternational Sym，Volume2，2001；及美国专利6,373，447)。这些设计有两关键性的局限首先工作频率必须足够高以使常规天线装进在晶片内，其次主要由于半导体材料中的信号损耗使天线的增益表现欠佳。根据D.Singh等人记载，把天线以及一电子系统整合到其中的最小工作频率为5.98GHz。以这样的设计一般可获10dBi的增益。一般而言，在天线表现与小型化之间需要作出取舍。Wheeler和L.J.Chu在1940年代从理论上建立了有关微型天线的基本极限。他们指出，由于在天线附近存储了与辐射功率相比较大的无功能量，因此微型天线具有一高品质因素(Q值)。这样的高品质因素会使带宽变窄；事实上，从这一理论推导出的基本原理是利用最大带宽得出一微型微天线的具体尺寸。与这现象具相关的，还巳知微型天线的特性是输入电抗(电容或电感)大，其通常必须由一外部匹配/负载电路或结构作出补偿。这还意味着把谐振天线装入一与谐振波长来看为小的空间是困难的。微型天线的其他特征是其辐射电阻小及效率低(参阅R.C.Hansen，基天线本局限，Proc.IEEE，vol.69，no.2，February 1981)。
一些天线小型化的技术基本上取决于天线的几何形状以大幅降低天线谐振频率并同时保留高的辐射效率。例如专利WO/0154225公开了一套可适用的填满空间的天线几何形状(SFC)集。这些SFC几何形状的另一好处是在某些情形下天线具有多频带的响应特征。
维度(D)是一通常所用的参数，在数学上描述一些回旋状曲线的复杂性。在数学上对维度有许多不同的定义，但本文采用盒计维度(对那些懂得高等数学理论的人来说是熟知的)来描述一些实施例。(参阅关于维度的数学概念的讨论，例如W.E.Caswell and J.A.Yorke，Invisibleerrors in dimension calculationsgeometric and systematic effects，Dimensions and Entropies in Chaotic Systems，G.Mayer-Kress edit.，Springer-Verlag，Berlin 1989，second edition pp.123-136，and K.Judd，A.I.Mees，Estimating dimensions with confidence，International Journal ofBifurcation and Chaos 1，2(1991)467-470).
应当明白，本发明与一些叫作晶片天线的现有技术设计本质上是不同的。(参阅例如H.Tanidokoro，N.Konishi，E.Hirose，Y.Shinohara，H.Arai，N.Goto，1-Wavelength Loop Type Dielectric Chip Antennas，Antennasand Propagation Society International Symposium，1998，IEEE，vol.4，1998；Electromagnetically coupled dielectric chip antenna，Matsushima，H.；Hirose，E.；Shinohara，Y.；Arai，H.；Golo，N.Antennas and Propagation SocietyInternational Symposium，IEEE，Vol.4，1998)。这些是典型单个组件天线产品仅把天线装入表面贴装器件内。为达到必需的波长压缩，那些天线结构主要使用高介电常数的材料譬如陶瓷。使用这样高介电常数材料的缺点是造成天线带宽非常狭窄、材料引致信号损耗严重、以及制造方法及材料与目前多数晶片或封装制造方法不相容；因此它们除天线以外不包含其他组件或电子元件，不适用于FWSoC或FWSoP。相反地，本发明取决于天线几何形状的新特定的设计及其能够使用目前集成电路封装结构所用的材料，以致于使成本减到最低同时与该系统的其余部分达到顺利的整合。
最近公开的一些RF SoP构形也包括封装中的天线。再者，这些设计大多数基于一种适用于高频(因而波长短)的常规微带、短路微带或PIFA天线，其特征为增益减少。在K.Lim，S.Pinel，M.Davis，A.Sutono，C.Lee，D.Heo，A.Obatoynbo，J.Laskar，E.Tantzeris.R.Tummala，RF-System-On-Package(SOP)for Wireless Communications的论文中。(IEEE Microwave Magazine，vol.3，no.1，March 2002)描述了一种包含一具有集成天线的RF前端的SoP。该天线包含一由短路引线组成的空腔谐振器支援的微带并以5.8 GHz工作。照该论文所述，把频率扩大到目前多数无线和移动电话使用的1-6 GHz范围的设计是困难，主要限制在于这样长的波长下常规天线的大小。Y.P.Zhang，W.B.Li，公开了另一天线封装设计(Integration of a Planar Inverted F Antenna ona Cavity-Down Ceramic Ball Grid Array Package，IEEE Symp.on Antennasand Propagation，June 2002)。虽然天线以BluetoothTm频带(2.4GHz)工作，但该IC的封装是相当大(15×15毫米)而且天线性能欠佳(增益小于9dBi)。
专利申请EPl126522描述了一装配在BGA封装上的独特的双重S形天线设计。虽然该专利申请没有提供封装大小的准确资料，一般来说，S形槽式天线的谐振波长为S形模式张开长度的两倍。再者，这对波长在120mm以上的一般无线应用的整体封装太大。还有，这设计要求与一高介电常数材料结合，因而导致天线带宽减少、成本增加、和整体天线效率降低。有几种标准配置关于封装的构成和结构的构形，主要取决于应用。
一些基本的结构是单列直插式(SIL)、双列直插式(DIL)、以表面贴装技术的双列直插式DIL-SMT、方型扁平式(QFP)、引脚球闸阵列(PGA)、微球闸阵列(BGA)以及小外形封装。其他派生类型例如塑胶球形触点阵列(PBGA)、陶瓷球阵列(CBGA)、带载微球闸阵列(TBGA)、超级球阵列(SBGA)、微球阵列BGAR。
这样一些配置在它们的晶片级封装(CSP)版本中出现，其中半导体晶片通常占封装区面积高达85％。可通过一些标准方法和技术，主要是焊接线法、卷带自动接合技术及覆晶法实现所述封装与半导体晶片或晶粒的互连。可在一些封装制造商的网站，例如www.amkor.Com找到一些标准封装构造的叙述。(同时参阅L.Halbo，P.Ohickers，Electronic Components，Packaging andProduction，ISBN82-992193-2-9)在过去几年，主要由于多晶片模组(MCM)应用发展(参阅例如N.Sherwani，Q.Yu，S.Badida，多晶片模组介绍，JohnWiley & Sons，1995)，封装技术有了一些改进。这些由集成电路封装组成，其一般包含一些晶片(例如一些半导体晶片)及微型分立元件(偏置电容器、电阻器、电感器)。根据材料和制造技术，MCM封装分为三种主要类别叠层结构(MCM-L)、陶瓷(MCM-C)及淀积布线(MCM-D)。也可是一些它们的组合，譬如MCM-L/D和其他派生譬如Matsushita ALIVH。这些MCM封装技术适用于范围广泛的基体材料(例如E-glass/环氧、E-glass/聚铣亚胺、wovenKevlar/环氧、S-glass/氰酸盐酯类、石英/聚铣亚胺、thermount/HiTa环氧、thermount/聚铣亚胺、thermount/氰酸盐酯类、PTFE、RT-Duroid 5880、Rogers R03000和R04000、polyiolefin、铝土、青玉、石英玻璃、康宁玻璃、铍氧化物及GaAs和硅)，以及各种制造方法(厚膜、薄膜、硅薄膜、聚合物薄膜、LTCC、HTCC)。
发明内容
本发明一般涉及新颖的集成电路封装，其在封装之内包含新系列微型天线。此外，本发明涉及含天线封装的材料和组件的新颖的配置方法。
本发明的特征是天线的尺寸小，可在典型无线电工作波长下使用非常小的封装(譬如CSP封装)；天线的几何形状可实现这样的微型化；封装之内天线的配置；以及天线设计与任何现今实际封装结构相容；本发明的集成电路封装一般包括一以导电图形方式整合在所述封装的天线。本发明的其中一个特征是导电图形的几何形状。所述导电图形包含一曲线，该曲线具有至少五部分或段，所述至少五段曲线的每一段与每一毗邻段形成一对角，所述段中的至少三段小于所述天线最长自由空间工作波长的十分之一，其中，所述毗邻段之间形成的一对角的较小的角小于180度(即没有一对部分或段设定一较长的直线段)，以及所述毗邻段之间形成的一对角的至少两较小的角更小于115度，其中所述较小的至少两个角是不相等的，其中所述导电图形可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。在一些实施例中，所述曲线的配置是这样的， 所述两角分别以顺时针和反时针方向设定在曲线的两边，以减小电感耦合作用。
在一些实施例中，SFC几何形状可用作塑造包含在所述封装的天线的部份，只要在所述封装的天线的几何图形是根据本发明配置。虽然WO/0154225SFC描述的几何形状对小型化很有帮助，但在效率和输入阻抗方面存在一些缺点，需要依照本发明公开的特别封装和天线几何形状改进。在许多情况下，由于WO/0154225SFC描述的天线几何形状有过多的段数，不符合在天线小型化与性能之间的最佳取舍，因其对段数(把天线几何图形分成10段会降低天线效率)的要求太严格，及因其在段之间的角需要根据本发明的配置(至少两角度小于115，但它们不必全部小于115)以装进所述封装及在封装内运作。
对于那些大小为关键性的、小型化程度是非常高的封装，天线的特征曲线的特征是盒计维度将会大于1.17。为作进一步小型化，所述特征曲线的盒计维度范围将会设定在1.5和3之间。对于一些实施例，推荐的曲线的盒计维度大约为2。
本发明适用于若干天线拓扑结构，包括平衡和不平衡的。特别是，一些适用于根据本发明的天线结构包括单极、偶极、环形、折叠及装载的单极和偶极天线以及它们的槽式或开口式的等类型天线(槽式单极、槽式偶极、槽式环形、槽式折叠及装载的单极和偶极天线)。
其他结构包括短路的和弯曲的单极天线(L单极天线，IFA)、复式结构、耦合单极天线及偶极天线以及它们的孔径等类型。全部所述的天线类型都具有根据本发明在一集成电路封装组件上的特征图形。其他合适的天线配置是一微波传送频带或微带天线，包括它们的短路版(短路的微带和平面倒置F或PIFA结构)；然而对于所述平面结构情况，应在公开的几何形状中选择某一种形状以达所需的小型化级别。特别是，本发明的特征图形的曲线应包括至少十五段，其中至少七段小于天线最长的自由空间工作波长的二十分一。符合本发明的基本几何图形方面的其余一般条件，如上文所述，适用于微带天线及其短路版。
本发明与任何现今集成电路和集成电路封装生产技术和结构相容。例如，以卷带接合或覆晶技术代替线焊以使晶片与封装互连。
此外，范围广泛的低损耗电介质材料及单层或多层的生产技术譬如使用在MCM-L，MCM-C和MCM-D或D/L的典型技术(例如HTCC，LTCC，叠片结构，薄和厚涂膜加工)可与最近公开的天线几何图形和封装相结合以实现本发明。类似地，本发明与在一单个封装内包含两个或多个半导体晶片的MCM电子结构相容。MCM封装结构是典型的用于开发SoP解决方案，例如除了半导体晶片外可在封装上装配其他RF有源和无源元件。这意味着在本发明的一些实施例中，天线会经由装配在所述封装上的一RF前端电路(包括例如过滤、偏置、混合和放大级)或其他无源元件(传输线、平衡不平衡变压器、匹配网路等等)而不会如图1例子般直接连接到半导体晶片。
以上描述的范围主要涉及本发明对天线小型化其有效地结合到集成电路封装所起的作用。
值得注意的是不是每一折叠结构也可实现所要求的天线小型化程度，这是由于段和弯之间的电耦合以及空间的低利用效率，在任何配置中把一长导线或导电体挤在一起不是总会达致高效的天线特性。本发明为达到天线结合到集成电路封装的理想程度而提供所需的天线小型化程度。
当然，按照应用(例如移动电话GSM、DCS或PCS、BluetoothTM、WLAN、IEEE802.11a、IEEE802.11b、Hyperlan、Hyperlan2、UMTS、AMPS、WCDMA、DECT、UWB、CDMA-800、PDC-800、PDC-1500、KPCS、晶片无线互连、GPS等)而对天线的带宽、阻抗、效率、大小、包装密度有不同的要求。每一种应用都要在一些所述的参数上作取舍，但总可根据本发明的基本精神所出所述取舍。
图1所示为根据本发明的一集成电路封装的实施例，其包含一由具有七段的导电图形构成的天线。
图2所示为根据本发明的一集成电路封装的实施例，其包含一偶极天线。
图3所示为根据本发明的一集成电路封装的实施例，其包含一槽式或开口天线。
图4所示为根据本发明的一集成电路封装的实施例，其包含一槽式或开口天线。
图5所示为根据本发明的一集成电路封装的实施例，其包含一槽式或复式天线。
图6所示为根据本发明的一集成电路封装的实施例，其包含一环形天线。
图7A所示为根据本发明的一集成电路封装的实施例，其包含一耦合偶极天线。
图7B所示为根据本发明的一集成电路封装的实施例，其包含一有源单极天线及一寄生单极天线，该两单极天线经由一相近的区域耦合。
图8A所示为根据本发明的一集成电路封装的实施例，其包含一平面倒置F天线(IFA)。
图8B所示为根据本发明的一集成电路封装的实施例，其包含一限定了至少一部份的区周界的天线曲线。
图9A和9B所示为根据本发明的一集成电路封装的实施例，其包含一与一曲线结合的实心导电图形。
图10A-10N所示为现有技术的空间填满曲线实施例，其适用于根据本发明的集成电路封装。
图11A-11D所示为根据本发明集成电路封装的实施例，其包含Hilbert曲线形式的单极天线。
图12A-12E所示为根据本发明集成电路封装的实施例，其包含偶极天线。
图13A-13C所示为根据本发明集成电路封装的实施例，其包含环形和槽式天线。
图14A所示为一根据本发明集成电路封装的实施例，其包含一槽式单极天线。
图14B所示为一根据本发明集成电路封装的实施例，其包含一槽式偶极天线。
图15所示为根据本发明的一集成电路封装的实施例，其包含一单极天线和一接地面或接地电线。
图16A-16E所示为适用于本发明集成电路封装的常规封装结构。
图17所示为根据本发明的一集成电路封装的实施例，其包含一具有非线性段的天线。
图18所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一复式单极天线。
图19所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一单极天线。
图20所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一单极天线。
图21所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一L形的单极天线。
图22所示为根据本发明的一集成电路封装的实施例的一顶视图，其包含一槽式天线。
图23所示为根据本发明的如何计算盒计维度的实施例。
具体实施例方式
本发明涉及一集成电路封装，其包括至少一基体而每一基体包括至少一层、至少一半导体晶片、至少一接线脚以及一位于集成电路封装里但不是在所述至少一半导体晶片上的天线。所述天线包括一导电图形，所述导电图形的至少一部份包括一曲线，其中所述曲线包括至少五段，所述至少五段曲线的每一段与每一毗邻段形成一对角，所述段中的至少三段小于所述天线最长自由空间工作波长的十分之一。所述毗邻段之间形成的一对角的较小的角小于180度，以及所述毗邻段之间形成的一对角的至少两较小的角更小于115度，其中所述较小的至少两个角是不相等的。所述曲线可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。
本发明封装配置的其中一个好处是可实现具有天线的高密度封装。在一些实施例中，如图19和21所示的，天线可放入一长方形区内，该长方形区最长的边小于天线最长自由空间工作波长的二十分之一。在某些情况下如图21所示，包括布局、天线和晶片配置的封装配置可达致整体封装小于天线最长自由空间工作波长的分二十分之一。
本发明涉及的一方面是形成天线至少一部份的曲线的盒计维度。在一平面上的几何图形，其盒计维度的计算方法如下首先把带有格子大小为L1的一栅格放置在几何图形上并完全把该几何图形覆盖，点算含有几何图形至少一点的格子N1数目；其次把带有格子大小为L2(L2小于L1)的一栅格放置在几何图形上并完全把该几何图形覆盖，点算含有几何图形至少一点的格子N2数目。然后以D＝-(log(N2)-log(N1))/(log(L2)-log(L1))计算盒计维度D。
根据本发明，盒计维度是通过第一及第二栅格放进可包围所述天线曲线的最小长方形区内并运用上述计演算法计算。
第一栅格选的长方形区应与一含至少5×5格子或单元的阵列相配，而第二栅格应选的L2＝1/2L可使所述第二栅格含至少10×10格子。
最小长方形区应理解为所指的区其中栅格周界的整列或行没有不包含曲线的部分。因此，本发明一些实施例的盒计维度将大于大约1.17，而在某些所需小型化程度较高的应用中，盒计维度将设在1.5和3之间，1.5及3包括在内。在一些实施例中，推荐曲线具有大约为2的盒计维度。对于非常小型的天线，例如可装进在一最大尺寸相等于最长自由空间工作波长的1/20的长方形，必需以较精细的栅格进行盒计维度计算。在所述例子中，第一栅格将采用10×10相等大小的单元，而第二栅格将采用20×20相等大小的单元，然后根据上述算式计算出D。在小规模封装的平面设计中，即天线配置在封装基体上的一层的设计，天线几何图形包含的曲线的推荐盒计维度大约为D＝2。
通常，对于一特定的天线谐振频率，盒计维度越大则天线可实现的小型化程度越高。一种根据本发明提高天线小型化程度的方法是将天线图形曲线的几段配置成所述曲线横过至少所述包围所述曲线第一栅格5×5格子或相等单元当中的14单元。还有，在其他小型化程度要求高的实施例中，所述曲线至少两次横过至少所述第一栅格25相等单元当中至少一单元，即所述曲线在所述栅格的至少一格子内包括两非邻接部份。
图23A和23B所示的例子为怎样根据本发明计算盒计维度。以本发明的一曲线2300为例，其分别放置在由5×5格子组成的栅格2301之下及由10×10格子组成的栅格2302之下。可以从该图表看到，曲线2300分别触及栅格2301之内N1＝25格子及触及栅格2302之内N2＝78格子。在所述例子中，栅格2301的格子大小为栅格2302的格子大小的两倍。通过运用所述等式，可根据本发明得出曲线2302的盒计维度为D＝1.6415。本例子并具有本发明的一些推荐实施例的一些其他技术特征。曲线2300在栅格2301的25格子当中横过超过14格子，该曲线并且至少两次横过至少一格子，即至少一格子包含该曲线的两非邻接段。事实上，曲线2300是一双重横过的例子，所述的双重横过发生在栅格2301的25格子当中的13格子。
把天线装入封装的单层基体的封装配置在成本上是非常有效益的，因为只需使用一单个掩模便可在该层处理天线图形。在一些实施例(譬如如图1，2，4，5，18，19，20所示)中，天线配置在一单层并与曲线的一端连接，以使不需导线在曲线上越过。虽然不是必需的，本发明把天线和晶片两者装配在封装内基体的同一层的实施例为一更简单及降低成本的方案。
值得注意的是，根据本发明，天线结构并不限于一单平面结构，因为该封装可在封装的多层或组件中包含天线的一些部份或部件。
层与层之间可按需要经由一些孔和过柱相互连接。一些实施例中的一推荐的配置是在至少一封装基体之内的至少两层或多层重复一相似的天线图形，并在一处或多处使所述相似的天线图形相互连接。通常，使所述相似的层相互连接的推荐的地方为馈电点。这样可使电流对称地在每层上分流，因而使整体天线电阻较低并使天线更有效率。
一种这样简单、低成本的包含一单个基体的封装版本，该基体两面具有一导电天线图形，所述天线图形由至少一孔连接。
在其他实施例中，构成天线结构的两个或多个导电图形配置在封装基体的两层或多层上，但那些图形是不同的。当中至少一图形包含具有至少五段的本发明曲线，而在其他的一层或多层的一导电图形或多导电图形用作改变天线的阻抗和带宽、谐振频率、辐射图形或同时改变所述的组合天线参数。
其他实施例中天线结构分布在几层平行层上，其配置为一主与寄生方式。即是，封装内的一个或多个基体包含多层电介质层，其中该封装在第一层包含天线的至少一第一导电图形，该第一层上的第一导电图形与该半导体晶片耦合或连接。与晶片连接的所述第一导电图形是天线配置中的有源元件。在这配置中，该封装在其他基体的至少一第二层包含至少一第二导电图形，第二导电图形以电容或电感耦方式与第一导电图形连接，第二导电图形作为天线的一寄生元件。如图1-6，11-15和17-22所示的封装实施例中的天线，其可成为有源寄生天线配置中的有源元件，其中在同一或其他基体上的一个或多个寄生元件的一平行层上的至少一另外的天线图形可作为天线结构的一个或多个寄生元件。寄生元件的主要作用为增加天线的带宽和效率，以及可精细的调校输入阻抗以与连接到天线的输出放大器输出阻抗相匹配。
一有源寄生配置的实施方式为本发明任何封装实施例可以电感/电容方式或两者的组合方式与一外部天线耦合。这样封装内的天线集成为有源天线，而外部天线成为所述封装内的有源天线的寄生天线。在封装内的天线图形如非平面、多层或体积结构等的案例中，盒计维度的计算可通过一三维的栅格，利用平行六面体单元代替长方形单元放入分别为5×5×5单元和10×10×10或20×20×20单元。在所述例子中，曲线的维度可大于二，在某些情况下可达三。
图1所示为一根据本发明的实施例。封装布局的配置成晶片103被偏置在相对基体102的中心，以使区域101可容纳天线100。根据本发明，长方形区101的最长边长是最长天线工作波长的1/5。这特定实施例包含一具有单个辐射臂100的单极天线。所述的臂由五段或五段以上组成(在这例子中，由111至117的七段组成)其中至少两个角譬如121和122少于115度。虽然不是必需的，最好是至少两少于180度的角以顺时针和逆时针方向设定在曲线的两边(右边为121，左边为122)。天线曲线100经由一连线105与一半导体晶片上的垫连接，所述连线包括但不局限于一焊线。其他焊线，或类似的焊线，可用于通过接线脚107使晶片与外部电路连接。如现有技术中公知的单极天线由于其一不平衡的、不对称的结构，它需要晶片103的两RF接线脚之一接线脚通过至少一接线脚107与一外部接地面连接。还有，在这特定实施例中，区域101在天线图形100之上或之下及在区域101之上或之下的至少一半以上面积都不存在导电材料。在类似的实施例中，在天线图形之下或之上放置的唯一喷镀金属是为使晶片与封装插脚连接的导线(譬如焊线或金属条)。这种配置也适于装有FWSoC模组的电路板或PCB。
一类似图1的实施例，其包含的一单极天线可由一折叠单极天线代替。为使一折叠单极天线在封装内配置，天线之自由端通过一导线与一封装的接地接线脚连接。
图2所示为本发明的另一实施例，其中封装2包含一根据本发明的偶极天线200。该具有两辐射臂201和202的偶极天线与一由几根靠近导线譬如两焊线构成的差分输入输出接线脚105连接。其他适当的引线件包括两装在天线同一层的导电条，该两导电条直接地或通过一孔与一覆晶晶片锡球连接或通过卷带式自动接合(TAB)与一覆晶的连接垫区连接。所述基体102可以是一层或多层的，但在任何情况下，在放置天线的层之下或之上的其他层，它在包含天线的区101的至少50％面积留下一不具有导电材料的空隙。
图3所示为本发明的一实施例，其中的封装3包含一槽式或开口天线。该槽式天线包含一间隔或切口300，该间隔或切口形成在一放置在封装基体的至少一层上的导电图形303上，该导电图形覆盖天线所在层的至少50％表面面积。虽然这不是必需的，但在本例子中的导电图形覆盖整个封装的表面(除设定天线的所述槽)。可自由选择的，该导电图形303的接地可通过一条或多条封装接线脚如107与装有封装的电路板上的地线连接。槽式天线的连接可通过例如使两导电接线脚301和302与晶片103连接的两焊线105。另一连接该天线的方式为在天线层上放置两加一平行层上的导电条，并通过一孔把该两导电条与在每一边槽上的几点连接。在任何情况下，每一导电接线脚301和302将放置在形成槽的曲线的两边。另一非对称的、不平衡的天线连接方案包括利用一在槽之上或之下横过的微带传输线。可形成所述微带传输线，以使含有所述槽的导电图形成为所述微带传输线的接地面，而传输线的另一部分则成为在导电图形之下或之上的平行层的导电条图4所示为槽式天线的又一实施例。在该例子中，槽400与在该槽上的导电图形的周界相交于一点401。换句话说，该槽不是如图3所述的封装例子般完全被导电材料包围。如图3所示的一实施例，该槽通过两接线脚405和406与曲线的两边连接。在一些应用中，实施槽式配置较实施图1和2的单极或偶极配置更值得推荐，因为可得相当高的辐射效率(电流流向导电图形的每一处，不限于只沿曲线流动)。还有，可通过移动接线脚405和406到沿天线周界的不同点控制阻抗。
根据本发明的槽式天线的一个好处是该天线可安装在一与该晶片不同的基体或层上。包含槽式天线的层或基体，其连接可通过例如一个或多个来自基体或包含晶片的层的导通柱、孔、垂直导线或连接柱。在这样的配置中，由导电图形覆盖的装有槽的表面可达致最大化，例如可达到大于天线封装整体覆盖区的80％。可根据一类似图16的封装架构45作为一包含所述配置的封装架构例子。槽式天线可装配在层1612中的一层，而晶片1601则装配在一多层基体1611上。虽然图16描述的是一种晶片的引线接合技术，但在许多应用中推荐覆晶晶片。覆晶晶片的好处是连接件面对其下的基体1611，这样晶片的顶面面对其上装配有槽式天线的基体(譬如1612)，可在所述晶片的顶面设置一导电表面以遮罩及保护晶片免受来自天线的电磁场影响。图5所示为封装5上的一复式天线结构，其中一些不需同样长的曲线在一些地方相交。特别是天线500包括三条臂501、502及503，其中每一臂的形式为根据本发明的曲线。在这一特定例子中，天线的形式如图1的单极天线，其设有的一单个连接埠通过导线105与晶片连接，而接线脚107之内的一条或多条导线与一外部接地面连接。可通过调整天线臂的长度和数量改变天线的频率响应特性。为获得宽频特性，通常每一由臂端到天线连接点的臂长度大致上相同。为获得不重叠频带的多频带响应特性，每一臂的长度主要与天线频率响应范围之内一特定频带的中心频率有关。所述复式配置还与以下但不局限于的天线类型相容偶极天线、平面倒置F天线或槽式天线。图6公开了一封装6，其包含一根据本发明的环形天线600。在这实例中，曲线设定一环的周界并在环的两端设有可通过105与晶片连接的差分输入接线脚。再者，为改善这系统的性能，该封装的配置为在任何在天线600所在层之下或之上的层的至少50％正投影面积101设有一没有喷镀金属或导电材料的空隙。类似地，该封装也可设成为使封装或模组所在的PCB在任何具有喷镀金属的层上留下这样的空隙。
在图7A的封装7包括设有两臂701和702的耦合偶极天线700，所述两臂通过一邻近区704耦合一起。根据本发明，在区704中导线之间的最短距离应少于天线的最长自由空间工作波长的1/10。图7B公开了另一实施例，其中封装7包含一有源单极天线751和一寄生单极天线752，所述寄生单极天线752通过封装的至少一接线脚例如753与一外部接地面或接地电线连接。此外，该封装将包含至少接线脚107当中的另一接线脚，所述的另一接线脚可使晶片103中的一RF参考电压与外部地线连接。天线的两导电部分譬如有源单极天线751和寄生天线752可通过一邻近区754相互耦合，其中在区704中导线之间的最短距离应少于天线的最长自由空间工作波长的1/10。
图8A公开了一包含一平面倒置F天线(IFA)的封装8。与先前公开了的实施例相似，晶103位于偏离封装102的中心，以腾出地方101容纳天线导电图形。与早先实施例一样，该图形位于支承该块晶片或集成电路103的封装的层上，或在多层基体的实施例中位于基体102的任一平行层上。假如天线位于一与晶片不同的层，该天线总可经由一穿过一层或多层的孔与适合的接线脚105连接。在该实施例中，天线800以其当中一端通过至少一封装上的接线脚107例如803接地。此外，该天线通过一导线105例如一焊线或一连接覆晶晶片上的焊球的导电条与天线曲线的一中间处连接。
图8B所示为本发明的又一实施例。在该实施例中，封装85包含一天线曲线851，该线曲线851设定一范围区850的至少一周界部份，该范围区被一导电材料填满。在范围区850之内的一处被选择作为连接的地方，例如在区域852，该处可通过一导线与晶片103连接。该导电图形可使用于许多不同的方式。它可构成一单极天线，在该实施例中，晶片103的RF参考地线端通过封装的当中至少一接线脚107与一外部导电地线连接。一单极天线需配置成在其所在位置的层之上和之下的在封装的任一层或配置有封装的外部基体的任一层上的任何围住导电图形的投射区101中设有最少50％面积没有喷镀金属的空隙。当区101之下超过50％的面积被导电材料填满时，天线成为一根据本发明的微带天线或接插式天线，导电材料成为微带天线或接插式天线的地线。如果在天线导电图形之内任何一处另外设置至少一接地导线，天线更成为一平面倒置F天线(PIFA)。在一微带、接插式或PIFA天线例子中，推荐的接部分为覆盖天线之下超过50％的面积。所述接地部分可设置在任何支承天线和(或)晶片103的基体102的层，或设置在支承封装的外部基体或PCB上。
在任何微波传送频带或微带配置例中(包括PIFA)，本发明的图形特性应根据本发明包括一含有至少十五段的曲线，其中至少七段小于天线的自由空间工作波长的1/12。为达到使天线可结合到一小的空间的理想的小型化程度，这是必需的。其余符合本发明主要在几何方面的一般条件，如上所述的，适用于微带天线及其短路版。
本发明的天线几何形状并不全由至少五段特征的曲线局限。曲线只需限定几何图形的一部份或形状，例如一单极、一偶极或一IFA天线的导电条或导线一部份；槽式或开口天线的一缝部份；微带天线的一天线周界部份。例如，图9A和9B所示为一封装内配置有两天线的两封装9和10例子，其中实心的导电图形910和911与曲线920和921结合，但曲线920和921不限定整个天线形状。
图10A至10N是现有技术为设计天线的空间填满曲线的例子。WO/0122528公开了其他具有缩小天线特征的多频带天线类型天线的多级天线。
图11A至11D所示为本发明推荐的四实施例。所有四封装例子26至29都包含一根据本发明的单极天线。在图11A的封装26里，晶片103位于偏离封装的中心，以腾出地方101放置天线导电图形1100。在该特定例子中，天线图形1100由一空间填满Hilbert曲线设定。该晶片103通过一导线1104与天线图形连接，而第二RF接线脚通过导线1102与封装当中的至少一接线脚例如1101连接。
图11B所示为在封装27内的另一单极天线配置。图11A封装26与图11B的封装27的主要区别在于图11B的天线图形1120沿封装的较长边配置，使在封装内的天线整体长度可达致最大。结果是辐射电阻、带宽和天线效率的增加。该目的，修改了SFC曲线14以提供长形特性的天线图形1120。虽然本实施例的天线图形以一特定SFC例子譬如14说明，但可根据本发明的任何常规曲线实施一使天线长度达到最大的类似实施例。在图11C中的又一例子为封装28包含一单极天线，其中结合了基体的最大可用表面与天线图形的最大长度。曲线被分割成两部分1130和1132，该两部分通过一导电段1131相连接。该最优化的配置为尽可能把晶片103放置在靠近封装的一拐角。在该实施例中，包围天线图形的长方形区也包围该块晶片或电路块103。从该实施例可清楚地了解到本发明的天线和晶片不必分别装配在非重叠的长方形区。
虽然图11D的封装29看起来与图11C的封装28相似，事实上图11C的封装包括一不同的天线结构。图11D的天线配置是一复式单极天线，其具有的第一及第二臂通过导电段1142相互连接。臂1140的一端与晶片103连接，而另一端则空接。该实施例中，当臂1141的长度和形状与从段1142到臂1140端的臂1140部份相同的时候，可提高天线的效率。这是因为天线的电流强分流在两相等臂上，电阻因而减半，至少在包括从段1142直到天线两臂端的天线部分。值得注意的是，包围天线的面积是相对封装可用面积的最大面积；这同时增加了天线带宽和效率。
可以见到在图11A或11B中的天线曲线具有的盒计维度大于1.5；特别是曲线的盒计维度在1.9和2.1之间。可同时看见，如长方形101由5×5相等格子的栅格组成，则曲线将横过超过25格子当中的14格子(横过大约75％格子)。
还可同时看见，设有天线图形的曲线至少两次横过当中一格子。这天线配置特征(一高维度的盒计维度，一最大的表面利用率，结合大量的小段以构成长的曲线)是特别适合较高小型化程度需要；例如当长方形区101最长的边小于自由空间工作波长的1/20。
图12所示为包含偶极天线的封装的一些实施例。在图12B的封装31，其偶极天线1221和1222两相等的臂的形状是根据本发明的曲线。图12A所示为另一包含偶极天线配置的封装30。在该实施例中，每臂被设置于该块晶片的两面，以使从一臂的端到另一臂的端的天线整体尺寸达到最大。这改善了天线的辐射电阻、带宽和效率。进一步的改善可通过如图12C的复式偶极天线封装32的偶极天线排列。其中，偶极天线的第一臂被分割成两曲线1230及1231，而第二臂被分割成两曲线1232及1233，以使电流强度及整体电阻损耗减半。每臂的两分支部分别通过导电段1234和1235连接。该偶极天线长度与横截尺寸的最大配置使天线的整体带宽和效率达到最大。
在图12D和12E中，封装33和34适用于折叠偶极天线。在封装33中，由区1241包围的偶极天线相等于由区1242包围的偶极天线，除了由区1242包围的偶极天线，在其中心通过一对导线与晶片或电路块连接。该两偶极天线以其端连接，如折叠偶极天线一般的处理方法。为两偶极天线设有折叠偶极天线结构的另一可行配置显示在图12E中封装34的区1251和1252。折叠偶极天线结构与非折叠天线结构相比的好处是输入阻抗的增加及天线带宽的改善。
可以见到，在图12D和12E中封装33和34的天线几何形状形成一闭合回路，因此可设定一环形天线。能以折叠偶极天线或环形天线运作的结构取决于工作频率和激励方式。这意味着该天线能以多模式天线方式运作，其可用于例如在同一封装中结合到两工作于不同频带的通信或无线服务。
图13A-C描述的是根据本发明集成电路封装用的其他环形天线例子。在图13A，封装35包含通过在半导体晶片103附近一些象Hilbert部分构成的一导电曲线1301。该环与由一对导线1302形成的一差分输入/输出埠连接。再者，该配置使环形包围的周界和面积达到最大。该曲线的盒计维度是在1.9和2之间，因此提供了一工作于非常低频率的高密度封装。这是晶片放置在围住天线导电图形的长方形区内的另一实施例。为避免该块晶片暴露于该环内流通的强磁场，该晶片可包含一屏蔽至少一表面的导电层。为此目的，推荐一覆晶晶片的配置。
在图13B中封装36是图13A中封装35的双重版本，其中该环以一槽的形式设置在任何支承晶片的基体层的一导电图形上。在该例中，就封装密度及表面的最大利用率而说，可得到同样的好处。该环形的连接方案同样地是差分的，一导线1311与环形内的导电区连接，而一第二导线1312放置于外导电区上曲线的另一边。如图13C所示，该两导线1321和1322不需要在晶片的同一边相互靠近，它们可在例如对边。天线的阻抗取决于该两导线的相对位置，这有利于调整天线使其与晶片内输出RF放大器的所需输出阻抗相匹配。
图14A中的封装38是图11B中的单极天线的双重版本。
由于尽用了天线的可用长度，它享有在最高效能和辐射电阻方面同样的好处。事实上，它可被看作图11B的封装27与图4的封装4的组合。象图4的封装4，天线是一槽式，该槽与包含该槽的导电图形的周界相交于一处地方。其他组合也是可行的，例如在图3，支承该槽的导电图形内包含槽的两端，或如图14B的封装39，以两端与导电图形的周界相交。
图15所示为一包含一单极天线1501的封装。在例中，接地面或接地电线的一部分放置在天线的同一层，以这样的一种方式，它不与其中包含单极天线的臂1501的长方形区1505重叠。该天线通过一导线1503连接。在该特定实施例中，显示怎样放置单极天线的端1504使其靠近接地面1502。这些提供的电容负载有助于整体天线的小型化。图16A-16E在没有任何局限目的下，描述一些常规集成电路封装结构(元件41、42、43、44、45)的例子。全部具有一些共同配置部分。在大多数场合，一半导体晶片或集成电路块1601，1606固定在该封装关键性部分的一基体或叠层1610上。此一基体或叠层用作一机械性的支承半导体晶片或集成电路，并有利于晶片散热，以及提供一些使该块晶片与外部世界连接的接线脚1603，1604。该块晶片和封装可通过许方式相互连接。一最常用的方式是通过焊线1602连接，虽然其他技术例如磁带焊接、或覆晶晶片技术也是可行的。该封装通常被一塑胶模围住或包括在封装1615之内，以保护晶片及与接线脚连接的连线。
图16A的元件41为一接线脚是插脚连线的封装结构例子。这种插脚连线常用在DIL、DIL-SMT、QFP和PGA封装里。通常这些插脚包围住封装的周长并直接地通过焊线或在基体顶部的导电条与晶片连接。在某些情况下，金属框架包含经由焊线连接(通常由热压缩)到该块晶片的接线脚及导电条。在PGA封装，接线脚不仅配置在封装的周界附近，还配置在封装之下的一2D栅格列阵之中。这通常使用于晶片和封装同时需要多接线脚的场合。
在图16B-D的元件42，43，44和45展示一些BGA封装例子，其中接线插脚由焊球1604取代，该互连技术是覆晶晶片结构的特征(参阅元件43和44)，其中该块晶片以一模拟方式与封装连接。在一覆晶晶片配置中，该晶片倒置的装配，其连线面对以下的基体或叠层。在该配置中，通过一列导电球或突出件1605相互连接。
市场需要体积小的和低成本的集成电路，导致产生新的可增加晶片功能的同时减少了封装覆盖面积的封装结构。在图16D中的元件44为一晶片尺寸型封装(CSP)，其中的封装缩少到几乎与缩少了的晶片覆盖区相等。
其他增加封装密度的方法包含在封装之内的一或多个基体上利用多层结构。在图16E中的元件45是一封装结构例子，其中多层电介质层1611堆叠一起以形成支承该晶片的基体。在基体的每层可支援若干喷镀金属和导电条，以便晶片1601与接线脚1604相互连接或连接到装配在基体上的其他晶片或电子元件(譬如电阻器、电容器、电感器、滤波器、混频器、放大器、振荡器等)。这些喷镀金属层可经由孔和柱1614相互连接。另外，该晶片之上或之下可包含其他叠层或基体1612以支承另加的元件或晶片。再者，这另加的基体可通过孔和柱与其他基体相互连接。
虽然由段组成的曲线所形成的本发明天线在图中被示为线性，本发明的曲线并不局限于由线性段组成。组成本发明天线曲线的一或多段，直到和包括所述天线曲线的所有段，可是非线性的。例如，如图17所示，曲线1702包含几段非线性段。当本发明的天线曲线包含至少一非线性段的时侯，具有至少一非线性段曲线的任何一点与一完全由线性段组成的相同曲线之间的最短距离是小于天线最长自由空间工作波长的1/10。无论曲线有多少非线性段这都是正确的。如图17中所描述，曲线1701(以破折线显示)代表一与曲线1702相同形状的全线性段，其中曲线1702具有非线性段。在曲线1702与曲线1701上的任何一点之间的最短距离小于天线最长自由空间工作波长的1/10。图18至21所示为根据本发明配置封装的另外一些例子。图18显示一复式单极天线配置，配有对称地配置在封装基体两边的两同样的臂1801和1802。该晶片1805配置在偏离封装基体1803的中心，但处于其中一基体边缘的中央。这可使两臂从段1807对称地延伸。可使由天线覆盖的面积达到最大，并同时保持两曲线的最大长度以便可有效地压缩天线尺寸。特别是，在该封装上一5×5单元的栅格的至少大约80％单元包含曲线部份。曲线的盒计维度接近2。
图18显示一半导体晶片1805的实施例，其包含至少两天线用的RF连线1804和1806。连线1806位于双分支结构的输入端，而连线1804则连接到该封装的其一接线脚1808，所述连接通过例如，在基体1803上的一孔以及在基体1803第二层的一导电条通过所述孔与至少一接线脚1808连接。接线脚1808连接到一外部接地面，例如在一电路板或PCB上的一导电层。虽然图18所示为一焊线例子，对熟识所述技术的人会了解到其他互连配置(如覆晶晶片或TAB)可同样适用于晶片1803与封装1808的接线脚之间的互连。
如图18所示的一天线配置实施例，其可用于例如对一在小于10mm×10mm(即一封装的尺寸小于天线自由空间工作波长的1/10)的面积上并工作于2GHz的天线进行封装。这还未考虑到通过这种天线设计与一高介电常数基体1803的结合可得的额外尺寸减少。这意味着可使用常规的低成本封装材料譬如聚亚胺化合物，而不需使用高成本的高介电常数电介质材料。另一方面，如果该封装由高介电常数材料制成，在牺牲一些额外损耗(较低的效率)及较窄带宽的情况下，天线及封装的小型化可更进一步。该实施例适用于例如用于BluetoothTM的FWSoC、WLAN IEEE802.11及UMTS/3G-WCDMA。
图19所示为根据本发明的又一实施例。该封装包含一单极天线，该单极天线包含一辐射臂，该辐射臂的一处地方用作连接。该晶片提供一与天线连接的连线以及一与外部地线连接的连线。在该实施例中，封装配置成长方形的几何图形，封装的一半面积提供给天线而另一半提供给晶片。为达到最大的压缩尺寸，理想的天线曲线盒计维度为大约2。这配置可使例如把一大约在2GHz工作的FWSoC操作系统(包括，但不局限于BluetoothTM的FWSoC、WLAN IEEE802.1 1、或UMTS/3G-WCDMA)封装在一小于10mm×5mm的模组内。在这种情况下，围住天线的最小长方形的最长边小于对应的最长自由空间工作波长的1/30。
根据本发明的其他实施例，对于非常小的封装例如一大小接近天线的最长自由空间工作波长的1/30的正方形封装，提供了有效的解决方案。电路配置在该封装拐角附近，而因此在封装基体上留下给容纳天线导电图形的L形面积。在这种配置中，单极天线由一单辐射臂设定，该臂的形状为根据本发明的曲线2102。推荐把曲线的第一端2101设定在L形面积一边的封装边缘附近，而单极天线的自由端2100则设定在L形面积的另一边。为达到这样的高封装密度，推荐的盒维计度为大约2。
对于一些略为较大的封装(例如一边长为天线的最长自由空间工作波长的1/10的正方形封装)，推荐的天线图形应包含少量的段，并尽量填满可用空间。图20所示为一封装，其包含具有所述特征的单极天线。在该实施例中，单极天线包含两相等的辐射臂2000和2001，所述两臂在一处地方相互连接并在所述地方通过一导线2002与天线连接。与其他单极天线配置一样，第二导线用于第二RF输出端或晶片接地端与外部接地端的连接。一焊线连接到一孔2003。孔2003连接焊线到一导电条，该导电条在另一层延伸直到它连接到封装的至少一与外部接地端连接的接线脚。
图22所示为根据本发明封装的又一实施例。天线是在一导电图形2204上的槽，除了所述的槽外，所述导电图形完全地覆盖着一封装基体层。可选择的，一些孔可用作导电图形之上或之下的其他层之间的互连。更好地，导电图形2204连接到一或多个封装相互连接的连线以便导电图形与外部接地端连接。在该实施例中，槽2200的一端2201与导电图形2204的外部周界相交。而另一端2202则完全地被图形2204包围。再者，天线由一对导线连接，例如几条焊线，每一导线连接到槽的每边的某处。还有，需要一高盒计维度(大约2)以达到所需的高封装密度，而所选的曲线需通过覆盖着天线最小的5×5栅格之内的至少75％格子。
熟悉所述技术的人将注意到，虽然为作阐明用途，早先大多数在图中描述的实施例为焊线配置，那些实施例与其他晶片互连技术是相容的，例如覆晶晶片或磁带焊接技术。还有，本发明提供一些晶片与一或多接线脚相互连接的方法。根据本发明的一种可行方式包含在至少一与天线图形不同的层配置一些导电条。为减小在导电条之间及晶片与封装接线脚之间的耦合，推荐在可能情况下配置所述导电条以使在天线结构之上或之下每一导电条以垂直方向横过。在那些接线脚形成两维列阵接线脚的封装中(譬如球栅格列阵、插脚栅格列阵的封装系列)，本发明公开了一有利于产生最小干扰的配置天线曲线和封装接线脚的方法。该配置包括选择一天线几何图形其中的曲线包含根据本发明的许多段，其中至少在接线脚列阵上方部分，所述的段与毗邻的段形成一90度角，所选的天线几何图形以使天线曲线跟随一沿长方形网的通道，其中网线从接线脚插脚或球的距离是等距的。一可实行所述配置的非限制曲线例子是根据Hilbert，Peano，SZ和ZZ几何图形的曲线。可清楚地看到，可利用如在图11中其他90度弯曲的曲线譬如12、13、14、15、18、1、20、21、或22的曲线作所述用途。
虽然早先所示的实施例为一从晶片直接连接天线方式，其他本发明之内的连接方案也是可行的。例如，其他无源或有源元件譬如电阻器、电容器、电感器、滤波器、谐振器、传输线、平衡-不平衡变压器、混频器、双工发送器、放大器或其他RF网络可放置在天线和晶片之间。这可经由许多不同的封装结构及技术譬如任何多晶片模组技术例如MCM-L，MCM-C，MCM-D或MCM-D/L实现。
早先实施例的一种天线与晶片或中间RF网络连接是通过电容耦合方式。由两靠近放置但没有直接接触的导线产生电容耦合，该两导线分别连接到天线及晶片或中间RF网络。例如，该两导线可包含在一封装基体上的两垫，所述的垫可以是共面的或一垫在基体不同的层上处于另一垫的顶部。在其他实施例中，可通过芯片上的一垫及与天线图形连接的基体上的一垫实现这种耦合方式。另一可行的天线连接方案是通过电感耦合方式，其中连接晶片的电流线圈与天线导电图形之内的线圈相耦合。可设置一与晶片连接及一与天线连接的两线圈在基体的同一层上，或把它们放置在同一基体之内或同一封装的不同基体之内的不同层上，并对准地放置在彼此之上以使两线圈之间的耦合达到最大。
可清楚地看到，图中显示的晶片和天线配置以及其他包括在本发明精神之内的，可有多种类型的封装结构配置。例如，许多所示的DIL结构可由SIL，QFP，PGA和BGA封装互换。通常，本发明所示的任何天线设计与任何种类的标准封装结构单列直插式(SIL)、双列直插式(DIL)、方型扁平式(QFP)、引脚球闸阵列(PGA)、微球闸阵列(BGA)和它的同系PBGA、CBGA、TBGA、SBGA、BGA的结合不存在局限。
另一天线导电图形的配置方式是建立在包围整体封装的塑胶模上。该图形可例如与晶片连接，该连接经由一电容或电感耦合到其一封装基体上的一导电元件，该导电元包括例如一天线辐射臂、与该晶片或一RF元件连接的一基体的电抗线圈或垫、或与晶片连接的网络。在该塑胶模上建立天线导电图形的一些形成技术方法譬如两次射出成型技术、射出成型技术、嵌件成型技术或MID成型技术。
虽然当一些服务或工作频率波段结合到同一系统时，在封装之内用一多频带天线例如一复式天线，可清楚地看到其他本发明之内的可选方案包括在同一封装之内配置两组或多组天线。例如，根据本发明的两组或多组天线可配置在同一基体层、在同一基体的不同层、在不同基体、甚至在基体及封装的塑胶包装。另一可行的配置为一包含两相似天线的两天线封装，其中每一天线独立连接及一导电图形相对另一导电图形旋转90度放置。这提供一可把极化分集通信系统结合到一封装内的有效方法。
根据本发明的一RF天线结合到封装技术提供了一有效压缩无线系统大小的方法，使该系统结合到一小的封装内变得可行。例如，本发明使在0.5到5.5GHz频带工作的封装系统的面积可小于10mm×10mm。例如，图21所示的一小于16mm平方面积封装，其可结合工作于ISM 2.4GHz频带的整个无线系统，而不需利用昂贵的高介电常数材料。这开拓了许多新应用领域譬如以下的系统BluetoothTM、IEEE802.11a、IEEE802.11b、Hyperlan、Hyperlan2、UMTS、GSM900、GSM1800、PCS1900、AMPS、WCDMA、DECT和GPS。
根据本发明的其他天线设计配置亦可整合到在半导体晶片内。虽然这可能会增加该系统的成本，但可更便利地把整个高频工作的系统整合到晶片内(SoC)。还有，封装内的同样设计可用于作为一不具有晶片的单个天线组件。
本发明的封装配置可在许多其他不同的环境里应用。这通过把天线获得的电磁能量耦合到晶片的偏置电路的方式，使封装内的一组或多组天线可对晶片供电。对于那些用于非常低耗电量装置的封装，或只需要对询问封装内系统的外部电磁信号作出响应的封装，譬如无线射频识别系统(RFID)，变得有利。
除通信或无线系统外，其他封装的用途是传感器。在一些实施例中，除结合到晶片和天线以外，封装还结合到一传感器或检测系统。在其他例子中，天线本身用作测量某些类型电磁信号或物理量的一检测装置。当这方案与上述遥距供电方案结合的时候，这些封装变得特别适用于需把传感器放置在不易触及的遥远地方而成本低的应用方案之中。这包括人体或动物内的传感器、汽车内的传感器、轮胎内或化学品容器内的传感器、用于危险环境例如易燃或易爆的气体或液体的传感器。所述配置能测量的一些物理量包括但不局限于温度、压力、拉力、牵引力、加速度、振动、距离、速度、转动、光强度、电磁场强度、材料的化学成分含量、 移动物件的电磁或声学的多谱勒频移。
理解到即使之前描述的本发明许多实施例和好处，所述的公开实施例只作说明用途或许在会细节上作出修改，但仍在本发明的精神和保护范围之内，本发明的保护范围只由附上的权利要求书限定。
权利要求
1.一种集成电路封装，其特征在于所述的集成电路封装包括至少一基体，每一基体包括至少一层；至少一半导体晶片；至少一接线脚；一天线，其位于所述集成电路封装里但不是在所述至少一半导体晶片上，所述天线包括一导电图形，所述导电图形的至少一部份包括一曲线，其中所述曲线包括至少五段，所述至少五段曲线的每一段与每一毗邻段形成一对角，所述段中的至少三段小于所述天线最长自由空间工作波长的十分之一；其中，所述毗邻段之间形成的一对角的较小的角小于180度，以及所述毗邻段之间形成的一对角的至少两较小的角更小于115度，其中所述较小的至少两个角是不相等的；以及其中，所述导电图形可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。
2.根据权利要求1所述的集成电路封装，其特征在于所述至少两个小于115度的角以顺时针和逆顺时针方向设定在所述曲线的两边。
3.根据权利要求1或2所述的集成电路封装，其特征在于所述导电图形放入一长方形区内，所述长方形区的最长边小于所述天线的最长自由空间工作波长的1/20。
4.根据权利要求1、2或3所述的集成电路封装，其特征在于至少所述段中的一段是非线性的；其中所述具有至少一非线性段的曲线上的任何一点与一全部由线性段组成的相似形状的曲线之间的最短距离小于所述天线的最长自由空间工作波长的1/10。
5.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度大于大约1.17，所述盒计维度通过第一及第二长方形栅格计算，所述栅格放入可包围所述曲线的最小长方形区内；其中所述第一栅格包含至少5×5相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
6.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度在1.5和3之间，1.5及3包括在内，所述盒计维度通过第一及第二长方形栅格计算，所述栅格放入包围所述曲线的最小长方形区内；其中所述第一栅格包含至少5×5相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
7.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度大约为2，所述盒计维度的计算方法是通过第一及第二长方形栅格，所述栅格放入可包围所述曲线的最小长方形区内；其中所述第一栅格包含至少5×5相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
8.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度在1.1和3之间，1.1及3包括在内，所述盒计维度通过第一及第二长方形栅格计算，所述栅格放入可包围所述曲线的最小长方形区内；其中所述第一栅格包含至少10×10相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
9.根据权利要求5、6或7所述的集成电路封装，其特征在于所述曲线横过至少所述第一栅格25相等单元当中的14单元。
10.根据权利要求5、6或7所述的集成电路封装，其特征在于所述曲线至少两次横过至少所述第一栅格25相等单元当中至少一单元。
11.根据权利要求1-9中任何一项所述的集成电路封装，其特征在于至少所述曲线的一部分是一空间填满曲线。
12.根据权利要求11所述的集成电路封装，其特征在于所述空间填满曲线是一Hilbert曲线或一Peano曲线。
13.根据权利要求11所述的集成电路封装，其特征在于所述空间填满曲线是选自由SZ、ZZ、HilbertZZ、Peanoinc、Peanodec和PeanoZZ的组组成。
14.根据权利要求1-13中任何一项所述的集成电路封装，其特征在于所述曲线在所述集成电路封装里的一单平面上形成，而其中所述第一曲线本身在任一点上并不相交。
15.根据权利要求1-13中任何一项所述的集成电路封装，其特征在于所述曲线的至少两段位于所述成电路封装之内的不同层上，而所述段通过一或多个孔相连接。
16.根据权利要求15所述的集成电路封装，其特征在于所述在不同层上的两段位于所述集成电路封装之内的一双面层的两面。
17.根据权利要求1-13或15中任何一项所述的集成电路封装，其特征在于所述在不同层上的两段位于所述集成电路封装之内的两不同基体上。
18.根据权利要求1-17中任何一项所述的集成电路封装，其特征在于所述导电图形是一第一导电图形，其中所述集成电路封装包括至少一具有两端的第二导电图形；其中两端中的一端与所述第一导电图形上的一点相连接；以及其中所述导电图形可一起放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一短。
19.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述曲线是一单极天线的辐射臂，所述辐射臂包括至少一馈电端；其中所述至少一馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；以及其中所述集成电路封装包括至少一与封装连接的接地端及半导体晶片与一接地面或接地地网连接的至少一RF连线。
20.根据权利要求19所述的集成电路封装，其特征在于所述单极天线是一折叠单极天线。
21.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述曲线限定一偶极天线的两辐射臂当中的至少一臂的至少一部份，所述两辐射臂包括至少一在每一臂上的馈电端，其中所述至少两馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接。
22.根据权利要求21所述的集成电路封装，其特征在于所述偶极天线是折叠偶极天线。
23.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述曲线是一在一导电图形中槽，所述图形覆盖在所述集成电路封装之内的至少一所述基体的至少一所述的层的至少50％。
24.根据权利要求23所述的集成电路封装，其特征在于所述的槽包括两馈电端，所述馈电端设有一微分输入/输出接线脚；其中所述两馈电端的每一馈电端放置在所述槽的对边，所述馈电端，由两导体给电，所述导体为焊线或是在包含所述的槽的基体的层上形成的导电条。
25.根据权利要求23或24所述的集成电路封装，其特征在于所述的槽与一导电条连接，所述的导电条位于一槽位于的层的之上或之下的一基体层上，其中所述导电条以至少一点跨接在所述的槽上。
26.根据权利要求23、24或25所述的集成电路封装，其特征在于所述的槽完全被所述导电图形的导电材料包围。
27.根据权利要求23、24或25所述的集成电路封装，其特征在于所述的槽与所述导电图形的周界至少相交于所述周界的一点。
28.根据权利要求23-27中任何一项所述的集成电路封装，其特征在于所述导电图形连接到所述集成电路封装的至少一接线脚，所述至少一接线脚适合于与一外部接地面或接地地网连接。
29.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述第一曲线是一倒置F天线的辐射臂的至少一部份；其中所述辐射臂包括至少一在所述曲线上的馈电点，所述至少一曲线上的馈电点以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；其中所述辐射臂连接到所述集成电路封装的一第一接地接线脚，其中所述第一接地接线脚适合于与外部接地面或接地地网连接；以及其中所述集成电路封装包括一第二接地接线脚，所述第二接地接线脚适合于使所述至少一半导体晶片与所述外部接地面或接地地网连接。
30.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述天线包括至少两辐射臂，其中所述至少两辐射臂在一区域相互耦合，其中所述两辐射臂之间的距离小于所述天线最长的自由空间工作波长的十分之一。
31.根据权利要求30所述的集成电路封装，其特征在于所述的辐射臂包括一偶极天线的两辐射臂。
32.根据权利要求30所述的集成电路封装，其特征在于所述的曲线包括第一及第二辐射臂，其中所述第一辐射臂包括至少一馈电端，所述至少一馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；其中所述集成电路封装包括至少一可使所述集成电路封装与一接地面或接地地网连接的接地接线脚以及所述至少一半导体晶片连接到所述集成电路封装的一第一接地接线脚；其中所述第二辐射臂是一没有馈电端的寄生元件，但有与所述集成电路封装里的一第二接地接线脚的一接地端；以及其中所述第一及第二接地接线脚适合于与外部接地面或接地地网连接。
33.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述的曲线是一闭合曲线的至少一部份，所述闭合曲线限定一环形天线，或一槽环天线。
34.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述的所述导电图形限定微带、接插式或平面倒置F天线的辐射表面的至少一部份周界；所述曲线包括至少十五段，其中所述段中的至少七段小于所述天线最长的自由空间工作波长的1/20短；其中所述导电图形包括至少一馈电端，所述至少一馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；以及其中所述集成电路封装设置在一外部接地面或接地地网上以致于所述接地面或接地地网完全地覆盖所述集成电路封装之下的区域。
35.根据权利要求35所述的集成电路封装，其特征在于所述的导电图形在所述的集成电路封装的一第一基体层上形成；其中所述的集成电路封装包括一位于所述集成电路封装中的一第二基体层上的第二导电图形；所述第二导电图形作为所述微带、接插式或平面倒置F天线的接地面。
36.根据权利要求1-35中任何一项所述的集成电路封装，其特征在于在所述至少一半导体晶片与所述的集成电路封装的至少一接线脚之间的连线是多条导电条。
37.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的曲线位于所述至少一基体的顶面；以及其中所述至少一半导体晶片设置在与所述曲线相同基体表面上。
38.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装包括具有多层的至少一基体；其中所述曲线位于至少两所述层上。
39.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的曲线位于所述基体当中至少一所述层上；其中所述集成电路封装包括至少一另外的导电图形；以及其中所述另外的导电图形改进了所述天线的一性能，所述天线性能选自由阻抗和阻抗带宽、天线谐振频率、天线辐射图形及其组合成的组。
40.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装包括至少两基体；其中所述曲线位于所述基体当中的一顶面；所述至少一半导体晶片设置在与所述曲线不同的基体表面；以及其中所述曲线及所述至少一半导体晶片设置在平行的表面上。
41.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装并不包括在天线导电图形之上或之下的任何喷镀金属，除了用于使至少一半导体晶片与所述集成电路封装的接线脚连接的接线或导电条之外。
42.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装包括至少一另外的喷镀金属，其位于与设有所述曲线的基体层平行的一基体层上，其中包含所述另外的喷镀金属的区域覆盖小于围住所述曲线的长方形的50％面积。
43.根据权利要求23-28中任何一项所述的集成电路封装，其特征在于所述的槽式天线位于所述集成电路封装里的一第一基体上；其中所述至少一半导体晶片位元于所述集成电路封装里的一第二基体上，所述两基体由至少一孔或接线柱连接；以及其中包含所述槽式天线的最小区域覆盖所述集成电路封装的总面积的至少80％。
44.根据权利要求43所述的集成电路封装，其特征在于所述的至少一半导体晶片是覆晶晶片，所述覆晶晶片包括在接线脚对面的一遮罩导电层，其中所述槽式天线放置在所述覆晶晶片上以致于所述覆晶晶片位元于所述第一及第二基体之间。
45.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述至少一半导体晶片与所述集成电路封装接线脚之间的所述连线位于所述集成电路封装里的一基体的一第一层上；其中所述曲线位于与所述连线相同的基体上，设有所述连线的基体的第一层平行的所述基体的另一层上。
46.根据权利要求1-45中任何一项所述的集成电路封装，其特征在于每当在所述第一层的一导电条在所述第二层之上或之下横过的时候，所述导电条与所述曲线互相成直角。
47.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述集成电路封装包括在所述集成电路封装里的至少一基体的一第一层上的一两维阵列的插脚或焊球，以及其中所述曲线位于所述第一层之上的另一层；其中所述两维阵列的插脚或焊球放置在一长方形栅格里面，所述栅格具有与在所述两维阵列中的插脚或焊球相同数量的单元，其中每一插脚或焊球设置在所述长方形栅格的一单元的中心以致于所述栅格与每一插脚或焊球的距离相等；其中所述曲线的毗邻两段之间的所有角度均为90度，以致于所述曲线沿一在所述插脚或焊球之间的所述长方形栅格的路径。
48.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述曲线在所述集成电路封装的当中至少一基体之内的两层或两层以上的层上重复；以及其中所有所述曲线通过至少一孔在所述曲线馈电端连接。
49.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述至少一半导体晶片与所述曲线通过电容耦合方式相连接，所述电容耦合方式由一电介质材料分隔的两导电元件实现，所述每一导电元件分别以电阻方式与所述曲线及至少一半导体芯相连接。
50.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述导电图形为一位于所述集成电路封装中的至少一所述基体上的第一导电图形上，所述第一导电图形与至少一半导体晶片耦合或者连接；其中所述集成电路封装包括至少一在所述基体的一第二层上的第二导电图形，所述第二曲线以电容或电感方式与所述第二导电图形耦合，所述第二导电图形作为所述第一曲线的一寄生元件。
51.根据前述权利要求中任何一项所述的集成电路封装，其特征在于所述曲线适合于以电磁方式与一外部天线耦合，所述外部天线作为所述曲线的寄生天线。
52.根据权利要求1-51中任何一项所述的集成电路封装，其特征在于所述集成电路封装由一选自MCM-L、MCM-C、MCM-D、及MCM-D/L组成的组的技术构成。
53.根据权利要求1-51中任何一项所述的集成电路封装，其特征在于所述集成电路封装选自由单列直插式(SIL)、双列直插式(DIL)、DIL-SMT、方型扁平式(QFP)、引脚球闸阵列(PGA)、微球闸阵列(BGA)、塑胶球闸阵列(PBGA)、陶瓷球闸阵列(CBGA)、载带球闸阵列(TBGA)、超级球闸阵列(SBGA)、及微球闸阵列(uBGA)组成的组。
54.根据项权利要求1-51中任何一所述的集成电路封装，其特征在于所述集成电路封装以塑胶封装；其中所述曲线设置在封装所述集成电路封装的所述塑胶之中；以及其中所述曲线以电容方式与位元元元元于所述集成电路封装内的一第二曲线或与所述至少一半导体晶片耦合。
55.根据权利要求54所述的集成电路封装，其特征在于所述曲线在封装所述集成电路封装的所述塑胶料上采用一选自两次射出成型、共射出成型、嵌件成型及MID成型组成的组的技术形成。
56.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述集成电路封装的面积小于10mm×10mm，以及所述天线的谐振频率在0.5GHz和5.5GHz之间。
57.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述集成电路封装的面积小于100mm平方，以及所述天线的谐振频率在0.5GHz和5.5GHz之间。
58.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述集成电路封装的面积小于16mm平方，以及所述天线的谐振频率为2.4GHz。
59.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述天线适用于一选自由BluetoothTM、IEEE802.11a、IEEE802.11b、Hyperlan、Hyperlan2、UMTS、GSM900、DCS、GSM1800、PCS1900、CDMA-800、PDC-800、PDC-1500、KPCS、AMPS、WCDMA、DECT、UWB及GPS组成的组的系统。
60.根据权利要求1-59中任何一项所述的集成电路封装，其特征在于所述集成电路封装包含或整合到一传感器，以测量一选自由温度、压力、拉力、牵引力、加速度、振动、距离、速度、转动、光强度、电磁场强度、材料的化学成分含量、电磁或声学的多谱勒频移组成的组的参数。
全文摘要
本发明涉及一种集成电路封装，其包括至少一基体，每一基体包括至少一层；至少一半导体晶片；至少一接线端及一位于集成电路封装里但不是在所述至少一半导体晶片上的天线。天线导电图形具有一至少五部分或段的曲线，其中至少三所述部分或段小于天线最长自由空间工作波长的十分之一，所述至少五段曲线的每一段与每一毗邻段形成一对角，其中所述毗邻段之间形成的一对角的较小的角小于180度(即没有由一对的部分或段设定一较长的直线段)，其中至少两较小的角更小于115度以及所述较小的至少两个角是不相等的；所述导电图形可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。
文档编号H01Q1/36GK1723587SQ02830136
公开日2006年1月18日 申请日期2002年11月7日 优先权日2002年11月7日
发明者J·索莱尔卡斯塔尼, J·安格拉普罗斯, C·普恩特巴利亚达, C·博尔哈博劳 申请人:碎云股份有限公司
技术领域：
本发明基本上涉及一种新颖的集成电路封装，其在封装之内包含新系列微型天线。本发明可使整个无线系统结合到一单个元件中。半导体工产业有一趋势，就是倾向所谓系统晶片(SoC)及系统封装(SoP)的概念。这意味着把一电子系统中的尽可能多元件(处理器、记忆体、逻辑电路、偏置电路等)结合到一单个半导体晶片(或″晶片″)(SoC)或至少结合到一单个集成电路封装(SoP)之中。整个系统或子系统整合到一单个晶片或封装，在成本、大小、重量、耗电量、性能和产品设计复杂性方面可提供许多好处。消费者产品譬如手机、无线设备、个人数码助理(PDA)或个人电脑的一些电子组件正逐渐地整合成SoP/SoC产品之列。
由于移动电话及无线系统的极大增长和成功，故而把一整个无线系统结合成一SoC/SoP器件(FWSoC和FWSoP)的概念就引起人们兴趣。
特别是，新一代短距/中距范围的无线应用系统例如BluetoothTM、Hyperlan、IEEE802.11和超宽频(UWB)，其中逐级系统结合成一单个、紧凑产品的进展成为一成功关键因素(参阅例如S.Harris和H.Johnston在2002年5月的WirlessEurope发表的″手机工业对可选蓝芽晶片的辩论″)。最近，一些供应商(例如www.infineon.com、www.st.com、www.epson.com、com.wwwcsr.com)正在提供一些SoC或SoP产品，把所有元件都结合到晶片或封装，但除了天线之外。天线被排除结合到SoC或SoP中的原因在于在产品开发中制作工艺是一大挑战，主要是由于市售SoC或SoP封装尺寸要缩小以及对微型天线性能的公知的限制。
据报导，曾有人试图把天线结合到半导体晶片或晶片内，其中半导体晶片或晶片还包含一电子系统或射频(RF)前端。(参见例如D.Singh，C.Kaliakis，P.Gardner，P.S.Hall，Small H-ShapedAntennas for MMICApplications，IEEE Trans.on Antennas and Propagation，vol.48，no.7，July2000；D.W.Griffin，A.J.Partfitt，Electromagnetic Design Aspects ofPackages for Monolithic Microwave Integrated Circuit-Based Arrays withIntegrated Antenna Elements，IEEE Trans.on Antennas and Propagation，vol.43，no.9 Sept.1995；P.S.Hall，System ApplicationsThe Challenge forActive Integrated Antennas，APS2000 Millenium Conference，April 2002；I.Papapolymerou，R.F.Drayton，L.P.B.Katehi，Micromachined PachAntennas，IEEE Trans.on Antennas and Propagation，vol.46，no.2 Feb..1998；J.Zhao，S.Raman，Design of Chip-Scale″Patch Antennas for 5-6GHzWireless Microsystem，Antennas and Propagation Society，2001 IEEEInternational Sym，Volume2，2001；及美国专利6,373，447)。这些设计有两关键性的局限首先工作频率必须足够高以使常规天线装进在晶片内，其次主要由于半导体材料中的信号损耗使天线的增益表现欠佳。根据D.Singh等人记载，把天线以及一电子系统整合到其中的最小工作频率为5.98GHz。以这样的设计一般可获10dBi的增益。一般而言，在天线表现与小型化之间需要作出取舍。Wheeler和L.J.Chu在1940年代从理论上建立了有关微型天线的基本极限。他们指出，由于在天线附近存储了与辐射功率相比较大的无功能量，因此微型天线具有一高品质因素(Q值)。这样的高品质因素会使带宽变窄；事实上，从这一理论推导出的基本原理是利用最大带宽得出一微型微天线的具体尺寸。与这现象具相关的，还巳知微型天线的特性是输入电抗(电容或电感)大，其通常必须由一外部匹配/负载电路或结构作出补偿。这还意味着把谐振天线装入一与谐振波长来看为小的空间是困难的。微型天线的其他特征是其辐射电阻小及效率低(参阅R.C.Hansen，基天线本局限，Proc.IEEE，vol.69，no.2，February 1981)。
一些天线小型化的技术基本上取决于天线的几何形状以大幅降低天线谐振频率并同时保留高的辐射效率。例如专利WO/0154225公开了一套可适用的填满空间的天线几何形状(SFC)集。这些SFC几何形状的另一好处是在某些情形下天线具有多频带的响应特征。
维度(D)是一通常所用的参数，在数学上描述一些回旋状曲线的复杂性。在数学上对维度有许多不同的定义，但本文采用盒计维度(对那些懂得高等数学理论的人来说是熟知的)来描述一些实施例。(参阅关于维度的数学概念的讨论，例如W.E.Caswell and J.A.Yorke，Invisibleerrors in dimension calculationsgeometric and systematic effects，Dimensions and Entropies in Chaotic Systems，G.Mayer-Kress edit.，Springer-Verlag，Berlin 1989，second edition pp.123-136，and K.Judd，A.I.Mees，Estimating dimensions with confidence，International Journal ofBifurcation and Chaos 1，2(1991)467-470).
应当明白，本发明与一些叫作晶片天线的现有技术设计本质上是不同的。(参阅例如H.Tanidokoro，N.Konishi，E.Hirose，Y.Shinohara，H.Arai，N.Goto，1-Wavelength Loop Type Dielectric Chip Antennas，Antennasand Propagation Society International Symposium，1998，IEEE，vol.4，1998；Electromagnetically coupled dielectric chip antenna，Matsushima，H.；Hirose，E.；Shinohara，Y.；Arai，H.；Golo，N.Antennas and Propagation SocietyInternational Symposium，IEEE，Vol.4，1998)。这些是典型单个组件天线产品仅把天线装入表面贴装器件内。为达到必需的波长压缩，那些天线结构主要使用高介电常数的材料譬如陶瓷。使用这样高介电常数材料的缺点是造成天线带宽非常狭窄、材料引致信号损耗严重、以及制造方法及材料与目前多数晶片或封装制造方法不相容；因此它们除天线以外不包含其他组件或电子元件，不适用于FWSoC或FWSoP。相反地，本发明取决于天线几何形状的新特定的设计及其能够使用目前集成电路封装结构所用的材料，以致于使成本减到最低同时与该系统的其余部分达到顺利的整合。
最近公开的一些RF SoP构形也包括封装中的天线。再者，这些设计大多数基于一种适用于高频(因而波长短)的常规微带、短路微带或PIFA天线，其特征为增益减少。在K.Lim，S.Pinel，M.Davis，A.Sutono，C.Lee，D.Heo，A.Obatoynbo，J.Laskar，E.Tantzeris.R.Tummala，RF-System-On-Package(SOP)for Wireless Communications的论文中。(IEEE Microwave Magazine，vol.3，no.1，March 2002)描述了一种包含一具有集成天线的RF前端的SoP。该天线包含一由短路引线组成的空腔谐振器支援的微带并以5.8 GHz工作。照该论文所述，把频率扩大到目前多数无线和移动电话使用的1-6 GHz范围的设计是困难，主要限制在于这样长的波长下常规天线的大小。Y.P.Zhang，W.B.Li，公开了另一天线封装设计(Integration of a Planar Inverted F Antenna ona Cavity-Down Ceramic Ball Grid Array Package，IEEE Symp.on Antennasand Propagation，June 2002)。虽然天线以BluetoothTm频带(2.4GHz)工作，但该IC的封装是相当大(15×15毫米)而且天线性能欠佳(增益小于9dBi)。
专利申请EPl126522描述了一装配在BGA封装上的独特的双重S形天线设计。虽然该专利申请没有提供封装大小的准确资料，一般来说，S形槽式天线的谐振波长为S形模式张开长度的两倍。再者，这对波长在120mm以上的一般无线应用的整体封装太大。还有，这设计要求与一高介电常数材料结合，因而导致天线带宽减少、成本增加、和整体天线效率降低。有几种标准配置关于封装的构成和结构的构形，主要取决于应用。
一些基本的结构是单列直插式(SIL)、双列直插式(DIL)、以表面贴装技术的双列直插式DIL-SMT、方型扁平式(QFP)、引脚球闸阵列(PGA)、微球闸阵列(BGA)以及小外形封装。其他派生类型例如塑胶球形触点阵列(PBGA)、陶瓷球阵列(CBGA)、带载微球闸阵列(TBGA)、超级球阵列(SBGA)、微球阵列BGAR。
这样一些配置在它们的晶片级封装(CSP)版本中出现，其中半导体晶片通常占封装区面积高达85％。可通过一些标准方法和技术，主要是焊接线法、卷带自动接合技术及覆晶法实现所述封装与半导体晶片或晶粒的互连。可在一些封装制造商的网站，例如www.amkor.Com找到一些标准封装构造的叙述。(同时参阅L.Halbo，P.Ohickers，Electronic Components，Packaging andProduction，ISBN82-992193-2-9)在过去几年，主要由于多晶片模组(MCM)应用发展(参阅例如N.Sherwani，Q.Yu，S.Badida，多晶片模组介绍，JohnWiley & Sons，1995)，封装技术有了一些改进。这些由集成电路封装组成，其一般包含一些晶片(例如一些半导体晶片)及微型分立元件(偏置电容器、电阻器、电感器)。根据材料和制造技术，MCM封装分为三种主要类别叠层结构(MCM-L)、陶瓷(MCM-C)及淀积布线(MCM-D)。也可是一些它们的组合，譬如MCM-L/D和其他派生譬如Matsushita ALIVH。这些MCM封装技术适用于范围广泛的基体材料(例如E-glass/环氧、E-glass/聚铣亚胺、wovenKevlar/环氧、S-glass/氰酸盐酯类、石英/聚铣亚胺、thermount/HiTa环氧、thermount/聚铣亚胺、thermount/氰酸盐酯类、PTFE、RT-Duroid 5880、Rogers R03000和R04000、polyiolefin、铝土、青玉、石英玻璃、康宁玻璃、铍氧化物及GaAs和硅)，以及各种制造方法(厚膜、薄膜、硅薄膜、聚合物薄膜、LTCC、HTCC)。
发明内容
本发明一般涉及新颖的集成电路封装，其在封装之内包含新系列微型天线。此外，本发明涉及含天线封装的材料和组件的新颖的配置方法。
本发明的特征是天线的尺寸小，可在典型无线电工作波长下使用非常小的封装(譬如CSP封装)；天线的几何形状可实现这样的微型化；封装之内天线的配置；以及天线设计与任何现今实际封装结构相容；本发明的集成电路封装一般包括一以导电图形方式整合在所述封装的天线。本发明的其中一个特征是导电图形的几何形状。所述导电图形包含一曲线，该曲线具有至少五部分或段，所述至少五段曲线的每一段与每一毗邻段形成一对角，所述段中的至少三段小于所述天线最长自由空间工作波长的十分之一，其中，所述毗邻段之间形成的一对角的较小的角小于180度(即没有一对部分或段设定一较长的直线段)，以及所述毗邻段之间形成的一对角的至少两较小的角更小于115度，其中所述较小的至少两个角是不相等的，其中所述导电图形可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。在一些实施例中，所述曲线的配置是这样的， 所述两角分别以顺时针和反时针方向设定在曲线的两边，以减小电感耦合作用。
在一些实施例中，SFC几何形状可用作塑造包含在所述封装的天线的部份，只要在所述封装的天线的几何图形是根据本发明配置。虽然WO/0154225SFC描述的几何形状对小型化很有帮助，但在效率和输入阻抗方面存在一些缺点，需要依照本发明公开的特别封装和天线几何形状改进。在许多情况下，由于WO/0154225SFC描述的天线几何形状有过多的段数，不符合在天线小型化与性能之间的最佳取舍，因其对段数(把天线几何图形分成10段会降低天线效率)的要求太严格，及因其在段之间的角需要根据本发明的配置(至少两角度小于115，但它们不必全部小于115)以装进所述封装及在封装内运作。
对于那些大小为关键性的、小型化程度是非常高的封装，天线的特征曲线的特征是盒计维度将会大于1.17。为作进一步小型化，所述特征曲线的盒计维度范围将会设定在1.5和3之间。对于一些实施例，推荐的曲线的盒计维度大约为2。
本发明适用于若干天线拓扑结构，包括平衡和不平衡的。特别是，一些适用于根据本发明的天线结构包括单极、偶极、环形、折叠及装载的单极和偶极天线以及它们的槽式或开口式的等类型天线(槽式单极、槽式偶极、槽式环形、槽式折叠及装载的单极和偶极天线)。
其他结构包括短路的和弯曲的单极天线(L单极天线，IFA)、复式结构、耦合单极天线及偶极天线以及它们的孔径等类型。全部所述的天线类型都具有根据本发明在一集成电路封装组件上的特征图形。其他合适的天线配置是一微波传送频带或微带天线，包括它们的短路版(短路的微带和平面倒置F或PIFA结构)；然而对于所述平面结构情况，应在公开的几何形状中选择某一种形状以达所需的小型化级别。特别是，本发明的特征图形的曲线应包括至少十五段，其中至少七段小于天线最长的自由空间工作波长的二十分一。符合本发明的基本几何图形方面的其余一般条件，如上文所述，适用于微带天线及其短路版。
本发明与任何现今集成电路和集成电路封装生产技术和结构相容。例如，以卷带接合或覆晶技术代替线焊以使晶片与封装互连。
此外，范围广泛的低损耗电介质材料及单层或多层的生产技术譬如使用在MCM-L，MCM-C和MCM-D或D/L的典型技术(例如HTCC，LTCC，叠片结构，薄和厚涂膜加工)可与最近公开的天线几何图形和封装相结合以实现本发明。类似地，本发明与在一单个封装内包含两个或多个半导体晶片的MCM电子结构相容。MCM封装结构是典型的用于开发SoP解决方案，例如除了半导体晶片外可在封装上装配其他RF有源和无源元件。这意味着在本发明的一些实施例中，天线会经由装配在所述封装上的一RF前端电路(包括例如过滤、偏置、混合和放大级)或其他无源元件(传输线、平衡不平衡变压器、匹配网路等等)而不会如图1例子般直接连接到半导体晶片。
以上描述的范围主要涉及本发明对天线小型化其有效地结合到集成电路封装所起的作用。
值得注意的是不是每一折叠结构也可实现所要求的天线小型化程度，这是由于段和弯之间的电耦合以及空间的低利用效率，在任何配置中把一长导线或导电体挤在一起不是总会达致高效的天线特性。本发明为达到天线结合到集成电路封装的理想程度而提供所需的天线小型化程度。
当然，按照应用(例如移动电话GSM、DCS或PCS、BluetoothTM、WLAN、IEEE802.11a、IEEE802.11b、Hyperlan、Hyperlan2、UMTS、AMPS、WCDMA、DECT、UWB、CDMA-800、PDC-800、PDC-1500、KPCS、晶片无线互连、GPS等)而对天线的带宽、阻抗、效率、大小、包装密度有不同的要求。每一种应用都要在一些所述的参数上作取舍，但总可根据本发明的基本精神所出所述取舍。
图1所示为根据本发明的一集成电路封装的实施例，其包含一由具有七段的导电图形构成的天线。
图2所示为根据本发明的一集成电路封装的实施例，其包含一偶极天线。
图3所示为根据本发明的一集成电路封装的实施例，其包含一槽式或开口天线。
图4所示为根据本发明的一集成电路封装的实施例，其包含一槽式或开口天线。
图5所示为根据本发明的一集成电路封装的实施例，其包含一槽式或复式天线。
图6所示为根据本发明的一集成电路封装的实施例，其包含一环形天线。
图7A所示为根据本发明的一集成电路封装的实施例，其包含一耦合偶极天线。
图7B所示为根据本发明的一集成电路封装的实施例，其包含一有源单极天线及一寄生单极天线，该两单极天线经由一相近的区域耦合。
图8A所示为根据本发明的一集成电路封装的实施例，其包含一平面倒置F天线(IFA)。
图8B所示为根据本发明的一集成电路封装的实施例，其包含一限定了至少一部份的区周界的天线曲线。
图9A和9B所示为根据本发明的一集成电路封装的实施例，其包含一与一曲线结合的实心导电图形。
图10A-10N所示为现有技术的空间填满曲线实施例，其适用于根据本发明的集成电路封装。
图11A-11D所示为根据本发明集成电路封装的实施例，其包含Hilbert曲线形式的单极天线。
图12A-12E所示为根据本发明集成电路封装的实施例，其包含偶极天线。
图13A-13C所示为根据本发明集成电路封装的实施例，其包含环形和槽式天线。
图14A所示为一根据本发明集成电路封装的实施例，其包含一槽式单极天线。
图14B所示为一根据本发明集成电路封装的实施例，其包含一槽式偶极天线。
图15所示为根据本发明的一集成电路封装的实施例，其包含一单极天线和一接地面或接地电线。
图16A-16E所示为适用于本发明集成电路封装的常规封装结构。
图17所示为根据本发明的一集成电路封装的实施例，其包含一具有非线性段的天线。
图18所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一复式单极天线。
图19所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一单极天线。
图20所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一单极天线。
图21所示为根据本发明的一集成电路封装的实施例的一透视图(上部分)及一顶视图(下部分)，其包含一L形的单极天线。
图22所示为根据本发明的一集成电路封装的实施例的一顶视图，其包含一槽式天线。
图23所示为根据本发明的如何计算盒计维度的实施例。
具体实施例方式
本发明涉及一集成电路封装，其包括至少一基体而每一基体包括至少一层、至少一半导体晶片、至少一接线脚以及一位于集成电路封装里但不是在所述至少一半导体晶片上的天线。所述天线包括一导电图形，所述导电图形的至少一部份包括一曲线，其中所述曲线包括至少五段，所述至少五段曲线的每一段与每一毗邻段形成一对角，所述段中的至少三段小于所述天线最长自由空间工作波长的十分之一。所述毗邻段之间形成的一对角的较小的角小于180度，以及所述毗邻段之间形成的一对角的至少两较小的角更小于115度，其中所述较小的至少两个角是不相等的。所述曲线可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。
本发明封装配置的其中一个好处是可实现具有天线的高密度封装。在一些实施例中，如图19和21所示的，天线可放入一长方形区内，该长方形区最长的边小于天线最长自由空间工作波长的二十分之一。在某些情况下如图21所示，包括布局、天线和晶片配置的封装配置可达致整体封装小于天线最长自由空间工作波长的分二十分之一。
本发明涉及的一方面是形成天线至少一部份的曲线的盒计维度。在一平面上的几何图形，其盒计维度的计算方法如下首先把带有格子大小为L1的一栅格放置在几何图形上并完全把该几何图形覆盖，点算含有几何图形至少一点的格子N1数目；其次把带有格子大小为L2(L2小于L1)的一栅格放置在几何图形上并完全把该几何图形覆盖，点算含有几何图形至少一点的格子N2数目。然后以D＝-(log(N2)-log(N1))/(log(L2)-log(L1))计算盒计维度D。
根据本发明，盒计维度是通过第一及第二栅格放进可包围所述天线曲线的最小长方形区内并运用上述计演算法计算。
第一栅格选的长方形区应与一含至少5×5格子或单元的阵列相配，而第二栅格应选的L2＝1/2L可使所述第二栅格含至少10×10格子。
最小长方形区应理解为所指的区其中栅格周界的整列或行没有不包含曲线的部分。因此，本发明一些实施例的盒计维度将大于大约1.17，而在某些所需小型化程度较高的应用中，盒计维度将设在1.5和3之间，1.5及3包括在内。在一些实施例中，推荐曲线具有大约为2的盒计维度。对于非常小型的天线，例如可装进在一最大尺寸相等于最长自由空间工作波长的1/20的长方形，必需以较精细的栅格进行盒计维度计算。在所述例子中，第一栅格将采用10×10相等大小的单元，而第二栅格将采用20×20相等大小的单元，然后根据上述算式计算出D。在小规模封装的平面设计中，即天线配置在封装基体上的一层的设计，天线几何图形包含的曲线的推荐盒计维度大约为D＝2。
通常，对于一特定的天线谐振频率，盒计维度越大则天线可实现的小型化程度越高。一种根据本发明提高天线小型化程度的方法是将天线图形曲线的几段配置成所述曲线横过至少所述包围所述曲线第一栅格5×5格子或相等单元当中的14单元。还有，在其他小型化程度要求高的实施例中，所述曲线至少两次横过至少所述第一栅格25相等单元当中至少一单元，即所述曲线在所述栅格的至少一格子内包括两非邻接部份。
图23A和23B所示的例子为怎样根据本发明计算盒计维度。以本发明的一曲线2300为例，其分别放置在由5×5格子组成的栅格2301之下及由10×10格子组成的栅格2302之下。可以从该图表看到，曲线2300分别触及栅格2301之内N1＝25格子及触及栅格2302之内N2＝78格子。在所述例子中，栅格2301的格子大小为栅格2302的格子大小的两倍。通过运用所述等式，可根据本发明得出曲线2302的盒计维度为D＝1.6415。本例子并具有本发明的一些推荐实施例的一些其他技术特征。曲线2300在栅格2301的25格子当中横过超过14格子，该曲线并且至少两次横过至少一格子，即至少一格子包含该曲线的两非邻接段。事实上，曲线2300是一双重横过的例子，所述的双重横过发生在栅格2301的25格子当中的13格子。
把天线装入封装的单层基体的封装配置在成本上是非常有效益的，因为只需使用一单个掩模便可在该层处理天线图形。在一些实施例(譬如如图1，2，4，5，18，19，20所示)中，天线配置在一单层并与曲线的一端连接，以使不需导线在曲线上越过。虽然不是必需的，本发明把天线和晶片两者装配在封装内基体的同一层的实施例为一更简单及降低成本的方案。
值得注意的是，根据本发明，天线结构并不限于一单平面结构，因为该封装可在封装的多层或组件中包含天线的一些部份或部件。
层与层之间可按需要经由一些孔和过柱相互连接。一些实施例中的一推荐的配置是在至少一封装基体之内的至少两层或多层重复一相似的天线图形，并在一处或多处使所述相似的天线图形相互连接。通常，使所述相似的层相互连接的推荐的地方为馈电点。这样可使电流对称地在每层上分流，因而使整体天线电阻较低并使天线更有效率。
一种这样简单、低成本的包含一单个基体的封装版本，该基体两面具有一导电天线图形，所述天线图形由至少一孔连接。
在其他实施例中，构成天线结构的两个或多个导电图形配置在封装基体的两层或多层上，但那些图形是不同的。当中至少一图形包含具有至少五段的本发明曲线，而在其他的一层或多层的一导电图形或多导电图形用作改变天线的阻抗和带宽、谐振频率、辐射图形或同时改变所述的组合天线参数。
其他实施例中天线结构分布在几层平行层上，其配置为一主与寄生方式。即是，封装内的一个或多个基体包含多层电介质层，其中该封装在第一层包含天线的至少一第一导电图形，该第一层上的第一导电图形与该半导体晶片耦合或连接。与晶片连接的所述第一导电图形是天线配置中的有源元件。在这配置中，该封装在其他基体的至少一第二层包含至少一第二导电图形，第二导电图形以电容或电感耦方式与第一导电图形连接，第二导电图形作为天线的一寄生元件。如图1-6，11-15和17-22所示的封装实施例中的天线，其可成为有源寄生天线配置中的有源元件，其中在同一或其他基体上的一个或多个寄生元件的一平行层上的至少一另外的天线图形可作为天线结构的一个或多个寄生元件。寄生元件的主要作用为增加天线的带宽和效率，以及可精细的调校输入阻抗以与连接到天线的输出放大器输出阻抗相匹配。
一有源寄生配置的实施方式为本发明任何封装实施例可以电感/电容方式或两者的组合方式与一外部天线耦合。这样封装内的天线集成为有源天线，而外部天线成为所述封装内的有源天线的寄生天线。在封装内的天线图形如非平面、多层或体积结构等的案例中，盒计维度的计算可通过一三维的栅格，利用平行六面体单元代替长方形单元放入分别为5×5×5单元和10×10×10或20×20×20单元。在所述例子中，曲线的维度可大于二，在某些情况下可达三。
图1所示为一根据本发明的实施例。封装布局的配置成晶片103被偏置在相对基体102的中心，以使区域101可容纳天线100。根据本发明，长方形区101的最长边长是最长天线工作波长的1/5。这特定实施例包含一具有单个辐射臂100的单极天线。所述的臂由五段或五段以上组成(在这例子中，由111至117的七段组成)其中至少两个角譬如121和122少于115度。虽然不是必需的，最好是至少两少于180度的角以顺时针和逆时针方向设定在曲线的两边(右边为121，左边为122)。天线曲线100经由一连线105与一半导体晶片上的垫连接，所述连线包括但不局限于一焊线。其他焊线，或类似的焊线，可用于通过接线脚107使晶片与外部电路连接。如现有技术中公知的单极天线由于其一不平衡的、不对称的结构，它需要晶片103的两RF接线脚之一接线脚通过至少一接线脚107与一外部接地面连接。还有，在这特定实施例中，区域101在天线图形100之上或之下及在区域101之上或之下的至少一半以上面积都不存在导电材料。在类似的实施例中，在天线图形之下或之上放置的唯一喷镀金属是为使晶片与封装插脚连接的导线(譬如焊线或金属条)。这种配置也适于装有FWSoC模组的电路板或PCB。
一类似图1的实施例，其包含的一单极天线可由一折叠单极天线代替。为使一折叠单极天线在封装内配置，天线之自由端通过一导线与一封装的接地接线脚连接。
图2所示为本发明的另一实施例，其中封装2包含一根据本发明的偶极天线200。该具有两辐射臂201和202的偶极天线与一由几根靠近导线譬如两焊线构成的差分输入输出接线脚105连接。其他适当的引线件包括两装在天线同一层的导电条，该两导电条直接地或通过一孔与一覆晶晶片锡球连接或通过卷带式自动接合(TAB)与一覆晶的连接垫区连接。所述基体102可以是一层或多层的，但在任何情况下，在放置天线的层之下或之上的其他层，它在包含天线的区101的至少50％面积留下一不具有导电材料的空隙。
图3所示为本发明的一实施例，其中的封装3包含一槽式或开口天线。该槽式天线包含一间隔或切口300，该间隔或切口形成在一放置在封装基体的至少一层上的导电图形303上，该导电图形覆盖天线所在层的至少50％表面面积。虽然这不是必需的，但在本例子中的导电图形覆盖整个封装的表面(除设定天线的所述槽)。可自由选择的，该导电图形303的接地可通过一条或多条封装接线脚如107与装有封装的电路板上的地线连接。槽式天线的连接可通过例如使两导电接线脚301和302与晶片103连接的两焊线105。另一连接该天线的方式为在天线层上放置两加一平行层上的导电条，并通过一孔把该两导电条与在每一边槽上的几点连接。在任何情况下，每一导电接线脚301和302将放置在形成槽的曲线的两边。另一非对称的、不平衡的天线连接方案包括利用一在槽之上或之下横过的微带传输线。可形成所述微带传输线，以使含有所述槽的导电图形成为所述微带传输线的接地面，而传输线的另一部分则成为在导电图形之下或之上的平行层的导电条图4所示为槽式天线的又一实施例。在该例子中，槽400与在该槽上的导电图形的周界相交于一点401。换句话说，该槽不是如图3所述的封装例子般完全被导电材料包围。如图3所示的一实施例，该槽通过两接线脚405和406与曲线的两边连接。在一些应用中，实施槽式配置较实施图1和2的单极或偶极配置更值得推荐，因为可得相当高的辐射效率(电流流向导电图形的每一处，不限于只沿曲线流动)。还有，可通过移动接线脚405和406到沿天线周界的不同点控制阻抗。
根据本发明的槽式天线的一个好处是该天线可安装在一与该晶片不同的基体或层上。包含槽式天线的层或基体，其连接可通过例如一个或多个来自基体或包含晶片的层的导通柱、孔、垂直导线或连接柱。在这样的配置中，由导电图形覆盖的装有槽的表面可达致最大化，例如可达到大于天线封装整体覆盖区的80％。可根据一类似图16的封装架构45作为一包含所述配置的封装架构例子。槽式天线可装配在层1612中的一层，而晶片1601则装配在一多层基体1611上。虽然图16描述的是一种晶片的引线接合技术，但在许多应用中推荐覆晶晶片。覆晶晶片的好处是连接件面对其下的基体1611，这样晶片的顶面面对其上装配有槽式天线的基体(譬如1612)，可在所述晶片的顶面设置一导电表面以遮罩及保护晶片免受来自天线的电磁场影响。图5所示为封装5上的一复式天线结构，其中一些不需同样长的曲线在一些地方相交。特别是天线500包括三条臂501、502及503，其中每一臂的形式为根据本发明的曲线。在这一特定例子中，天线的形式如图1的单极天线，其设有的一单个连接埠通过导线105与晶片连接，而接线脚107之内的一条或多条导线与一外部接地面连接。可通过调整天线臂的长度和数量改变天线的频率响应特性。为获得宽频特性，通常每一由臂端到天线连接点的臂长度大致上相同。为获得不重叠频带的多频带响应特性，每一臂的长度主要与天线频率响应范围之内一特定频带的中心频率有关。所述复式配置还与以下但不局限于的天线类型相容偶极天线、平面倒置F天线或槽式天线。图6公开了一封装6，其包含一根据本发明的环形天线600。在这实例中，曲线设定一环的周界并在环的两端设有可通过105与晶片连接的差分输入接线脚。再者，为改善这系统的性能，该封装的配置为在任何在天线600所在层之下或之上的层的至少50％正投影面积101设有一没有喷镀金属或导电材料的空隙。类似地，该封装也可设成为使封装或模组所在的PCB在任何具有喷镀金属的层上留下这样的空隙。
在图7A的封装7包括设有两臂701和702的耦合偶极天线700，所述两臂通过一邻近区704耦合一起。根据本发明，在区704中导线之间的最短距离应少于天线的最长自由空间工作波长的1/10。图7B公开了另一实施例，其中封装7包含一有源单极天线751和一寄生单极天线752，所述寄生单极天线752通过封装的至少一接线脚例如753与一外部接地面或接地电线连接。此外，该封装将包含至少接线脚107当中的另一接线脚，所述的另一接线脚可使晶片103中的一RF参考电压与外部地线连接。天线的两导电部分譬如有源单极天线751和寄生天线752可通过一邻近区754相互耦合，其中在区704中导线之间的最短距离应少于天线的最长自由空间工作波长的1/10。
图8A公开了一包含一平面倒置F天线(IFA)的封装8。与先前公开了的实施例相似，晶103位于偏离封装102的中心，以腾出地方101容纳天线导电图形。与早先实施例一样，该图形位于支承该块晶片或集成电路103的封装的层上，或在多层基体的实施例中位于基体102的任一平行层上。假如天线位于一与晶片不同的层，该天线总可经由一穿过一层或多层的孔与适合的接线脚105连接。在该实施例中，天线800以其当中一端通过至少一封装上的接线脚107例如803接地。此外，该天线通过一导线105例如一焊线或一连接覆晶晶片上的焊球的导电条与天线曲线的一中间处连接。
图8B所示为本发明的又一实施例。在该实施例中，封装85包含一天线曲线851，该线曲线851设定一范围区850的至少一周界部份，该范围区被一导电材料填满。在范围区850之内的一处被选择作为连接的地方，例如在区域852，该处可通过一导线与晶片103连接。该导电图形可使用于许多不同的方式。它可构成一单极天线，在该实施例中，晶片103的RF参考地线端通过封装的当中至少一接线脚107与一外部导电地线连接。一单极天线需配置成在其所在位置的层之上和之下的在封装的任一层或配置有封装的外部基体的任一层上的任何围住导电图形的投射区101中设有最少50％面积没有喷镀金属的空隙。当区101之下超过50％的面积被导电材料填满时，天线成为一根据本发明的微带天线或接插式天线，导电材料成为微带天线或接插式天线的地线。如果在天线导电图形之内任何一处另外设置至少一接地导线，天线更成为一平面倒置F天线(PIFA)。在一微带、接插式或PIFA天线例子中，推荐的接部分为覆盖天线之下超过50％的面积。所述接地部分可设置在任何支承天线和(或)晶片103的基体102的层，或设置在支承封装的外部基体或PCB上。
在任何微波传送频带或微带配置例中(包括PIFA)，本发明的图形特性应根据本发明包括一含有至少十五段的曲线，其中至少七段小于天线的自由空间工作波长的1/12。为达到使天线可结合到一小的空间的理想的小型化程度，这是必需的。其余符合本发明主要在几何方面的一般条件，如上所述的，适用于微带天线及其短路版。
本发明的天线几何形状并不全由至少五段特征的曲线局限。曲线只需限定几何图形的一部份或形状，例如一单极、一偶极或一IFA天线的导电条或导线一部份；槽式或开口天线的一缝部份；微带天线的一天线周界部份。例如，图9A和9B所示为一封装内配置有两天线的两封装9和10例子，其中实心的导电图形910和911与曲线920和921结合，但曲线920和921不限定整个天线形状。
图10A至10N是现有技术为设计天线的空间填满曲线的例子。WO/0122528公开了其他具有缩小天线特征的多频带天线类型天线的多级天线。
图11A至11D所示为本发明推荐的四实施例。所有四封装例子26至29都包含一根据本发明的单极天线。在图11A的封装26里，晶片103位于偏离封装的中心，以腾出地方101放置天线导电图形1100。在该特定例子中，天线图形1100由一空间填满Hilbert曲线设定。该晶片103通过一导线1104与天线图形连接，而第二RF接线脚通过导线1102与封装当中的至少一接线脚例如1101连接。
图11B所示为在封装27内的另一单极天线配置。图11A封装26与图11B的封装27的主要区别在于图11B的天线图形1120沿封装的较长边配置，使在封装内的天线整体长度可达致最大。结果是辐射电阻、带宽和天线效率的增加。该目的，修改了SFC曲线14以提供长形特性的天线图形1120。虽然本实施例的天线图形以一特定SFC例子譬如14说明，但可根据本发明的任何常规曲线实施一使天线长度达到最大的类似实施例。在图11C中的又一例子为封装28包含一单极天线，其中结合了基体的最大可用表面与天线图形的最大长度。曲线被分割成两部分1130和1132，该两部分通过一导电段1131相连接。该最优化的配置为尽可能把晶片103放置在靠近封装的一拐角。在该实施例中，包围天线图形的长方形区也包围该块晶片或电路块103。从该实施例可清楚地了解到本发明的天线和晶片不必分别装配在非重叠的长方形区。
虽然图11D的封装29看起来与图11C的封装28相似，事实上图11C的封装包括一不同的天线结构。图11D的天线配置是一复式单极天线，其具有的第一及第二臂通过导电段1142相互连接。臂1140的一端与晶片103连接，而另一端则空接。该实施例中，当臂1141的长度和形状与从段1142到臂1140端的臂1140部份相同的时候，可提高天线的效率。这是因为天线的电流强分流在两相等臂上，电阻因而减半，至少在包括从段1142直到天线两臂端的天线部分。值得注意的是，包围天线的面积是相对封装可用面积的最大面积；这同时增加了天线带宽和效率。
可以见到在图11A或11B中的天线曲线具有的盒计维度大于1.5；特别是曲线的盒计维度在1.9和2.1之间。可同时看见，如长方形101由5×5相等格子的栅格组成，则曲线将横过超过25格子当中的14格子(横过大约75％格子)。
还可同时看见，设有天线图形的曲线至少两次横过当中一格子。这天线配置特征(一高维度的盒计维度，一最大的表面利用率，结合大量的小段以构成长的曲线)是特别适合较高小型化程度需要；例如当长方形区101最长的边小于自由空间工作波长的1/20。
图12所示为包含偶极天线的封装的一些实施例。在图12B的封装31，其偶极天线1221和1222两相等的臂的形状是根据本发明的曲线。图12A所示为另一包含偶极天线配置的封装30。在该实施例中，每臂被设置于该块晶片的两面，以使从一臂的端到另一臂的端的天线整体尺寸达到最大。这改善了天线的辐射电阻、带宽和效率。进一步的改善可通过如图12C的复式偶极天线封装32的偶极天线排列。其中，偶极天线的第一臂被分割成两曲线1230及1231，而第二臂被分割成两曲线1232及1233，以使电流强度及整体电阻损耗减半。每臂的两分支部分别通过导电段1234和1235连接。该偶极天线长度与横截尺寸的最大配置使天线的整体带宽和效率达到最大。
在图12D和12E中，封装33和34适用于折叠偶极天线。在封装33中，由区1241包围的偶极天线相等于由区1242包围的偶极天线，除了由区1242包围的偶极天线，在其中心通过一对导线与晶片或电路块连接。该两偶极天线以其端连接，如折叠偶极天线一般的处理方法。为两偶极天线设有折叠偶极天线结构的另一可行配置显示在图12E中封装34的区1251和1252。折叠偶极天线结构与非折叠天线结构相比的好处是输入阻抗的增加及天线带宽的改善。
可以见到，在图12D和12E中封装33和34的天线几何形状形成一闭合回路，因此可设定一环形天线。能以折叠偶极天线或环形天线运作的结构取决于工作频率和激励方式。这意味着该天线能以多模式天线方式运作，其可用于例如在同一封装中结合到两工作于不同频带的通信或无线服务。
图13A-C描述的是根据本发明集成电路封装用的其他环形天线例子。在图13A，封装35包含通过在半导体晶片103附近一些象Hilbert部分构成的一导电曲线1301。该环与由一对导线1302形成的一差分输入/输出埠连接。再者，该配置使环形包围的周界和面积达到最大。该曲线的盒计维度是在1.9和2之间，因此提供了一工作于非常低频率的高密度封装。这是晶片放置在围住天线导电图形的长方形区内的另一实施例。为避免该块晶片暴露于该环内流通的强磁场，该晶片可包含一屏蔽至少一表面的导电层。为此目的，推荐一覆晶晶片的配置。
在图13B中封装36是图13A中封装35的双重版本，其中该环以一槽的形式设置在任何支承晶片的基体层的一导电图形上。在该例中，就封装密度及表面的最大利用率而说，可得到同样的好处。该环形的连接方案同样地是差分的，一导线1311与环形内的导电区连接，而一第二导线1312放置于外导电区上曲线的另一边。如图13C所示，该两导线1321和1322不需要在晶片的同一边相互靠近，它们可在例如对边。天线的阻抗取决于该两导线的相对位置，这有利于调整天线使其与晶片内输出RF放大器的所需输出阻抗相匹配。
图14A中的封装38是图11B中的单极天线的双重版本。
由于尽用了天线的可用长度，它享有在最高效能和辐射电阻方面同样的好处。事实上，它可被看作图11B的封装27与图4的封装4的组合。象图4的封装4，天线是一槽式，该槽与包含该槽的导电图形的周界相交于一处地方。其他组合也是可行的，例如在图3，支承该槽的导电图形内包含槽的两端，或如图14B的封装39，以两端与导电图形的周界相交。
图15所示为一包含一单极天线1501的封装。在例中，接地面或接地电线的一部分放置在天线的同一层，以这样的一种方式，它不与其中包含单极天线的臂1501的长方形区1505重叠。该天线通过一导线1503连接。在该特定实施例中，显示怎样放置单极天线的端1504使其靠近接地面1502。这些提供的电容负载有助于整体天线的小型化。图16A-16E在没有任何局限目的下，描述一些常规集成电路封装结构(元件41、42、43、44、45)的例子。全部具有一些共同配置部分。在大多数场合，一半导体晶片或集成电路块1601，1606固定在该封装关键性部分的一基体或叠层1610上。此一基体或叠层用作一机械性的支承半导体晶片或集成电路，并有利于晶片散热，以及提供一些使该块晶片与外部世界连接的接线脚1603，1604。该块晶片和封装可通过许方式相互连接。一最常用的方式是通过焊线1602连接，虽然其他技术例如磁带焊接、或覆晶晶片技术也是可行的。该封装通常被一塑胶模围住或包括在封装1615之内，以保护晶片及与接线脚连接的连线。
图16A的元件41为一接线脚是插脚连线的封装结构例子。这种插脚连线常用在DIL、DIL-SMT、QFP和PGA封装里。通常这些插脚包围住封装的周长并直接地通过焊线或在基体顶部的导电条与晶片连接。在某些情况下，金属框架包含经由焊线连接(通常由热压缩)到该块晶片的接线脚及导电条。在PGA封装，接线脚不仅配置在封装的周界附近，还配置在封装之下的一2D栅格列阵之中。这通常使用于晶片和封装同时需要多接线脚的场合。
在图16B-D的元件42，43，44和45展示一些BGA封装例子，其中接线插脚由焊球1604取代，该互连技术是覆晶晶片结构的特征(参阅元件43和44)，其中该块晶片以一模拟方式与封装连接。在一覆晶晶片配置中，该晶片倒置的装配，其连线面对以下的基体或叠层。在该配置中，通过一列导电球或突出件1605相互连接。
市场需要体积小的和低成本的集成电路，导致产生新的可增加晶片功能的同时减少了封装覆盖面积的封装结构。在图16D中的元件44为一晶片尺寸型封装(CSP)，其中的封装缩少到几乎与缩少了的晶片覆盖区相等。
其他增加封装密度的方法包含在封装之内的一或多个基体上利用多层结构。在图16E中的元件45是一封装结构例子，其中多层电介质层1611堆叠一起以形成支承该晶片的基体。在基体的每层可支援若干喷镀金属和导电条，以便晶片1601与接线脚1604相互连接或连接到装配在基体上的其他晶片或电子元件(譬如电阻器、电容器、电感器、滤波器、混频器、放大器、振荡器等)。这些喷镀金属层可经由孔和柱1614相互连接。另外，该晶片之上或之下可包含其他叠层或基体1612以支承另加的元件或晶片。再者，这另加的基体可通过孔和柱与其他基体相互连接。
虽然由段组成的曲线所形成的本发明天线在图中被示为线性，本发明的曲线并不局限于由线性段组成。组成本发明天线曲线的一或多段，直到和包括所述天线曲线的所有段，可是非线性的。例如，如图17所示，曲线1702包含几段非线性段。当本发明的天线曲线包含至少一非线性段的时侯，具有至少一非线性段曲线的任何一点与一完全由线性段组成的相同曲线之间的最短距离是小于天线最长自由空间工作波长的1/10。无论曲线有多少非线性段这都是正确的。如图17中所描述，曲线1701(以破折线显示)代表一与曲线1702相同形状的全线性段，其中曲线1702具有非线性段。在曲线1702与曲线1701上的任何一点之间的最短距离小于天线最长自由空间工作波长的1/10。图18至21所示为根据本发明配置封装的另外一些例子。图18显示一复式单极天线配置，配有对称地配置在封装基体两边的两同样的臂1801和1802。该晶片1805配置在偏离封装基体1803的中心，但处于其中一基体边缘的中央。这可使两臂从段1807对称地延伸。可使由天线覆盖的面积达到最大，并同时保持两曲线的最大长度以便可有效地压缩天线尺寸。特别是，在该封装上一5×5单元的栅格的至少大约80％单元包含曲线部份。曲线的盒计维度接近2。
图18显示一半导体晶片1805的实施例，其包含至少两天线用的RF连线1804和1806。连线1806位于双分支结构的输入端，而连线1804则连接到该封装的其一接线脚1808，所述连接通过例如，在基体1803上的一孔以及在基体1803第二层的一导电条通过所述孔与至少一接线脚1808连接。接线脚1808连接到一外部接地面，例如在一电路板或PCB上的一导电层。虽然图18所示为一焊线例子，对熟识所述技术的人会了解到其他互连配置(如覆晶晶片或TAB)可同样适用于晶片1803与封装1808的接线脚之间的互连。
如图18所示的一天线配置实施例，其可用于例如对一在小于10mm×10mm(即一封装的尺寸小于天线自由空间工作波长的1/10)的面积上并工作于2GHz的天线进行封装。这还未考虑到通过这种天线设计与一高介电常数基体1803的结合可得的额外尺寸减少。这意味着可使用常规的低成本封装材料譬如聚亚胺化合物，而不需使用高成本的高介电常数电介质材料。另一方面，如果该封装由高介电常数材料制成，在牺牲一些额外损耗(较低的效率)及较窄带宽的情况下，天线及封装的小型化可更进一步。该实施例适用于例如用于BluetoothTM的FWSoC、WLAN IEEE802.11及UMTS/3G-WCDMA。
图19所示为根据本发明的又一实施例。该封装包含一单极天线，该单极天线包含一辐射臂，该辐射臂的一处地方用作连接。该晶片提供一与天线连接的连线以及一与外部地线连接的连线。在该实施例中，封装配置成长方形的几何图形，封装的一半面积提供给天线而另一半提供给晶片。为达到最大的压缩尺寸，理想的天线曲线盒计维度为大约2。这配置可使例如把一大约在2GHz工作的FWSoC操作系统(包括，但不局限于BluetoothTM的FWSoC、WLAN IEEE802.1 1、或UMTS/3G-WCDMA)封装在一小于10mm×5mm的模组内。在这种情况下，围住天线的最小长方形的最长边小于对应的最长自由空间工作波长的1/30。
根据本发明的其他实施例，对于非常小的封装例如一大小接近天线的最长自由空间工作波长的1/30的正方形封装，提供了有效的解决方案。电路配置在该封装拐角附近，而因此在封装基体上留下给容纳天线导电图形的L形面积。在这种配置中，单极天线由一单辐射臂设定，该臂的形状为根据本发明的曲线2102。推荐把曲线的第一端2101设定在L形面积一边的封装边缘附近，而单极天线的自由端2100则设定在L形面积的另一边。为达到这样的高封装密度，推荐的盒维计度为大约2。
对于一些略为较大的封装(例如一边长为天线的最长自由空间工作波长的1/10的正方形封装)，推荐的天线图形应包含少量的段，并尽量填满可用空间。图20所示为一封装，其包含具有所述特征的单极天线。在该实施例中，单极天线包含两相等的辐射臂2000和2001，所述两臂在一处地方相互连接并在所述地方通过一导线2002与天线连接。与其他单极天线配置一样，第二导线用于第二RF输出端或晶片接地端与外部接地端的连接。一焊线连接到一孔2003。孔2003连接焊线到一导电条，该导电条在另一层延伸直到它连接到封装的至少一与外部接地端连接的接线脚。
图22所示为根据本发明封装的又一实施例。天线是在一导电图形2204上的槽，除了所述的槽外，所述导电图形完全地覆盖着一封装基体层。可选择的，一些孔可用作导电图形之上或之下的其他层之间的互连。更好地，导电图形2204连接到一或多个封装相互连接的连线以便导电图形与外部接地端连接。在该实施例中，槽2200的一端2201与导电图形2204的外部周界相交。而另一端2202则完全地被图形2204包围。再者，天线由一对导线连接，例如几条焊线，每一导线连接到槽的每边的某处。还有，需要一高盒计维度(大约2)以达到所需的高封装密度，而所选的曲线需通过覆盖着天线最小的5×5栅格之内的至少75％格子。
熟悉所述技术的人将注意到，虽然为作阐明用途，早先大多数在图中描述的实施例为焊线配置，那些实施例与其他晶片互连技术是相容的，例如覆晶晶片或磁带焊接技术。还有，本发明提供一些晶片与一或多接线脚相互连接的方法。根据本发明的一种可行方式包含在至少一与天线图形不同的层配置一些导电条。为减小在导电条之间及晶片与封装接线脚之间的耦合，推荐在可能情况下配置所述导电条以使在天线结构之上或之下每一导电条以垂直方向横过。在那些接线脚形成两维列阵接线脚的封装中(譬如球栅格列阵、插脚栅格列阵的封装系列)，本发明公开了一有利于产生最小干扰的配置天线曲线和封装接线脚的方法。该配置包括选择一天线几何图形其中的曲线包含根据本发明的许多段，其中至少在接线脚列阵上方部分，所述的段与毗邻的段形成一90度角，所选的天线几何图形以使天线曲线跟随一沿长方形网的通道，其中网线从接线脚插脚或球的距离是等距的。一可实行所述配置的非限制曲线例子是根据Hilbert，Peano，SZ和ZZ几何图形的曲线。可清楚地看到，可利用如在图11中其他90度弯曲的曲线譬如12、13、14、15、18、1、20、21、或22的曲线作所述用途。
虽然早先所示的实施例为一从晶片直接连接天线方式，其他本发明之内的连接方案也是可行的。例如，其他无源或有源元件譬如电阻器、电容器、电感器、滤波器、谐振器、传输线、平衡-不平衡变压器、混频器、双工发送器、放大器或其他RF网络可放置在天线和晶片之间。这可经由许多不同的封装结构及技术譬如任何多晶片模组技术例如MCM-L，MCM-C，MCM-D或MCM-D/L实现。
早先实施例的一种天线与晶片或中间RF网络连接是通过电容耦合方式。由两靠近放置但没有直接接触的导线产生电容耦合，该两导线分别连接到天线及晶片或中间RF网络。例如，该两导线可包含在一封装基体上的两垫，所述的垫可以是共面的或一垫在基体不同的层上处于另一垫的顶部。在其他实施例中，可通过芯片上的一垫及与天线图形连接的基体上的一垫实现这种耦合方式。另一可行的天线连接方案是通过电感耦合方式，其中连接晶片的电流线圈与天线导电图形之内的线圈相耦合。可设置一与晶片连接及一与天线连接的两线圈在基体的同一层上，或把它们放置在同一基体之内或同一封装的不同基体之内的不同层上，并对准地放置在彼此之上以使两线圈之间的耦合达到最大。
可清楚地看到，图中显示的晶片和天线配置以及其他包括在本发明精神之内的，可有多种类型的封装结构配置。例如，许多所示的DIL结构可由SIL，QFP，PGA和BGA封装互换。通常，本发明所示的任何天线设计与任何种类的标准封装结构单列直插式(SIL)、双列直插式(DIL)、方型扁平式(QFP)、引脚球闸阵列(PGA)、微球闸阵列(BGA)和它的同系PBGA、CBGA、TBGA、SBGA、BGA的结合不存在局限。
另一天线导电图形的配置方式是建立在包围整体封装的塑胶模上。该图形可例如与晶片连接，该连接经由一电容或电感耦合到其一封装基体上的一导电元件，该导电元包括例如一天线辐射臂、与该晶片或一RF元件连接的一基体的电抗线圈或垫、或与晶片连接的网络。在该塑胶模上建立天线导电图形的一些形成技术方法譬如两次射出成型技术、射出成型技术、嵌件成型技术或MID成型技术。
虽然当一些服务或工作频率波段结合到同一系统时，在封装之内用一多频带天线例如一复式天线，可清楚地看到其他本发明之内的可选方案包括在同一封装之内配置两组或多组天线。例如，根据本发明的两组或多组天线可配置在同一基体层、在同一基体的不同层、在不同基体、甚至在基体及封装的塑胶包装。另一可行的配置为一包含两相似天线的两天线封装，其中每一天线独立连接及一导电图形相对另一导电图形旋转90度放置。这提供一可把极化分集通信系统结合到一封装内的有效方法。
根据本发明的一RF天线结合到封装技术提供了一有效压缩无线系统大小的方法，使该系统结合到一小的封装内变得可行。例如，本发明使在0.5到5.5GHz频带工作的封装系统的面积可小于10mm×10mm。例如，图21所示的一小于16mm平方面积封装，其可结合工作于ISM 2.4GHz频带的整个无线系统，而不需利用昂贵的高介电常数材料。这开拓了许多新应用领域譬如以下的系统BluetoothTM、IEEE802.11a、IEEE802.11b、Hyperlan、Hyperlan2、UMTS、GSM900、GSM1800、PCS1900、AMPS、WCDMA、DECT和GPS。
根据本发明的其他天线设计配置亦可整合到在半导体晶片内。虽然这可能会增加该系统的成本，但可更便利地把整个高频工作的系统整合到晶片内(SoC)。还有，封装内的同样设计可用于作为一不具有晶片的单个天线组件。
本发明的封装配置可在许多其他不同的环境里应用。这通过把天线获得的电磁能量耦合到晶片的偏置电路的方式，使封装内的一组或多组天线可对晶片供电。对于那些用于非常低耗电量装置的封装，或只需要对询问封装内系统的外部电磁信号作出响应的封装，譬如无线射频识别系统(RFID)，变得有利。
除通信或无线系统外，其他封装的用途是传感器。在一些实施例中，除结合到晶片和天线以外，封装还结合到一传感器或检测系统。在其他例子中，天线本身用作测量某些类型电磁信号或物理量的一检测装置。当这方案与上述遥距供电方案结合的时候，这些封装变得特别适用于需把传感器放置在不易触及的遥远地方而成本低的应用方案之中。这包括人体或动物内的传感器、汽车内的传感器、轮胎内或化学品容器内的传感器、用于危险环境例如易燃或易爆的气体或液体的传感器。所述配置能测量的一些物理量包括但不局限于温度、压力、拉力、牵引力、加速度、振动、距离、速度、转动、光强度、电磁场强度、材料的化学成分含量、 移动物件的电磁或声学的多谱勒频移。
理解到即使之前描述的本发明许多实施例和好处，所述的公开实施例只作说明用途或许在会细节上作出修改，但仍在本发明的精神和保护范围之内，本发明的保护范围只由附上的权利要求书限定。
权利要求
1.一种集成电路封装，其特征在于所述的集成电路封装包括至少一基体，每一基体包括至少一层；至少一半导体晶片；至少一接线脚；一天线，其位于所述集成电路封装里但不是在所述至少一半导体晶片上，所述天线包括一导电图形，所述导电图形的至少一部份包括一曲线，其中所述曲线包括至少五段，所述至少五段曲线的每一段与每一毗邻段形成一对角，所述段中的至少三段小于所述天线最长自由空间工作波长的十分之一；其中，所述毗邻段之间形成的一对角的较小的角小于180度，以及所述毗邻段之间形成的一对角的至少两较小的角更小于115度，其中所述较小的至少两个角是不相等的；以及其中，所述导电图形可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。
2.根据权利要求1所述的集成电路封装，其特征在于所述至少两个小于115度的角以顺时针和逆顺时针方向设定在所述曲线的两边。
3.根据权利要求1或2所述的集成电路封装，其特征在于所述导电图形放入一长方形区内，所述长方形区的最长边小于所述天线的最长自由空间工作波长的1/20。
4.根据权利要求1、2或3所述的集成电路封装，其特征在于至少所述段中的一段是非线性的；其中所述具有至少一非线性段的曲线上的任何一点与一全部由线性段组成的相似形状的曲线之间的最短距离小于所述天线的最长自由空间工作波长的1/10。
5.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度大于大约1.17，所述盒计维度通过第一及第二长方形栅格计算，所述栅格放入可包围所述曲线的最小长方形区内；其中所述第一栅格包含至少5×5相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
6.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度在1.5和3之间，1.5及3包括在内，所述盒计维度通过第一及第二长方形栅格计算，所述栅格放入包围所述曲线的最小长方形区内；其中所述第一栅格包含至少5×5相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
7.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度大约为2，所述盒计维度的计算方法是通过第一及第二长方形栅格，所述栅格放入可包围所述曲线的最小长方形区内；其中所述第一栅格包含至少5×5相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
8.根据权利要求1、2、3或4所述的集成电路封装，其特征在于所述曲线的盒计维度在1.1和3之间，1.1及3包括在内，所述盒计维度通过第一及第二长方形栅格计算，所述栅格放入可包围所述曲线的最小长方形区内；其中所述第一栅格包含至少10×10相等大小的单元；以及所述第二栅格的大小与所述第一栅格的大小相同，但具有四倍的单元数量，所述第二栅格的单元相对所述第一栅格的单元按比例减少一半。
9.根据权利要求5、6或7所述的集成电路封装，其特征在于所述曲线横过至少所述第一栅格25相等单元当中的14单元。
10.根据权利要求5、6或7所述的集成电路封装，其特征在于所述曲线至少两次横过至少所述第一栅格25相等单元当中至少一单元。
11.根据权利要求1-9中任何一项所述的集成电路封装，其特征在于至少所述曲线的一部分是一空间填满曲线。
12.根据权利要求11所述的集成电路封装，其特征在于所述空间填满曲线是一Hilbert曲线或一Peano曲线。
13.根据权利要求11所述的集成电路封装，其特征在于所述空间填满曲线是选自由SZ、ZZ、HilbertZZ、Peanoinc、Peanodec和PeanoZZ的组组成。
14.根据权利要求1-13中任何一项所述的集成电路封装，其特征在于所述曲线在所述集成电路封装里的一单平面上形成，而其中所述第一曲线本身在任一点上并不相交。
15.根据权利要求1-13中任何一项所述的集成电路封装，其特征在于所述曲线的至少两段位于所述成电路封装之内的不同层上，而所述段通过一或多个孔相连接。
16.根据权利要求15所述的集成电路封装，其特征在于所述在不同层上的两段位于所述集成电路封装之内的一双面层的两面。
17.根据权利要求1-13或15中任何一项所述的集成电路封装，其特征在于所述在不同层上的两段位于所述集成电路封装之内的两不同基体上。
18.根据权利要求1-17中任何一项所述的集成电路封装，其特征在于所述导电图形是一第一导电图形，其中所述集成电路封装包括至少一具有两端的第二导电图形；其中两端中的一端与所述第一导电图形上的一点相连接；以及其中所述导电图形可一起放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一短。
19.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述曲线是一单极天线的辐射臂，所述辐射臂包括至少一馈电端；其中所述至少一馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；以及其中所述集成电路封装包括至少一与封装连接的接地端及半导体晶片与一接地面或接地地网连接的至少一RF连线。
20.根据权利要求19所述的集成电路封装，其特征在于所述单极天线是一折叠单极天线。
21.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述曲线限定一偶极天线的两辐射臂当中的至少一臂的至少一部份，所述两辐射臂包括至少一在每一臂上的馈电端，其中所述至少两馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接。
22.根据权利要求21所述的集成电路封装，其特征在于所述偶极天线是折叠偶极天线。
23.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述曲线是一在一导电图形中槽，所述图形覆盖在所述集成电路封装之内的至少一所述基体的至少一所述的层的至少50％。
24.根据权利要求23所述的集成电路封装，其特征在于所述的槽包括两馈电端，所述馈电端设有一微分输入/输出接线脚；其中所述两馈电端的每一馈电端放置在所述槽的对边，所述馈电端，由两导体给电，所述导体为焊线或是在包含所述的槽的基体的层上形成的导电条。
25.根据权利要求23或24所述的集成电路封装，其特征在于所述的槽与一导电条连接，所述的导电条位于一槽位于的层的之上或之下的一基体层上，其中所述导电条以至少一点跨接在所述的槽上。
26.根据权利要求23、24或25所述的集成电路封装，其特征在于所述的槽完全被所述导电图形的导电材料包围。
27.根据权利要求23、24或25所述的集成电路封装，其特征在于所述的槽与所述导电图形的周界至少相交于所述周界的一点。
28.根据权利要求23-27中任何一项所述的集成电路封装，其特征在于所述导电图形连接到所述集成电路封装的至少一接线脚，所述至少一接线脚适合于与一外部接地面或接地地网连接。
29.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述第一曲线是一倒置F天线的辐射臂的至少一部份；其中所述辐射臂包括至少一在所述曲线上的馈电点，所述至少一曲线上的馈电点以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；其中所述辐射臂连接到所述集成电路封装的一第一接地接线脚，其中所述第一接地接线脚适合于与外部接地面或接地地网连接；以及其中所述集成电路封装包括一第二接地接线脚，所述第二接地接线脚适合于使所述至少一半导体晶片与所述外部接地面或接地地网连接。
30.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述天线包括至少两辐射臂，其中所述至少两辐射臂在一区域相互耦合，其中所述两辐射臂之间的距离小于所述天线最长的自由空间工作波长的十分之一。
31.根据权利要求30所述的集成电路封装，其特征在于所述的辐射臂包括一偶极天线的两辐射臂。
32.根据权利要求30所述的集成电路封装，其特征在于所述的曲线包括第一及第二辐射臂，其中所述第一辐射臂包括至少一馈电端，所述至少一馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；其中所述集成电路封装包括至少一可使所述集成电路封装与一接地面或接地地网连接的接地接线脚以及所述至少一半导体晶片连接到所述集成电路封装的一第一接地接线脚；其中所述第二辐射臂是一没有馈电端的寄生元件，但有与所述集成电路封装里的一第二接地接线脚的一接地端；以及其中所述第一及第二接地接线脚适合于与外部接地面或接地地网连接。
33.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述的曲线是一闭合曲线的至少一部份，所述闭合曲线限定一环形天线，或一槽环天线。
34.根据权利要求1-18中任何一项所述的集成电路封装，其特征在于所述的所述导电图形限定微带、接插式或平面倒置F天线的辐射表面的至少一部份周界；所述曲线包括至少十五段，其中所述段中的至少七段小于所述天线最长的自由空间工作波长的1/20短；其中所述导电图形包括至少一馈电端，所述至少一馈电端以直接或间接方式通过一无源或有源RF网络与所述至少一半导体晶片相连接；以及其中所述集成电路封装设置在一外部接地面或接地地网上以致于所述接地面或接地地网完全地覆盖所述集成电路封装之下的区域。
35.根据权利要求35所述的集成电路封装，其特征在于所述的导电图形在所述的集成电路封装的一第一基体层上形成；其中所述的集成电路封装包括一位于所述集成电路封装中的一第二基体层上的第二导电图形；所述第二导电图形作为所述微带、接插式或平面倒置F天线的接地面。
36.根据权利要求1-35中任何一项所述的集成电路封装，其特征在于在所述至少一半导体晶片与所述的集成电路封装的至少一接线脚之间的连线是多条导电条。
37.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的曲线位于所述至少一基体的顶面；以及其中所述至少一半导体晶片设置在与所述曲线相同基体表面上。
38.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装包括具有多层的至少一基体；其中所述曲线位于至少两所述层上。
39.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的曲线位于所述基体当中至少一所述层上；其中所述集成电路封装包括至少一另外的导电图形；以及其中所述另外的导电图形改进了所述天线的一性能，所述天线性能选自由阻抗和阻抗带宽、天线谐振频率、天线辐射图形及其组合成的组。
40.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装包括至少两基体；其中所述曲线位于所述基体当中的一顶面；所述至少一半导体晶片设置在与所述曲线不同的基体表面；以及其中所述曲线及所述至少一半导体晶片设置在平行的表面上。
41.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装并不包括在天线导电图形之上或之下的任何喷镀金属，除了用于使至少一半导体晶片与所述集成电路封装的接线脚连接的接线或导电条之外。
42.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述的集成电路封装包括至少一另外的喷镀金属，其位于与设有所述曲线的基体层平行的一基体层上，其中包含所述另外的喷镀金属的区域覆盖小于围住所述曲线的长方形的50％面积。
43.根据权利要求23-28中任何一项所述的集成电路封装，其特征在于所述的槽式天线位于所述集成电路封装里的一第一基体上；其中所述至少一半导体晶片位元于所述集成电路封装里的一第二基体上，所述两基体由至少一孔或接线柱连接；以及其中包含所述槽式天线的最小区域覆盖所述集成电路封装的总面积的至少80％。
44.根据权利要求43所述的集成电路封装，其特征在于所述的至少一半导体晶片是覆晶晶片，所述覆晶晶片包括在接线脚对面的一遮罩导电层，其中所述槽式天线放置在所述覆晶晶片上以致于所述覆晶晶片位元于所述第一及第二基体之间。
45.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述至少一半导体晶片与所述集成电路封装接线脚之间的所述连线位于所述集成电路封装里的一基体的一第一层上；其中所述曲线位于与所述连线相同的基体上，设有所述连线的基体的第一层平行的所述基体的另一层上。
46.根据权利要求1-45中任何一项所述的集成电路封装，其特征在于每当在所述第一层的一导电条在所述第二层之上或之下横过的时候，所述导电条与所述曲线互相成直角。
47.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述集成电路封装包括在所述集成电路封装里的至少一基体的一第一层上的一两维阵列的插脚或焊球，以及其中所述曲线位于所述第一层之上的另一层；其中所述两维阵列的插脚或焊球放置在一长方形栅格里面，所述栅格具有与在所述两维阵列中的插脚或焊球相同数量的单元，其中每一插脚或焊球设置在所述长方形栅格的一单元的中心以致于所述栅格与每一插脚或焊球的距离相等；其中所述曲线的毗邻两段之间的所有角度均为90度，以致于所述曲线沿一在所述插脚或焊球之间的所述长方形栅格的路径。
48.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述曲线在所述集成电路封装的当中至少一基体之内的两层或两层以上的层上重复；以及其中所有所述曲线通过至少一孔在所述曲线馈电端连接。
49.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述至少一半导体晶片与所述曲线通过电容耦合方式相连接，所述电容耦合方式由一电介质材料分隔的两导电元件实现，所述每一导电元件分别以电阻方式与所述曲线及至少一半导体芯相连接。
50.根据权利要求1-36中任何一项所述的集成电路封装，其特征在于所述导电图形为一位于所述集成电路封装中的至少一所述基体上的第一导电图形上，所述第一导电图形与至少一半导体晶片耦合或者连接；其中所述集成电路封装包括至少一在所述基体的一第二层上的第二导电图形，所述第二曲线以电容或电感方式与所述第二导电图形耦合，所述第二导电图形作为所述第一曲线的一寄生元件。
51.根据前述权利要求中任何一项所述的集成电路封装，其特征在于所述曲线适合于以电磁方式与一外部天线耦合，所述外部天线作为所述曲线的寄生天线。
52.根据权利要求1-51中任何一项所述的集成电路封装，其特征在于所述集成电路封装由一选自MCM-L、MCM-C、MCM-D、及MCM-D/L组成的组的技术构成。
53.根据权利要求1-51中任何一项所述的集成电路封装，其特征在于所述集成电路封装选自由单列直插式(SIL)、双列直插式(DIL)、DIL-SMT、方型扁平式(QFP)、引脚球闸阵列(PGA)、微球闸阵列(BGA)、塑胶球闸阵列(PBGA)、陶瓷球闸阵列(CBGA)、载带球闸阵列(TBGA)、超级球闸阵列(SBGA)、及微球闸阵列(uBGA)组成的组。
54.根据项权利要求1-51中任何一所述的集成电路封装，其特征在于所述集成电路封装以塑胶封装；其中所述曲线设置在封装所述集成电路封装的所述塑胶之中；以及其中所述曲线以电容方式与位元元元元于所述集成电路封装内的一第二曲线或与所述至少一半导体晶片耦合。
55.根据权利要求54所述的集成电路封装，其特征在于所述曲线在封装所述集成电路封装的所述塑胶料上采用一选自两次射出成型、共射出成型、嵌件成型及MID成型组成的组的技术形成。
56.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述集成电路封装的面积小于10mm×10mm，以及所述天线的谐振频率在0.5GHz和5.5GHz之间。
57.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述集成电路封装的面积小于100mm平方，以及所述天线的谐振频率在0.5GHz和5.5GHz之间。
58.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述集成电路封装的面积小于16mm平方，以及所述天线的谐振频率为2.4GHz。
59.根据权利要求1-55中任何一项所述的集成电路封装，其特征在于所述天线适用于一选自由BluetoothTM、IEEE802.11a、IEEE802.11b、Hyperlan、Hyperlan2、UMTS、GSM900、DCS、GSM1800、PCS1900、CDMA-800、PDC-800、PDC-1500、KPCS、AMPS、WCDMA、DECT、UWB及GPS组成的组的系统。
60.根据权利要求1-59中任何一项所述的集成电路封装，其特征在于所述集成电路封装包含或整合到一传感器，以测量一选自由温度、压力、拉力、牵引力、加速度、振动、距离、速度、转动、光强度、电磁场强度、材料的化学成分含量、电磁或声学的多谱勒频移组成的组的参数。
全文摘要
本发明涉及一种集成电路封装，其包括至少一基体，每一基体包括至少一层；至少一半导体晶片；至少一接线端及一位于集成电路封装里但不是在所述至少一半导体晶片上的天线。天线导电图形具有一至少五部分或段的曲线，其中至少三所述部分或段小于天线最长自由空间工作波长的十分之一，所述至少五段曲线的每一段与每一毗邻段形成一对角，其中所述毗邻段之间形成的一对角的较小的角小于180度(即没有由一对的部分或段设定一较长的直线段)，其中至少两较小的角更小于115度以及所述较小的至少两个角是不相等的；所述导电图形可放入一长方形区内，所述长方形区的最长的边小于所述天线最长自由空间工作波长的五分之一。
文档编号H01Q1/36GK1723587SQ02830136
公开日2006年1月18日 申请日期2002年11月7日 优先权日2002年11月7日
发明者J·索莱尔卡斯塔尼, J·安格拉普罗斯, C·普恩特巴利亚达, C·博尔哈博劳 申请人:碎云股份有限公司
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