闪存的制造方法
专利名称：闪存的制造方法
技术领域：
本发明涉及一种闪存的制造方法，特别涉及一种具有自行对准浮置栅闪存的制造方法。
背景技术：
闪存元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种内存元件。
典型的闪存元件，一般是被设计成具有堆栈式栅极(Stack-Gate)结构，其中包括一隧道氧化层，一用来储存电荷的多晶硅浮置栅极(Floating gate)，一氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，ONO)结构的介电层，以及一用来控制数据存取的多晶硅控制栅极(Control Gate)。对此闪存元件进行程序化或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。
一般而言，闪存元件常用的电子注入模式可分为信道热电子注入模式(Channel Hot-Electron Injection，CHEI)以及F-N隧道(Fowler-Nordheim Tunneling)模式等等，而且元件的程序化与抹除操作模式随着电子注入与拉出的方式而改变。
在闪存的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作电压将越低，而闪存的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极间的介电层的介电常数(Dielectric Constant；k)等。
然而，随着集成电路正以更高的集成度朝向小型化的元件发展，所以必须缩小闪存元件的存储胞尺寸以增进其集成度。其中，缩小存储胞的尺寸可通过减小存储胞的栅极长度与位线的间隔等方式来达成。但是，栅极长度变小会缩短了隧道氧化层下方的信道长度(ChannelLength)，容易造成漏极与源极间发生不正常的电性贯通(PunchThrough)，如此将严重影响此存储胞的电性表现。此外，在闪存的制造过程中，光刻工艺也会有所谓关键尺寸的问题，而限制存储胞尺寸的缩小。
发明内容
因此，本发明的目的就是在提供一种具有自行对准浮置栅闪存的制造方法，通过在掩膜层与部分导体层的侧壁所形成导体间隙壁，此导体间隙壁与导体层构成浮置栅极，可以增加浮置栅与控制栅之间的面积，进而提高元件的耦合率。
根据本发明的目的而提供一种闪存的制造方法，包括以下步骤提供已依序形成有隧道介电层、导体层与掩膜层的半导体基底，接着图案化掩膜层、导体层、隧道介电层与基底以形成沟渠于基底中，然后于沟渠中形成绝缘层，且绝缘层的表面介于导体层与基底之间。接着于掩膜层与部分导体层的侧壁形成导体间隙壁，导体层与导体间隙壁构成浮置栅极。接着移除掩膜层，于浮置栅极上形成栅间介电层，然后于基底上形成控制栅极。
本发明在制作闪存的浮置栅极时，通过在掩膜层与部分导体层的侧壁所形成导体间隙壁，此导体间隙壁与导体层构成浮置栅极，可以增加浮置栅与控制栅之间的面积，进而提高元件的耦合率。
而且，导体间隙壁在形成时，是采用自行对准的方式，并没有用到光刻技术，因此可以简化制程，并降低成本。
为让本发明的上述目的、特征、优点能更明显易懂，下文特举一些较佳实施例，并配合附图，作详细说明如下图1A至图1G为绘示本发明最佳实施例所述的一种浮置栅闪存的制造方法流程剖面图。
图中符号说明
100基底102隧道介电层104第一导体层106掩膜层108光阻层110沟渠112绝缘层114第二导体层114a导体间隙壁116栅间介电层118第三导体层具体实施方式
请参照图1A，提供一基底100，此基底100例如是硅基底。然后，于此基底100上依序形成隧道介电层102、导体层104与掩膜层106。此隧道介电层102的材质例如是氧化硅，其厚度例如是50埃至100埃左右。此隧道介电层102的形成方法例如是热氧化法或是低压化学气相沉积法(LPCVD)。
在隧道介电层102之上的导体层104，其材质例如是掺杂多晶硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)为气体源沉积一层多晶硅层后，进行掺质注入制程以形成。其中，沉积制程的操作温度为575至650℃之间，操作压力约在0.3至0.6Torr之间。
在导体层104之上的掩膜层106的材质例如是氮化硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，其是以二氯硅甲烷与氨气作为反应气体源。当然此掩膜层106的材质也可以是其它材质，只要其蚀刻选择性与后续形成的浮置栅极具有不同的蚀刻选择性即可。
请参照图1B，于掩膜层106上形成一图案化光阻层108。然后以图案化光阻层108为掩膜，进行蚀刻掩膜层106、导体层104、隧道介电层102与基底100以形成沟渠110于基底100中。
接着请参照图1C，移除上述的图案化光阻层108后，于沟渠110中形成绝缘层112作为元件隔离结构，其中，绝缘层112的表面是介于第一导体层104与基底100之间。此绝缘层112的材质例如是氧化硅，其形成的方法例如是以四-乙基-邻-硅酸酯(TEOS)/臭氧为反应气体来源，以化学气相沉积法形成。绝缘层112的形成步骤例如是先于基底100上形成填满沟渠110的绝缘材料层(未图标)，然后移除沟渠110以外的绝缘材料层，使其平坦化。然后，再移除沟渠110内的部分绝缘材料层，使绝缘材料层的表面介于第一导体层104与基底100之间，而形成绝缘层112。其中，平坦化绝缘材料层的方法例如是化学机械研磨法(CMP)或回蚀刻法。移除沟渠110内的部分绝缘材料层的方法例如是回蚀刻法。
接着，请参照图1D，于基底100上形成导体层114。导体层114的材质例如是掺杂多晶硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)为气体源沉积一层多晶硅层后，进行掺质注入制程以形成。其中，沉积制程的操作温度为575至650℃之间，操作压力约在0.3至0.6 Torr之间。
接着，请参照图1E，进行非等向性蚀刻制程，移除部分导体层114而于掩膜层106与部分第一导体层104的侧壁形成导体间隙壁114a。
接着，请参照图1F，移除掩膜层106，移除掩膜层106的方法例如湿式蚀刻法。如上述掩膜层106的材质为氮化硅时，移除掩膜层106可以例如是磷酸作为蚀刻剂。移除掩膜层106后，暴露出的导体层104与导体间隙壁114a构成闪存的浮置栅极。
接着请参照图1G，于浮置栅极上形成栅间介电层116，此栅间介电层116的材质包括氧化硅/氮化硅/氧化硅(ONO)。栅间介电层116的形成方法例如是先以热氧化法形成一层氧化层后，再以低压化学气相沉积法形成氮化硅层与另一层氧化层。当然，此栅间介电层116的材质也可以是氧化硅层、氧化硅/氮化硅层等。
之后，于基底100上形成导体层118当作控制栅极(control gate)。后续完成闪存的制程，为本领域技术人员所周知，在此不再赘述。
在上述实施例中，本发明通过在掩膜层106与部分导体层104的侧壁形成导体间隙壁114a，然后以导体间隙壁114a与导体层104构成浮置栅极，因此可以增加浮置栅极与控制栅极之间的面积，进而提高元件的耦合率。而且，导体间隙壁114a是跨在隔离结构上，在不增加存储胞单位面积的情况下，就可以增加浮置栅极与控制栅极之间的面积，而提高元件的耦合率，因此可以增加元件集成度。
而且，导体间隙壁114a在形成时，系采用自行对准的方式，并没有用到光刻技术，因此可以简化制程，并降低成本。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种闪存的制造方法，该方法包括下列步骤提供一基底，该基底上已依序形成有一隧道介电层、一导体层与一掩膜层；图案化该掩膜层、该导体层、该隧道介电层与该基底以形成一沟渠于该基底中；于该沟渠中形成一绝缘层，且该绝缘层的表面介于该导体层与该基底之间；于该掩膜层与部分该导体层的侧壁形成一导体间隙壁，该导体层与该导体间隙壁构成一浮置栅极；移除该掩膜层；于该浮置栅极上形成一栅间介电层；以及于该基底上形成一控制栅极。
2.如权利要求1所述的闪存的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
3.如权利要求1所述的闪存的制造方法，其中于该掩膜层与部分该导体层的侧壁形成一导体间隙壁的步骤包括于该基底上形成一导体材料层；以及进行非等向性蚀刻制程，移除部分该导体材料层而于该掩膜层与部分该导体层的侧壁形成该导体间隙壁。
4.如权利要求1所述的闪存的制造方法，其中于该沟渠中形成该绝缘层，且该绝缘层的表面介于该导体层与该基底之间的步骤包括于该基底上形成填满该沟渠的一绝缘材料层；平坦化该绝缘材料层，以暴露该掩膜层的表面；以及移除部分该绝缘材料层，使该绝缘材料层的表面介于该导体层与该基底之间，而形成该绝缘层。
5.如权利要求4所述的闪存的制造方法，其中平坦化该绝缘材料层的方法例如是化学机械研磨法。
6.如权利要求4所述的闪存的制造方法，其中于移除部分该绝缘材料层的方法包括回蚀刻法。
7.如权利要求1所述的闪存的制造方法，其中于该绝缘层的材质包括以四-乙基-邻-硅酸酯/臭氧为反应气体来源，以化学气相沉积法形成的氧化硅。
8.如权利要求1所述的闪存的制造方法，其中移除该掩膜层的方法包括湿式蚀刻法。
9.如权利要求1所述的闪存的制造方法，其中移除该掩膜层的材质包括氮化硅。
10.如权利要求6所述的闪存的制造方法，其中移除该掩膜层包括以磷酸作为蚀刻剂。
11.一种闪存的制造方法，该方法包括下列步骤提供一基底，该基底上已依序形成有一隧道介电层、一第一导体层与一掩膜层；图案化该掩膜层、该第一导体层、该隧道介电层与该基底以形成一沟渠于该基底中；于该基底上形成填满该沟渠的一绝缘层；平坦化该绝缘层，以暴露该掩膜层的表面；移除部分该绝缘层，使该绝缘层的表面约略高于该隧道介电层的表面；于该基底上形成一第二导体层；进行非等向性蚀刻制程，移除部分该第二导体层而于该掩膜层与部分该第一导体层的侧壁形成一导体间隙壁，该该第一导体层与该导体间隙壁构成一浮置栅极；移除该掩膜层；于该浮置栅极上形成一栅间介电层；以及于该基底上形成一控制栅极。
12.如权利要求11所述的闪存的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
13.如权利要求11所述的闪存的制造方法，其中平坦化该绝缘材料层的方法例如是化学机械研磨法。
14.如权利要求11所述的闪存的制造方法，其中于移除部分该绝缘层的方法包括回蚀刻法。
15.如权利要求11所述的闪存的制造方法，其中于该绝缘层的材质包括以四-乙基-邻-硅酸酯/臭氧为反应气体来源，以化学气相沉积法形成的氧化硅。
16.如权利要求11所述的闪存的制造方法，其中移除该掩膜层的方法包括湿式蚀刻法。
17.如权利要求16所述的闪存的制造方法，其中移除该掩膜层的材质包括氮化硅。
18.如权利要求11所述的闪存的制造方法，其中移除该掩膜层包括以磷酸作为蚀刻剂。
全文摘要
一种闪存的制造方法，其方法是先提供已依序形成有隧道介电层、导体层与掩膜层的半导体基底，接着图案化掩膜层、导体层、隧道介电层与基底以形成沟渠于基底中，然后于沟渠中形成绝缘层，且绝缘层的表面介于导体层与基底之间。接着于掩膜层与部分导体层的侧壁形成导体间隙壁，导体层与导体间隙壁构成浮置栅极。接着移除掩膜层，于浮置栅极上形成栅间介电层，然后于基底上形成控制栅极。
文档编号H01L21/70GK1516268SQ0310006
公开日2004年7月28日 申请日期2003年1月8日 优先权日2003年1月8日
发明者洪至伟, 宋达, 黄明山 申请人:力晶半导体股份有限公司
技术领域：
本发明涉及一种闪存的制造方法，特别涉及一种具有自行对准浮置栅闪存的制造方法。
背景技术：
闪存元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种内存元件。
典型的闪存元件，一般是被设计成具有堆栈式栅极(Stack-Gate)结构，其中包括一隧道氧化层，一用来储存电荷的多晶硅浮置栅极(Floating gate)，一氧化硅/氮化硅/氧化硅(Oxide-Nitride-Oxide，ONO)结构的介电层，以及一用来控制数据存取的多晶硅控制栅极(Control Gate)。对此闪存元件进行程序化或抹除操作时，分别于源极区、漏极区与控制栅极上施加适当电压，以使电子注入多晶硅浮置栅极中，或将电子从多晶硅浮置栅极中拉出。
一般而言，闪存元件常用的电子注入模式可分为信道热电子注入模式(Channel Hot-Electron Injection，CHEI)以及F-N隧道(Fowler-Nordheim Tunneling)模式等等，而且元件的程序化与抹除操作模式随着电子注入与拉出的方式而改变。
在闪存的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作电压将越低，而闪存的操作速度与效率就会大大的提升。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)、降低浮置栅极与控制栅极间的介电层的厚度、以及增加浮置栅极与控制栅极间的介电层的介电常数(Dielectric Constant；k)等。
然而，随着集成电路正以更高的集成度朝向小型化的元件发展，所以必须缩小闪存元件的存储胞尺寸以增进其集成度。其中，缩小存储胞的尺寸可通过减小存储胞的栅极长度与位线的间隔等方式来达成。但是，栅极长度变小会缩短了隧道氧化层下方的信道长度(ChannelLength)，容易造成漏极与源极间发生不正常的电性贯通(PunchThrough)，如此将严重影响此存储胞的电性表现。此外，在闪存的制造过程中，光刻工艺也会有所谓关键尺寸的问题，而限制存储胞尺寸的缩小。
发明内容
因此，本发明的目的就是在提供一种具有自行对准浮置栅闪存的制造方法，通过在掩膜层与部分导体层的侧壁所形成导体间隙壁，此导体间隙壁与导体层构成浮置栅极，可以增加浮置栅与控制栅之间的面积，进而提高元件的耦合率。
根据本发明的目的而提供一种闪存的制造方法，包括以下步骤提供已依序形成有隧道介电层、导体层与掩膜层的半导体基底，接着图案化掩膜层、导体层、隧道介电层与基底以形成沟渠于基底中，然后于沟渠中形成绝缘层，且绝缘层的表面介于导体层与基底之间。接着于掩膜层与部分导体层的侧壁形成导体间隙壁，导体层与导体间隙壁构成浮置栅极。接着移除掩膜层，于浮置栅极上形成栅间介电层，然后于基底上形成控制栅极。
本发明在制作闪存的浮置栅极时，通过在掩膜层与部分导体层的侧壁所形成导体间隙壁，此导体间隙壁与导体层构成浮置栅极，可以增加浮置栅与控制栅之间的面积，进而提高元件的耦合率。
而且，导体间隙壁在形成时，是采用自行对准的方式，并没有用到光刻技术，因此可以简化制程，并降低成本。
为让本发明的上述目的、特征、优点能更明显易懂，下文特举一些较佳实施例，并配合附图，作详细说明如下图1A至图1G为绘示本发明最佳实施例所述的一种浮置栅闪存的制造方法流程剖面图。
图中符号说明
100基底102隧道介电层104第一导体层106掩膜层108光阻层110沟渠112绝缘层114第二导体层114a导体间隙壁116栅间介电层118第三导体层具体实施方式
请参照图1A，提供一基底100，此基底100例如是硅基底。然后，于此基底100上依序形成隧道介电层102、导体层104与掩膜层106。此隧道介电层102的材质例如是氧化硅，其厚度例如是50埃至100埃左右。此隧道介电层102的形成方法例如是热氧化法或是低压化学气相沉积法(LPCVD)。
在隧道介电层102之上的导体层104，其材质例如是掺杂多晶硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)为气体源沉积一层多晶硅层后，进行掺质注入制程以形成。其中，沉积制程的操作温度为575至650℃之间，操作压力约在0.3至0.6Torr之间。
在导体层104之上的掩膜层106的材质例如是氮化硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，其是以二氯硅甲烷与氨气作为反应气体源。当然此掩膜层106的材质也可以是其它材质，只要其蚀刻选择性与后续形成的浮置栅极具有不同的蚀刻选择性即可。
请参照图1B，于掩膜层106上形成一图案化光阻层108。然后以图案化光阻层108为掩膜，进行蚀刻掩膜层106、导体层104、隧道介电层102与基底100以形成沟渠110于基底100中。
接着请参照图1C，移除上述的图案化光阻层108后，于沟渠110中形成绝缘层112作为元件隔离结构，其中，绝缘层112的表面是介于第一导体层104与基底100之间。此绝缘层112的材质例如是氧化硅，其形成的方法例如是以四-乙基-邻-硅酸酯(TEOS)/臭氧为反应气体来源，以化学气相沉积法形成。绝缘层112的形成步骤例如是先于基底100上形成填满沟渠110的绝缘材料层(未图标)，然后移除沟渠110以外的绝缘材料层，使其平坦化。然后，再移除沟渠110内的部分绝缘材料层，使绝缘材料层的表面介于第一导体层104与基底100之间，而形成绝缘层112。其中，平坦化绝缘材料层的方法例如是化学机械研磨法(CMP)或回蚀刻法。移除沟渠110内的部分绝缘材料层的方法例如是回蚀刻法。
接着，请参照图1D，于基底100上形成导体层114。导体层114的材质例如是掺杂多晶硅，其形成的方法例如是低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)为气体源沉积一层多晶硅层后，进行掺质注入制程以形成。其中，沉积制程的操作温度为575至650℃之间，操作压力约在0.3至0.6 Torr之间。
接着，请参照图1E，进行非等向性蚀刻制程，移除部分导体层114而于掩膜层106与部分第一导体层104的侧壁形成导体间隙壁114a。
接着，请参照图1F，移除掩膜层106，移除掩膜层106的方法例如湿式蚀刻法。如上述掩膜层106的材质为氮化硅时，移除掩膜层106可以例如是磷酸作为蚀刻剂。移除掩膜层106后，暴露出的导体层104与导体间隙壁114a构成闪存的浮置栅极。
接着请参照图1G，于浮置栅极上形成栅间介电层116，此栅间介电层116的材质包括氧化硅/氮化硅/氧化硅(ONO)。栅间介电层116的形成方法例如是先以热氧化法形成一层氧化层后，再以低压化学气相沉积法形成氮化硅层与另一层氧化层。当然，此栅间介电层116的材质也可以是氧化硅层、氧化硅/氮化硅层等。
之后，于基底100上形成导体层118当作控制栅极(control gate)。后续完成闪存的制程，为本领域技术人员所周知，在此不再赘述。
在上述实施例中，本发明通过在掩膜层106与部分导体层104的侧壁形成导体间隙壁114a，然后以导体间隙壁114a与导体层104构成浮置栅极，因此可以增加浮置栅极与控制栅极之间的面积，进而提高元件的耦合率。而且，导体间隙壁114a是跨在隔离结构上，在不增加存储胞单位面积的情况下，就可以增加浮置栅极与控制栅极之间的面积，而提高元件的耦合率，因此可以增加元件集成度。
而且，导体间隙壁114a在形成时，系采用自行对准的方式，并没有用到光刻技术，因此可以简化制程，并降低成本。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种闪存的制造方法，该方法包括下列步骤提供一基底，该基底上已依序形成有一隧道介电层、一导体层与一掩膜层；图案化该掩膜层、该导体层、该隧道介电层与该基底以形成一沟渠于该基底中；于该沟渠中形成一绝缘层，且该绝缘层的表面介于该导体层与该基底之间；于该掩膜层与部分该导体层的侧壁形成一导体间隙壁，该导体层与该导体间隙壁构成一浮置栅极；移除该掩膜层；于该浮置栅极上形成一栅间介电层；以及于该基底上形成一控制栅极。
2.如权利要求1所述的闪存的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
3.如权利要求1所述的闪存的制造方法，其中于该掩膜层与部分该导体层的侧壁形成一导体间隙壁的步骤包括于该基底上形成一导体材料层；以及进行非等向性蚀刻制程，移除部分该导体材料层而于该掩膜层与部分该导体层的侧壁形成该导体间隙壁。
4.如权利要求1所述的闪存的制造方法，其中于该沟渠中形成该绝缘层，且该绝缘层的表面介于该导体层与该基底之间的步骤包括于该基底上形成填满该沟渠的一绝缘材料层；平坦化该绝缘材料层，以暴露该掩膜层的表面；以及移除部分该绝缘材料层，使该绝缘材料层的表面介于该导体层与该基底之间，而形成该绝缘层。
5.如权利要求4所述的闪存的制造方法，其中平坦化该绝缘材料层的方法例如是化学机械研磨法。
6.如权利要求4所述的闪存的制造方法，其中于移除部分该绝缘材料层的方法包括回蚀刻法。
7.如权利要求1所述的闪存的制造方法，其中于该绝缘层的材质包括以四-乙基-邻-硅酸酯/臭氧为反应气体来源，以化学气相沉积法形成的氧化硅。
8.如权利要求1所述的闪存的制造方法，其中移除该掩膜层的方法包括湿式蚀刻法。
9.如权利要求1所述的闪存的制造方法，其中移除该掩膜层的材质包括氮化硅。
10.如权利要求6所述的闪存的制造方法，其中移除该掩膜层包括以磷酸作为蚀刻剂。
11.一种闪存的制造方法，该方法包括下列步骤提供一基底，该基底上已依序形成有一隧道介电层、一第一导体层与一掩膜层；图案化该掩膜层、该第一导体层、该隧道介电层与该基底以形成一沟渠于该基底中；于该基底上形成填满该沟渠的一绝缘层；平坦化该绝缘层，以暴露该掩膜层的表面；移除部分该绝缘层，使该绝缘层的表面约略高于该隧道介电层的表面；于该基底上形成一第二导体层；进行非等向性蚀刻制程，移除部分该第二导体层而于该掩膜层与部分该第一导体层的侧壁形成一导体间隙壁，该该第一导体层与该导体间隙壁构成一浮置栅极；移除该掩膜层；于该浮置栅极上形成一栅间介电层；以及于该基底上形成一控制栅极。
12.如权利要求11所述的闪存的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
13.如权利要求11所述的闪存的制造方法，其中平坦化该绝缘材料层的方法例如是化学机械研磨法。
14.如权利要求11所述的闪存的制造方法，其中于移除部分该绝缘层的方法包括回蚀刻法。
15.如权利要求11所述的闪存的制造方法，其中于该绝缘层的材质包括以四-乙基-邻-硅酸酯/臭氧为反应气体来源，以化学气相沉积法形成的氧化硅。
16.如权利要求11所述的闪存的制造方法，其中移除该掩膜层的方法包括湿式蚀刻法。
17.如权利要求16所述的闪存的制造方法，其中移除该掩膜层的材质包括氮化硅。
18.如权利要求11所述的闪存的制造方法，其中移除该掩膜层包括以磷酸作为蚀刻剂。
全文摘要
一种闪存的制造方法，其方法是先提供已依序形成有隧道介电层、导体层与掩膜层的半导体基底，接着图案化掩膜层、导体层、隧道介电层与基底以形成沟渠于基底中，然后于沟渠中形成绝缘层，且绝缘层的表面介于导体层与基底之间。接着于掩膜层与部分导体层的侧壁形成导体间隙壁，导体层与导体间隙壁构成浮置栅极。接着移除掩膜层，于浮置栅极上形成栅间介电层，然后于基底上形成控制栅极。
文档编号H01L21/70GK1516268SQ0310006
公开日2004年7月28日 申请日期2003年1月8日 优先权日2003年1月8日
发明者洪至伟, 宋达, 黄明山 申请人:力晶半导体股份有限公司
最新回复(0)