半导体元件的接触孔的形成方法
专利名称：半导体元件的接触孔的形成方法
技术领域：
本发明是有关半导体元件的接触孔的形成方法，具体的是有关在作用区域中使接触孔的重迭间距(Overlap Margin)更小，而接触孔可在作用区域(active region)与隔离区域(isolation region)同时一起形成；即，无边缘(Borderless)接触孔形成时，可防止隔离区域的损伤的半导体元件的接触孔的形成方法。
现有技术逻辑组件(Logic Device)在设计构造上，必需将接触孔(contact hole)只形成在控制极或作用区域(Active Region)上。但是，要将逻辑组件的尺寸减小，使对着作用区域的接触孔的重迭间距(overlap margin)也随着减小，其结果，在石版印刷(Lithography)过程发生偏移(misalignment)现象，导致作用区域所必需形成的接触孔的一部分在与作用区域及隔离区域同时形成时，突出其界面，这样形成的接触孔，称之为“无边缘接触孔”。
现行的半导体的制备过程中，利用使“CxFy+O2”的气体活化而形成的等离子体(plasma)进行干式蚀刻(dry etch)而制成接触孔，这是一般制程所常用。(这里，“CxFy”气体，可为CF4、C2F6、C4F8、C5F8等的气体或这种气体的组合，必要时，这种气体或这种气体的组合中，可添加CHF3、Ar等)。
用以形成控制极或作用区域所构成物质中，由于聚硅(polysilicon)或硅化物(silicide)系，具有较不适于用等离子体进行良好蚀刻的特性，所以在蚀刻接触孔的过程中，不会发生损伤。但是，构成隔离区域的氧化硅(silicon oxide，SiO2-δ)系列的物质是由于具有适合于等离子体进行良好蚀刻的特性，所以在形成无边缘接触孔的过程中，会产生隔离区域具有深而尖锐地穿孔的问题。因此，接触孔形成的过程中，隔离区域会造成损伤而发生漏电的情形，半导体元件的特性恶化而产生组件工作不良的问题，这问题参照
图1说明于下。
图l为用来解释当一接触孔在形成没有蚀刻停止层时所产生问题的剖面图，在图中，1表示一硅基板、2表示一浅形沟槽隔离部(Shallow TrenchIsolation；STI)、3表示阱(Well)、4表示控制极氧化膜、5表示控制极(聚硅)、6表示硅化物(silicide)、7表示间距、8表示源极、9表示漏极、10表示层间绝缘膜、11表示接触孔。
若缩小逻辑组件的尺寸，在作用区域中的接触孔的重迭间距也随着减低。这样，如果此作用区域中的接触孔的重迭裕度不足够时，由于在石版印刷工序产生偏移，必须形成的接触孔的一部分在作用区域和分离区域同时形成时，将会突出其界面，其结果，如附图所示隔离区域将产生深而尖锐地穿洞的问题。这样，在接触孔的形成过程中，隔离区域受到损伤而漏电流或组件特性恶化，因此引起半导体组件工作不良的问题。
因此，为了解决这问题，在传统的半导体组件的制备工艺中，使用蚀刻停止层而形成接触孔的方法，这方法顺次逐一说明于下(参照图2)参看图2A，在基板21上沉积一预定厚度的衬垫氧化物层(Pad Oxide；SiO2)22然后，在其上沉积一预定厚度的氮化硅层(Si3N4)23，这时，为沉积的氮化硅膜(Si3N4)23充填在后续工序中的沟槽(trench)中使用化学机械研磨(CMP)制程使氧化物质平坦化，沉积的氮化硅层23是用作为研磨停止层。
衬垫氧化物层22作为一缓冲层，以缓和因沉积在其上的氮化硅层23所诱发而生成的机械应力对硅基板21的影响，衬垫氧化物层22的厚度以及氮化硅层23的厚度可通过所用的制备形式而改变，其中，衬垫氧化物层22的厚度为70至200左右，而氮化硅层23的厚度为500至1500。
其次，在氮化硅层23上涂布感光物质24后，通过曝光与显像而形成浅沟槽隔离部(Shallow Trench Isolation，STI)的布局图样。
然后，使用活化等离子体的干式蚀刻法以进行氮化硅层23与衬垫氧化膜层22的完全蚀刻，这时，活化的等离子体气体也可因所使用的制程而改变。通常，通过混合一定比例的CxFy、HoHpFq、Ar等所形成的气体而使用。如果连续使用活化等离子体进行干式蚀刻，在硅基板21内部形成槽沟25，当在硅基板21内形成槽沟25时，主要使用适当混合Cl2、HBr、N2、Ar等所形成的气体，在硅基板21蚀刻至所要求的深度后，残留的感光物质24被完全去除。
其次，利用等离子体增强化学蒸气沉积(plasma enhanced chemical vapordeposition；PECVD)的方式而在上述图2C所示的步骤中所形成的槽沟25内部以氧化物(SiO2)层26填充。这里，在沉积的氧化物层表面，存在反映下部的表面的屈曲(surface topology)的阶梯状况。
参看图2B，在上述图2A的步骤中所沉积的氧化物层26的顶部使用化学机械研磨(CMP)方式使之平坦化，并同时除去沉积在氮化硅层23’上的氧化物层26，这时，氮化硅层23’作为一研磨停止层以防止下面硅基板21被研磨，在这步骤中，氮化硅层23’被部分研磨导致其厚度变小。
参阅图2C，残留的氮化硅23’使用磷酸(H3PO4)予以去除。如果磷酸水溶液的浓度与温度适当调节，则通常对氧化膜(SiO2)层的氮化硅层23’的蚀刻选择比(etch selectivity ratio)就可使之超过大约1∶50，因此，使用磷酸水溶液，可完全将残留的氮化硅层23’完全去除而不会伤害到槽沟25内所充满的氧化膜层26。
参看图2D，逐步按照制造一般的逻辑组件的制备方法形成阱27→形成控制极28和隔离部29→形成源极/漏极30→形成硅化物层31而进行。
其次，氮化硅(Si3N4)层32是薄薄地沉积在整个表面上至大约200A至400A的厚度，沉积的氮化硅层32在后续的接触孔的蚀刻过程中作为蚀刻停止层。
请看图2E，在沉积层间氧化膜33后，在其上使用化学机械研磨工序使之平坦化，通常，平坦化的层间氧化物膜33的厚度大约7000至9000，在大部分的场合中，即使层间氧化物膜33的厚度调节到定值，由于沉积步骤与后续的研磨步骤的不完全使完成平坦化的层间氧化物膜的厚度因晶片的不同部位仍存在着厚度的偏差(variation)。
其次，层间氧化膜层33上涂布感光物质34后，进行曝光与显像步骤而形成接触孔的布局图样。
参看图2F，层间氧化物层33是使用以“CxFy+O2”气体为主成分的活化等离子体而蚀刻，这样，在层间氧化物膜33内部形成接触孔，蚀刻步骤如下述方式进行，即，使用相对C/F比率较高的气体，例如C4F8或C5F8气体，同时添加最少量的O2，而使活化的等离子体进行蚀刻，进行这种蚀刻，层间氧化物膜33可较好地蚀刻，但是在氮化硅层32中会产生蚀刻停止的现象。
因此，在上述工序中，由于晶片(wafer)的不同部位层间氧化物膜33的厚度产生偏差，这些偏差，在蚀刻到达氮化硅层32时可完全去除，而如果层间氧化物膜33的蚀刻完全并氮化硅膜32能良好蚀刻则可改变活化等离子体条件。即，活化减少的C/F比率并增加所添加的O2量的气体的等离子体，并使用该等离子体而进行蚀刻。
这时，因为在上述工序沉积的氮化硅层的厚度很薄，不需要进行过度的蚀刻，(例如，30％的过度蚀刻的场合，如果没有蚀刻停止层时，即必需进行2100至2700的过度蚀刻，而如果有蚀刻停止层时，则进行60°～120的过度蚀刻即可)，由于石版印刷过程所引起的偏移现象，在作用区域必须形成的接触孔的部分在隔离区域中形成的，在上述隔离区域不会产生形成深且尖的穿孔问题。
如图2F所示，当依照上述工序所形成的接触孔，即使接触孔的一部分在隔离区域也不产生深而尖穿孔问题，但是，上述工程有下列之一些问题(1)通常，沉积的氮化硅膜诱发大约109dynes/cm2左右的强的压缩应力，在作用区域因沉积氮化硅膜所诱发的这种强度的压缩应力，使作用区域的硅的结构变形，导致所得半导体元件的特性恶化。
(2)为了适当地沉积氮化硅层，需要高列700℃～800℃之间的高温环境，然而，这样的高温环境会改变在沉积氮化硅膜以前已最佳化的晶体管的工作特性。
(3)依照现有的一种制造逻辑组件的方法，在沉积氮化硅前形成硅化物(一种硅与金属成分，如Ti或Co的化合物)，然而，在沉积氮化硅膜所需的700℃至800℃的高温环境下，可能引起所形成的硅化物特性的恶化。
(4)在上述工序中，氮化硅膜是在作用区域与隔离区域同时沉积的，沉积于隔离区域上的氮化硅层因为可作为蚀刻停止层而有利。然而，如果没有蚀刻停止层时，当形成接触孔时，作用区域将会消失，因此导致在所得的半导体元件的接合泄漏(junction leakage)。
本发明的内容因此，本发明是用于解决上述发生的问题。而本发明的目的是提供一种在半导体元件中形成接触孔的方法，对作用区域中的接触孔重迭裕度小的接触孔，它在作用区域与隔离区域中同时形成，(即，无边缘的接触孔)以防止隔离区域受到损伤。
本发明的另一目的是提供一种在半导体元件中形成接触孔的方法，其中，在作用区域上预先形成氮化硅层，以解决由于在作用区域中的硅表面晶格(lattice)结构因离子注入而变形所引起的半导体元件特性的恶化的问题。
本发明的又一个目的是提供一种在半导体元件中形成接触孔的方法，其中，系在作用区域上预先形成氮化硅层，以此简化整个工序。
本发明的再一个目的在于提供一种在半导体元件中形成接触孔的方法，其中，在无边缘接触孔蚀刻的步骤中使预先形成的氮化硅层作为蚀刻停止层，从而可确保工序的裕度。
课题解决的方法为了达到本发明上述的目的，依照本发明所提供的在半导体元件中形成接触孔的方法，包括下列步骤在硅基板上形成有预定厚度的衬垫氧化物层和第一氮化硅层的工序；使用干式蚀刻在第一氮化硅层、衬垫氧化物层与硅基板的内部，形成浅形沟槽隔离用的沟槽的工序；使用等离子体引发的化学气相沉积(PECVD)工序，在上述沟槽的内部完全充填沉积氧化物层的沉积工序；为使第一氮化硅层的上部露出使用化学机械研磨工序使氧化物层平坦化的工序；利用第一等离子体蚀刻使上述沟槽内部充满上述氧化膜层的一部分形成凹入；在上述步骤整个结构物上形成大于氧化物层凹入深度的厚度的第二氮化硅层的工序；为使第一氮化硅层的顶面曝露出来使用化学机械研磨(CMP)工序，平坦化第二氮化硅层且部分磨平第1氮化硅膜的上部；上述工序后，在控制极与隔离体的形成部分用第二等离子体选蚀刻择性地去除第一氮化硅层与所述衬垫氧化物层的工序；上述工序后，以公知方法形成阱、控制极和隔离体，形成源极/漏极，然后形成硅化物膜层的工序；在所述结构物上面沉积层间氧化物膜，然后使用化学机械研磨(CMP)工序将其顶面平坦化的工序；在层间氧化物膜上面涂布感光物质，然后将感光物质曝光与显像而形成接触孔的形状的布图工序；
层间氧化物膜使用第三等离子体蚀刻而在层间氧化物膜内形成接触孔的工序。
以下，通过本发明的实施例并参照附图详细说明。
附图的简单说明图1是一截面图，用于解释现有技术的工艺中，当没有一蚀刻停止层时，形成接触孔所发生的问题；图2A至2F，用于解释现有技术中，使用蚀刻停止层时，形成接触孔方法所发生的问题的工艺剖面图；图3A至3I，用于解释本发明的在半导体组件中形成接触孔的方法的剖面图。
本发明的实施方式以下，参照附图详述描述本发明的优选具体实施例，在以下的说明与附图中，用相同的参考数字表示相同或类似的组件，而对于相同或类似的组件，其重复叙述将予省略。
图3A至3I是说明本发明在半导体组件中形成接触孔方法的剖面图。
参看图3A，在硅基板100上沉积预定厚度的衬垫氧化物层(SiO2)层102，然后在其上沉积预定厚度的氮化硅(Si3N4)104，这时，沉积的氮化硅层(Si3N4)104在后续的步骤中以沉积的氧化物填充于沟槽内部并在使用化学机械研磨(CMP)工序予以平坦化时，用作一研磨停止层；其次，在氮化硅104上涂布感光物质106后，且进行曝光与显像工序以浅形沟槽隔离体(STI)方式布图；然后，使用活化等离子体通过干式蚀刻对氮化硅层104a与衬垫氧化物102a进行完全蚀刻，这时，活化气体可因工序方式不同而改变，通常，使用混合一定比例的CxFy、HoHpFq、Ar等所形成的气体为主要气体。如果连续使用活化等离子体的干式蚀刻以在硅基板100a内部形成槽沟108，当在硅基板100a内形成槽沟108时，主要使用适当地混合的Cl2、HBr、N2、Ar等所形成的气体，在硅基板100a蚀刻至所要求的深度后，残留的感光物质106完全去除。
其后，在图3C所示的步骤中所形成的槽沟108的内部，使用等离子体引发的化学气相沉积(plasma enhanced chemical vaptor deposition；PECVD)方式沉积而以氧化物(SiO2)层110填充。这时，在沉积的氧化物层110上面，存在反映下面层的表面屈曲(surface topology)状况的阶梯。
参看图3B，使用化学机械研磨(CMP)工序在图3D的工序中所沉积的氧化物层110a的顶部使之平坦化，并同时将沉积在氮化硅层104a上的氧化物层110去除，这时，氮化硅层104a作为研磨停止层的作用以防止下面的硅基板100a被研磨，从而这过程使氮化硅膜104的一部分进行研磨而使其厚度减少。
参图3C，以“CxFy+O2”气体为主成分的活化等离子体进行蚀刻，使充满沟槽中的氧化物层110b一部分形成凹入，这时，使用C/F比率高的气体(C4F8或C5F8)，同时调整所加入的氧气(O2)的量，则充满在沟槽中的氧化物层110b会以相当快的速度进行蚀刻，但是残留的氮化硅104a则以慢速度进行蚀刻。这样通过调节蚀刻条件，使充满于沟槽中的氧化物层110b充分的形成凹入，但是在氮化硅层104a以下的衬垫氧化物层102a不会受到损伤。
其次，参看图3D，氮化硅层(Si3N4)112是沉积于整个表面，其厚度为大于在图3D所示步骤中所蚀刻的氧化物层110b的凹入的深度，例如，大约2000至3000的厚度。
然后，进行化学机械研磨(CMP)工序，这样，除去在图3G工序中沉积的预定厚度的氮化物层112a，且同时作用区上的氮化物层104b的顶面进行平坦化。这时，氮化硅层104b的厚度被控制在大约300至500之间。随后，控制极与隔离体的形成部分使用负感光膜114进行布图。
图3E为一截面图，表示控制极与隔离体所形成的部分进行布图后的状态，残留在其它区域的氮化硅层104c在使用蚀刻形成无边缘接触孔时，为防止隔离区域的损坏而作为蚀刻停止层使用。进而，离子注入时用作硅受损伤的阻挡体，使用“CxFy+O2”气体的活化等离子体通过干蚀刻对氮化硅层104c与衬垫氧化物层进行蚀刻。
其次，如图3F所示按照通常形成逻辑组件的方法来形成阱116后，形成控制极118与一隔离体120。
然后，如图3G所示，进行离子注入步骤122以形成源极/漏极124。这时，其上要形成源极/漏极124的氮化硅层104c与衬垫氧化物层102b，作为离子注入的阻挡层，从而防止硅基板100a表面受损。
其次，如已有同样方法，沉积层间氧化物膜126后，其顶面通过使用化学机械研磨(CMP)工序而使其平坦化。
其次，如图3H所示，以现有工序方法同样在层间氧化物膜126上涂层感光层128后，进行曝光与显像工序对接触孔130进行布图。
其次，参看图3I，以“CxFy+O2”气体作为主成分而活化的等离子体，蚀刻层间氧化物膜126而在层间氧化物膜126a内部形成接触孔132，以与已有同样方法，使用具有相当高的C/F比率的气体，如C4F8或C5F8气体并同时加入最少量氧气进行活化的等离子体而进行蚀刻。
若以这种方式进行蚀刻，层间氧化物膜126a可相当好地蚀刻，在氮化硅层104d会产生蚀刻停止现象，以现有的同样方法，随着晶片的部分不同而产生层间氧化物膜126a厚度的偏差，因此，必需要进行充分的过蚀刻，然而，进行这种过蚀刻，由于在隔离区域存在预定厚度的氮化硅层104d且作为蚀刻停止层之用，使隔离区域不会产生深而尖的穿孔问题。
依照本发明的方法，可确保蚀刻无边缘接触孔的裕度并防止在离子注入时硅基板表面的受损，甚至，也可防止隔离区域不会凹陷，这样可防止组件的接合处漏电。
如上述，依照本发明，形成半导体元件的接触孔的方法，对作用区的接触孔的重叠裕度小，接触孔在作用区域和隔离区域同时形成时，即，无边缘接触孔形成时，可防止隔离区域受到损伤。
因此，由于在作用区域预先形成氮化物层，可解决因离子注入所导致的作用区域的硅表面晶格结构的变形而引起的组件特性的恶化等问题。
而且，由于预先在作用区域形成氮化物层，本发明也可简化整个工序，进一步，因为预先形成的氮化物层在形成无边界接触孔的步骤中作为蚀刻停止层，这也可以确保工序裕度。
本发明上述的优选具体实施例仅用于说明本发明，对于熟悉本领域技术人员而言，在本发明的精神范围内可作多种修正、变更、增加等，这些修改变化都属于本发明的权利要求范围内。
权利要求
1.一种半导体元件的接触孔的形成方法，其特征为包括下列步骤在硅基板上形成衬垫氧化物层与第一氮化硅层的步骤；在上述整体的结构物的一部分中形成沟槽后且在含沟槽的整个结构上沉积氧化物层的步骤；选择性的蚀刻上述氧化物膜使氧化物层只残留于沟槽中的步骤；含有上述沟槽内的氧化物层的整个结构物上形成第二氮化硅层的步骤；平坦化第二氮化硅层与部分的上述第一氮化硅层，使第一氮化硅层的顶面曝露出来，然后选择性地蚀刻第一氮化硅层与衬垫氧化物层的部分，以定义控制极区的步骤；在定义控制极区的第一氮化硅层与衬垫氧化物层的蚀刻部分形成控制极，然后在其两侧下的半导体基板中形成源极/漏极；在所述整个结构物上面沉积层间氧化物膜，并且选择性地蚀刻所述层间氧化物膜内以曝露出源极/漏极而形成接触孔的步骤。
2.如权利要求1的半导体元件的接触孔的形成方法，其特征是在蚀刻第一氮化硅与衬垫氧化物层工序时使用以预定比率混合CxFy、CoHpFq与Ar的气体。
3.如权利要求1的半导体元件的接触孔的形成方法，其特征是，上述沟槽形成时使用Cl2、HBr、N2与Ar等的混合气体。
4.如权利要求1的半导体元件的接触孔的形成方法，其特征是，上述沟槽内的氧化物膜的蚀刻是使用“CxFy+O2”气体的等离子体蚀刻，上述第一氮化硅层与上述衬垫氧化膜层的选择性蚀刻，是使用“CxFy+O2”气体的等离子体蚀刻，而层间氧化物膜的蚀刻是使用以“CxFy+O2”气体为主要成分的等离子体蚀刻进行的。
5.如权利要求4的半导体元件的接触孔的形成方法，其特征是，上述“CxFy+O2”气体使用C/F比率高的气体(C4F8、C5F8)并同时调节氧气加入量而使上述沟槽内部的氧化膜以较高的速度蚀刻，而残留的第一氮化硅膜以相当低的速度下进行蚀刻。
6.如权利要求1的半导体元件的接触孔的形成方法，其特征在于，沟槽内的氧化膜层的等离子体蚀刻中在上述沟槽内的氧化膜层充分蚀刻时，在上述第一氮化硅层下方的衬垫氧化物层仍然不受损伤。
7.如权利要求1的半导体元件的接触孔的形成方法，其特征是，上述层间氧化物膜的等离子体蚀刻时使用具有高C/F比的气体，例如C4F8或C5F8气体同时加入最少量的氧气。
全文摘要
本发明提供一种采用浅形沟槽隔离(STI)方式而在制造逻辑组件制造过程中，用以形成接触孔的方法，对作用区域接触孔的重叠裕度小的接触孔同时在作用区域和隔离区域形成时，即，形成无边缘接触孔时，防止隔离区域的损伤。依照本发明的方法，使用作为蚀刻停止层的氮化硅层以致在STI形成过程，避免半导体元件特性的恶化。
文档编号H01L21/8234GK1457087SQ03100159
公开日2003年11月19日 申请日期2003年1月3日 优先权日2002年5月7日
发明者朴根周 申请人:海力士半导体有限公司
技术领域：
本发明是有关半导体元件的接触孔的形成方法，具体的是有关在作用区域中使接触孔的重迭间距(Overlap Margin)更小，而接触孔可在作用区域(active region)与隔离区域(isolation region)同时一起形成；即，无边缘(Borderless)接触孔形成时，可防止隔离区域的损伤的半导体元件的接触孔的形成方法。
现有技术逻辑组件(Logic Device)在设计构造上，必需将接触孔(contact hole)只形成在控制极或作用区域(Active Region)上。但是，要将逻辑组件的尺寸减小，使对着作用区域的接触孔的重迭间距(overlap margin)也随着减小，其结果，在石版印刷(Lithography)过程发生偏移(misalignment)现象，导致作用区域所必需形成的接触孔的一部分在与作用区域及隔离区域同时形成时，突出其界面，这样形成的接触孔，称之为“无边缘接触孔”。
现行的半导体的制备过程中，利用使“CxFy+O2”的气体活化而形成的等离子体(plasma)进行干式蚀刻(dry etch)而制成接触孔，这是一般制程所常用。(这里，“CxFy”气体，可为CF4、C2F6、C4F8、C5F8等的气体或这种气体的组合，必要时，这种气体或这种气体的组合中，可添加CHF3、Ar等)。
用以形成控制极或作用区域所构成物质中，由于聚硅(polysilicon)或硅化物(silicide)系，具有较不适于用等离子体进行良好蚀刻的特性，所以在蚀刻接触孔的过程中，不会发生损伤。但是，构成隔离区域的氧化硅(silicon oxide，SiO2-δ)系列的物质是由于具有适合于等离子体进行良好蚀刻的特性，所以在形成无边缘接触孔的过程中，会产生隔离区域具有深而尖锐地穿孔的问题。因此，接触孔形成的过程中，隔离区域会造成损伤而发生漏电的情形，半导体元件的特性恶化而产生组件工作不良的问题，这问题参照
图1说明于下。
图l为用来解释当一接触孔在形成没有蚀刻停止层时所产生问题的剖面图，在图中，1表示一硅基板、2表示一浅形沟槽隔离部(Shallow TrenchIsolation；STI)、3表示阱(Well)、4表示控制极氧化膜、5表示控制极(聚硅)、6表示硅化物(silicide)、7表示间距、8表示源极、9表示漏极、10表示层间绝缘膜、11表示接触孔。
若缩小逻辑组件的尺寸，在作用区域中的接触孔的重迭间距也随着减低。这样，如果此作用区域中的接触孔的重迭裕度不足够时，由于在石版印刷工序产生偏移，必须形成的接触孔的一部分在作用区域和分离区域同时形成时，将会突出其界面，其结果，如附图所示隔离区域将产生深而尖锐地穿洞的问题。这样，在接触孔的形成过程中，隔离区域受到损伤而漏电流或组件特性恶化，因此引起半导体组件工作不良的问题。
因此，为了解决这问题，在传统的半导体组件的制备工艺中，使用蚀刻停止层而形成接触孔的方法，这方法顺次逐一说明于下(参照图2)参看图2A，在基板21上沉积一预定厚度的衬垫氧化物层(Pad Oxide；SiO2)22然后，在其上沉积一预定厚度的氮化硅层(Si3N4)23，这时，为沉积的氮化硅膜(Si3N4)23充填在后续工序中的沟槽(trench)中使用化学机械研磨(CMP)制程使氧化物质平坦化，沉积的氮化硅层23是用作为研磨停止层。
衬垫氧化物层22作为一缓冲层，以缓和因沉积在其上的氮化硅层23所诱发而生成的机械应力对硅基板21的影响，衬垫氧化物层22的厚度以及氮化硅层23的厚度可通过所用的制备形式而改变，其中，衬垫氧化物层22的厚度为70至200左右，而氮化硅层23的厚度为500至1500。
其次，在氮化硅层23上涂布感光物质24后，通过曝光与显像而形成浅沟槽隔离部(Shallow Trench Isolation，STI)的布局图样。
然后，使用活化等离子体的干式蚀刻法以进行氮化硅层23与衬垫氧化膜层22的完全蚀刻，这时，活化的等离子体气体也可因所使用的制程而改变。通常，通过混合一定比例的CxFy、HoHpFq、Ar等所形成的气体而使用。如果连续使用活化等离子体进行干式蚀刻，在硅基板21内部形成槽沟25，当在硅基板21内形成槽沟25时，主要使用适当混合Cl2、HBr、N2、Ar等所形成的气体，在硅基板21蚀刻至所要求的深度后，残留的感光物质24被完全去除。
其次，利用等离子体增强化学蒸气沉积(plasma enhanced chemical vapordeposition；PECVD)的方式而在上述图2C所示的步骤中所形成的槽沟25内部以氧化物(SiO2)层26填充。这里，在沉积的氧化物层表面，存在反映下部的表面的屈曲(surface topology)的阶梯状况。
参看图2B，在上述图2A的步骤中所沉积的氧化物层26的顶部使用化学机械研磨(CMP)方式使之平坦化，并同时除去沉积在氮化硅层23’上的氧化物层26，这时，氮化硅层23’作为一研磨停止层以防止下面硅基板21被研磨，在这步骤中，氮化硅层23’被部分研磨导致其厚度变小。
参阅图2C，残留的氮化硅23’使用磷酸(H3PO4)予以去除。如果磷酸水溶液的浓度与温度适当调节，则通常对氧化膜(SiO2)层的氮化硅层23’的蚀刻选择比(etch selectivity ratio)就可使之超过大约1∶50，因此，使用磷酸水溶液，可完全将残留的氮化硅层23’完全去除而不会伤害到槽沟25内所充满的氧化膜层26。
参看图2D，逐步按照制造一般的逻辑组件的制备方法形成阱27→形成控制极28和隔离部29→形成源极/漏极30→形成硅化物层31而进行。
其次，氮化硅(Si3N4)层32是薄薄地沉积在整个表面上至大约200A至400A的厚度，沉积的氮化硅层32在后续的接触孔的蚀刻过程中作为蚀刻停止层。
请看图2E，在沉积层间氧化膜33后，在其上使用化学机械研磨工序使之平坦化，通常，平坦化的层间氧化物膜33的厚度大约7000至9000，在大部分的场合中，即使层间氧化物膜33的厚度调节到定值，由于沉积步骤与后续的研磨步骤的不完全使完成平坦化的层间氧化物膜的厚度因晶片的不同部位仍存在着厚度的偏差(variation)。
其次，层间氧化膜层33上涂布感光物质34后，进行曝光与显像步骤而形成接触孔的布局图样。
参看图2F，层间氧化物层33是使用以“CxFy+O2”气体为主成分的活化等离子体而蚀刻，这样，在层间氧化物膜33内部形成接触孔，蚀刻步骤如下述方式进行，即，使用相对C/F比率较高的气体，例如C4F8或C5F8气体，同时添加最少量的O2，而使活化的等离子体进行蚀刻，进行这种蚀刻，层间氧化物膜33可较好地蚀刻，但是在氮化硅层32中会产生蚀刻停止的现象。
因此，在上述工序中，由于晶片(wafer)的不同部位层间氧化物膜33的厚度产生偏差，这些偏差，在蚀刻到达氮化硅层32时可完全去除，而如果层间氧化物膜33的蚀刻完全并氮化硅膜32能良好蚀刻则可改变活化等离子体条件。即，活化减少的C/F比率并增加所添加的O2量的气体的等离子体，并使用该等离子体而进行蚀刻。
这时，因为在上述工序沉积的氮化硅层的厚度很薄，不需要进行过度的蚀刻，(例如，30％的过度蚀刻的场合，如果没有蚀刻停止层时，即必需进行2100至2700的过度蚀刻，而如果有蚀刻停止层时，则进行60°～120的过度蚀刻即可)，由于石版印刷过程所引起的偏移现象，在作用区域必须形成的接触孔的部分在隔离区域中形成的，在上述隔离区域不会产生形成深且尖的穿孔问题。
如图2F所示，当依照上述工序所形成的接触孔，即使接触孔的一部分在隔离区域也不产生深而尖穿孔问题，但是，上述工程有下列之一些问题(1)通常，沉积的氮化硅膜诱发大约109dynes/cm2左右的强的压缩应力，在作用区域因沉积氮化硅膜所诱发的这种强度的压缩应力，使作用区域的硅的结构变形，导致所得半导体元件的特性恶化。
(2)为了适当地沉积氮化硅层，需要高列700℃～800℃之间的高温环境，然而，这样的高温环境会改变在沉积氮化硅膜以前已最佳化的晶体管的工作特性。
(3)依照现有的一种制造逻辑组件的方法，在沉积氮化硅前形成硅化物(一种硅与金属成分，如Ti或Co的化合物)，然而，在沉积氮化硅膜所需的700℃至800℃的高温环境下，可能引起所形成的硅化物特性的恶化。
(4)在上述工序中，氮化硅膜是在作用区域与隔离区域同时沉积的，沉积于隔离区域上的氮化硅层因为可作为蚀刻停止层而有利。然而，如果没有蚀刻停止层时，当形成接触孔时，作用区域将会消失，因此导致在所得的半导体元件的接合泄漏(junction leakage)。
本发明的内容因此，本发明是用于解决上述发生的问题。而本发明的目的是提供一种在半导体元件中形成接触孔的方法，对作用区域中的接触孔重迭裕度小的接触孔，它在作用区域与隔离区域中同时形成，(即，无边缘的接触孔)以防止隔离区域受到损伤。
本发明的另一目的是提供一种在半导体元件中形成接触孔的方法，其中，在作用区域上预先形成氮化硅层，以解决由于在作用区域中的硅表面晶格(lattice)结构因离子注入而变形所引起的半导体元件特性的恶化的问题。
本发明的又一个目的是提供一种在半导体元件中形成接触孔的方法，其中，系在作用区域上预先形成氮化硅层，以此简化整个工序。
本发明的再一个目的在于提供一种在半导体元件中形成接触孔的方法，其中，在无边缘接触孔蚀刻的步骤中使预先形成的氮化硅层作为蚀刻停止层，从而可确保工序的裕度。
课题解决的方法为了达到本发明上述的目的，依照本发明所提供的在半导体元件中形成接触孔的方法，包括下列步骤在硅基板上形成有预定厚度的衬垫氧化物层和第一氮化硅层的工序；使用干式蚀刻在第一氮化硅层、衬垫氧化物层与硅基板的内部，形成浅形沟槽隔离用的沟槽的工序；使用等离子体引发的化学气相沉积(PECVD)工序，在上述沟槽的内部完全充填沉积氧化物层的沉积工序；为使第一氮化硅层的上部露出使用化学机械研磨工序使氧化物层平坦化的工序；利用第一等离子体蚀刻使上述沟槽内部充满上述氧化膜层的一部分形成凹入；在上述步骤整个结构物上形成大于氧化物层凹入深度的厚度的第二氮化硅层的工序；为使第一氮化硅层的顶面曝露出来使用化学机械研磨(CMP)工序，平坦化第二氮化硅层且部分磨平第1氮化硅膜的上部；上述工序后，在控制极与隔离体的形成部分用第二等离子体选蚀刻择性地去除第一氮化硅层与所述衬垫氧化物层的工序；上述工序后，以公知方法形成阱、控制极和隔离体，形成源极/漏极，然后形成硅化物膜层的工序；在所述结构物上面沉积层间氧化物膜，然后使用化学机械研磨(CMP)工序将其顶面平坦化的工序；在层间氧化物膜上面涂布感光物质，然后将感光物质曝光与显像而形成接触孔的形状的布图工序；
层间氧化物膜使用第三等离子体蚀刻而在层间氧化物膜内形成接触孔的工序。
以下，通过本发明的实施例并参照附图详细说明。
附图的简单说明图1是一截面图，用于解释现有技术的工艺中，当没有一蚀刻停止层时，形成接触孔所发生的问题；图2A至2F，用于解释现有技术中，使用蚀刻停止层时，形成接触孔方法所发生的问题的工艺剖面图；图3A至3I，用于解释本发明的在半导体组件中形成接触孔的方法的剖面图。
本发明的实施方式以下，参照附图详述描述本发明的优选具体实施例，在以下的说明与附图中，用相同的参考数字表示相同或类似的组件，而对于相同或类似的组件，其重复叙述将予省略。
图3A至3I是说明本发明在半导体组件中形成接触孔方法的剖面图。
参看图3A，在硅基板100上沉积预定厚度的衬垫氧化物层(SiO2)层102，然后在其上沉积预定厚度的氮化硅(Si3N4)104，这时，沉积的氮化硅层(Si3N4)104在后续的步骤中以沉积的氧化物填充于沟槽内部并在使用化学机械研磨(CMP)工序予以平坦化时，用作一研磨停止层；其次，在氮化硅104上涂布感光物质106后，且进行曝光与显像工序以浅形沟槽隔离体(STI)方式布图；然后，使用活化等离子体通过干式蚀刻对氮化硅层104a与衬垫氧化物102a进行完全蚀刻，这时，活化气体可因工序方式不同而改变，通常，使用混合一定比例的CxFy、HoHpFq、Ar等所形成的气体为主要气体。如果连续使用活化等离子体的干式蚀刻以在硅基板100a内部形成槽沟108，当在硅基板100a内形成槽沟108时，主要使用适当地混合的Cl2、HBr、N2、Ar等所形成的气体，在硅基板100a蚀刻至所要求的深度后，残留的感光物质106完全去除。
其后，在图3C所示的步骤中所形成的槽沟108的内部，使用等离子体引发的化学气相沉积(plasma enhanced chemical vaptor deposition；PECVD)方式沉积而以氧化物(SiO2)层110填充。这时，在沉积的氧化物层110上面，存在反映下面层的表面屈曲(surface topology)状况的阶梯。
参看图3B，使用化学机械研磨(CMP)工序在图3D的工序中所沉积的氧化物层110a的顶部使之平坦化，并同时将沉积在氮化硅层104a上的氧化物层110去除，这时，氮化硅层104a作为研磨停止层的作用以防止下面的硅基板100a被研磨，从而这过程使氮化硅膜104的一部分进行研磨而使其厚度减少。
参图3C，以“CxFy+O2”气体为主成分的活化等离子体进行蚀刻，使充满沟槽中的氧化物层110b一部分形成凹入，这时，使用C/F比率高的气体(C4F8或C5F8)，同时调整所加入的氧气(O2)的量，则充满在沟槽中的氧化物层110b会以相当快的速度进行蚀刻，但是残留的氮化硅104a则以慢速度进行蚀刻。这样通过调节蚀刻条件，使充满于沟槽中的氧化物层110b充分的形成凹入，但是在氮化硅层104a以下的衬垫氧化物层102a不会受到损伤。
其次，参看图3D，氮化硅层(Si3N4)112是沉积于整个表面，其厚度为大于在图3D所示步骤中所蚀刻的氧化物层110b的凹入的深度，例如，大约2000至3000的厚度。
然后，进行化学机械研磨(CMP)工序，这样，除去在图3G工序中沉积的预定厚度的氮化物层112a，且同时作用区上的氮化物层104b的顶面进行平坦化。这时，氮化硅层104b的厚度被控制在大约300至500之间。随后，控制极与隔离体的形成部分使用负感光膜114进行布图。
图3E为一截面图，表示控制极与隔离体所形成的部分进行布图后的状态，残留在其它区域的氮化硅层104c在使用蚀刻形成无边缘接触孔时，为防止隔离区域的损坏而作为蚀刻停止层使用。进而，离子注入时用作硅受损伤的阻挡体，使用“CxFy+O2”气体的活化等离子体通过干蚀刻对氮化硅层104c与衬垫氧化物层进行蚀刻。
其次，如图3F所示按照通常形成逻辑组件的方法来形成阱116后，形成控制极118与一隔离体120。
然后，如图3G所示，进行离子注入步骤122以形成源极/漏极124。这时，其上要形成源极/漏极124的氮化硅层104c与衬垫氧化物层102b，作为离子注入的阻挡层，从而防止硅基板100a表面受损。
其次，如已有同样方法，沉积层间氧化物膜126后，其顶面通过使用化学机械研磨(CMP)工序而使其平坦化。
其次，如图3H所示，以现有工序方法同样在层间氧化物膜126上涂层感光层128后，进行曝光与显像工序对接触孔130进行布图。
其次，参看图3I，以“CxFy+O2”气体作为主成分而活化的等离子体，蚀刻层间氧化物膜126而在层间氧化物膜126a内部形成接触孔132，以与已有同样方法，使用具有相当高的C/F比率的气体，如C4F8或C5F8气体并同时加入最少量氧气进行活化的等离子体而进行蚀刻。
若以这种方式进行蚀刻，层间氧化物膜126a可相当好地蚀刻，在氮化硅层104d会产生蚀刻停止现象，以现有的同样方法，随着晶片的部分不同而产生层间氧化物膜126a厚度的偏差，因此，必需要进行充分的过蚀刻，然而，进行这种过蚀刻，由于在隔离区域存在预定厚度的氮化硅层104d且作为蚀刻停止层之用，使隔离区域不会产生深而尖的穿孔问题。
依照本发明的方法，可确保蚀刻无边缘接触孔的裕度并防止在离子注入时硅基板表面的受损，甚至，也可防止隔离区域不会凹陷，这样可防止组件的接合处漏电。
如上述，依照本发明，形成半导体元件的接触孔的方法，对作用区的接触孔的重叠裕度小，接触孔在作用区域和隔离区域同时形成时，即，无边缘接触孔形成时，可防止隔离区域受到损伤。
因此，由于在作用区域预先形成氮化物层，可解决因离子注入所导致的作用区域的硅表面晶格结构的变形而引起的组件特性的恶化等问题。
而且，由于预先在作用区域形成氮化物层，本发明也可简化整个工序，进一步，因为预先形成的氮化物层在形成无边界接触孔的步骤中作为蚀刻停止层，这也可以确保工序裕度。
本发明上述的优选具体实施例仅用于说明本发明，对于熟悉本领域技术人员而言，在本发明的精神范围内可作多种修正、变更、增加等，这些修改变化都属于本发明的权利要求范围内。
权利要求
1.一种半导体元件的接触孔的形成方法，其特征为包括下列步骤在硅基板上形成衬垫氧化物层与第一氮化硅层的步骤；在上述整体的结构物的一部分中形成沟槽后且在含沟槽的整个结构上沉积氧化物层的步骤；选择性的蚀刻上述氧化物膜使氧化物层只残留于沟槽中的步骤；含有上述沟槽内的氧化物层的整个结构物上形成第二氮化硅层的步骤；平坦化第二氮化硅层与部分的上述第一氮化硅层，使第一氮化硅层的顶面曝露出来，然后选择性地蚀刻第一氮化硅层与衬垫氧化物层的部分，以定义控制极区的步骤；在定义控制极区的第一氮化硅层与衬垫氧化物层的蚀刻部分形成控制极，然后在其两侧下的半导体基板中形成源极/漏极；在所述整个结构物上面沉积层间氧化物膜，并且选择性地蚀刻所述层间氧化物膜内以曝露出源极/漏极而形成接触孔的步骤。
2.如权利要求1的半导体元件的接触孔的形成方法，其特征是在蚀刻第一氮化硅与衬垫氧化物层工序时使用以预定比率混合CxFy、CoHpFq与Ar的气体。
3.如权利要求1的半导体元件的接触孔的形成方法，其特征是，上述沟槽形成时使用Cl2、HBr、N2与Ar等的混合气体。
4.如权利要求1的半导体元件的接触孔的形成方法，其特征是，上述沟槽内的氧化物膜的蚀刻是使用“CxFy+O2”气体的等离子体蚀刻，上述第一氮化硅层与上述衬垫氧化膜层的选择性蚀刻，是使用“CxFy+O2”气体的等离子体蚀刻，而层间氧化物膜的蚀刻是使用以“CxFy+O2”气体为主要成分的等离子体蚀刻进行的。
5.如权利要求4的半导体元件的接触孔的形成方法，其特征是，上述“CxFy+O2”气体使用C/F比率高的气体(C4F8、C5F8)并同时调节氧气加入量而使上述沟槽内部的氧化膜以较高的速度蚀刻，而残留的第一氮化硅膜以相当低的速度下进行蚀刻。
6.如权利要求1的半导体元件的接触孔的形成方法，其特征在于，沟槽内的氧化膜层的等离子体蚀刻中在上述沟槽内的氧化膜层充分蚀刻时，在上述第一氮化硅层下方的衬垫氧化物层仍然不受损伤。
7.如权利要求1的半导体元件的接触孔的形成方法，其特征是，上述层间氧化物膜的等离子体蚀刻时使用具有高C/F比的气体，例如C4F8或C5F8气体同时加入最少量的氧气。
全文摘要
本发明提供一种采用浅形沟槽隔离(STI)方式而在制造逻辑组件制造过程中，用以形成接触孔的方法，对作用区域接触孔的重叠裕度小的接触孔同时在作用区域和隔离区域形成时，即，形成无边缘接触孔时，防止隔离区域的损伤。依照本发明的方法，使用作为蚀刻停止层的氮化硅层以致在STI形成过程，避免半导体元件特性的恶化。
文档编号H01L21/8234GK1457087SQ03100159
公开日2003年11月19日 申请日期2003年1月3日 优先权日2002年5月7日
发明者朴根周 申请人:海力士半导体有限公司
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