位线的形成方法

专利名称：位线的形成方法
技术领域：
本发明涉及一种位线的形成方法，特别涉及一种可控制位线接触窗与位线组成深度的形成方法。
背景技术：
近年来，在半导体电路的设计上，电容器的地位日趋重要，且已经成为一无可替换的电路组件。例如目前广泛使用电容器的动态随机存取内存(DRAMdynamic random access memory)、震荡器(oscillator)、时间延迟电路(time delaycircuitry)、模拟/数字或数字/模拟转换器(AD/DA converter)及许多其它应用电路。因此，一种堆栈式电容(STCstacked capacitor cell)或沟槽式电容(trenchedcapacitor cell)在紧密的记忆装置中被发展出来，其利用硅晶圆中存取装置的上方空间或基底下方来形成电容电极板，此种结构的优点在于具有低的软错记率(SERsoft error rate)，且可结合具高介电常数(high dielectric constant)的绝缘层；同时，记忆单元与位线间需以接触窗来连接。
图1a-图1f是显示图3的AA切面的习知的位线的形成方法的示意图。
请参考图1a，首先，提供一半导体基底101，在半导体基底101上依序形成一闸极介电层103、一导电层104、一硬罩幕层105及一图案化光阻层106，图案化光阻层106的位置即为后续形成闸极的位置。其中，半导体基底101例如是硅基底；闸极介电层103例如是闸极氧化层；导电层104例如是掺杂多晶硅层或掺杂磊晶硅层；硬罩幕层105例如是氮化硅层，用以保护导电层104不会在后续制程中被破坏。
请参考图1b，接着，以图案化光阻层106为蚀刻罩幕依序非等向性蚀刻硬罩幕层105、导电层104与门极介电层103，以在半导体基底101上形成闸极介电层103a、导电层104a及硬罩幕层105a，导电层104a及硬罩幕层105a即用以作为闸极之用；然后，将图案化光阻层106去除。其中，非等向性蚀刻的方法为反应性离子蚀刻(Reactive Ion Etching，RIE)或电浆蚀刻(plasma etching)。
请参考图1c，在半导体基底101及上述组件的表面上顺应性形成一绝缘层(未显示)，并对绝缘层进行非等向性蚀刻以在闸极的侧壁形成一间隙壁107。其中，间隙壁107例如是氮化硅层；非等向性蚀刻的方法例如是反应性离子蚀刻(Reactive Ion Etching，RIE)或电浆蚀刻(plasma etching)。
请参考图1d，依序在形成有上述组件的半导体基底101上形成一介电层108及一图案化光阻层109，图案化光阻层109具有一开口110，开口110露出部分介电层108的表面，且开口110的位置即为后续形成位线接触窗的位置。其中，介电层108例如是氧化层，特别是硅酸四乙酯氧化层。
请参考图1e，以图案化光阻层109为蚀刻罩幕对介电层108进行非等向性蚀刻，以形成一开口，开口即为后续形成的位线接触窗；然后，将图案化光阻层109去除。其中，非等向性蚀刻的方法例如是反应性离子蚀刻(Reactive IonEtching，RIE)或电浆蚀刻(plasma etching)。
在形成有开口的介电层108上形成一导电层111，导电层111会填满开口。接着，对导电层11进行平坦化步骤至露出介电层108的表面为止，并且开口中的导电层111a会距离开口顶端一既定距离，以形成一开口111b，约为300至3000，如图1f所示。其中，导电层111例如是多晶硅层或磊晶硅层，利用多晶硅层或磊晶硅层所形成的位线接触窗具有较稳定的品质，较不会有漏电流产生，但是传递速率会较慢。
图1g-图1j是显示图3的BB切面的习知的位线的形成方法的示意图。
请参考图1g，在介电层108的表面上形成一图案化光阻层113，图案化光阻层112具有一开口113，开口113的位置位于对应外围线路层102的介电层108的表面上，用以在后续步骤中形成外围线路层102的接触窗。在BB切面中，可看到外围线路层102，外围线路层102例如是离子掺杂区。
请参考图1h，以图案化光阻层112为蚀刻罩幕对介电层108进行非等向性蚀刻，以形成外围线路层102之开口114；然后，将图案化光阻层113去除。
请参考图li，接着，在介电层108上形成一图案化光阻层115，图案化光阻层115具有开口116a及116b，且在微影之后，图案化光阻层115会露出先前制作的开口111b及具有既定深度的开口。
以图案化光阻层115为蚀刻罩幕，对露出表面的介电层108进行非等向性蚀刻至形成一既定深度的开口；然后，利用化学气相沉积法(chemical vapordeposition，CVD)在开口111b、116及具有既定深度的开口中形成一厚度相当薄的阻障层117，其中，阻障层117例如是钛/氮化钛(Ti/TiN)层。然后，在介电层108的表面上形成一钨金属层(未显示)，钨(W)金属层会填满开口111b、116及具有既定深度的开口，并对钨金属层进行回蚀刻步骤至露出介电层108的表面为止。如此一来，仅剩下开口111b、116中的钨金属层118a及118b，以及具有既定深度的开口中的钨金属层118c；位于开口111b、116的钨金属层118a、118b即为位线，而位于具有既定深度的开口的钨金属层118c为外围金属导线的接触窗。
因为钨金属层的阻值低，所以使用钨金属层作的导线具有较佳的传递速率，符合外围线路需要较快传递速率的需求；然而，因为钨金属层118a、118b、118c主要是以氟化钨(WF6)作为反应气体来沉积在介电层108之上，因此在形成钨金属层的过程中常会有氟离子进入多晶硅层而使多晶硅层的结构出现孔隙。

发明内容
有鉴于此，本发明的目的在于提供一种位线的形成方法，主要是藉由介电层中形成一额外的阻障层，来控制位线与位线接触窗的深度，以维持传递速率并保有稳定的品质。
根据上述目的，本发明提供一种位线的形成方法，包括下列步骤提供一半导体基底，半导体基底上具有一晶体管，晶体管具有一闸极及一源汲极区；在半导体基底上形成一第一介电层，第一介电层具有一第一开口，第一开口露出源汲极区表面；在第一开口形成一导电层；在第一介电层及导电层表面上形成一阻障层；在阻障层上形成一第二介电层，第二介电层具有一第二开口及一第三开口，第二开口形成于对应第一开口的阻障层上；及在第二开口及第三开口形成一金属层，用以作为一位线。
根据上述目的，本发明再提供一种位线的形成方法，包括下列步骤提供一半导体基底，半导体基底具有一外围线路层，且半导体基底上形成有一晶体管，晶体管具有一闸极及一源汲极区；在半导体基底上形成一第一介电层，第一介电层具有一第一开口，第一开口露出源汲极区的表面，且第一开口即为后续形成的位线接触窗；在第一开口形成一导电层；在第一介电层及导电层表面上形成一第一阻障层；在第一阻障层上形成一第二介电层，第二介电层具有一第二开口及一第三开口，第二开口形成于对应第一开口的第一阻障层上；在阻障层上形成一图案化光阻层，图案化光阻层具有一第四开口，第四开口形成于对应外围线路层的第二介电层的表面上；以图案化光阻层为罩幕依序蚀刻第二介电层、第一阻障层及第一介电层，以形成一第五开口，第五开口露出外围线路层的表面；在第二开口、第三开口及第五开口的表面上顺应性形成一第二阻障层；及在第二开口、第三开口及第五开口填满一金属层，第二开口、第三开口的金属层用以作为一位线，第五开口的金属层用以作为一外围金属导线。
本发明利用增加一阻障层作为蚀刻停止层的方法来控制位线与位线接触窗的组成及深度比例，可使位线同时具有由多晶硅层所形成的位线接触窗具有较稳定的品质、较不会有漏电流产生，以及钨金属层作为导线具有较佳的传递速率的优点；并且，因为位线与位线接触窗分别制作的缘故，位线的尺寸可制作的较小来避免位线与位线间因太过接近而短路的情况，可有效增加产品的可靠度。


图1a-图1f是显示图3的AA切面的习知的位线的形成方法的示意图；图1g-图1j是显示图3的BB切面的习知的位线的形成方法的示意图；
图2a-图2g是显示图3的AA切面的本发明的位线的形成方法的示意图；图2h-图2l是显示图3的BB切面的本发明的位线的形成方法的示意图；图3是显示记忆列阵的俯视图。
实施方式为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下请参考图2a-图2g，图2a-图2g是显示图3的AA切面的本发明的位线的形成方法的示意图。
请参考图2a，首先，提供一半导体基底201，在半导体基底201上依序形成一闸极介电层203、一导电层204、一硬罩幕层205及一图案化光阻层206，图案化光阻层206的位置即为后续形成闸极的位置。其中，半导体基底201例如是硅基底；闸极介电层203例如是闸极氧化层；导电层204例如是掺杂多晶硅层或掺杂磊晶硅层；硬罩幕层205例如是氮化硅层，用以保护导电层204不会在后续制程中被破坏。
请参考图2b，接着，以图案化光阻层206为蚀刻罩幕依序非等向性蚀刻硬罩幕层205、导电层204与门极介电层203，以在半导体基底201上形成闸极介电层203a、导电层204a及硬罩幕层205a，导电层204a及硬罩幕层205a即用以作为闸极之用；然后，将图案化光阻层206去除。其中，非等向性蚀刻的方法为反应性离子蚀刻(Reactive Ion Etching，RIE)或电浆蚀刻(plasma etching)。
请参考图2c，在半导体基底201及上述组件的表面上顺应性形成一绝缘层(未显示)，并对绝缘层进行非等向性蚀刻以在闸极的侧壁形成一间隙壁207。其中，间隙壁207例如是氮化硅层；非等向性蚀刻的方法例如是反应性离子蚀刻(Reactive Ion Etching，RIE)或电浆蚀刻(plasma etching)。
请参考图2d，依序在形成有上述组件的半导体基底201上形成一介电层208及一图案化光阻层209，图案化光阻层209具有一开口210，开口210露出部分介电层208的表面，且开口210的位置即为后续形成位线接触窗的位置。其中，介电层208例如是氧化层，特别是硅酸四乙酯氧化层。
请参考图2e，以图案化光阻层209为蚀刻罩幕对介电层208进行非等向性蚀刻，以形成一开口(未标示)，开口即为后续会形成的位线接触窗；然后，将图案化光阻层209去除。其中，非等向性蚀刻的方法例如是反应性离子蚀刻(Reactive Ion Etching，RIE)或电浆蚀刻(plasma etching)。
在形成有开口的介电层208上形成一导电层211，导电层211会填满开口。接着，对导电层211进行平坦化步骤至露出介电层208的表面为止，以在开口中形成导电层211a，如图2f所示。其中，导电层211例如是多晶硅层或磊晶硅层，利用多晶硅层或磊晶硅层所形成的位线接触窗可具有较稳定的品质，较不会有漏电流产生；平坦化步骤例如是化学机械研磨(chemical mechanicalpolishing)步骤。
请参考图2g，在介电层208及导电层211a的表面上依序形成一阻障层212及一介电层213；其中，阻障层212例如是氮化硅层，用以在后续制程中作为停止层，厚度约为200至2000；介电层213例如是硅酸四乙酯氧化层(TEOS)。
以下图2h-图2l是显示图3的BB切面的本发明的位线的形成方法的示意图。
请参考图2h，在介电层213上形成一图案化光阻层214，图案化光阻层214具有一开口215a及215b，开口215a及215b用以在后续步骤中形成作为位线之用，其中，开口215a的位置位于对应导电层211a上方的介电层213。在BB切面中，可看到半导体基底201具有一外围线路层202，外围线路层例如是离子掺杂区。
请参考图2i，以图案化光阻层214为蚀刻罩幕对介电层213进行非等向性蚀刻直至露出阻障层212为止，以在介电层213形成开口216a及216b，开口216a及216b即为后续形成位线的位置；然后，将图案化光阻层214去除。
请参考图2j，接着，在具有开口216a及216b的介电层213上形成一图案化光阻层217，图案化光阻层217具有一开口218，开口218形成于对应外围线路层202上方的第二介电层213。且使微影后的图案化光阻层217露出先前所形成的开口216a及216b。
请参考图2k，以图案化光阻层217为蚀刻罩幕，对露出表面的介电层213、阻障层212及介电层208进行非等向性蚀刻至露出外围线路层202为止，以形成一开口219，开口219即为后续形成外围线路层导线的位置。然后，将图案化光阻层217去除。
请参考图2l，利用化学气相沉积法(chemical vapor deposition，CVD)在介电层212及开口216a、216b、219的表面上顺应性形成一厚度相当薄的阻障层；然后，在介电层212的表面上形成一金属层(未显示)，金属层会填满开口216a、216b及219，并对金属层进行平坦化步骤至露出介电层212的表面为止。如此一来，仅剩下开口216a、216b及219中的金属层221a及221b，并且形成阻障层220；位于开口216a、216b的金属层221a即为位线，而位于开口219的金属层221b为外围金属导线的接触窗。其中，阻障层220例如是氮化钛(TiN)层；金属层221a及221b为钨金属层。
因为钨金属层的阻值低，所以使用钨金属层作为导线具有较佳的传递速率，符合外围线路需要较快传递速率的需求。
本发明利用增加一阻障层212作为蚀刻停止层的方法来控制位线与位线接触窗的组成及深度比例，可使位线同时具有由多晶硅层所形成的位线接触窗具有较稳定的品质、较不会有漏电流产生，以及钨金属层作为导线具有较佳的传递速率的优点；并且，因为位线与位线接触窗分别制作的缘故，位线的尺寸可制作的较小来避免位线与位线间因太过接近而短路的情况，可有效增加产品的可靠度。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定为准。
权利要求
1.一种位线的形成方法，其特征在于包括下列步骤提供一半导体基底，该半导体基底上具有一晶体管，该晶体管具有一闸极及一源汲极区；在该半导体基底上形成一第一介电层，该第一介电层具有一第一开口，该第一开口露出该源汲极区表面；在该第一开口形成一导电层；在该第一介电层及该导电层表面上形成一阻障层；在该阻障层上形成一第二介电层，该第二介电层具有一第二开口及一第三开口，该第二开口形成于对应该第一开口的该阻障层上；及在该第二开口及该第三开口形成一金属层，用以作为一位线。
2.根据权利要求1所述的位线的形成方法，其特征在于其中该第一介电层为氧化层。
3.根据权利要求1所述的位线的形成方法，其特征在于其中该导电层为多晶硅层或磊晶硅层。
4.根据权利要求1所述的位线的形成方法，其特征在于其中该阻障层为氮化硅层。
5.根据权利要求1所述的位线的形成方法，其特征在于其中该第二介电层为硅酸四乙酯氧化层。
6.根据权利要求1所述的位线的形成方法，其特征在于其中该金属层为钨金属层。
7.一种位线的形成方法，其特征在于包括下列步骤提供一半导体基底，该半导体基底具有一外围线路层，且该半导体基底上形成有一晶体管，该晶体管具有一闸极及一源汲极区；在该半导体基底上形成一第一介电层，该第一介电层具有一第一开口，该第一开口露出该源汲极区的表面，且该第一开口即为后续形成的该位线接触窗；在该第一开口形成一导电层；在该第一介电层及该导电层表面上形成一第一阻障层；在该第一阻障层上形成一第二介电层，该第二介电层具有一第二开口及一第三开口，该第二开口形成于对应该第一开口的该第一阻障层上；在该阻障层上形成一图案化光阻层，该图案化光阻层具有一第四开口，该第四开口形成于对应该外围线路层的该第二介电层的表面上；以该图案化光阻层为罩幕依序蚀刻该第二介电层、该第一阻障层及该第一介电层，以形成一第五开口，该第五开口露出该外围线路层的表面；在该第二开口、该第三开口及该第五开口的表面上顺应性形成一第二阻障层；及在该第二开口、该第三开口及该第五开口填满一金属层，该第二开口、该第三开口的该金属层用以作为一位线，该第五开口的该金属层用以作为一外围金属导线。
8.根据权利要求7所述的位线的形成方法，其特征在于其中该外围线路层为离子掺杂区。
9.根据权利要求7所述的位线的形成方法，其特征在于其中该第一介电层为氧化层。
10.根据权利要求7所述的位线的形成方法，其特征在于其中该导电层为多晶硅层或磊晶硅层。
11.根据权利要求7所述的位线的形成方法，其特征在于其中该第一阻障层为氮化硅层。
12.根据权利要求7所述的位线的形成方法，其特征在于其中该第二介电层为硅酸四乙酯氧化层。
13.根据权利要求7所述的位线的形成方法，其特征在于其中该第二阻障层为氮化钛/钛之组合层。
14.根据权利要求7所述的位线的形成方法，其特征在于其中该金属层为钨金属层。
全文摘要
本发明提供一种位线的形成方法，首先，提供一半导体基底，半导体基底上具有一晶体管，晶体管具有一闸极及一源汲极区；在半导体基底上形成一第一介电层，第一介电层具有一第一开口，第一开口露出源汲极区表面；在第一开口形成一导电层；在第一介电层及导电层表面上形成一阻障层；在阻障层上形成一第二介电层，第二介电层具有一第二开口及一第三开口，第二开口形成于对应第一开口的阻障层上；及在第二开口及第三开口形成一金属层，用以作为一位线。
文档编号H01L21/31GK1516263SQ03100320
公开日2004年7月28日 申请日期2003年1月9日 优先权日2003年1月9日
发明者吴国坚, 黄则尧, 陈逸男 申请人:南亚科技股份有限公司