一种双极型晶体管的制作方法
专利名称：一种双极型晶体管的制作方法
技术领域：
本发明涉及半导体制造工艺，尤其涉及一种与CMOS晶体管制备过程相兼容的双 极型晶体管的制作方法。
背景技术：
双极型晶体管(BJT，Bipolar Junction Transistor)是构成现代大规模集成电路 的常用器件结构之一，其操作速度快、饱和压降小、电流密度大且生产成本低。双极型晶体 管是一种利用电子和空穴(hole)这两种载流子(Carries)来传导电流的电子元件，双极型 晶体管的结构是由两组紧密的PN结组成的三端(Three Terminal)元件。三端分别是发射 极(Emitter)、基极(Base)和集电极(Collector)。图Ia 图Ic为现有技术中双极型晶体管的形成过程的结构示意图，如图Ia 图Ic所示，现有技术中形成双极型晶体管的步骤，包括提供一半导体衬底10，在所述衬底 10中形成浅沟槽隔离区14，在所述衬底10中形成阱区11 ；接着，在所述衬底10中，及所述 阱区11上通过离子注入形成集电极区12 ；在所述衬底10中，在所述集电极区12上以及所 述浅沟槽隔离区14之间通过离子注入形成基极区13 ；在所述衬底10表面沉积形成氧化层 15，形成如图Ia所示的结构；在所述氧化层15上刻蚀窗口，以暴露出衬底10中的部分基极 区13 ；在所述氧化层15及部分基极区13表面沉积形成一层多晶硅层16，形成如图Ib所示 的结构；部分刻蚀多晶硅层16，以形成发射极18 ；对所述发射极18进行掺杂离子注入；进 行高温退火工艺，使掺杂离子进入基极区一定深度，以形成发射结17，如图Ic所示，由于所 述氧化层15开辟所述小窗口后形成台阶，则形成的所述多晶硅层16在所述小窗口上方不 平坦，致使离子注入的深度不均勻，这样在其热扩散后形成的发射结17深度也不均勻，呈 “V”字形结构，所述发射结17中间深两端浅，在发射结浅结区易受到多晶硅与硅界面缺陷 的影响，大大增加发射极基极漏电电流；所述氧化层的厚度越厚，所述发射结厚度变化趋势 越明显，漏电电流增加，影响器件性能，所以器件性能受到氧化层制备工艺稳定性的影响； 多晶硅台阶高度的不稳定使得多晶硅有效厚度不稳定，所以难以控制发射极掺杂注入的深 度与浓度。而且上述制程中非本征基区所需要的浓掺杂很难方便地实现与发射结的自对 准，这样容易造成发射结两边都为高掺杂从而隧道漏电增加。
发明内容
本发明要解决的技术问题是，提供一种与CMOS晶体管制备过程相兼容，非本征基 区与发射结自对准的，发射结厚度均勻的双极型晶体管的制造方法。为解决上述技术问题，本发明提供一种与CMOS晶体管制备过程兼容的双极型晶 体管的制作方法，包括以下步骤提供一衬底，所述衬底包括CMOS晶体管制备区和双极型 晶体管制备区；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成第一 氧化层后，刻蚀去除双极型晶体管制备区表面的第一氧化层；在所述CMOS晶体管制备区和 双极型晶体管制备区表面同时淀积形成多晶硅层；对所述多晶硅层进行掺杂离子注入；在所述CMOS晶体管制备区刻蚀所述多晶硅层形成栅极多晶硅的同时，在所述双极型晶体管 制备区刻蚀所述多晶硅层形成多晶硅发射极；进行快速热氧化，形成第二氧化层，以修复刻 蚀过程中对双极型晶体管制备区的损伤；在所述栅极多晶硅两侧和所述多晶硅发射极两侧 同步形成氧化物侧墙；CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂 离子，在所述双极型晶体管制备区中，所述多晶硅发射极两侧的衬底上形成非本征基区；进 行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射结。进一步的，所述第二氧化层的厚度为20人~100人。进一步的，所述多晶硅层厚度为1500人~2500人。进一步的，所述快速热氧化的时间为IOs 50s，温度为1000°C -1300°C。进一步的，在对所述多晶硅层进行掺杂离子注入时，采用的掺杂离子的能量为 20KeV 40KeV，所述掺杂离子的掺杂浓度为4E15cnT2 5E15cnT2。进一步的，所述高掺杂离子的能量为20KeV 60KeV，掺杂浓度为lE15cnT2 5E15 cnT2 ο进一步的，所述快速热退火工艺的退火温度为1000°C 1100°C，退火时间为 5s-20so进一步的，所述双极型晶体管为NPN型或PNP型。综上所述，本发明所述双极型晶体管的制造方法，在所述CMOS晶体管制备区中形 成栅极多晶硅的过程同时，在所述双极型晶体管制备区中衬底表面直接淀积形成多晶硅 层，形成多晶硅发射极。对于双极型晶体管通常需要对非本征基区进行高掺杂以便与电极 形成好的欧姆接触，借用CMOS晶体管自对准高掺离子注入实现自对准的非本征基区，并对 所述多晶硅发射极进行掺杂离子注入和推进，从而掺杂离子均勻地推进至所述基极区形成 发射结，从而使发射结的厚度更加均勻，同时在刻蚀多晶硅层后借用CMOS多晶硅栅的快速 热氧化过程修复刻蚀损伤，并进行掺杂离子注入和推进，从而掺杂离子均勻地推进至所述 基极区形成发射结，从而使发射结的厚度更加均勻，从而降低界面效应，降低漏电电流。通 过借用CMOS晶体管多晶硅栅的沉积与刻蚀，不需要额外的多晶硅制备与刻蚀工艺，节省了 制造成本。实现了非本征基区与发射结的自对准，减小了发射结的漏电。
图Ia 图Ic为现有技术中双极型晶体管的形成过程的结构示意图。图2为本发明一实施例中所述双极型晶体管的制作流程示意图。图3a 图3c为本发明一实施例中双极型晶体管的形成过程的结构示意图。
具体实施例方式为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一 步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也 涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说 明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。本发明的核心思想是在CMOS晶体管的形成过程同时，借用CMOS栅极多晶硅、氧化物侧墙以及高掺杂离子自对准注入过程，同步形成双极型晶体管多晶硅发射极、发射极 的氧化物侧墙以及与发射结自对准的非本征基区，因为多晶硅发射极厚度平整，其掺杂离 子在热退火过程中形成的发射结深度均勻，从而达到避免了通常工艺中发射结边缘结深太 浅易受界面缺陷影响的缺点的目的。所述双极型晶体管可以为NPN型或PNP型。在本实施例中，以PNP双极型晶体管 为例，此外对于NPN双极型晶体管同样适用本发明，图3a 图3c为本发明一实施例中双极 型晶体管的形成过程的结构示意图，图2为本发明一实施例中所述双极型晶体管的制作流 程示意图，请结合图2和图3a 图3c所示，形成所述PNP双极型晶体管包括以下步骤SOl 如图3a所示，提供一衬底300，所述衬底300包括CMOS晶体管制备区200和 双极型晶体管制备区100 ；在所述衬底300上形成阱区110，在所述衬底300双极型晶体管 制备区100中，在阱区110上方形成集电极区120，对于PNP双极型晶体管，所述集电极区 120为P型，故掺杂离子可以为硼(Boron)，镓(Ga)等，其中较佳的，是利用离子注入法注入 硼离子；在所述集电极区120上方形成基极区130，对于PNP双极型晶体管，所述基极区130 为N型，故掺杂离子可以为磷(P)，砷(As)等，其中较佳的，是利用离子注入法注入磷离子， 在形成所述阱区110前，在所述衬底300中还形成有浅沟槽隔离结构(STI) 140，所述集电极 区120、基极区130以及所述浅沟槽隔离结构140的形成工艺为业内技术人员所熟知，在此 不做赘述。S02 在所述CMOS晶体管制备区200和双极型晶体管制备区100表面同时淀积形 成第一氧化层400后，刻蚀去除双极型晶体管制备区100表面的第一氧化层400 ；如图3a所 示，在所述CMOS晶体管制备区200和双极型晶体管制备区100表面涂抹光刻胶500，通过曝 光、显影去除双极型晶体管制备区100表面的光刻胶，再进行刻蚀工艺，去除双极型晶体管 制备区100表面的第一氧化层400。S03 如图北所示，在所述CMOS晶体管制备区200和双极型晶体管制备区100表 面同时淀积形成多晶硅层150 ；形成所述多晶硅层150采用化学气象沉积法，所述多晶硅层 150 厚度为1500 A~2500 A0S04 对所述多晶硅层150进行掺杂离子注入；对多晶硅层150进行掺杂离子注 入，较佳的，对于PNP双极型晶体管，所述掺杂离子为硼，离子注入能量为25KeV 35KeV，掺 杂离子浓度为4E15cnT2 5E15cnT2。S05 如图3c所示，在所述CMOS晶体管制备区200刻蚀所述多晶硅层150形成栅 极多晶硅250的同时，在所述双极型晶体管制备区100刻蚀所述多晶硅层150形成多晶硅 发射极151 ；形成过程为，在所述多晶硅层150表面涂抹光刻胶，利用相同的掩模板，对所述 CMOS晶体管制备区200和所述双极型晶体管制备区100的光刻胶进行曝光、并显影、以露出 需要刻蚀掉的多晶硅层150，然后利用干法刻蚀去除暴露的多晶硅层150，去除光刻胶后， 保留的多晶硅层150同时形成栅极多晶硅250和多晶硅发射极151。S06 如图3c所示，进行快速热氧化，以修复刻蚀过程中对双极型晶体管制备区 100的损伤，在所述CMOS晶体管制备区200和双极型晶体管制备区100表面均勻形成第二 氧化层190。所述第二氧化层190能够修复所述多晶硅发射极151以及基极区130在刻蚀 过程中的损伤，所述快速热氧化的时间为IOs 50s，温度为1000°C -1300°C。所述CMOS晶 体管制备区中形成栅极多晶硅250后，快速热氧化会在多晶硅发射极151的表面形成第二氧化层190，与此同步地，在所述双极型晶体管制备区100的表面在形成多晶硅层150前未 覆盖沉积用于刻蚀停止的氧化层，故刻蚀多晶硅层150过程中，不采用刻蚀停止层，而是多 刻蚀去除部分衬底300，在形成多晶硅发射极151后在表面形成所述第二氧化层190，能够 修复所述多晶硅发射极151的刻蚀损伤。S07 在所述栅极多晶硅250两侧和所述多晶硅发射极151两侧同步形成氧化物侧 墙160 ；所述氧化物侧墙160用以确定高掺离子与所述多晶硅发射极151的自对准距离。S08 在CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂离子， 在所述双极型晶体管制备区中，所述多晶硅发射极两侧的衬底300上形成非本征基极区 170，即CMOS晶体管制备区200形成源区和漏区的同时，在双极型晶体管制备区100多晶硅 发射极151两侧的衬底300中自对准注入高掺杂离子形成非本征基区170 ；所述高掺杂离 子的能量为20 60KeV，掺杂浓度为1E15 5E15，具有高掺杂离子的非本征基区170能够 使基极区130与后续形成的金属导线形成良好的欧姆接触。S09 进行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射 结180。所述快速热退火，推进所述发射极中的掺杂离子至所述基极区，以形成发射结180， 所述快速热退火的退火温度为1000°C 1100°C，退火时间为3s 7s。综上所述，本发明在CMOS晶体管的形成过程中，借用MOS多晶硅栅、栅侧墙和浓掺 杂的离子自对准注入过程，实现双极型晶体管多晶硅发射极以及与发射结自对准的非本征 基区，而且因为多晶硅发射极厚度平整，其掺杂离子在热退火过程中形成的发射结深度均 勻，从而避免了通常工艺中发射结边缘结深太浅易受界面缺陷影响的缺点；并且上述方法 能够在双极型晶体管制作区表面和CMOS晶体管制作区利用相同的掩模板对光刻胶进行曝 光、显影，并且同步刻蚀形成多晶硅发射极和栅极多晶硅，在集成电路制作工艺中，大大节 约了工艺步骤、提高生产效率和成本。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此 本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种双极型晶体管的制作方法，与CMOS晶体管制备过程相兼容，其特征在于，包括 以下步骤提供一衬底，所述衬底包括CMOS晶体管制备区和双极型晶体管制备区；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成第一氧化层后， 刻蚀去除所述双极型晶体管制备区表面的第一氧化层；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成多晶硅层；对所述多晶硅层进行掺杂离子注入；在所述CMOS晶体管制备区刻蚀所述多晶硅层形成栅极多晶硅的同时，在所述双极型 晶体管制备区刻蚀所述多晶硅层形成多晶硅发射极；进行快速热氧化，形成第二氧化层，以修复刻蚀过程中对双极型晶体管制备区的损伤；在所述栅极多晶硅两侧和所述多晶硅发射极两侧同步形成氧化物侧墙；在CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂离子，在所述双 极型晶体管制备区中，所述多晶硅发射极两侧的衬底上形成非本征基区；进行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射结。
2.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述第二氧化层的厚 度为20 A~100人。
3.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述多晶硅层的厚度 为 1500 A 2500 人。
4.如权利要求1所述的双极型晶体管的制作方法，其特征在于，在对所述多晶硅层 进行掺杂离子注入时，采用的掺杂离子的能量为20KeV 40KeV，掺杂浓度为4E15cnT2 5E15 cnT2 ο
5.如权利要求2所述的双极型晶体管的制作方法，其特征在于，所述快速热氧化的时 间为 IOs 50s，温度为 1000°C -1300°C。
6.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述高掺杂离子的能 量为20 60KeV，掺杂浓度为lE15cnT2 5E15cnT2。
7.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述快速热退火工艺 的退火温度为1000°C 1100°C，退火时间为5S-20S。
8.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述双极型晶体管为 NPN型或PNP型。
全文摘要
本发明涉及一种与CMOS晶体管制备过程相兼容的双极型晶体管的制作方法，在所述CMOS晶体管制备区中形成栅极多晶硅的过程同时，在所述双极型晶体管制备区中形成发射极，对于双极型晶体管通常需要对非本征基区进行高掺杂以便与电极形成好的欧姆接触，借用CMOS晶体管自对准高掺离子注入实现自对准的非本征基区，并对所述发射极进行掺杂离子注入和推进，从而掺杂离子均匀地推进至所述基极区形成发射结，从而使发射结的厚度更加均匀，同时在刻蚀多晶硅层后借用CMOS多晶硅栅的快速热氧化过程修复刻蚀损伤，从而降低界面效应，降低漏电电流。
文档编号H01L21/331GK102122643SQ201110032428
公开日2011年7月13日 申请日期2011年1月28日 优先权日2011年1月28日
发明者吴小利 申请人:上海宏力半导体制造有限公司
技术领域：
本发明涉及半导体制造工艺，尤其涉及一种与CMOS晶体管制备过程相兼容的双 极型晶体管的制作方法。
背景技术：
双极型晶体管(BJT，Bipolar Junction Transistor)是构成现代大规模集成电路 的常用器件结构之一，其操作速度快、饱和压降小、电流密度大且生产成本低。双极型晶体 管是一种利用电子和空穴(hole)这两种载流子(Carries)来传导电流的电子元件，双极型 晶体管的结构是由两组紧密的PN结组成的三端(Three Terminal)元件。三端分别是发射 极(Emitter)、基极(Base)和集电极(Collector)。图Ia 图Ic为现有技术中双极型晶体管的形成过程的结构示意图，如图Ia 图Ic所示，现有技术中形成双极型晶体管的步骤，包括提供一半导体衬底10，在所述衬底 10中形成浅沟槽隔离区14，在所述衬底10中形成阱区11 ；接着，在所述衬底10中，及所述 阱区11上通过离子注入形成集电极区12 ；在所述衬底10中，在所述集电极区12上以及所 述浅沟槽隔离区14之间通过离子注入形成基极区13 ；在所述衬底10表面沉积形成氧化层 15，形成如图Ia所示的结构；在所述氧化层15上刻蚀窗口，以暴露出衬底10中的部分基极 区13 ；在所述氧化层15及部分基极区13表面沉积形成一层多晶硅层16，形成如图Ib所示 的结构；部分刻蚀多晶硅层16，以形成发射极18 ；对所述发射极18进行掺杂离子注入；进 行高温退火工艺，使掺杂离子进入基极区一定深度，以形成发射结17，如图Ic所示，由于所 述氧化层15开辟所述小窗口后形成台阶，则形成的所述多晶硅层16在所述小窗口上方不 平坦，致使离子注入的深度不均勻，这样在其热扩散后形成的发射结17深度也不均勻，呈 “V”字形结构，所述发射结17中间深两端浅，在发射结浅结区易受到多晶硅与硅界面缺陷 的影响，大大增加发射极基极漏电电流；所述氧化层的厚度越厚，所述发射结厚度变化趋势 越明显，漏电电流增加，影响器件性能，所以器件性能受到氧化层制备工艺稳定性的影响； 多晶硅台阶高度的不稳定使得多晶硅有效厚度不稳定，所以难以控制发射极掺杂注入的深 度与浓度。而且上述制程中非本征基区所需要的浓掺杂很难方便地实现与发射结的自对 准，这样容易造成发射结两边都为高掺杂从而隧道漏电增加。
发明内容
本发明要解决的技术问题是，提供一种与CMOS晶体管制备过程相兼容，非本征基 区与发射结自对准的，发射结厚度均勻的双极型晶体管的制造方法。为解决上述技术问题，本发明提供一种与CMOS晶体管制备过程兼容的双极型晶 体管的制作方法，包括以下步骤提供一衬底，所述衬底包括CMOS晶体管制备区和双极型 晶体管制备区；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成第一 氧化层后，刻蚀去除双极型晶体管制备区表面的第一氧化层；在所述CMOS晶体管制备区和 双极型晶体管制备区表面同时淀积形成多晶硅层；对所述多晶硅层进行掺杂离子注入；在所述CMOS晶体管制备区刻蚀所述多晶硅层形成栅极多晶硅的同时，在所述双极型晶体管 制备区刻蚀所述多晶硅层形成多晶硅发射极；进行快速热氧化，形成第二氧化层，以修复刻 蚀过程中对双极型晶体管制备区的损伤；在所述栅极多晶硅两侧和所述多晶硅发射极两侧 同步形成氧化物侧墙；CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂 离子，在所述双极型晶体管制备区中，所述多晶硅发射极两侧的衬底上形成非本征基区；进 行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射结。进一步的，所述第二氧化层的厚度为20人~100人。进一步的，所述多晶硅层厚度为1500人~2500人。进一步的，所述快速热氧化的时间为IOs 50s，温度为1000°C -1300°C。进一步的，在对所述多晶硅层进行掺杂离子注入时，采用的掺杂离子的能量为 20KeV 40KeV，所述掺杂离子的掺杂浓度为4E15cnT2 5E15cnT2。进一步的，所述高掺杂离子的能量为20KeV 60KeV，掺杂浓度为lE15cnT2 5E15 cnT2 ο进一步的，所述快速热退火工艺的退火温度为1000°C 1100°C，退火时间为 5s-20so进一步的，所述双极型晶体管为NPN型或PNP型。综上所述，本发明所述双极型晶体管的制造方法，在所述CMOS晶体管制备区中形 成栅极多晶硅的过程同时，在所述双极型晶体管制备区中衬底表面直接淀积形成多晶硅 层，形成多晶硅发射极。对于双极型晶体管通常需要对非本征基区进行高掺杂以便与电极 形成好的欧姆接触，借用CMOS晶体管自对准高掺离子注入实现自对准的非本征基区，并对 所述多晶硅发射极进行掺杂离子注入和推进，从而掺杂离子均勻地推进至所述基极区形成 发射结，从而使发射结的厚度更加均勻，同时在刻蚀多晶硅层后借用CMOS多晶硅栅的快速 热氧化过程修复刻蚀损伤，并进行掺杂离子注入和推进，从而掺杂离子均勻地推进至所述 基极区形成发射结，从而使发射结的厚度更加均勻，从而降低界面效应，降低漏电电流。通 过借用CMOS晶体管多晶硅栅的沉积与刻蚀，不需要额外的多晶硅制备与刻蚀工艺，节省了 制造成本。实现了非本征基区与发射结的自对准，减小了发射结的漏电。
图Ia 图Ic为现有技术中双极型晶体管的形成过程的结构示意图。图2为本发明一实施例中所述双极型晶体管的制作流程示意图。图3a 图3c为本发明一实施例中双极型晶体管的形成过程的结构示意图。
具体实施例方式为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一 步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也 涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说 明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。本发明的核心思想是在CMOS晶体管的形成过程同时，借用CMOS栅极多晶硅、氧化物侧墙以及高掺杂离子自对准注入过程，同步形成双极型晶体管多晶硅发射极、发射极 的氧化物侧墙以及与发射结自对准的非本征基区，因为多晶硅发射极厚度平整，其掺杂离 子在热退火过程中形成的发射结深度均勻，从而达到避免了通常工艺中发射结边缘结深太 浅易受界面缺陷影响的缺点的目的。所述双极型晶体管可以为NPN型或PNP型。在本实施例中，以PNP双极型晶体管 为例，此外对于NPN双极型晶体管同样适用本发明，图3a 图3c为本发明一实施例中双极 型晶体管的形成过程的结构示意图，图2为本发明一实施例中所述双极型晶体管的制作流 程示意图，请结合图2和图3a 图3c所示，形成所述PNP双极型晶体管包括以下步骤SOl 如图3a所示，提供一衬底300，所述衬底300包括CMOS晶体管制备区200和 双极型晶体管制备区100 ；在所述衬底300上形成阱区110，在所述衬底300双极型晶体管 制备区100中，在阱区110上方形成集电极区120，对于PNP双极型晶体管，所述集电极区 120为P型，故掺杂离子可以为硼(Boron)，镓(Ga)等，其中较佳的，是利用离子注入法注入 硼离子；在所述集电极区120上方形成基极区130，对于PNP双极型晶体管，所述基极区130 为N型，故掺杂离子可以为磷(P)，砷(As)等，其中较佳的，是利用离子注入法注入磷离子， 在形成所述阱区110前，在所述衬底300中还形成有浅沟槽隔离结构(STI) 140，所述集电极 区120、基极区130以及所述浅沟槽隔离结构140的形成工艺为业内技术人员所熟知，在此 不做赘述。S02 在所述CMOS晶体管制备区200和双极型晶体管制备区100表面同时淀积形 成第一氧化层400后，刻蚀去除双极型晶体管制备区100表面的第一氧化层400 ；如图3a所 示，在所述CMOS晶体管制备区200和双极型晶体管制备区100表面涂抹光刻胶500，通过曝 光、显影去除双极型晶体管制备区100表面的光刻胶，再进行刻蚀工艺，去除双极型晶体管 制备区100表面的第一氧化层400。S03 如图北所示，在所述CMOS晶体管制备区200和双极型晶体管制备区100表 面同时淀积形成多晶硅层150 ；形成所述多晶硅层150采用化学气象沉积法，所述多晶硅层 150 厚度为1500 A~2500 A0S04 对所述多晶硅层150进行掺杂离子注入；对多晶硅层150进行掺杂离子注 入，较佳的，对于PNP双极型晶体管，所述掺杂离子为硼，离子注入能量为25KeV 35KeV，掺 杂离子浓度为4E15cnT2 5E15cnT2。S05 如图3c所示，在所述CMOS晶体管制备区200刻蚀所述多晶硅层150形成栅 极多晶硅250的同时，在所述双极型晶体管制备区100刻蚀所述多晶硅层150形成多晶硅 发射极151 ；形成过程为，在所述多晶硅层150表面涂抹光刻胶，利用相同的掩模板，对所述 CMOS晶体管制备区200和所述双极型晶体管制备区100的光刻胶进行曝光、并显影、以露出 需要刻蚀掉的多晶硅层150，然后利用干法刻蚀去除暴露的多晶硅层150，去除光刻胶后， 保留的多晶硅层150同时形成栅极多晶硅250和多晶硅发射极151。S06 如图3c所示，进行快速热氧化，以修复刻蚀过程中对双极型晶体管制备区 100的损伤，在所述CMOS晶体管制备区200和双极型晶体管制备区100表面均勻形成第二 氧化层190。所述第二氧化层190能够修复所述多晶硅发射极151以及基极区130在刻蚀 过程中的损伤，所述快速热氧化的时间为IOs 50s，温度为1000°C -1300°C。所述CMOS晶 体管制备区中形成栅极多晶硅250后，快速热氧化会在多晶硅发射极151的表面形成第二氧化层190，与此同步地，在所述双极型晶体管制备区100的表面在形成多晶硅层150前未 覆盖沉积用于刻蚀停止的氧化层，故刻蚀多晶硅层150过程中，不采用刻蚀停止层，而是多 刻蚀去除部分衬底300，在形成多晶硅发射极151后在表面形成所述第二氧化层190，能够 修复所述多晶硅发射极151的刻蚀损伤。S07 在所述栅极多晶硅250两侧和所述多晶硅发射极151两侧同步形成氧化物侧 墙160 ；所述氧化物侧墙160用以确定高掺离子与所述多晶硅发射极151的自对准距离。S08 在CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂离子， 在所述双极型晶体管制备区中，所述多晶硅发射极两侧的衬底300上形成非本征基极区 170，即CMOS晶体管制备区200形成源区和漏区的同时，在双极型晶体管制备区100多晶硅 发射极151两侧的衬底300中自对准注入高掺杂离子形成非本征基区170 ；所述高掺杂离 子的能量为20 60KeV，掺杂浓度为1E15 5E15，具有高掺杂离子的非本征基区170能够 使基极区130与后续形成的金属导线形成良好的欧姆接触。S09 进行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射 结180。所述快速热退火，推进所述发射极中的掺杂离子至所述基极区，以形成发射结180， 所述快速热退火的退火温度为1000°C 1100°C，退火时间为3s 7s。综上所述，本发明在CMOS晶体管的形成过程中，借用MOS多晶硅栅、栅侧墙和浓掺 杂的离子自对准注入过程，实现双极型晶体管多晶硅发射极以及与发射结自对准的非本征 基区，而且因为多晶硅发射极厚度平整，其掺杂离子在热退火过程中形成的发射结深度均 勻，从而避免了通常工艺中发射结边缘结深太浅易受界面缺陷影响的缺点；并且上述方法 能够在双极型晶体管制作区表面和CMOS晶体管制作区利用相同的掩模板对光刻胶进行曝 光、显影，并且同步刻蚀形成多晶硅发射极和栅极多晶硅，在集成电路制作工艺中，大大节 约了工艺步骤、提高生产效率和成本。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此 本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种双极型晶体管的制作方法，与CMOS晶体管制备过程相兼容，其特征在于，包括 以下步骤提供一衬底，所述衬底包括CMOS晶体管制备区和双极型晶体管制备区；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成第一氧化层后， 刻蚀去除所述双极型晶体管制备区表面的第一氧化层；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成多晶硅层；对所述多晶硅层进行掺杂离子注入；在所述CMOS晶体管制备区刻蚀所述多晶硅层形成栅极多晶硅的同时，在所述双极型 晶体管制备区刻蚀所述多晶硅层形成多晶硅发射极；进行快速热氧化，形成第二氧化层，以修复刻蚀过程中对双极型晶体管制备区的损伤；在所述栅极多晶硅两侧和所述多晶硅发射极两侧同步形成氧化物侧墙；在CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂离子，在所述双 极型晶体管制备区中，所述多晶硅发射极两侧的衬底上形成非本征基区；进行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射结。
2.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述第二氧化层的厚 度为20 A~100人。
3.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述多晶硅层的厚度 为 1500 A 2500 人。
4.如权利要求1所述的双极型晶体管的制作方法，其特征在于，在对所述多晶硅层 进行掺杂离子注入时，采用的掺杂离子的能量为20KeV 40KeV，掺杂浓度为4E15cnT2 5E15 cnT2 ο
5.如权利要求2所述的双极型晶体管的制作方法，其特征在于，所述快速热氧化的时 间为 IOs 50s，温度为 1000°C -1300°C。
6.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述高掺杂离子的能 量为20 60KeV，掺杂浓度为lE15cnT2 5E15cnT2。
7.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述快速热退火工艺 的退火温度为1000°C 1100°C，退火时间为5S-20S。
8.如权利要求1所述的双极型晶体管的制作方法，其特征在于，所述双极型晶体管为 NPN型或PNP型。
全文摘要
本发明涉及一种与CMOS晶体管制备过程相兼容的双极型晶体管的制作方法，在所述CMOS晶体管制备区中形成栅极多晶硅的过程同时，在所述双极型晶体管制备区中形成发射极，对于双极型晶体管通常需要对非本征基区进行高掺杂以便与电极形成好的欧姆接触，借用CMOS晶体管自对准高掺离子注入实现自对准的非本征基区，并对所述发射极进行掺杂离子注入和推进，从而掺杂离子均匀地推进至所述基极区形成发射结，从而使发射结的厚度更加均匀，同时在刻蚀多晶硅层后借用CMOS多晶硅栅的快速热氧化过程修复刻蚀损伤，从而降低界面效应，降低漏电电流。
文档编号H01L21/331GK102122643SQ201110032428
公开日2011年7月13日 申请日期2011年1月28日 优先权日2011年1月28日
发明者吴小利 申请人:上海宏力半导体制造有限公司
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