半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，具体地涉及具有金属电阻器层的半导体器 件和该器件的制造方法。
背景技术：
微计算机产品和振荡器通常作为单独结构提供。近年来，为了缩小版图面积、降低 生产成本等的目的，已将振荡器集成在微计算机芯片中。为了实现振荡器在微计算机芯片 中的集成，需要振荡频率在任何环境(电压/温度)下稳定输出。因此需要微计算机产品 的高速OCO (片上振荡器)电路实现作为目标精确度的例如40MHz 士 1 %。作为高速OCO(片上振荡器)电路(其为模拟电路)中的恒定电流生成器电路的 电阻器，使用多晶硅电阻器。然而，由于所谓的压阻效应，多晶硅电阻器的电阻根据应力变 化。具体地，电阻根据封装步骤中以及封装步骤之后的模压应力而显著地变化。因此高速 OCO电路的频率极大地变化，并且结果，可能难以实现高速OCO电路的目标精确度。作为现有技术文献，专利文献1公开了一种振荡器电路，其能够缩小版图面积、减 少对电源电压的依赖性以及减少在启动时的上升时间。该电路通过使用低阻电阻器的恒定 电流电路而实现。作为另一现有技术文献，专利文献2公开了一种具有如下结构的半导体集成电 路，即使当电阻由于压阻效应而改变时，该结构也不会使检测电压的设定值变化，其中所述 压阻效应根据非均勻分布在芯片上的模压应力而出现。作为又一现有技术文献，专利文献3公开了一种具有如下配置的半导体器件，在 光刻中曝光以限定金属电阻器的形成位置时，该配置能够防止在抗蚀剂膜中生成驻波，并 由此减少金属电阻器的尺寸变化。作为另一现有技术文献，专利文献4公开了一种具有电阻器的半导体器件，该电 阻器的特征是低的寄生电容和小的由于热处理所致的电阻变化。[专利文献1]日本专利公开No. 64699/1997[专利文献2]日本专利公开No.17113/1999[专利文献3]日本专利公开No. 2008-251616[专利文献4]日本专利公开No. 2009-021509

发明内容
本发明所要解决的问题在于，当在半导体器件中的电路中使用多晶硅电阻器时， 多晶硅电阻器的电阻由于施加的应力(为所谓的压阻效应)而变化。因此，本发明的一个目的在于提供一种具有即使当施加应力时也免于电阻变化的结构的半导体器件和该半导 体器件的制造方法。根据本发明的一个例子的半导体器件具有以下配置。该配置具有第一层间绝缘 膜，和设置在第一层间绝缘膜之上的多个第一虚层，该多个第一虚层布置成在第一方向中 在其任意相邻两个层之间具有预定间隔并且在与第一方向垂直的第二方向中延伸。该配置 还具有第二层间绝缘膜，其覆盖第一虚层并具有平坦化平面。该配置还具有金属电阻器层， 其设置在第二层间绝缘膜之上并在第一方向(X)中延伸。本例使得能够提供一种即使当施加应力时也免于电阻变化的半导体器件和该器 件的制造方法。


图1是示出其上具有本发明实施例1的半导体器件的微计算机芯片的整个结构的 平面图；图2是在图1中围绕有II的区域的放大平面图；图3是沿着图2中的线III-III在箭头方向中所取的横截面图；图4是示出本发明实施例1的半导体器件的制造方法的第一步骤的示意性横截面 图；图5是示出本发明实施例1的半导体器件的制造方法的第二步骤的示意性横截面 图；图6是示出本发明实施例1的半导体器件的制造方法的第三步骤的示意性横截面 图；图7是示出本发明实施例1的半导体器件的制造方法的第四步骤的示意性横截面 图；图8是示出本发明实施例1的半导体器件的制造方法的第五步骤的示意性横截面 图；图9是示出本发明实施例1的半导体器件的制造方法的第六步骤的示意性横截面 图；图10是示出本发明实施例1的半导体器件的制造方法的第七步骤的示意性横截 面图；图11是示出本发明实施例1的半导体器件的制造方法的第八步骤的示意性横截 面图；图12是示出本发明实施例1的半导体器件的制造方法的第九步骤的示意性横截 面图；图13是示出本发明实施例1的半导体器件的制造方法的第十步骤的示意性横截 面图；图14是示出根据背景技术的半导体器件的结构的示意性横截面图；图15是示出振荡器电路的一个例子的电路图；图16示出根据本发明实施例2的半导体器件的平面结构；图17是沿着图16中的线XVII-XVII在箭头方向中所取的横截面图18是示出本发明实施例2的半导体器件的制造方法的第一步骤的示意性横截 面图；图19是示出本发明实施例2的半导体器件的制造方法的第二步骤的示意性横截 面图；图20是示出本发明实施例2的半导体器件的制造方法的第三步骤的示意性横截 面图；图21是示出本发明实施例2的半导体器件的制造方法的第四步骤的示意性横截 面图；图22是示出本发明实施例2的半导体器件的制造方法的第五步骤的示意性横截 面图；图23是示出本发明实施例2的半导体器件的制造方法的第六步骤的示意性横截 面图；图M是示出本发明实施例2的半导体器件的制造方法的第七步骤的示意性横截 面图；图25是示出本发明实施例2的半导体器件的制造方法的第八步骤的示意性横截 面图；图沈是示出本发明实施例2的半导体器件的制造方法的第九步骤的示意性横截 面图；图27是示出本发明实施例2的半导体器件的制造方法的第十步骤的示意性横截 面图；图观是示出本发明实施例2的半导体器件的制造方法的第十一步骤的示意性横 截面图；图四是示出本发明实施例2的半导体器件的制造方法的第十二步骤的示意性横 截面图；图30示出根据本发明实施例3的半导体器件的平面结构；图31是沿着图30中的线XXXI-XXXI在箭头方向中所取的横截面图；图32是示出本发明实施例3的半导体器件的制造方法的第一步骤的示意性横截 面图；图33是示出本发明实施例3的半导体器件的制造方法的第二步骤的示意性横截 面图；图34是示出本发明实施例3的半导体器件的制造方法的第三步骤的示意性横截 面图；图35是示出本发明实施例3的半导体器件的制造方法的第四步骤的示意性横截 面图；图36是示出本发明实施例3的半导体器件的制造方法的第五步骤的示意性横截 面图；图37是示出本发明实施例3的半导体器件的制造方法的第六步骤的示意性横截 面图；图38是示出本发明实施例3的半导体器件的制造方法的第七步骤的示意性横截面图；图39是示出本发明实施例3的半导体器件的制造方法的第八步骤的示意性横截 面图；图40是示出本发明实施例3的半导体器件的制造方法的第九步骤的示意性横截 面图；图41是示出本发明实施例3的半导体器件的制造方法的第十步骤的示意性横截 面图；图42A和图42B是示出本发明每个实施例的半导体器件的金属电阻器层的一种布 线图案的示意图，其中图42A是金属电阻器层的布线图案的平面图，而图42B是示出电流流 动的视图；以及图43A和图4 是示出本发明每个实施例的半导体器件的金属电阻器层的另一布 线图案的示意图，其中图43A是金属电阻器层的布线图案的平面图，而图4 是示出电流流 动的视图。
具体实施例方式接下来将参照附图描述根据基于本发明的每个实施例的半导体器件。首先，接下 来将参照图1简要地描述其上具有下述每个实施例的半导体器件的微计算机芯片的整个 结构。虚线指示每个附图中省略的部分。 微计算机芯片MCl包括RAM形成区域MCl UCPU形成区域MC12、外围电路形成区域 MC13和MC15、R0M形成区域MC14和电源电路区域MC16。电源电路区域MC16包括高速OCO 电路。本版图配置仅是微计算机芯片的版图配置的例子，微计算机芯片的版图配置并不限 于此。(实施例1)参照图2和图3，作为半导体器件的一个例子，接下来将描述高速OCO 电路的局部结构。图3示出沿着图2的线III-III在箭头方向中所取的横截面图。如图3所示，该半导体器件具有设置在衬底SUB之上的第一层间绝缘膜SOll和设 置在第一层间绝缘膜SOll之上的多个虚层Md，该多个虚层Md布置成在第一方向(图2中 的X方向)中在任意相邻的两个虚层之间具有预定间隔，并在与第一方向(X方向)垂直的 第二方向(图2中的Y方向)中延伸。第一层间绝缘膜SOll之上具有垫层(tap layer)Ma和Mb，该垫层Ma和Mb在第二 方向(Y方向)中具有预定间隔地置于在第一方向(X方向)中从虚层Md两侧将虚层Md夹 在中间的位置处。在图2所示平面图中，提供垫层Mi、Ma至Mc和Mo。如图3所示，第一层间绝缘膜SOll之上具有在与形成虚层Md以及垫层Ma和Mb 的步骤相同的步骤中形成的焊盘层MP。多个虚层Md以及垫层Ma和Mb覆盖有具有平坦化表面的第二层间绝缘膜S012。 第二层间绝缘膜S012之上具有在第一方向(X方向)中延伸的金属电阻器层Rm2。金属电 阻器层Rm2具有两层结构，该两层结构包括金属互连层Rm和抗氧化膜层SN1。这里使用的 术语“金属”涵盖过渡金属和除了过渡金属之外的金属，并且同时不涵盖半金属、半导体和 非金属。在图2所示的平面图中，金属电阻器层Rml至Rm4在第一方向(X方向)中延伸，并且布置成在第二方向(Y方向)中在任意相邻两个层之间具有预定间隔。金属电阻器层 Rml至Rm4在其两端均具有穿透第二层间绝缘膜S012并链接到垫层Mi、Ma至Mb和Mo的 接触插塞CP1。从提高光刻中的制造精度的角度而言，金属电阻器层Rml和Rm4在其相应外侧上 具有虚金属电阻器层Rmd和虚垫层Mde。结果，金属电阻器层Rml至Rm4以下列方式串联电耦合垫层Mi—接触插塞CPl — 金属电阻器层Rml —接触插塞CPl —垫层Ma —接触插塞CPl —金属电阻器层Rm2 —接触 插塞CPl —垫层Mb —接触插塞CPl —金属电阻器层Rm3 —接触插塞CPl —垫层Mc —接触 插塞CPl —金属电阻器层Rm4 —接触插塞CPl —垫层Mo。如图3所示，金属电阻器层Rm2覆盖有具有平坦表面的第三层间绝缘膜SOl3，并且 该第三层间绝缘膜S013覆盖有具有平坦表面的钝化膜SW2，并且该钝化膜SN12覆盖有具 有平坦表面的保护膜PF。存在于多个焊盘层MP之上的第二层间绝缘膜S012、第三层间绝缘膜S013、钝化膜 SN12和保护膜PF具有开口部分，通过该开口部分定义焊盘开口部分SP，焊盘层MP的表面 从该焊盘开口部分SP暴露。第二层间绝缘膜S012和第三层间绝缘膜S013的开口端面SPe 置于钝化膜SN12的开口边缘SNe的内部；并且钝化膜SN12的开口边缘SNe置于保护膜PF 的开口端面PFe的内部。从防止由于水穿透开口端面SPe而将另外出现的金属电阻器层Rml至Rm4的抗潮 性恶化的观点出发，从第二层间绝缘膜S012和第三层间绝缘膜S013的开口端面SPe到金 属电阻器层Rml至Rm4的距离(Si)为IOOym或更大。顺便提及，第一层间绝缘膜SOll之下具有已知的多层互连结构。(制造方法)接下来，参照图4至图13，将描述图2和图3所示的半导体器件的制 造方法。下述制造方法的每个步骤对应于沿着图2和图3中的线III-III在箭头方向中所 取的横截面。如图4所示，在衬底SUB之上形成已知的多层互连结构之后，形成具有平坦化表面 的第一层间绝缘膜soil。作为第一层间绝缘膜S011，使用氧化硅膜。作为氧化硅膜，使用 在台阶差覆盖方面优良并且使用高密度等离子体CVD形成的USG(未掺杂硅酸盐玻璃)膜 和使用等离子体CVD形成的TEOS膜(P-TE0Q。衬底SUB可以是其中集成有半导体元件的 半导体衬底或由除了半导体之外的材料制成的衬底。接下来，在第一层间绝缘膜SOll之上形成互连层M。互连层M为最上层铝互连并 且使用溅射形成。互连层M具有以TiN/Ti膜作为底层Ml、添加有铜的铝(Al-Cu)膜作为互 连体M2以及TiN/Ti膜作为顶层M3的堆叠结构。互连层M具有从约几百纳米到1微米的厚度。接下来，在互连层M之上形成抗反射膜SONl 1。作为抗反射膜SONl 1，使用CVD形 成等离子体氮氧化物膜(P-SiON)。接下来，参照图5，对互连层M和抗反射膜SONl 1进行构图。针对该构图，采用光刻 和干法刻蚀。将它们构图为多个虚层Md、垫层Ma和Mb以及焊盘区域层Mp，该多个虚层Md 布置成在第一方向(X方向)中在其任意相邻两个层之间具有预定间隔并且在与第一方向 (X方向)垂直的第二方向(Y方向)中延伸，该垫层Ma和Mb置于在第一方向(X方向)中从虚层Md两侧将虚层Md夹在中间的位置处。接下来，参照图6，形成第二层间绝缘膜S012，以其覆盖虚层Md、垫层Ma和Mb以 及焊盘区域层Mp。作为第二层间绝缘膜S012，使用由HDP-USG和P-TEOS制成的氧化硅膜。 该氧化硅膜的表面使用CMP (化学机械抛光)来进行平坦化。需要HDP-USG膜具有1 μ m或更大的膜厚度，以便以其覆盖铝互连的台阶差。对于 平坦化，需要约为台阶差1. 5倍的抛光量。以相等距离例如以约3 μ m的线宽和约3 μ m的 间隔放置虚层Md，以实现稍后将形成的金属电阻器层Rm的良好平坦度。接下来，如图7所示，通过使用光刻和干法刻蚀，在第二层间绝缘膜S012中形成分 别与垫层Ma和Mb连通的接触孔Val。为了确保接触电阻的稳定性，优选地在每个垫层上的 两个或更多个位置处设置接触孔Val。接下来，如图8所示，在接触孔Val中形成接触插塞CPl。在接触孔Val中，通过使 用溅射形成TiN/Ti膜堆叠CPll作为势垒金属，之后通过使用CVD形成钨(W)膜CP12。然 后，使用CMP将TiN/Ti膜堆叠CPll和钨(W)膜CP12的上表面平坦化。接下来，如图9所示，在第二层间绝缘膜S012之上形成金属电阻器层Rm2。金属电 阻器层Rm2具有两层结构，该两层结构具有金属互连层Rm和抗氧化膜层SN1。作为金属互 连层Rm，通过使用溅射形成TiN膜作为耐熔金属膜的一个例子。为了实现约40Ω/ □的电 阻，金属互连层具有例如约30nm的膜厚度。作为抗氧化膜层SN1，使用等离子体氮化物(P-SiN)膜，并且该膜是使用CVD形成。 膜厚度例如约为45nm。接下来，如图10所示，使用光刻和干法刻蚀，对金属电阻器层Rm2进行构图。通过这一步骤，执行构图以获得如图2的平面图所示的条状的金属电阻器层Rml 至Rm4(包括虚金属电阻器层Rmd)。同时，金属电阻器层Rml至Rm4经由接触插塞CPl电耦 合到垫层Mi、Ma、Mb、Mc和Mo，由此它们串联耦合。在本实施例中，金属电阻器层Rm的宽度调整为约0. 8μπι，以满足对于提高处理尺 寸稳定性的需求和对于减小版图面积的需求。此外，图案到图案的宽度(电阻器之间的距 离)约为0. 6μπι。根据所需的电阻值，确定串联链接的单元电阻器的数目以及单元电阻器的长度。 然而，当单元电阻器的长度极短时，垫层在总电阻中的影响变得过大，导致电阻精确度的恶 化。因此，金属电阻器层(单元电阻器)的长度控制为优选约40 μ m或更大。当在氧等离子体气氛中去除抗蚀剂时，抗氧化膜层Sm防止金属电阻器层Rm2的
表面暴露于氧化气氛。接下来，如图11所示，在第二层间绝缘膜S012之上形成第三层间绝缘膜S013，以 覆盖金属电阻器层Rm2。作为第三层间绝缘膜S013，使用由P-TEOS膜制成的氧化硅膜并且 该膜是使用CVD形成的。接下来，在第三层间绝缘膜S013之上形成钝化膜SN12。作为钝化膜SW2，使用 P-SiN膜并且该膜是使用CVD形成的。钝化膜SN12是这样的膜其用于保护半导体器件的 表面以免受在完成布线步骤之后的外部损坏。接下来，如图12所示，通过光刻和干法刻蚀，选择性地去除第二层间绝缘膜S012、 第三层间绝缘膜S013和钝化膜sm2，以形成焊盘开口部分SP，焊盘区域层MP的一部分从该焊盘开口部分SP暴露。由于在干法刻蚀钝化膜SN12时采用各向同性刻蚀，所以钝化膜 SN12的开口边缘SNe从第二层间绝缘膜S012和第三层间绝缘膜S013的开口端面SPe凹进。接下来，如图13所示，通过涂覆形成光敏聚酰亚胺膜作为在钝化膜SN12上的保护 膜PF，并且然后执行光刻以形成聚酰亚胺图案。保护膜PF的开口端面Pi^e从钝化膜SN12 的开口边缘SNe凹进。通过使用上述这些步骤，完成图2和图3所示的半导体器件。参照图14，接下来将 描述围绕最上层铝互连的常规结构。该结构在用作其最上层铝互连的互连层M上不具有金 属电阻器层Rm。在0. 15 μ m设计规则之后的半导体器件中，考虑到最上层铝互连M的厚度或布线 间距，通常的做法是在形成作为钝化膜SN的P-SiN膜之前形成HDP-USG膜SO来消除来自 最上层铝互连M的台阶差。然而，由于最上层铝互连M的台阶差大，所以钝化膜SN和保护 膜PF的台阶差也保持。从图13和图14之间的比较可见，在本实施例的结构中，金属电阻器层Rm形成在 钝化膜SN12和最上层铝互连M之间。此外，在形成金属电阻器层Rm之前，使用CMP将第二 层间绝缘膜S012的表面平坦化。作为该处理的结果，钝化膜SN12具有改善的平坦度。与图14所示的常规结构相比，在图13所示的本实施例的结构中，氧化物膜(第二 层间绝缘膜S012和第三层间绝缘膜S013)从焊盘开口部分SP的侧壁到芯片的内部具有连 续性，所以该结构促使由于水从焊盘开口部分SP穿透所致的金属电阻器层Rm的抗潮性恶 化。因此，从防止由于水从开口端面SPe穿透而将另外出现的金属电阻层Rml至Rm4 的抗潮性恶化的角度出发，为了防止金属电阻器层Rm的抗潮性恶化，优选调整第二层间绝 缘膜S012和第三层间绝缘膜S013的开口端面SPe与金属电阻器层Rml至Rm4之间的距离 (Si)为100 μ m或更大。用于防止抗潮性恶化的上述结构不仅适于本发明的该结构，而且适于其金属电阻 器层等由于水从焊盘开口部分穿透而具有恶化的抗潮性的半导体器件的结构，因为它可以 有效地克服这个问题。在本实施例中，如图3所示，描述开始于最上层铝互连的结构。该器件之下具有使 用已知结构和已知形成方法得到并经由钨插塞等耦合的多层互连结构。如上面在描述铝互 连结构时已经描述的，在高技术器件中近来已经采用的铜互连结构中也可以实现类似的金 属电阻器层。同样如上所述，在提高金属电阻器层Rm的平坦度和电阻精确度的角度，将具有约 3 μ m线宽和约3 μ m间隔的虚层Md垂直地置于金属电阻器层Rm的阵列布置之下。这些虚 层Md接地并用作GND线。以上描述是在其中使用作为耐熔金属的TiN作为金属电阻器层Rm的一个例子的 情况下作出的，但该材料不限于此。用于金属电阻器层的材料通常具有比诸如多晶硅的半 导体材料的电阻率更小的电阻率。需要特定水平的高电阻的电路(例如OCO电路)常规地 由多晶硅制成。然而，将金属材料应用于电路(例如OCO电路)的电阻器需要薄膜数目的大幅增加，以便实现等于多晶硅电阻值的电阻值。这不利地造成版图面积的加宽。用于电阻器的 金属材料因此优选为具有较高电阻率的材料。另一方面，对于作为高精度电阻器的使用，当 电阻值的变化在半导体器件产品的温度保证范围内较小时，可以提高电路的与温度有关的 精确度。因此用于电阻器的金属材料优选地具有尽可能小的电阻温度系数(TCR)。在本实施例中，使用氮化钛(TiN)作为满足这些要求的耐熔金属。相反，可以使 用具有不同氮浓度的与Ti或氮化钛的膜堆叠来控制电阻值。此外，可以使用诸如氮化钽 (TaN)的另一材料代替氮化钛(TiN)作为满足上述要求的材料。根据本实施例的半导体器件及其制造方法，在半导体器件中将金属电阻器层Rm 置于钝化膜SN12和最上层铝互连M之间的区域中。这使得可以实现其中由于在封装步骤 中或者在封装步骤之后的模压应力所致的电阻值变化很小的高精度电阻器，并由此形成高 精度模拟电路。此外，由于最上层铝互连M的上部被平坦化，所以钝化膜SN12可以具有提高的平 坦度并因此具有提高的抗机械故障诸如钝化破裂的能力。结果，可以获得可靠性提高的半 导体器件产品。具有由拥有较低薄膜电阻的金属制成的电阻器材料的版图通常使版图面积变宽， 并且同时，使用不用由该金属材料制成的电阻器的另一元件制作版图，这带来芯片面积的 增加。然而，在本实施例中，金属电阻器层Rm被置于最上层铝互连M之上，使得除了其中放 置焊盘开口部分的区域之外，几乎所有区域都可以自由地用于它。因此可以在不增加芯片 面积的情况下形成金属电阻器层Rm。(具体电路配置)参照图15，接下来将描述使用上述金属电阻器层Rm的振荡器电 路的具体配置。该振荡器电路例如为通过因电容器的充电/放电的重复所产生的振荡操作 来生成具有预定振荡周期的输出信号的电路。振荡器电路具有恒定电流电路CVC，该恒定电流电路CVC包括耗尽型第一 MOSFET Q1、具有小电阻的电阻器Rl (配置为上述金属电阻器层Rm)和增强型第二 MOSFET Q2、第三 MOSFET Q3和第四MOSFET Q4、增强型MOSFET Q5至Q7、电容器Cl (电容器)、差分放大器电 路DAC、延迟电路DC以及升压电路PRC。在恒定电流电路CVC中，MOSFET Ql的源极与电阻器Rl的一端、MOSFET Ql的漏极 与MOSFET Q2的漏极、MOSFET Q2的栅极和漏极与MOSFET Q3的栅极、MOSFET Q3的漏极与 MOSFET Q4的漏极、MOSFET Q4的栅极和漏极与MOSFET Ql的栅极、M0SFETQ2和Q3的源极 与电源电压Vcc、电阻器Rl的另一端与MOSFET Q4的源极和接地电压彼此耦合。上述电路配置使得能够输出恒定电压电平信号。MOSFET Ql和MOSFET Q4具有N 沟道MOS结构，而MOSFET Q2和MOSFET Q3具有P沟道MOS结构。MOSFET Q5的栅极耦合到恒定电流电路CVC的MOSFET Q3的栅极与MOSFET Q2的 栅极的连接点，该MOSFET Q5的源极耦合到电源电压Vcc。此外，该MOSFET Q5的漏极耦合 到MOSFET Q6的源极，MOSFET Q6的漏极耦合到MOSFET Q7的漏极，M0SFETQ7的源极耦合到 接地电压。此外，MOSFET Q6的栅极和MOSFET Q7的栅极共同耦合到延迟电路DC的输出端子。 MOSFET Q6的漏极和MOSFET Q7的漏极从其之间的连接点耦合到电容器Cl的一端，并且然后耦合到差分放大器电路DAC的正输入端子。在差分放大器电路DAC中，将恒定电流电路CVC处生成的恒定电压电平与电容器 Cl的电压电平进行比较。基于比较结果，对电容器Cl进行充电或放电。升压电路PRC具有反相器IVl、增强型η沟道MOSFET Q12和Q13以及电容器C2和 C3。占用信号(seizing signal) CLK输入到该电路，并且由此升高的输出电压施加到恒定 电流电路CVC中的MOSFET Q4的栅极与MOSFET Ql的栅极之间的连接点。在升压电路PRC中，占用信号CLK输入到反相器IVl和MOSFET Q12的栅极。该反 相器IVl的输出端子与电容器C2的一端、电容器C2的另一端与MOSFET Q12的漏极、MOSFET Q13的栅极与漏极、MOSFET Q13的源极与电容器C3的一端相互耦合。M0SFETQ12的源极和 电容器C3的另一端分别耦合到接地电压。(实施例2)接下来，参照图16和图17，作为半导体器件的一个例子，将描述高速 OCO电路的局部结构。微计算机芯片的整个结构类似于图1的结构。图17是沿着图16中 的线XVII-XVII在箭头方向中所取的横截面。如图17所示，该半导体器件具有设置在衬底SUB之上的第一层间绝缘膜S021和 设置在第一层间绝缘膜S021之上的多个第一虚层MLd，该多个第一虚层MLd布置成在第一 方向(图17中的X方向)中在任意相邻两个第一虚层之间具有预定间隔，并且在与第一方 向(X方向)垂直的第二方向(图16中的Y方向)中延伸。第一层间绝缘膜S021之上具有垫层MLa和MLb，该垫层MLa和MLb在第二方向(Y 方向)中具有预定间隔地设置在第一方向(X方向)中从该多个第一虚层MLd两侧将多个 第一虚层MLd夹在中间的位置处。在图16所示的平面图中，提供垫层MLi、MLa至MLc以及 MLo0如图17所示，第一层间绝缘膜S021之上具有在与形成第一虚层MLd以及垫层MLa 和MLb的相同步骤中形成的下层互连层ML。多个第一虚层MLd、垫层MLa和MLb、下层互连层ML覆盖有具有平坦化表面的第二 层间绝缘膜S022。第二层间绝缘膜S022之上具有在第一方向(X方向)中延伸的金属电阻 器层RLm2。金属电阻器层RLm2具有两层结构，该两层结构具有金属电阻器层RLm和抗氧化 膜层SN21。在图16的平面图中，金属电阻器层RLml至RLm4在第一方向(X方向)中延伸并 且在第二方向(Y方向)中在其任意相邻两个层之间具有预定间隔。金属电阻器层RLml至 RLm4在其两端具有穿透第二层间绝缘膜S022并链接到垫层MLi、MLa至MLc和MLo的接触 插塞CP21。从提高光刻中的制造精度的角度出发，金属电阻器层RLml和RLm4在其相应外侧 上具有虚金属电阻器层RLmd和虚垫层MLde。结果，金属电阻器层RLml至RLm4以下列方式串联电耦合垫层MLi —接触插塞 CP21 —金属电阻器层RLml —接触插塞CP21 —垫层MLa —接触插塞CP21 —金属电阻器 层RLm2 —接触插塞CP21 —垫层MLb —接触插塞CP21 —金属电阻器层RLm3 —接触插塞 CP21 —垫层MLc —接触插塞CP21 —金属电阻器层RLm4 —接触插塞CP21 —垫层MLo。如图17所示，金属电阻器层RLm2覆盖有具有平坦化表面的第三层间绝缘膜S023。 该第三层间绝缘膜S023之上具有多个第二虚层Mhd，该多个第二虚层Mhd布置成在第一方向(图16中的X方向)中在其任意相邻两个层之间具有预定间隔并且在与第一方向(X方 向)垂直的第二方向(图16中的Y方向)中延伸。关于多个第一虚层MLd和多个第二虚层Mhd，在平面图中彼此相邻的两个第一虚 层MLd之间具有第二虚层Mhd。多个第一虚层MLd和多个第二虚层Mhd接地并用作GND线。第三层间绝缘膜S023之上具有在与形成第二虚层Mhd的相同步骤中形成的上层 互连层Mh。下层互连层ML和上层互连层Mh经由穿透第二层间绝缘膜S022和第三层间绝 缘膜S023的接触插塞CP22而彼此电耦合。根据本实施例中的配置，金属电阻器层RLm形成在多层铝互连结构的中间层的层 间膜中，所以对于在第一层间绝缘膜S021之下的层和在第三层间绝缘膜S023之上的层，采 用已知的多层互连结构。(制造方法)接下来，参照图18至图四，将描述图16和图17所示的半导体器件 的制造方法。下述制造方法的每个步骤对应于沿着图16中的线XVII-XVII在箭头方向中 所取的横截面。如图18所示，在衬底SUB之上形成已知的多层互连结构之后，形成具有平坦化表 面的第一层间绝缘膜S021。作为第一层间绝缘膜S021，使用由HDP-USG和P-TEOS制成的 氧化硅膜。衬底SUB可以是具有集成在其中的半导体元件的半导体衬底或者由除了半导体 之外的材料制成的衬底。接下来，在第一层间绝缘膜S021之上形成中间互连层ML。互连层ML是中间铝互 连并且使用溅射形成。互连层ML具有TiN/Ti膜作为底层ML1、添加有铜的铝(Al-Cu)膜作 为互连体ML2以及TiN/Ti膜作为顶层ML3的膜堆叠结构。互连层ML具有从约300nm到约 400nm的厚度。接下来，在中间互连层ML之上形成抗反射膜S0N21。作为抗反射膜S0N21，使用 CVD形成等离子体氮氧化物膜(P-SiON)。接下来，如图19所示，对中间互连层ML和抗反射膜S0N21进行构图。对于该构图， 采用光刻和干法刻蚀。作为构图的结果，形成多个第一虚层MLd，其布置成在第一方向(X 方向)中在其任意相邻两个层之间具有预定间隔并且在与第一方向(X方向)垂直的第二 方向(Y方向)中延伸；垫层MLa和MLb，其布置在第一方向(X方向)中从该多个第一虚层 MLd两侧将多个第一虚层MLd夹在中间的位置处；以及中间互连层ML，其具有预定形状。接下来，如图20所示，形成覆盖第一虚层MLd、垫层MLa和MLb以及中间互连层ML 的第二层间绝缘膜S022。作为第二层间绝缘膜S022，使用由HDP-USG和P-TEOS制成的氧 化硅膜。使用CMP将氧化硅膜的表面平坦化。要求HDP-USG膜具有约500nm或更大的膜厚度，以便使之覆盖铝互连的台阶差。作 为用于平坦化的抛光量，需要为台阶差的约1. 5倍。以相等距离例如以约3 μ m的线宽和约 3 μ m的间隔放置第一虚层MLd，以实现稍后将形成的金属电阻器层RLm的良好平坦度。接下来，如图21所示，通过使用光刻和干法刻蚀，在第二层间绝缘膜S022中形成 分别与垫层MLa和MLb相连通的接触孔VLal。为了保证接触电阻的稳定性，优选地在每个 垫层上的两个或更多个位置处设置接触孔VLal。接下来，如图22所示，在接触孔VLal中形成接触插塞CP21。在接触孔VLal中， 通过使用溅射形成TiN/Ti膜堆叠CP211作为势垒金属，之后通过使用CVD形成钨(W)膜CP212。然后，使用CMP将TiN/Ti膜堆叠CP211和钨(W)膜CP212的上表面平坦化。接下来，如图23所示，在第二层间绝缘膜S022之上形成金属电阻器层RLm2。金属 电阻器层RLm2具有两层结构，该两层结构具有金属互连层RLm和抗氧化膜层SN21。作为金 属互连层RLm，通过使用溅射形成TiN膜作为耐熔金属的一个例子。为了实现约40 Ω / □的 电阻，金属电阻器层具有例如约30nm的膜厚度。作为抗氧化膜层SN21，使用等离子体氮化物(P-SiN)膜并且其是使用CVD形成的。 膜厚度例如为约45nm。接下来，如图M所示，使用光刻和干法刻蚀对金属电阻器层RLm2进行构图。通过这一步骤，执行构图以获得如图16的平面图所示的条状的金属电阻器层 RLml至RLm4 (包括虚金属电阻器层RLmd)。同时，金属电阻器层RLml至RLm4经由接触插 塞CP21电耦合到垫层MLi、MLa、MLb、MLc和MLo，由此它们串联耦合。在本实施例中，金属电阻器层RLm的宽度约为0. 8 μ m，以满足提高处理尺寸稳定 性的需求和减小版图面积的需求。此外，图案到图案的宽度(电阻器的距离)约为0. 6 μ m。串联链接的单元电阻器的数目和单元电阻器的长度根据所需的电阻值确定。然 而，当单元电阻器的长度极短时，垫层对总电阻的影响变得过大，导致电阻精确度的恶化。 因此，将金属电阻器层(单元电阻器)的长度控制为优选约40 μ m或更大。当在氧等离子体气氛中去除抗蚀剂时，抗氧化膜层SN21防止金属电阻器层RLm2 的表面暴露于氧化气氛。接下来，如图25所示，在第二层间绝缘膜S022之上形成第三层间绝缘膜S023，以 覆盖金属电阻器层RLm2。作为第三层间绝缘膜S023，使用由P-TEOS膜制成的氧化硅膜并 且该膜使用CVD形成。接下来，如图沈所示，通过使用光刻和干法刻蚀，在第二层间绝缘膜S022和第三 层间绝缘膜S023中形成与中间互连层ML相连通的接触孔Vhl。优选地，将接触孔Vhl设置 在两个或更多的位置处，以便保证接触电阻的稳定性。接下来，如图27所示，在接触孔Vhl中形成接触插塞CP22。具体而言，通过溅射 在接触孔Vhl中形成TiN/Ti膜堆叠CP221作为势垒金属，并且然后通过CVD沉积钨(W)膜 CP222。然后通过CMP将TiN/Ti膜堆叠CP221和钨(W)膜CP222的上表面平坦化。接下来，如图观所示，在第三层间绝缘膜S023之上形成上层互连层Mh。上层互连 层Mh是上层铝互连并且使用溅射而形成。上层互连层Mh具有TiN/Ti膜作为底层MhlJ^ 加有铜的铝(Al-Cu)膜作为互连体Mh2以及TiN/Ti膜作为顶层Mh3的堆叠结构。上层互 连层Mh当它不是最上层互连层时具有约从300nm到400nm的厚度，并且当它是最上层互连 层时具有约从几百nm到1 μ m的膜厚度。接下来，在上层互连层Mh之上形成抗反射膜S0N22。作为抗反射膜S0N22，使用 CVD形成等离子体氮氧化物膜(P-SiON)。接下来如图四所示，对上层互连层Mh和抗反射膜S0N22进行构图。将光刻和干 法刻蚀用于构图。它们构图为多个第二虚层Mhd和具有预定形状的上层互连层Mh，该多个 第二虚层Mhd布置成在第一方向(X方向)中在其任意相邻两个层之间具有预定间隔并且 在垂直于第一方向(X方向)的第二方向(Y方向)中延伸。执行该构图，使得关于多个第一虚层MLd和多个第二虚层Mhd，在平面图中第二虚层Mhd置于两个相邻的第一虚层MLd之间。例如，氢从互连层间膜扩散到在衬底侧上且位 于层间膜之下的MOS晶体管等中可能使元件的特性恶化。然而，期望在平面图中第一虚层 MLd和第二虚层Mhd交替布置，以防止氢的向下穿透并由此克服这样的问题。

通过上述步骤完成图16和图17所示的半导体器件。同样在本实施例的半导体器 件中，使用TiN耐熔金属作为金属互连层RLm的材料的一个例子进行了描述，但该材料并不 限于此。作为用于电阻器的金属材料，需要具有尽可能小的电阻温度系数的材料。也可以 使用诸如氮化钽(TaN)的另一材料代替氮化钛(TiN)。根据本实施例中的半导体器件及其制造方法，在半导体器件中将金属电阻器层 RLm形成在中间互连层ML和上层互连层Mh之间的区域中。这使得能够实现具有由于在封 装步骤中和在封装步骤之后的模压应力所致的小的电阻变化的高精度电阻器，使得可以形 成高精度模拟电路。顺便提及，使用上述金属电阻器层RLm的振荡器电路的具体配置类似 于图15中所示的振荡器电路。(实施例3)其次，参照图30和图31，作为半导体器件的一个例子，将描述高速OCO 电路的局部结构。微计算机芯片的整个结构与图1中的结构相同。图31示出了沿着图30 中的线XXXI-XXXI在箭头方向中所取的横截面。如图31所示，该半导体器件具有设置在衬底SUB之上的第一层间绝缘膜S021和 设置在第一层间绝缘膜S021之上的多个第一虚层MLd，该多个第一虚层MLd布置成在第一 方向(图30中的X方向)中在任意两个相邻层之间具有预定间隔并且在与第一方向(X方 向)垂直的第二方向(图30中的Y方向)中延伸。第一层间绝缘膜S021之上具有在与形成第一虚层MLd的相同步骤中形成的下层 互连层ML。多个第一虚层MLd和下层互连层ML覆盖有具有平坦化表面的第二层间绝缘膜 S022。第二层间绝缘膜S022之上具有在第一方向(X方向)中延伸的金属电阻器层RLm2。 金属电阻器层RLm2具有两层结构，该两层结构包括金属互连层RLm和抗氧化膜层SN21。在图30所示的平面图中，金属电阻器层RLml至RLm4在第一方向(X方向)中延 伸并且布置成在第二方向(Y方向)中在其任意相邻两个层之间具有预定间隔。从提高光刻中的制造精度的角度，金属电阻器层RLml和RLm4在其相应外侧上具 有虚金属电阻器层RLmd。如图31所示，金属电阻器层RLm2覆盖有具有平坦表面的第三层间绝缘膜S023。 第三层间绝缘膜S023之上具有多个第二虚层Mhd，该多个第二虚层Mhd布置成在第一方向 (图30中的X方向)中在其任意相邻两个层之间具有预定间隔并且在与第一方向(X方向) 垂直的第二方向(图30中的Y方向)中延伸。多个第一虚层MLd和多个第二虚层Mhd放置成使得在平面图中每个第二虚层Mhd 放置在两个相邻的第一虚层MLd之间。多个第一虚层MLd和多个第二虚层Mhd接地并用作 GND 线。第三层间绝缘膜S023之上具有垫层Mha和Mhb，该垫层Mha和Mhb在第二方向(Y 方向)中具有预定间隔地布置在第一方向(X方向)中从该多个第二虚层Mhd两侧将多个 第二虚层Mhd夹在中间的位置处。在图30所示的平面图中，设置垫层Mhi、Mha至Mhc和 Mho。此外，从提高光刻中的制造精度的角度，设置虚垫层Mhde。
金属电阻器层RLml至RLm4在其两侧具有穿透第三层间绝缘膜S023并链接到垫 层Mhi、Mha至Mhc和Mho的接触插塞CP31。结果，金属电阻器层RLml至RLm4以下列方式串联电耦合垫层Mhi —接触插塞 CP31 —金属电阻器层RLml —接触插塞CP31 —垫层Mha —接触插塞CP31 —金属电阻器 层RLm2 —接触插塞CP31 —垫层Mhb —接触插塞CP31 —金属电阻器层RLm3 —接触插塞 CP31 —垫层Mhc —接触插塞CP31 —金属电阻器层RLm4 —接触插塞CP3 1 —垫层Mho。此外，第三层间绝缘膜S023之上具有在与形成第二虚层Mhd的相同步骤中形成的 上层互连层Mh。下层互连层ML和上层互连层Mh经由穿透第二层间绝缘膜S022和第三层 间绝缘膜S023的接触插塞CP32而彼此电耦合。根据本实施例的配置，金属电阻器层RLm形成在多层铝互连结构的中间层的层间 膜中，所以对于在第一层间绝缘膜S021之下的层和在第三层间绝缘膜S023之上的层采用 已知的多层互连结构。(制造方法)参照图32至图41，接下来将描述图30和图31所示的半导体器件的 制造方法。下述制造方法的每个步骤对应于沿着图30中的线XXXI-XXXI在箭头方向中所 取的横截面。如图32所示，在衬底SUB之上形成已知多层互连结构之后，形成具有平坦化表面 的第一层间绝缘膜S021。作为第一层间绝缘膜S021，使用由HDP-USG和P-TEOS制成的氧 化硅膜。顺便提及，衬底SUB可以是具有集成在其中的半导体元件的半导体衬底或者由除 了半导体之外的材料制成的衬底。接下来，在第一层间绝缘膜S021之上形成中间互连层ML。互连层ML是中间铝互 连并且使用溅射形成。互连层ML具有TiN/Ti膜作为底层ML1、添加有铜的铝(Al-Cu)膜 作为互连体ML2以及TiN/Ti膜作为顶层ML3的膜堆叠结构。互连层ML具有约从300nm到 400nm的厚度。接下来，在中间互连层ML之上形成抗反射膜S0N21。作为抗反射膜S0N21，使用 CVD形成等离子体氮氧化物膜(P-SiON)。接下来，如图33所示，对中间互连层ML和抗反射膜S0N21进行构图。对于构图， 采用光刻和干法刻蚀。它们构图为多个虚层MLd和预定形状的中间互连层ML，该多个虚层 MLd布置成在第一方向(X方向)中在其间具有预定间隔并在与第一方向(X方向)垂直的 第二方向(Y方向)中延伸。接下来，如图34所示，形成第二层间绝缘膜S022，以其覆盖虚层MLd和中间互连 层ML。作为第二层间绝缘膜S022，使用由HDP-USG和P-TEOS制成的氧化硅膜。该氧化硅 膜的表面使用CMP平坦化。这里使用的HDP-USG需要具有500nm或更大的厚度，以便覆盖铝互连的台阶差，并 且平坦化所需的抛光量为该台阶差的约1. 5倍。虚层MLd以相同间隙例如以约3 μ m的线 宽和约3 μ m的间隔放置，以便提高稍后将形成的金属电阻器层RLm的平坦度。接下来，如图35所示，在第二层间绝缘膜S022之上形成金属电阻器层RLm2。该金 属电阻器层RLm2具有两层结构，该两层结构具有金属互连层RLm和抗氧化膜层SN21。作为 金属互连层RLm，通过使用溅射形成TiN膜作为耐熔金属的一个例子。其作为电阻器形成有 约30nm的厚度，以便具有约40 Ω / □的电阻。
作为抗氧化膜层SN21，使用等离子体氮化物(P-SiN)膜，并且其使用CVD形成。其 具有例如约45nm的膜厚度。接下来，如图36所示，使用光刻和干法刻蚀对金属电阻器层RLm2进行构图。通过这一步骤，如图30的平面图中所示，执行构图以获得条状的金属电阻器层 RLml至RLm4 (包括虚金属电阻器层RLmd)。在本实施 例中金属电阻器层RLm的宽度调整为约0. 8 μ m以满足对于提高处理尺 寸稳定性的需求和减小版图面积的需求。此外，图案到图案的宽度(电阻器的距离)约为 0. 6 μ m0当在氧等离子体气氛中去除抗蚀剂时，抗氧化膜层SN21防止金属电阻器层RLm2 的表面暴露于氧化气氛。接下来，如图37所示，在第二层间绝缘膜S022之上形成第三层间绝缘膜S023，以 覆盖金属电阻器层RLm2。作为第三层间绝缘膜S023，使用由P-TEOS膜制成的氧化硅膜并 且其使用CVD形成。接下来，如图38所示，执行光刻和干法刻蚀以同时在第二层间绝缘膜S022中形成 链接到金属互连层RLm的接触孔Vhal以及在第二层间绝缘膜S022和第三层间绝缘膜S023 中形成与中间互连层ML相连通的接触孔Vhl。优选地，接触孔Vhal和接触孔Vhl均设置在 两个或更多个位置处以确保接触电阻的稳定性。顺便提及，接触孔Vhal和接触孔Vhl在刻蚀深度上彼此不同，但它们可以被同时 开口，因为使用等离子体氮化物(P-SiN)膜和等离子体氮氧化物膜(P-SiON) S0N22的抗氧 化膜层SN21充当刻蚀停止层。接下来，如图39所示，同时进行接触插塞CP31在接触孔Vhal中的形成和接触插 塞CP32在接触孔Vhl中的形成。在接触孔Vhal和Vhl中，通过溅射同时形成TiN/Ti膜堆 叠CP311和CP321作为势垒金属。接下来，通过CVD同时在接触孔Vhal和Vhl中分别形成钨(W)膜CP312和CP322。 然后，通过CMP将TiN/Ti膜堆叠CP311和CP321以及钨(W)膜CP312和CP322的上表面平 坦化。接下来，如图40所示，在第三层间绝缘膜S023之上形成上层互连层Mh。上层互连 层Mh是上层铝互连并且使用溅射形成。上层互连层Mh具有TiN/Ti膜作为底层MhlJ^W 有铜的铝(Al-Cu)膜作为互连体Mh2以及TiN/Ti膜作为顶层Mh3的膜堆叠结构。上层互 连层Mh当它不是最上层互连层时具有约从300nm到400nm的厚度，并且当它是最上层互连 层时具有约从几百nm到1 μ m的厚度。接下来，在上层互连层Mh之上形成抗反射膜S0N22。作为抗反射膜S0N22，使用 CVD形成等离子体氮氧化物膜(P-SiON)。接下来，如图41所示，对上层互连层Mh和抗反射膜S0N22进行构图。对于该构 图，采用光刻和干法刻蚀。它们构图为多个第二虚层Mhd、垫层Mha和Mhb以及预定形状的 上层互连层Mh，该多个第二虚层Mhd布置成在第一方向(X方向)中在其任意相邻两个层之 间具有预定间隔并且在与第一方向(X方向)垂直的第二方向(Y方向)中延伸，该垫层Mha 和Mhb放置在第一方向(X方向)中从该多个第二虚层Mhd两侧将多个第二虚层Mhd夹在 中间的位置处。
结果，金属电阻器层RLml至RLm4经由接触插塞CP31而电耦合到垫层Mhi、Mha, Mhb、Mhc和Mho，由此它们串联耦合。串联链接的单元电阻器的数目以及单元电阻器的长度根据所需的电阻值确定。然 而，当单元电阻器的长度极短时，垫层在总电阻中的影响变得过大，导致电阻精确度的恶 化。因此，将金属电阻器层(单元电阻器)的长度控制为优选约40 μ m或更大。 对多个第一虚层 MLd和多个第二虚层Mhd进行构图，使得在平面图中第二虚层Mhd 放置在两个相邻的第一虚层MLd之间。例如，氢从互连层间膜扩散到位于该层间膜之下且 在衬底侧上的MOS晶体管等中可能使元件的特性恶化。然而，期望在平面图中第一虚层MLd 和第二虚层Mhd交替放置，以防止氢的向下穿透并由此克服这样的问题。通过上述步骤完成图30和图31中所示的半导体器件。同样在本实施例的半导体 器件中，使用TiN耐熔金属作为金属互连层RLm的材料的一个例子进行了描述，但该材料并 不限于此。作为用于电阻器的金属材料，需要具有尽可能小的电阻温度系数(TCR)的材料。 也可以使用诸如氮化钽(TaN)的另一材料代替氮化钛(TiN)。根据本实施例中的半导体器件及其制造方法，在半导体器件中将金属电阻器层 RLm形成在中间互连层ML和上层互连层Mh之间的区域中。这使得能够实现具有由于在封 装步骤中和在封装步骤之后的模压应力所致的小的电阻变化的高精度电阻器，使得可以形 成高精度模拟电路。此外，由于在第三层间绝缘膜S023之上形成垫层Mhi、Mha、Mhb, Mhc和Mho，所以 可以与接触插塞CP32同时地形成接触插塞CP31。这使得能够简化工艺流程。产品产量的 提高也是可以期望的。使用上述金属电阻器层RLm的振荡器电路的具体配置类似于图15 所示的振荡器电路。(金属电阻器层的另一布置)在上述实施例中，如图42所示，金属电阻器层通过交 替地电耦合彼此并行布置的端部而串联耦合。图42A示意性地示出根据实施例1的金属电 阻器层的布置。结果，如图42B所示，在平面图中电流以曲折方式流动。金属电阻器层的布 置和耦合方式并不限于此。例如，如图43A所示，可以采用串联耦合结构，其中关于彼此并行布置的金属电阻 器层Rml至Rm4，金属电阻器层Rml和金属电阻器层Rm3使用垫层Mal耦合；金属电阻器层 Rm2和金属电阻器层Rm4使用垫层Mcl耦合；金属电阻器层Rm3和金属电阻器层Rm4使用 垫层Mbl耦合。更具体而言，它们以下列方式串联电耦合垫层Mi —接触插塞CPl —金属电阻器 层Rml —接触插塞CPl —垫层Mal —接触插塞CPl —金属电阻器层Rm3 —接触插塞CPl —垫 层Mbl —接触插塞CPl —金属电阻器层Rm4 —接触插塞CPl —垫层Mcl —接触插塞CPl — 金属电阻器层Rm2 —接触插塞CPl —垫层Mo。在这种情况下，在平面图中电流如图43B所 示流动。这里公开的实施例仅旨在于示例而非进行限制。本发明的范围不通过以上描述给 出而是通过权利要求给出。本发明旨在涵盖具有与权利要求等同意义或者在权利要求内的 所有修改。本发明尤其可以有利地适用于具有金属电阻器层的半导体器件和该器件的制造 方法。
权利要求
1.一种半导体器件，包括 第一层间绝缘膜，其置于衬底之上；多个第一虚层，其置于所述第一层间绝缘膜之上，布置成在第一方向中在其任意相邻 两个层之间具有预定间隔，并且在与所述第一方向垂直的第二方向中延伸； 第二层间绝缘膜，其覆盖所述第一虚层并且具有平坦化表面；以及 多个金属电阻器层，其置于所述第二层间绝缘膜之上，并且在所述第一方向中延伸。
2.根据权利要求1所述的半导体器件，还包括 第三层间绝缘膜，其覆盖所述金属电阻器层；以及 钝化膜，其覆盖所述第三层间绝缘膜，其中所述第一虚层在与所述半导体器件的最上层互连层的相同制造步骤中形成。
3.根据权利要求2所述的半导体器件，其中所述金属电阻器层具有两层结构，所述两层结构具有金属互连层和抗氧化膜层。
4.根据权利要求2或3所述的半导体器件， 其中所述钝化膜具有平坦表面。
5.根据权利要求2或4所述的半导体器件，还包括多个垫层，其置于所述第一层间绝缘 膜之上，布置在所述第一方向中从所述第一虚层两侧将所述第一虚层夹在中间的位置处， 并且在所述第二方向中以预定间隔布置，其中所述金属电阻器层在所述第一方向中延伸并且布置成在所述第二方向中在其任 意相邻两个层之间具有预定间隔，以及其中所述金属电阻器层经由穿透所述第二层间绝缘膜的接触插塞电耦合到所述垫层， 从而形成串联连接。
6.根据权利要求2至5中任一权利要求所述的半导体器件，还包括多个焊盘开口部分， 所述最上层互连层的表面从所述焊盘开口部分暴露，其中在所述焊盘开口部分的边缘部分与所述金属电阻器层之间的距离为100 μ m或更大。
7.根据权利要求1所述的半导体器件，还包括 第三层间绝缘膜，其覆盖所述金属电阻器层；以及多个第二虚层，其置于所述第三层间绝缘膜之上，以在所述第一方向中在所述第二虚 层的任意相邻两个层之间具有预定间隔并且在所述第二方向中延伸，其中所述第一虚层在与所述第一层间绝缘膜之上形成的第一互连层的相同制造步骤 中形成，以及其中所述第二虚层在与所述第三层间绝缘膜之上形成的第二互连层的相同制造步骤 中形成。
8.根据权利要求7所述的半导体器件，其中所述金属电阻器层具有两层结构，所述两 层结构具有金属互连层和抗氧化膜层。
9.根据权利要求7或8所述的半导体器件，还包括多个垫层，其设置在所述第一层间 绝缘膜之上，置于在所述第一方向中从所述第一虚层两侧将所述第一虚层夹在中间的位置 处，并且在所述第二方向中以预定间隔布置，其中所述金属电阻器层在所述第一方向中延伸并且布置成在所述第二方向中在其任意相邻两个层之间具有预定间隔，以及其中所述金属电阻器层经由穿透所述第二层间绝缘膜的接触插塞电耦合到所述垫层， 从而形成串联连接。
10.根据权利要求9所述的半导体器件，其中所述第一虚层和所述第二虚层在平面图 中交替布置。
11.根据权利要求7或8所述的半导体器件，还包括多个垫层，其设置在所述第三层间 绝缘膜之上，布置在所述第一方向中从所述第二虚层两侧将所述第二虚层夹在中间的位置 处，并且在所述第二方向中以预定间隔布置，其中所述金属电阻器层在所述第一方向中延伸并且布置成在所述第二方向中在其任 意相邻两个层之间具有预定间隔，以及其中所述金属电阻器层经由穿透所述第三层间绝缘膜的接触插塞电耦合到所述垫层， 从而形成串联连接。
12.根据权利要求11所述的半导体器件，其中所述第一虚层和所述第二虚层在平面图中交替布置。
13.一种半导体器件，包括第一层间绝缘膜，其设置于衬底之上； 最上层互连层，其设置于所述第一层间绝缘膜之上； 第二层间绝缘膜，其覆盖所述最上层互连层； 金属电阻器层，其设置于所述第二层间绝缘膜之上； 第三层间绝缘膜，其覆盖所述金属电阻器层； 钝化膜，其覆盖所述第三层间绝缘膜；以及焊盘开口部分，所述最上层互连层的表面从所述焊盘开口部分暴露，其中从所述焊盘开口部分的边缘部分到所述金属电阻器层的距离为100 μ m或更大。
14.一种半导体器件的制造方法，包括以下步骤 在衬底之上形成第一层间绝缘膜；在所述第一层间绝缘膜之上形成互连层；将所述互连层构图为多个第一虚层、多个垫层和多个焊盘区域层，所述多个第一虚层 布置成在第一方向中在其任意相邻两个层之间具有预定间隔并且在与所述第一方向垂直 的第二方向中延伸，所述多个垫层置于在所述第一方向中从所述第一虚层两侧将所述第一 虚层夹在中间的位置处并且在所述第二方向中以预定间隔布置；形成第二层间绝缘膜，以其覆盖所述第一虚层、所述垫层和所述焊盘区域层； 在所述第二层间绝缘膜中形成分别与所述垫层相连通的接触孔； 在所述接触孔中分别形成接触插塞； 在所述第二层间绝缘膜之上形成金属电阻器层；将所述金属电阻器层构图为多个条，使得所述金属电阻器层条在所述第一方向中延 伸，在所述第二方向中在其任意相邻两个条之间具有预定间隔，并且经由所述接触插塞电 耦合到所述垫层从而形成串联连接；在所述第二层间绝缘膜之上形成第三层间绝缘膜，以用所述第三层间绝缘膜覆盖所述 金属电阻器层；在所述第三层间绝缘膜之上形成钝化膜；以及选择性地去除所述第二层间绝缘膜、所述第三层间绝缘膜和所述钝化膜，以形成焊盘 开口部分，所述焊盘区域层从所述焊盘开口部分中部分地暴露。
15.一种半导体器件的制造方法，包括以下步骤 在衬底之上形成第一层间绝缘膜；在所述第一层间绝缘膜之上形成第一互连层；将所述第一互连层构图为多个第一虚层和多个垫层，所述多个第一虚层布置成在第一 方向中在其任意相邻两个层之间具有预定间隔并且在与所述第一方向垂直的第二方向中 延伸，所述多个垫层置于在所述第一方向中从所述第一虚层两侧将所述第一虚层夹在中间 的位置处并且在所述第二方向中以预定间隔布置；形成第二层间绝缘膜，以其覆盖所述第一虚层和所述垫层； 在所述第二层间绝缘膜中形成分别与所述垫层相连通的接触孔； 在所述接触孔中分别形成接触插塞； 在所述第二层间绝缘膜之上形成金属电阻器层；将所述金属电阻器层构图为多个条，使得所述金属电阻器层条在所述第一方向中延 伸，在所述第二方向中在其任意相邻两个条之间具有预定间隔，并且经由所述接触插塞电 耦合到所述垫层从而形成串联连接；在所述第二层间绝缘膜之上形成第三层间绝缘膜，以用所述第三层间绝缘膜覆盖所述 金属电阻器层；在所述第三层间绝缘膜之上形成第二互连层；以及将所述第二互连层构图为多个第二虚层，所述多个第二虚层在平面图中与所述第一虚 层交替布置并且在所述第二方向中延伸。
16.一种半导体器件的制造方法，包括以下步骤 在衬底之上形成第一层间绝缘膜；在所述第一层间绝缘膜之上形成第一互连层；将所述第一互连层构图为多个第一虚层，所述多个第一虚层布置成在第一方向中在其 任意相邻两个层之间具有预定间隔并且在与所述第一方向垂直的第二方向中延伸； 形成第二层间绝缘膜，以其覆盖所述第一虚层； 在所述第二层间绝缘膜之上形成金属电阻器层；将所述金属电阻器层构图为多个条，使得所述金属电阻器层条在所述第一方向中延伸 并且在所述第二方向中在其任意相邻两个条之间具有预定间隔；在所述第二层间绝缘膜之上形成第三层间绝缘膜，以用所述第三层间绝缘膜覆盖所述 金属电阻器层条；在所述第三层间绝缘膜中形成分别与所述金属电阻器层条相连通的接触孔； 在所述接触孔中分别形成接触插塞； 在所述第三层间绝缘膜之上形成第二互连层；以及将所述第二互连层构图为多个第二虚层和多个垫层，所述多个第二虚层在平面图中与 位于其之下的所述第一虚层交替布置并且在所述第二方向中延伸，所述多个垫层置于在所 述第一方向中从所述第一虚层两侧将所述第一虚层夹在中间的位置处并且在所述第二方向中以预定间隔布置， 其中所述金属电阻器层条经由所述接触插塞而与所述垫层电耦合从而形成串联连接。
全文摘要
本发明提供半导体器件及其制造方法，该半导体器件具有即使当对其施加应力时也无电阻变化的结构。该半导体器件在钝化膜与最上层铝互连之间的区域中具有金属电阻器层。这使得可以实现具有由于在封装步骤中或者在封装步骤之后出现的模压应力所致的小的电阻变化的高精度电阻器，并因此使得可以形成高精度模拟电路。
文档编号H01L21/02GK102142426SQ20111003275
公开日2011年8月3日 申请日期2011年1月27日 优先权日2010年1月28日
发明者松村明 申请人:瑞萨电子株式会社