一种形成半导体结构的方法

专利名称：一种形成半导体结构的方法
技术领域：
本发明涉及半导体技术领域，具体来说，涉及一种形成半导体结构的方法。
背景技术：
集成电路技术的迅速发展，很大程度上得益于场效应器件沟道区长度的不断缩短，现在沟道区长度已经可以缩短到深亚微米、乃至于纳米尺寸。但是要想再继续不断缩短沟道区长度的话，将会受到若干因素的限制，这一方面是由于加工工艺能力的问题，另一方面是由于器件物理效应(例如短沟道区效应等)的问题。因此，为了适应器件和电路性能的提高，进一步发挥半导体材料和器件结构的潜力，需要采用其他更有效的技术措施。现在已经充分认识到的一种有效的技术措施就是着眼于半导体载流子迁移率的提高。在金属半导体场效应晶体管(FET: field effect transistor)中，增强沟道区中载流子的迁移率与缩短沟道区长度具有相似效果，都可以大大提高器件的驱动电流，从而可提高器件的工作速度。同时，提高载流子迁移率也是改善短沟道区效应的要求随着沟道区长度下降至30nm左右甚至以下，沟道区产生极强的电场，在高电场下，迁移率下降，饱和电流大大降低。因此，提高沟道区中载流子迁移率无论是对普通器件，还是对短沟道区器件，都具有重要意义。已知将应力施加于场效应晶体管可以提高半导体材料的载流子迁移率。当向场效应晶体管施加应力时，拉应力可以提闻电子迁移率，而压应力可以提闻空穴迁移率。将应力施加于场效应晶体管的技术被称为应力工程。已经提出使用应力记忆技术(SMT: stress memorization technique)以在场效应晶体管的沟道区中施加应力。具体而言，参见图1，晶体管100形成在半导体衬底102上，包括栅极106、栅介质层110、栅极侧墙112、源/漏极108、沟道区114及浅沟槽隔离(STI)结构104。在晶体管100表面覆盖一应力氮化娃层116,这样,应力氮化娃层116能对沟道区114产生应力作用。之后，将晶体管进行退火，以使得应力记忆在沟道区114中，然后去除应力氮化硅层116。上述现有SMT方法的主要问题在于氮化物材料在高温下只能提供单一的拉应力，因此上述方法只能在沟道区内产生单一的拉应力。所以，现有SMT技术只能应用于η型场效应晶体管，而无法应用于P型场效应晶体管。不幸的是，P型场效应晶体管的性能常常是制约器件性能的关键所在。空穴在硅中的迁移率本身就比电子的约小2. 5倍，这使得在集成电路中，最高工作频率和速度更明显地受限于其中P型场效应晶体管的性能。因此，需要一种能应用于P型场效应晶体管的SMT方法。

发明内容
为了解决上述问题，本发明提供了一种形成半导体结构的方法，使得SMT能应用于P型场效应晶体管。本发明提供的一种形成半导体结构的方法，包括下述步骤提供一半导体衬底，其包括形成在所述半导体衬底上的伪栅，围绕所述伪栅的侧墙，分别形成在所述伪栅两旁的源极区和漏极区，形成在所述半导体衬底中且在所述伪栅下的沟道区；
去除所述伪栅，以形成栅极间隙；
在所述栅极间隙内形成应力材料层；
对所述半导体衬底进 行退火，所述应力材料层在退火中具有拉应力性质；
去除所述栅极间隙内的所述应力材料层；及 在所述栅极间隙中形成栅极。与现有技术相比，采用本发明提供的技术方案具有如下优点
通过替代栅工艺与应力记忆技术相结合，在栅极间隙内填充高温下具有拉应力性质的材料，可以在退火后在P型场效应晶体管的沟道区中产生并记忆压应力，从而增强空穴的迁移率，提高P型场效应晶体管的整体性能。而且，通过在栅极间隙中应用应力材料层，可以使用厚度显著较大的应力材料层，有利于提高在沟道区产生的应力大小。本发明使用的替代栅工艺可以采用下述步骤先依次在半导体衬底上形成停止层和介质层，然后对介质层进行化学物理抛光，使其停止在停止层上，并暴露伪栅顶部上的停止层；去除暴露的停止层；然后去除伪栅。这种工艺步骤的优点在于在半导体衬底上形成的介质层起到了支撑和加固栅极侧墙的作用，减少了栅极间隙内的应力材料产生的应力通过栅极侧墙释放，利于增强在沟道区内产生的应力。在提供一半导体衬底的步骤中，伪栅与半导体衬底之间可以包括栅极介质层，以使得后续步骤形成的栅极间隙内包含栅极介质层。在初始结构中包含栅介质层可以获得栅极和沟道区之间的较平整界面。而且，这一栅极介质层可以在替代栅工艺中起到保护沟道区的作用，利于减少去除伪栅过程中对沟道区造成的不利影响，还可以在伪栅和沟道区的材料缺乏刻蚀选择性或者刻蚀选择性不足时，用作刻蚀停止层。在去除伪栅的步骤和形成应力材料层的步骤之间，或者，在去除应力材料层和形成栅极的步骤之间，根据本发明的方法还可以包括形成高k介质层。这提供了根据本发明的方法与高k-金属栅工艺结合的一种方式，使得对于需要使用替代栅技术来提高器件性能的器件而言，可以在不显著增加工艺复杂度和成本的同时应用SMT工艺，以在晶体管的沟道区引入应力，在最小化制作成本的同时显著提高器件性能。通过结合超陡后退阱(SSRW)工艺，在沟道区下方产生SSRW注入区，可以减少器件短路的可能，进一步改善器件性能。通过使用相对于半导体衬底具有应力性质的材料来形成晶体管的源极/漏极，可以在晶体管的沟道区引入额外的应力，利于进一步提高沟道区中空穴的迁移率。参照以下的说明书和权利要求书，将更容易理解本发明的这些和其他特征、方面和优点。


图I所示为现有技术中半导体结构的示意 图2-13示出了根据本发明一个实施例的半导体结构的不同阶段的示意性截面图。
具体实施例方式以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。在附图中示出了根据本发明实施例的半导体结构的截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。此外，术语“垂直”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。现在参见图2-13。图2-13示出了根据本发明一个实施例的半导体结构的不同阶段的示意性截面图。现在参见图2。如图2所示，在一个实施例中，用于根据本发明一实施例的制作方法的初始结构为晶体管200，其可以是但不限于P型场效应晶体管。晶体管200形成在半导体衬底202中，包含源极/漏极208、伪栅206、栅介质层210、围绕所述伪栅的侧墙212，以及形成在伪栅206下、半导体衬底202中的沟道区214。在本实施例中，半导体衬底202可以包括硅衬底。其他例子的半导体衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，半导体衬底202可以包括化合物半导体，例如碳化硅、硅-锗、碳化硅锗合金、砷化镓、砷化铟或者磷化铟。此外，半导体衬底202可以可选地包括外延层，以及可以包括绝缘体上硅(SOI)结构。根据现有技术公知的设计要求，半导体衬底202可以包括各种掺杂配置。典型地，半导体衬底200可以是但不限于约几百微米厚，例如400-800微米的厚度范围。如果衬底是SOI结构的顶部半导体层，则其厚度可以是但不限于3-70微米。用来形成晶体管200的许多过程和材料对于本领域技术人员是公知的。在本实施例中，源极/漏极208可以用任一种公知的或将来开发的技术形成。例如，源极/漏极208可以通过在半导体衬底202中注入杂质离子而形成。可选地，在进行源/漏极注入之前，先进行晕环注入(halo implantation)和延伸注入(extensionimplantation),以进一步提高器件性能。在进行了晕环注入和延伸注入的情况下，源极/漏极208具有延伸到栅极下面的部分，如图2所示。对于晶体管200，晕环注入的注入物优选为砷或者磷，延伸注入的注入物优选为硼、二氟化硼、或者铟，源/漏极注入的注入物优选为二氟化硼或者硼。特别地，根据所选择的不同工艺，所述伪栅206可以形成在源极/漏极208之前或者之后。此外，源极/漏极208可以使用与半导体衬底202相同或者不同的材料。特别地，源极/漏极208可以由相对于半导体衬底202的具有应力性质的材料形成，以在沟道区中产生额外的应力，进一步提高沟道区中空穴的迁移率。优选地，在半导体衬底 202为硅的情况下，源极/漏极208可以是SiGe。在本实施例中，栅介质层210并不是必须的。在后续说明可见，可以在后续步骤中形成栅介质层，例如高k介质层。但在初始结构中包含栅介质层210可以获得栅极和沟道区之间的较平整界面，并且这一栅极介质层可以在去除栅的过程中起到保护沟道区的作用，利于减少去除伪栅对沟道区造成的不利影响，还可以在伪栅和沟道区的材料缺乏刻蚀选择性或者刻蚀选择性不足时，用作刻蚀停止层。在本实施例中，伪栅206、栅介质层210和侧墙212可以用任一种公知的或将来开发的技术和材料形成。优选地，在半导体衬底202为硅的情况下，伪栅206的材料可以是绝缘或非绝缘材料，例如多晶硅、多晶锗硅、氮化硅、氧化硅、各种金属等。侧墙212可以是单层结构或者多层结构(即，侧墙数目多于一个)。优选地，侧墙212的材料可以是氮化物。栅介质层210的厚度优选为3-5nm，材料可以是但不限于氮化物、氧化物，还可以是高k介质层。在本实施例中，可选地，晶体管200通过浅沟槽隔离(STI) 204结构实现与半导体 衬底202上的其他晶体管电隔离。需要注意的是，晶体管200可以视需要具有其他额外的或者更改的结构，而不限于如图2所示的结构。此外，虽然以P型场效应晶体管200作为示例，以方便阐述本发明方法的一个实施例，但本发明方法的应用范围不限于P型场效应晶体管。对于目前已存在或者以后即将开发出的晶体管或者半导体结构，它们具有对应于本发明实施例的具体结构，能够应用本发明方法的步骤并获得大体相同的效果时，依照本发明的教导，可以对它们进行应用，因此这些晶体管或者半导体结构也并不脱离本发明所要求保护的范围。此外，图2示出的晶体管200虽然具有有限边界，但本领域技术人员将理解，这是为了方便说明的缘故，实际上这一有限边界为开放边界，即晶体管200可以与其他半导体结构连续地形成在一个衬底上，它们之间并没有边界存在。现在参见图3。如图3所示，在晶体管200上形成停止层218，然后形成介质层220。本说明书所说的“形成”可以包括各种形成材料的方式，例如包括但不限于PVD、CVD、ALD、PLD、MOCVD、PEALD、溅射、蒸镀、分子束淀积(MBE )等。在本实施例中，停止层218优选厚度为5-200nm。介质层220则需具有足够的厚度以进行后续的化学机械研磨(CMP)工艺。停止层218的材料可以是但不限于氮化物。介质层220的材料则包括相对于停止层218材料具有刻蚀选择性的材料。特别地，在停止层218的材料是氮化硅的情况下，介质层220的材料优选为氧化硅。现在参见图4。如图4所示，对介质层220进行CMP处理，直至停止在停止层218上，以暴露伪栅206顶部上的停止层218。现在参见图5。如图5所示，去除伪栅206，以形成栅极间隙222。具体而言，相对于介质层220，选择性地刻蚀并去除暴露的所述停止层218，然后相对于停止层218、介质层220、侧墙212和栅介质层210，选择性地刻蚀并去除伪栅206，以形成栅极间隙222。去除伪栅206的工艺包括但不限于各向异性的反应离子刻蚀(RIE)。在一个实施例中，停止层218和栅极侧墙212的材料为氮化物，介质层220和栅介质层210的材料为氧化物，伪栅206的材料为多晶硅，则上述去除伪栅206的工艺是相对于氧化物和氮化物来选择性地刻蚀多晶硅。现在参见图6。如图6所示，优选地，在整个器件表面共形地淀积高k介质层224。高 k介质层 224 的材料包括但不限于 Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、ZrO2, LaAlO，优选厚度为l_3nm。此外，高k介质层224与栅介质层210的厚度总和优选小于20nm。在这一厚度范围内，应力材料层产生的应力能较好地传送到沟道区中。
接着，在栅极间隙222内形成应力材料层226，所述应力材料层226在退火中具有拉应力性质。使用在高温下具有拉应力性质的应力材料，以使得在高温退火时能在沟道中产生压应力，并通过高温退火将此压应力记忆在沟道中。因此，应力材料层226可以使用任何在高温下具有拉应力性质的应力材料。例如，应力材料层226可以为氮化物，包括在常温下具有拉伸应力、压缩应力、或者无应力的氮化物，这些氮化物都会在高温下(>800°C )产生很强的拉伸应力。此外，去除伪栅之后的栅极间隙222都具有一定高度，并且应力材料层226可以显著高于栅极间隙222的高度，因此，根据本发明方法形成的应力材料层226可以显著较厚，利于在沟道区中获得较好的应力产生效果。应该注意的是，淀积高k介质层224的步骤是可选的。加入淀积高k介质层224这一步骤是为了说明本发明与HKMG (高K金属栅极)工艺结合的一种方式。在本实施例中，淀积高k介质层224是为了将本发明与HKMG结构相结合。这是因为，需要在沟道区中产生应力以增强载流子迁移率的器件的沟道区通常都比较短，往往都需要结合HKMG工艺以进一步改善器件性能。而不需要使用HKMG工艺的器件，通常对增强载流子迁移率的需求也不大，反而更关注增加工艺步骤所增加的成本。因此，在实际应用中，本发明往往需要与HKMG工艺结合，即，需淀积高k介质层224及后续制作金属栅极。但对于本发明而言，这两个步骤都不是必须的。例如，可以并不淀积高k介质层224，而直接淀积应力材料层226以填充栅极间隙222，应力材料层226与栅介质层210直接接触。此外，可以改变淀积高k介质层224步骤在制作流程中的次序，以获得不同方面的优势，进一步改善器件性能。可以在淀积应力材料层226之前淀积高k介质层224,如图6所示。这样做的好处是可以获得平整度好的高k介质层224。也可以在去除应力材料层226之后(应力材料层226需要被去除，参见后续说明)再淀积高k介质层224，以使得在沟道区中产生的应力不受高k介质材料层224厚度的影响，可以视需要独立地调节高k介质材料层224的厚度。还可以在形成伪栅之前就进行高k介质层224的淀积。总之，根据已有的或即将开发的HKMG工艺，本领域技术人员可以视需要调整本发明与HKMG工艺的具体结合方式。仍然参见图6，然后，进行退火，以活化掺杂剂并且在晶体管的沟道区中记忆由应力材料层226产生的应力。在退火过程中，应力材料层220产生拉伸应力，因此，能在沟道区中产生出压缩应力，该压缩应力可以在退火中被记忆下来。此外，介质层220和停止层218起到了支撑和加固栅极侧墙212的作用，减少了栅极间隙内的应力材料产生的应力通过栅极侧墙释放，有利于增强在沟道区中产生的压缩应力。现在参见图7。如图7所示，去除应力材料层226。可以使用干式或者湿式蚀刻法以去除应力材料层226。在高k介质层224先于应力材料层226形成的情况下，这一选择性蚀刻相对于高k介质层224进行。在高k介质层224后于应力材料层226形成，或者不使用高k介质层224的情况下，这一选择性蚀刻相对于介质层220、停止层218和栅极侧墙212进行。现在参见图8。如图8所示，可选地，进行超陡后退阱(SSRW，super-steep-retrograded well)离子注入，以利于减少器件短路的可能，进一步改善器件性能。注入物优选为砷、硼、或者锑。此时，介质层220和停止层218实际充当了掩膜的作用，使得SSRW离子注入成为自对准注入。
应该注意的是，SSRW离子注入步骤同样是可选的。通常情况下，需要在沟道区中产生应力以增强载流子迁移率的器件沟道区都比较短，往往需要进行SSRW离子注入以进一步改善器件性能。而不需要使用SSRW离子注入的器件，通常对增强载流子迁移率的需求也不大，反而更关注增加工艺步骤所增加的成本。因此，在实际应用中，本发明往往需要与SSRW离子注入工艺结合。但这一步骤并不是必须的。例如，可以省略掉如图8所示的SSRW离子注入步骤，直接进行后续步骤。此外，可以改变SSRW离子注入步骤在制作流程中的次序，以获得不同方面的优势，进一步改善器件性能。可以在去除应力材料层226后进行SSRW离子注入，如图8所示，也可以在沉积应力材料层226之前进行SSRW离子注入。同样，可以在沉积高k介质层224之前或者之后进行SSRW离子注入。仍然参见图8，然后，进行激光退火，以激活SSRW掺杂剂，形成SSRW掺杂区228。现在参见图9。如图9所示,形成栅极230。所述栅极的材料包括由Ti、Co、Ni、Al、W及其合金、金属硅化物、多晶硅、多晶锗硅组成的群组中的一种或几种。在应用HKMG工艺的情况下，所述栅极的材料优选为金属。可以使用多种已知的金属栅极形成工艺来制作金属栅极230。例如，可以先在栅极间隙222中和整个器件表面上都填充金属，然后进行CMP，直至介质层220的顶端露出。填充金属还可以包括功函数调整金属，例如TiN、TiAlN、TaN、TaAlN,TaC等。在CMP工艺后，器件上表面的高k介质层224有可能被磨去部分或者全部，图9示出了器件上表面的高k介质层224被全部磨去的情形。接下来，执行任一种已知的或待开发的电接触形成工艺流程。优选地，为了尽量减少和避免应力记忆过程中的高温退火处理对金属硅化物带来的不利影响，并且实现尽量简化的工艺流程，可以采用如图10-13所示的电接触形成工艺步骤。现在参见图10。如图10所示，先淀积一绝缘层232，然后形成边缘大致倾斜的接触孔234。绝缘层232的材料优选为氮化物层，厚度优选为10-20nm。接触孔234穿过源极/漏极208上的所有介质层，以到达源极/漏极208。现在参见图11。如图11所示，在接触孔240中淀积金属层236。金属层236的材料包括Pt、Ti、Co、Cu、Ni中的一种或多种或者其形成的合金。优选地，金属层为钼化镍。现在参见图12。如图12所示，进行退火以形成接触层238，然后移除未反应的金属。在淀积的金属层236为钼化镍的情况下，退火温度优选为250°C _500°C，以形成钼化镍硅，然后移除未反应的钼化镍。现在参见图13。如图13所示，在接触孔240中填充金属，以形成电接触。可以使用任一种已知的或待开发的工艺形成电接触。在一个实施例中，先在接触孔240中淀积导电金属，然后进行CMP直至绝缘层232的顶部露出。填充的导电金属优选为钨，因为钨具有较低的电阻率且较易填充。填充的导电金属也不必填满接触孔240的整个高度，可以只填充至部分高度，即导电金属只需将接触孔240底部与所述源极和漏极相接的部分填充完毕。优选地，导电金属与所述源极和漏极相接的部分包括钨。所形成的电接触还可以是其他形状，例如边缘垂直等，而不限于图13所示的具体形状。虽然上述实施例以在高温下具有拉应力性质的应力材料和P型场效应晶体管为例进行说明，但本领域技术人员将理解，如果未来开发出在高温下具有压应力性质的应力材料，那么同样可以应用本发明，以在η型场效应晶体管的沟道区中产生压应力，且可以实现上述实施例具有的各种有益效果。上述实施例展示的工艺步骤可以具有不同的顺序。本领域技术人员可以设计出多种具体工艺步骤的变更方式，以实现与上述实施例中的对应步骤大体相同的功能或者获得大体相同的结果，这些具体步骤的变更方式均不脱离本发明的实质。此外，本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。同时，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的 结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
权利要求
1.一种形成半导体结构的方法，其特征在于，包括下述步骤 提供一半导体衬底，其包括形成在所述半导体衬底上的伪栅，围绕所述伪栅的侧墙，分别形成在所述伪栅两旁的源极区和漏极区，形成在所述半导体衬底中且在所述伪栅下的沟道区； 去除所述伪栅，以形成栅极间隙； 在所述栅极间隙内形成应力材料层； 对所述半导体衬底进行退火，所述应力材料层在退火中具有拉应力性质； 去除所述栅极间隙内的所述应力材料层；及 在所述栅极间隙中形成栅极。
2.根据权利要求I所述的方法，其特征在于去除所述伪栅的步骤包括 依次在所述半导体衬底上形成停止层和介质层； 对所述介质层进行化学物理抛光，使其停止在所述停止层上，并暴露所述伪栅顶部上的所述停止层； 去除暴露的所述停止层 '及 去除所述伪栅。
3.根据权利要求2所述的方法，其特征在于 所述衬底为硅衬底，所述停止层和所述侧墙的材料为氮化硅，所述介质层的材料为氧化硅。
4.根据权利要求I所述的方法，其特征在于在所述提供一半导体衬底的步骤中，所述伪栅与所述半导体衬底之间还包括栅极介质层。
5.根据权利要求I所述的方法，其特征在于 在去除所述伪栅的步骤和形成所述应力材料层的步骤之间，或者，在去除所述应力材料层和形成所述栅极的步骤之间，所述方法还包括形成高k介质层。
6.根据权利要求5所述的方法，其特征在于 在去除所述伪栅和形成应力材料层的步骤之间形成高k介质层时，在去除所述伪栅和形成高k介质层的步骤之间，或者，在形成高k介质层和形成所述应力材料层的步骤之间，还包括在半导体衬底中形成超陡后退阱；或者 在去除所述应力材料层和形成所述栅极的步骤之间形成高k介质层时，在去除所述应力材料层和形成高k介质层之间，或者，在形成高k介质层和形成所述栅极的步骤之间，还包括在半导体衬底中形成超陡后退阱。
7.根据权利要求I所述的方法，其特征在于所述栅极的材料包括由Ti、Co,Ni, Al> W及其合金、金属硅化物、多晶硅、多晶锗硅组成的群组中的一种或几种。
8.根据权利要求I所述的方法，其特征在于所述伪栅的材料包括多晶硅、多晶锗硅、氮化硅、氧化硅、金属中的一种或几种。
9.根据权利要求I所述的方法，其特征在于 所述源极区和漏极区由相对于所述衬底材料具有应力性质的材料形成。
10.根据权利要求I所述的方法，其特征在于 在形成所述栅极的步骤之后，所述方法进一步包括 在所述源极区和漏极区上形成接触孔；在所述接触孔中形成金属层； 进行退火以在所述接触孔中形成接触层；且 在所述接触孔中填充导电金属以形成至所述源极区和漏极区的电接触。
11.根据权利要求10所述的方法，其特征在于所述金属层的材料包括Pt、Ti、Co、Cu、Ni中的一种或多种或者其形成的合金。
12.根据权利要求10所述的方法，其特征在于所述导电金属与所述源极区和漏极区相接的部分包括钨。
全文摘要
本发明涉及一种形成半导体结构的方法，包括提供一半导体衬底，其包括形成在所述半导体衬底上的伪栅，围绕所述伪栅的侧墙，分别形成在所述伪栅两旁的源极区和漏极区，形成在所述半导体衬底中且在所述伪栅下的沟道区；去除所述伪栅，以形成栅极间隙；在所述栅极间隙内形成应力材料层；对所述半导体衬底进行退火，所述应力材料层在退火中具有拉应力性质；去除所述栅极间隙内的所述应力材料层；及在所述栅极间隙中形成栅极。通过上述步骤，可以将应力记忆技术应用于pMOSFFT。
文档编号H01L21/8234GK102623405SQ20111003368
公开日2012年8月1日 申请日期2011年1月30日 优先权日2011年1月30日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所