半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明整体涉及半导体器件及其制造方法，更具体地说，涉及防止位线触点插塞与存储节点触点插塞之间出现短路以改善半导体器件特性的半导体器件及其制造方法。
背景技术：
通过向硅晶片的预定区域中注入杂质的工序或沉积新材料的工序，可以使半导体器件根据指定目的进行操作。为了实现指定目的，半导体器件包括例如晶体管、电容器和电阻器等各种元件，这些元件借助导电层相连以交换数据或信号。随着发展半导体器件的制造技术来改善半导体器件的集成度，持续做出努力在一片晶片上形成更多芯片。结果，使设计规则的最小宽度更小从而增加了集成度。同时，需要半导体器件以更快的速度操作并减小能耗。为了改善集成度，需要半导体器件中的部件的尺寸减小，并且需要连接线的长度和宽度减小。用于半导体存储器件的线包括用于传输控制信号的字线以及用于传输数据的位线。当字线和位线的宽度或横截面减小时，阻碍控制信号或数据传输的电阻增大。电阻的增大延缓了信号和数据在半导体器件中的传输速度、增加了能耗并且使半导体存储器件的操作可靠性劣化。当保持字线和位线的宽度以防止电阻如现有技术的情况那样增加时，如果增加集成度，则相邻的字线或位线之间的物理距离必然变得更近。在与用于传输控制信号的字线相比用于传输从单位单元(cell，又称为晶胞)电容器传输来的数据的位线具有相对较高的电势的情况下，由于寄生电容增加而不能正常地传输数据。当位线顺畅地传输数据时，用于探测和放大数据的感测放大器不能感测数据，这意味着半导体器件不能将存储在单位单元中的数据输出至外部。为了防止位线的寄生电容增大，可以增加与从单位单元输出的数据相对应的电荷量。需要半导体存储器件的单位单元中的电容器的尺寸变大，以增加电荷量。然而，随着半导体存储器件的集成度增大，半导体存储器件的电容器所占的面积也减小。电容器所占的面积的减小意味着半导体器件的单位单元的尺寸缩小。例如，单位单元的尺寸从8F2减小到6F2、从6F2减小到4F2。F是指设计规则上的精细图案之间的最小距离。单位单元的尺寸缩小可以理解为设计规则上的精细图案之间的最小距离缩短。这意味着在半导体器件具有6F2的单位单元的情况下，8F2的单位单元的尺寸减小了 2F2。结果，在半导体器件具有8F2的单位单元的情况下，椭圆形的有源区的长轴与位线的长轴平行，并且字线具有朝向半导体基板凸出的凸出结构。然而，在半导体器件具有 6F2的单位单元的情况下，椭圆形的有源区的长轴相对于位线的长轴以预定的角度倾斜，并且字线具有埋入在半导体基板中的埋入型栅极。在半导体器件具有6F2的单位单元的情况下，位线触点插塞与埋入型栅极之间的有源区相连，并且位线连接至位线触点插塞的上部。同时，存储节点触点插塞设置在位线的两侧并且连接至有源区。
然而，位线是对准不良的，从而位线不连接至位线触点插塞的中部，而是连接至位线触点插塞的端部。位线触点插塞连接至设置在位线两侧的存储节点触点插塞而导致短路。为了防止位线触点插塞与存储节点触点插塞之间出现短路，使位线的宽度形成为更大，或者使设置在位线的侧壁上的间隔物的宽度形成为更大。结果，有源区与存储节点触点插塞之间的接触面积减小，从而增大了电阻。

发明内容
本发明的各种实施例旨在提供一种基本上消除由现有技术的限制和缺点造成的一个或多个问题的半导体器件及其制造方法。根据本发明的实施例，一种半导体器件包括半导体基板，其包括由器件隔离膜限定的有源区；位线触点孔，其通过蚀刻所述半导体基板来获得；位线触点插塞，其宽度比所述位线触点孔的宽度小；以及位线，其连接至所述位线触点插塞的上部。所述器件隔离膜包括沟槽，其形成在所述半导体基板中；侧壁氧化物膜，其形成在所述沟槽的表面上；衬垫氮化物膜，其形成在所述侧壁氧化物膜的表面上；以及分隔绝缘膜，其形成在所述衬垫氮化物膜的表面上以填埋所述沟槽。所述位线触点孔的侧剖面的上部的宽度与所述位线触点孔的侧剖面的下部的宽度相同。所述位线触点孔的侧剖面的上部的宽度比所述位线触点孔的侧剖面的下部的宽度大。所述位线触点插塞的宽度与所述位线的宽度相同。所述半导体器件还包括间隔物，其形成在所述位线和所述位线触点插塞的侧壁上。所述间隔物被埋入在所述位线触点孔中。所述半导体器件还包括存储节点触点插塞，其形成为与所述位线相邻。所述半导体器件还包括埋入型栅极，其被埋入在所述半导体基板中。根据本发明的实施例，一种半导体器件的制造方法包括在半导体基板上形成器件隔离膜；蚀刻所述半导体基板以形成位线触点孔；以及在所述半导体基板的上部上形成位线和位线触点插塞，所述位线触点插塞的宽度比所述位线触点孔的宽度小。形成所述器件隔离膜的步骤包括形成用于器件隔离的沟槽；在所述用于器件隔离的沟槽的侧壁和下部上形成侧壁氧化物膜；在所述侧壁氧化物膜的上部上形成衬垫氮化物膜；以及在所述衬垫氮化物膜的上部上形成分隔绝缘膜，以填埋所述用于器件隔离的沟槽。所述方法还包括在形成所述器件隔离膜之后，形成被埋入在所述半导体基板中的埋入型栅极。所述方法还包括在形成所述位线触点孔之前，在所述半导体基板上形成绝缘膜。形成所述位线触点孔的步骤包括蚀刻所述器件隔离膜和所述绝缘膜的一部分， 以形成第一位线触点孔；以及将所述有源区蚀刻至所述第一位线触点孔的底部以使所述器件隔离膜露出，来形成第二位线触点孔。
所述器件隔离膜和所述有源区是以相同的蚀刻量蚀刻的。形成所述位线触点孔的步骤包括蚀刻所述绝缘膜；以及以相同的蚀刻速率蚀刻所述器件隔离膜和所述有源区。形成所述位线和所述位线触点插塞的步骤包括在所述位线触点孔的上部上形成多晶硅层、阻挡金属层、位线导电层和硬掩模层；在所述硬掩模层的上部上形成限定位线的光阻图案；以及用所述光阻图案作为蚀刻掩模蚀刻所述硬掩模层、所述位线导电层、所述阻挡金属层和所述多晶硅层。所述方法还包括在形成所述位线和所述位线触点插塞之后，在所述位线和所述位线触点插塞的上部上形成间隔物绝缘膜。形成所述间隔物绝缘膜的步骤包括将所述位线触点孔填埋。所述方法还包括在形成所述间隔物绝缘膜之后，形成与所述位线相邻的存储节点触点插塞。形成所述存储节点触点插塞的步骤包括在所述间隔物绝缘膜的上部上形成层间绝缘膜；在所述层间绝缘膜的上部上形成限定存储节点触点孔的光阻图案；用所述光阻图案和形成在所述位线的侧壁上的间隔物绝缘膜作为蚀刻掩模蚀刻所述层间绝缘膜；蚀刻形成在所述半导体基板上的间隔物绝缘膜，以使所述半导体基板露出，从而形成所述存储节点触点孔；以及形成埋入所述存储节点触点孔中的导电层。形成所述存储节点触点孔的步骤包括蚀刻所述半导体基板的从所述存储节点触点孔露出的一部分。


图1为示出根据本发明实施例的半导体器件的剖视图。图2A至图2L为示出根据本发明实施例的半导体器件的制造方法的剖视图。
具体实施例方式将参考附图对本发明进行详细说明。图1为示出根据本发明实施例的半导体器件的剖视图。参考图1，半导体器件包括位线114，其形成在半导体基板100上，半导体基板 100包括由器件隔离膜104限定的有源区106 ；位线触点插塞115，其在位线114的下部设置成具有与位线114的宽度相同的宽度；间隔物绝缘膜116，其形成在位线触点插塞115和位线114的侧壁上；以及存储节点触点插塞122，其设置在位线114之间并借助间隔物绝缘膜116与位线114绝缘。位线触点插塞115在通过蚀刻半导体基板100的预定厚度获得的位线触点孔中连接至有源区106，并且位线触点插塞115的宽度比位线触点孔的宽度小。位线触点孔的侧剖面的上部的宽度与位线触点孔的侧剖面的下部的宽度相同，或者位线触点孔的侧剖面的上部的宽度比位线触点孔的侧剖面的下部的宽度大。然而，其不限于此，而是可以修改为各种形状。更详细的内容将参考图2E和图2F进行描述。如上构造的半导体器件包括如下位线触点插塞，该位线触点插塞的宽度与位线的宽度相同，以防止存储节点触点插塞与位线触点插塞之间出现桥接，并利用形成为在位线触点插塞的两侧填充位线触点孔的间隔物绝缘膜来帮助存储节点触点插塞的绝缘。图2A至图2L为示出根据本发明实施例的半导体器件的制造方法的剖视图。参考图2A，在半导体基板100上形成垫氮化物膜102和光阻(photoresist，又称为光刻胶或光致抗蚀剂)，光阻图案(未示出)限定期望形成器件隔离膜的区域。用光阻图案(未示出)作为蚀刻掩模蚀刻垫氮化物膜102和半导体基板100，以形成沟槽T。为了便于形成沟槽T，还可以在半导体基板100与垫氮化物膜102之间形成垫氧化物膜，但该垫氧化物膜不会在本发明的实施例中进行说明。参考图2B，在沟槽T的底部和侧壁部分上形成侧壁氧化物膜10 和衬垫氮化物膜 104b。侧壁氧化物膜10 改善在后续工序中利用衬垫氮化物膜104b执行沉积的能力。衬垫氮化物膜104b减轻来自埋入在沟槽T中的分隔绝缘膜104c(参见图2C)的由热膨胀系数差异产生的应力。还可以在形成侧壁氧化物膜10 和衬垫氮化物膜104b之前执行预处
理清洗工序。参考图2C，在衬垫氮化物膜104b的上部形成分隔绝缘膜104c，从而可以将沟槽T 填埋。对分隔绝缘膜l(Mc执行平坦化工序，以移除垫氮化物膜102，从而完成器件隔离膜 104。分隔绝缘膜l(Mc包括从如下群组中选择的一者，所述群组包括旋涂介电质(SOD)、高密度等离子体(HDP)，但不限于此。可以使用能填充沟槽T的任何材料，从而可以使沟槽T 中没有剩余空间。在这个工序中，利用器件隔离膜104限定有源区106。尽管没有示出，但在形成器件隔离膜104之后，蚀刻器件隔离膜104和有源区106 以形成沟槽，并且可以形成埋入在沟槽中的埋入型栅极。然而，在本发明的实施例中不对形成埋入型栅极的工序进行说明。参考图2D，在半导体基板100的上部形成绝缘膜108。绝缘膜108用作用于形成位线触点孔的牺牲膜，并且可以包括氧化物膜和/或氮化物膜。参考图2E和图2F，蚀刻绝缘膜108、以及半导体基板100的预定厚度，以形成位线触点孔。位线触点孔的侧剖面的上部的宽度与位线触点孔的侧剖面的下部的宽度相同，或者位线触点孔的侧剖面的上部的宽度比位线触点孔的侧剖面的下部的宽度大。例如，当位线触点孔的下部的宽度与位线触点孔的上部的宽度相同时，位线触点孔的侧剖面具有矩形形状。当位线触点孔的下部的宽度小于位线触点孔的上部的宽度时，位线触点孔的侧剖面具有倒置的梯形形状或者具有宽度朝向上部变得更宽的阶梯形状。可以在基于侧壁氧化物膜104a、衬垫氮化物膜104b和分隔绝缘膜l(Mc的蚀刻选择性而有差别地执行蚀刻工序时， 形成阶梯形状。上述位线触点孔的侧剖面形状容易地防止在形成位线间隔物之后位线触点插塞与存储节点触点插塞之间短路，从而可以将在后续工序中形成的间隔物绝缘膜埋入在位线触点孔中。下面，对根据本发明实施例的位线触点孔的形成方法进行说明。蚀刻绝缘膜108 和器件隔离膜104以形成第一位线触点孔110a(参见图2E)。蚀刻有源区106以形成第二位线触点孔110b，从而获得位线触点孔(参见图2F)。当绝缘膜108被过蚀刻(over-etch)时，第一位线触点孔IlOa可以包括通过蚀刻器件隔离膜104而获得的区域。例如，使用包括CF4、CHF3、C4H8和C5F8的等离子气体在如下条件下形成第一位线触点孔110a，该条件包括等离子源功率在300W至2000W的范围内， 偏压功率在100W至1000W的范围内并且室压力范围在IOmT至IOOmT的范围内。第一位线触点孔IlOa是在蚀刻绝缘膜108时形成的，从而有源区106没有被充分地去除。因此，形成第二位线触点孔IlOb的工序可以理解为将有源区106移除至第一位线触点孔IlOa的底部，这使器件隔离膜104露出。可以使用包括Cl2、HBr、&和He的等离子气体在如下条件下形成第二位线触点孔 IlOb,该条件包括等离子源功率在300W至2000W的范围内，偏压功率在0至1000W的范围内并且室压力范围在IOmT至IOOmT的范围内。包括Cl2和HBr的混合气体与仏的比例在 5 1至20 1的范围内。He O2的比例在2 1至20 1的范围内。除了上述的方法之外，还可以通过以相同的蚀刻速率蚀刻有源区106和器件隔离膜104来形成位线触点孔。该工序可以在蚀刻绝缘膜108以使半导体基板露出之后蚀刻有源区106和器件隔离膜104时来实施。尽管没有示出，但是在包括第二位线触点孔IlOb在内的所得结构上形成间隔物绝缘膜之后，对间隔物绝缘膜执行间隔物蚀刻工序，从而在第二位线触点孔IlOb的侧壁上形成间隔物。参考图2G，在包括第二位线触点孔IlOb在内的所得结构上形成多晶硅层112a、阻挡金属层112b、位线导电层112c和硬掩模层112d。对多晶硅层11 执行离子注入工序。 位线导电层112c包括具有优良电导性的钨。阻挡金属层112b包括从如下群组中选择的一者，所述群组包括钛膜、氮化钛膜、氮化钨膜及其组合。硬掩模层112d包括氮化物膜。参考图2H，在硬掩模层112d的上部上形成限定位线的光阻图案(未示出)。用光阻图案(未示出)作为蚀刻掩模执行蚀刻工序，以形成具有叠层结构的位线114，该叠层结构包括多晶硅图案114a、阻挡金属图案114b、位线导电图案IHc和硬掩模图案114d。下面，指定形成在第二位线触点孔IlOb中的多晶硅图案IHa作为位线触点插塞 115。位线触点插塞115是在将位线图案化的同时形成的，从而位线触点插塞115的宽度与位线的宽度相同。位线触点插塞115的宽度比第二位线触点孔IlOb的宽度小。位线触点插塞115形成为具有与位线的宽度相同的宽度，以便具有比第二位线触点孔IIOb的宽度小的宽度，从而防止在后续工序中形成的存储节点触点插塞出现短路。位线触点插塞115与位线接触的面积比现有技术中埋入整个位线触点孔IlOb中的位线触点插塞与位线接触的面积小。结果，与现有技术相比，接触电阻以预定范围增大。然而，因为其增大的范围不会降低半导体的性能因而是无关紧要的。同时，因为在形成位线触点插塞115时，为了使位线触点插塞115具有与位线的宽度相同的宽度，蚀刻多晶硅图案IHa的条件是不同的，所以形成位线114和位线触点插塞 115的工序包括两个步骤。更具体地说，形成位线114和位线触点插塞115的工序包括第一步，形成阻挡金属图案114b、位线导电图案IHc和硬掩模图案114d;以及第二步，形成多晶娃图案114a。使用包括NF3、SF6、C12、N2和He的等离子气体在如下条件下执行第一步，该条件包括等离子源功率在300W至1500W的范围内，偏压功率在100W至300W的范围内并且室压力范围在2mT至30mT的范围内。NF3的流量在20sccm至40sccm的范围内，SF6的流量在 30sccm至50sccm的范围内，Cl2的流量在50sccm至70sccm的范围内，N2的流量在20sccm至40sccm的范围内，以及He的流量在20sccm至40sccm的范围内。使用包括Cl2、HBr, O2以及He的等离子气体在如下条件下执行第二步，该条件包括等离子源功率在200W至1000W的范围内，偏压功率在100W至300W的范围内并且室压力范围在20mT至IOOmT的范围内。Cl2的流量在IOsccm至30sccm的范围内，HBr的流量在190sccm至210sccm的范围内，仏的流量在IOsccm至30sccm的范围内，以及He的流量在190sccm至210sccm的范围内。参考图21，在位线114和位线触点插塞115的侧壁上形成间隔物绝缘膜116。间隔物绝缘膜116形成为完全地被埋入在第二位线触点孔IlOb中，从而防止位线触点插塞115 与在后续工序中形成的存储节点触点插塞122(参见图2L)之间出现桥接。参考图2J，形成层间绝缘膜118以便可以填充间隔物绝缘膜116之间的间隙。参考图2K，在层间绝缘膜118的上部上形成限定存储节点触点孔的光阻图案(未示出)。用光阻图案(未示出)和形成在位线114的侧壁上的间隔物绝缘膜作为掩模来蚀刻层间绝缘膜118。蚀刻间隔物绝缘膜116和绝缘膜108，以将半导体基板100露出，从而形成存储节点触点孔120。由于蚀刻蚀刻选择性与间隔物绝缘膜116的蚀刻选择性不同的层间绝缘膜118，所以形成在位线114的侧壁上的间隔物绝缘膜116不会被损坏，从而防止位线114和位线触点插塞115的损坏。可以通过蚀刻半导体基板100的预定厚度形成存储节点触点孔120以增大与在后续工序中形成的存储节点触点插塞接触的接触面积。参考图2L，在形成导电层以填充存储节点触点孔120之后，对导电层执行平坦化工序，以使硬掩模图案114d露出，从而形成存储节点触点插塞122。如上所述，根据本发明实施例的半导体器件包括如下位线触点插塞，该位线触点插塞在将位线图案化的同时形成，使得位线触点插塞的宽度与位线的宽度相同，从而防止位线触点插塞与存储节点触点插塞出现短路，以改善半导体器件的特性。本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。本申请要求2010年4月沈日提交的韩国专利申请No. 10-2010-0038527的优先权，上述韩国专利申请的全部内容以引用的方式并入本文。
权利要求
1.一种半导体器件，包括半导体基板，其包括由器件隔离膜限定的有源区； 位线触点孔，其通过蚀刻所述半导体基板来获得； 位线触点插塞，其宽度比所述位线触点孔的宽度小；以及位线，其连接至所述位线触点插塞的上部。
2.根据权利要求1所述的半导体器件，其中，所述器件隔离膜包括 沟槽，其形成在所述半导体基板中；侧壁氧化物膜，其形成在所述沟槽的表面上；衬垫氮化物膜，其形成在所述侧壁氧化物膜的表面上；以及分隔绝缘膜，其形成在所述衬垫氮化物膜的表面上以填埋所述沟槽。
3.根据权利要求1所述的半导体器件，其中，所述位线触点孔的侧剖面的上部的宽度与所述位线触点孔的侧剖面的下部的宽度相同。
4.根据权利要求1所述的半导体器件，其中，所述位线触点孔的侧剖面的上部的宽度比所述位线触点孔的侧剖面的下部的宽度大。
5.根据权利要求1所述的半导体器件，其中，所述位线触点插塞的宽度与所述位线的宽度相同。
6.根据权利要求1所述的半导体器件，还包括间隔物，其形成在所述位线和所述位线触点插塞的侧壁上。
7.根据权利要求6所述的半导体器件，其中， 所述间隔物被埋入在所述位线触点孔中。
8.根据权利要求1所述的半导体器件，还包括 存储节点触点插塞，其形成为与所述位线相邻。
9.根据权利要求1所述的半导体器件，还包括 埋入型栅极，其被埋入在所述半导体基板中。
10.一种半导体器件的制造方法，所述方法包括 在半导体基板上形成器件隔离膜；蚀刻所述半导体基板以形成位线触点孔；以及在所述半导体基板的上部上形成位线和位线触点插塞，所述位线触点插塞的宽度比所述位线触点孔的宽度小。
11.根据权利要求10所述的方法，其中，形成所述器件隔离膜的步骤包括 形成用于器件隔离的沟槽；在所述用于器件隔离的沟槽的侧壁和下部上形成侧壁氧化物膜； 在所述侧壁氧化物膜的上部上形成衬垫氮化物膜；以及在所述衬垫氮化物膜的上部上形成分隔绝缘膜，以填埋所述用于器件隔离的沟槽。
12.根据权利要求10所述的方法，还包括在形成所述器件隔离膜之后，形成被埋入在所述半导体基板中的埋入型栅极。
13.根据权利要求10所述的方法，还包括在形成所述位线触点孔之前，在所述半导体基板上形成绝缘膜。
14.根据权利要求13所述的方法，其中，形成所述位线触点孔的步骤包括 蚀刻所述器件隔离膜和所述绝缘膜的一部分，以形成第一位线触点孔；以及将有源区蚀刻至所述第一位线触点孔的底部以使所述器件隔离膜露出，来形成第二位线触点孔。
15.根据权利要求14所述的方法，其中，所述器件隔离膜和所述有源区是以相同的蚀刻量蚀刻的。
16.根据权利要求13所述的方法，其中，形成所述位线触点孔的步骤包括 蚀刻所述绝缘膜；以及以相同的蚀刻速率蚀刻所述器件隔离膜和所述有源区。
17.根据权利要求10所述的方法，其中，形成所述位线和所述位线触点插塞的步骤包括在所述位线触点孔的上部上形成多晶硅层、阻挡金属层、位线导电层和硬掩模层； 在所述硬掩模层的上部上形成限定位线的光阻图案；以及用所述光阻图案作为蚀刻掩模蚀刻所述硬掩模层、所述位线导电层、所述阻挡金属层和所述多晶硅层。
18.根据权利要求10所述的方法，还包括在形成所述位线和所述位线触点插塞之后，在所述位线和所述位线触点插塞的上部上形成间隔物绝缘膜。
19.根据权利要求18所述的方法，其中，形成所述间隔物绝缘膜的步骤包括 将所述位线触点孔填埋。
20.根据权利要求18所述的方法，还包括在形成所述间隔物绝缘膜之后，形成与所述位线相邻的存储节点触点插塞。
21.根据权利要求20所述的方法，其中，形成所述存储节点触点插塞的步骤包括 在所述间隔物绝缘膜的上部上形成层间绝缘膜；在所述层间绝缘膜的上部上形成限定存储节点触点孔的光阻图案； 用所述光阻图案和形成在所述位线的侧壁上的间隔物绝缘膜作为蚀刻掩模蚀刻所述层间绝缘膜；蚀刻形成在所述半导体基板上的间隔物绝缘膜，以使所述半导体基板露出，从而形成所述存储节点触点孔；以及形成埋入所述存储节点触点孔中的导电层。
22.根据权利要求21所述的方法，其中，形成所述存储节点触点孔的步骤包括 蚀刻所述半导体基板的从所述存储节点触点孔露出的一部分。
全文摘要
本发明公开一种半导体器件及其制造方法，该半导体器件包括半导体基板，其包括由器件隔离膜限定的有源区；位线触点孔，其通过蚀刻所述半导体基板来获得；位线触点插塞，其宽度比所述位线触点孔的宽度小；以及位线，其连接至所述位线触点插塞的上部，从而防止位线触点插塞与存储节点触点插塞出现短路，以改善半导体器件的特性。
文档编号H01L21/768GK102237335SQ20111003409
公开日2011年11月9日 申请日期2011年1月28日 优先权日2010年4月26日
发明者金承范 申请人:海力士半导体有限公司