三维非易失性存储器件、包括它的存储系统及其制造方法
专利名称：三维非易失性存储器件、包括它的存储系统及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维非易失性存储器件、包括三维非易失性存储器件的存储系统以及制造三维非易失性存储器件的方法。
背景技术：
已经朝着可以改善集成度的方向研发了用于存储器件的技术。总体而言，为了改善存储器件的密度，已经研发了减小二维布置的存储器单元的尺寸的方法。根据二维(2D)存储器件的存储器单元的尺寸的减小，冲突和干扰会增加。结果，难以执行多电平单元(Multi Level Cell，MLC)操作。为了克服2D存储器件的限制，已经提出了具有三维(3D)结构的存储器件，具有3D结构的存储器件通过将存储器单元三维地布置在衬底上来改善密度。具有3D结构的存储器件可以有效地利用衬底的面积，使得与二维地布置存储器单元的情况相比改善了密度。
3D存储器件的存储器单元包括交替沉积的导电层和层间绝缘层以及穿通导电层和层间绝缘层的垂直沟道层。为了改善3D存储器件的可靠性，近来已经提出了各种技术。发明内容
本发明致力于提供一种3D非易失性存储器件、包括3D非易失性存储器件的存储系统以及制造3D非易失性存储器件的方法，所述3D非易失性存储器件包括穿通交替沉积的层间绝缘层和导电层的垂直沟道层。
本发明的一个示例性实施例提供了一种三维(3D)非易失性存储器件，所述3D非易失性存储器件包括:垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围每个导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。
本发明的另一个示例性实施例提供了一种存储系统，所述存储系统包括3D非易失性存储器件和存储控制器，所述3D非易失性存储器件包括:垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围每个导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。所述存储控制器被配置成控制3D非易失性存储器件。
本发明的另一个示例性实施例提供了一种制造3D非易失性存储器件的方法，所述方法包括以下步骤:在衬底上交替地沉积第一材料层和第二材料层；形成穿通第一材料层和第二材料层的垂直沟道层；通过刻蚀第一材料层和第二材料层在垂直沟道层之间形成缝隙；通过去除经由缝隙暴露出的第二材料层来形成沟槽；沿着缝隙的表面并沿着沟槽的表面顺序地形成电荷阻挡层、扩散阻挡层以及阻挡金属层；在阻挡金属层上形成填充沟槽的导电层；以及从每个沟槽之间的缝隙的表面，刻蚀导电层、阻挡金属层以及扩散阻挡层，使得形成在所述沟槽中的一个沟槽中的导电层、阻挡金属层以及扩散阻挡层与形成在所述沟槽中的另一个沟槽中的导电层、阻挡金属层以及扩散阻挡层分开。
图1A至图1C是说明根据本发明的示例性实施例的3D非易失性存储器件的部分的立体图。
图2A和图2B是说明根据扩散阻挡层的存在和不存在的扩散控制度的曲线图。
图3A至图3G是说明根据本发明的一个示例性实施例的制造3D非易失性存储器件的方法的截面图。
图4A至图4D是说明根据本发明的另一个示例性实施例的3D非易失性存储器件及其制造方法的截面图。
图5是示意性地说明根据本发明的一个示例性实施例的存储系统的框图。
具体实施方式
在下文中，将参照附图详细地描述本发明的示例性实施例。然而，本发明不限制于以下公开的实施例，并且可以采用各种方式来实施。提供实施例仅用于说明的目的，并且用于使本领域技术人员充分地理解本发明的范围，将基于本发明的权利要求来理解本发明的范围。
图1A至图1C是说明根据本发明的示例性实施例的3D非易失性存储器件的部分的立体图。
参见图1A至图1C，根据本发明的示例性实施例的3D非易失性存储器件包括垂直沟道层CH。垂直沟道层CH从衬底(未示出)突出，并且被布置成包括多个列和多个行的矩阵形式。每个垂直沟道层CH可以由包围绝缘层的管状的半导体材料层来形成，或者被形成为由半导体材料层形成的柱体的形状。
垂直沟道层CH由交替层叠的层间绝缘层11IA至11ID和导电层图案13IA至13IC包围。绝缘层141穿透层间绝缘层IllA至IllD和导电层图案131A至131C。绝缘层141形成在相邻的垂直沟道层CH之间，并且可以沿一个方向延伸。
导电层图案131A至131C形成在沟槽T内并且针对每个沟槽T是分开的，所述沟槽T形成在层间绝缘层IllA至IllD之间。沟槽T可以是限定要形成字线WL的区域的空间。
各个导电层图案131A至131C由阻挡金属(barrier metal)图案127a包围。阻挡金属图案127a形成在沟槽T内，并且针对每个沟槽T是分开的。
电荷阻挡层(charge blocking layer)123插入在垂直沟道层CH与阻挡金属图案127a之间，而扩散阻挡层(diffusion barrier layer) 125插入在阻挡金属图案127a与电荷阻挡层123之间。此外，电荷储存层117插入在电荷阻挡层123与垂直沟道层CH之间，而隧道绝缘层118插入在电荷储存层117与垂直沟道层CH之间。
可以形成电荷储存层117和隧道绝缘层118以便包围垂直沟道层CH的外壁。
如图1A所示，可以沿着沟槽T的表面形成电荷阻挡层123以包围阻挡金属图案127a，或者如图1B或IC所示，可以形成电荷阻挡层123以包围垂直沟道层CH的外壁。
如图1A和IB所示，可以沿着沟槽T的表面形成扩散阻挡层125以便包围阻挡金属图案127a。另外，如图1C所示，当扩散阻挡层125是绝缘层时，可以形成扩散阻挡层125以便包围垂直沟道层CH的外壁。
在沟槽T内的每个导电层图案131A至131C、以及包围每个导电层图案131A至131C的阻挡金属图案127a可以用作字线WL。在字线WL与垂直沟道层CH的交叉部分处限定有存储器单元晶体管。根据前述结构，根据本发明的本示例性实施例的存储器单元晶体管沿着垂直沟道层CH沉积以成三维布置。
各个导电图案131A至131C可以由多晶硅层或具有比多晶硅层低的电阻和大的功函数的材料层形成。例如，各个导电图案131A至131C可以由钨(W)形成。当各个导电图案131A至131C由具有高的功函数的材料层形成时，可以减小电荷经由电荷阻挡层123向电荷储存层的反向隧穿。当减小反向隧穿时，可增强存储器单元的保持特性。
阻挡金属图案127a可以由中断电荷阻挡层123与具有高的功函数的导电层图案131A至131C之间的反应的材料形成。另外，阻挡金属图案127a可以由具有高的功函数的材料层形成以减少反向隧穿。具有高的功函数的阻挡金属图案127a可以包含3族元素或5族元素。更具体地，阻挡金属图案127a可以由掺杂了 TiAlN、TaN或P型杂质的掺杂多晶硅层形成。当3族元素或5族元素的组成物在阻挡金属图案127a内增加时，阻挡金属图案127a的功函数可以增加。例如，可以通过在由TiAlN形成的阻挡金属图案127a中增加诸如铝(Al)的3族元素的含量来增加阻挡金属图案127a的功函数。
形成扩散阻挡层125以便减少或消除由热量造成的杂质从阻挡金属图案127a到电荷阻挡层123的扩散。扩散阻挡层125包含3族元素或5族元素。具体地，为了防止杂质从阻挡金属图案127a扩散，扩散阻挡层125包括与阻挡金属图案127a中所包括的杂质不同类型的杂质。例如，当阻挡金属图案127a包含3族元素时，扩散阻挡层125包括5族元素，而当阻挡金属图案127a包含5族元素时，扩散阻挡层125包含3族元素。如上所述，根据本发明的本示例性实施例，阻挡金属图案127a和扩散阻挡层125中包括不同类型的杂质，使得在扩散阻挡层125中包括来自阻挡金属图案127a中的第一杂质(例如，3族元素)，并且第一杂质可以被具有与第一杂质不同类型的第二杂质(例如，5族元素)抵消。因此，可以减少或消除第一杂质从阻挡金属图案127a到电荷阻挡层123的扩散。
图2A和图2B是说明根据扩散阻挡层的存在和不存在的扩散控制度的曲线图。
参见图2A，当未形成扩散阻挡层时，来自导电层图案131或阻挡金属图案127a的杂质扩散到电荷阻挡层123，由此引起电荷阻挡层123的特性的恶化。例如，当由TiAlN形成的阻挡金属图案127a中的Al扩散到电荷阻挡层123时，电荷阻挡层123会变为TiN，而Al会分散在电荷阻挡层123内。
参见图2B，当形成扩散阻挡层125时，来自导电层图案131或阻挡金属图案127a的杂质几乎不扩散到在扩散阻挡层125之下的电荷阻挡层123。
图3A至图3G是说明根据本发明的一个示例性实施例的制造3D非易失性存储器件的方法的截面图。具体地，图3A至图3G是说明制造图1A中示出的3D非易失性存储器件的方法的截面图。
参见图3A，在包括下部结构(未示出)的衬底上交替地沉积第一材料层IllA至IllD和第二材料层113A至113C。随后将参照图4A至图4D来描述包括下部结构的衬底。
第一材料层IllA至IllD是用于层间绝缘层的材料层，以便使随后要形成的导电层图案的空间绝缘并且分开导电层图案，并且第一材料层IllA至IllD可以由氧化物层形成。第二材料层113A至113C形成在要形成有字线的层上，并且可以由相对于第一材料层IllA至IllD具有不同刻蚀选择性的材料来形成。第一材料层IllA至IllD和第二材料层113A至113C所沉积的层数目根据要沉积的存储器单元的数目来确定。
参见图3B，通过刻蚀第一材料层IllA至IllD和第二材料层113A至113C，来形成穿通第一材料层IllA至IllD和第二材料层113A至113C的多个沟道孔115。
参见图3C，在沟道孔115的表面上顺序形成电荷储存层117和隧道绝缘层118。电荷储存层117可以是能够捕获电荷的氮化物层，而隧道绝缘层118可以由氧化硅层形成。
接着，在隧道绝缘层118上形成垂直沟道层CH。垂直沟道层CH可以由半导体材料形成。沿着隧道绝缘层118的表面将垂直沟道层CH形成为管状，或垂直沟道层CH在填充形成有隧道绝缘层118的沟道孔115的内部的同时而形成。当将垂直沟道层CH形成为管状时，可以用绝缘层119来填充管状的垂直沟道层CH的内部。
参见图3D，通过刻蚀第一材料层IllA至IllD和第二材料层113A至113C来形成缝隙121。缝隙121可以形成在相邻的垂直沟道层CH之间，并且沿着一个方向扩展。因此，第一材料层IllA至IllD和第二材料层113A至113C的侧壁经由缝隙121而暴露出来。第一材料层IllA至IllD和第二材料层113A至113C可以由缝隙121而分开。
参见图3E，可以通过刻蚀工艺来去除经由缝隙121暴露出的第二材料层113A至113C。因此在相邻的第一材料层IllA至IllD之间形成沟槽T。
第一材料层IllA至IllD和第二材料层113A至113C由具有不同刻蚀选择性的材料形成，使得根据刻蚀剂，仅第二材料层113A至113C被选择性地刻蚀。
参见图3F，沿着包括沟槽T的整个结构的表面形成电荷阻挡层123。电荷阻挡层123可以由图2中描述的材料形成。此后，在电荷阻挡层123上形成扩散阻挡层125。扩散阻挡层125可以利用包含前面参照图2描述的3族元素或5族元素的源气体，经由等离子体工艺形成。随后，在扩散阻挡层125上形成阻挡金属层127。阻挡金属层127可以由前面参照图2描述的阻挡金属图案的材料形成。接着，在阻挡金属层127上形成完全地掩埋沟槽T的内部的导电层131。导电层131可以由前面参照图2描述的导电层图案的材料形成。
参见图3G，以使形成在沟槽T的内部的导电层131、扩散阻挡层125以及阻挡金属层127彼此分开的方式刻蚀缝隙121内部的导电层131、扩散阻挡层125以及阻挡金属层127。因此，针对每个图案，导电层图案131AU31B以及131C、阻挡金属图案127a以及扩散阻挡层125是分开的。导电层131AU31B以及131C和阻挡金属图案127a可以用作字线。然后，用绝缘层141填充缝隙121的内部。
尽管在附图中未示出，为了形成图1B中所示的3D非易失性存储器件，执行与参照图3A和图3B描述的工艺相同的工艺，首先与参照图3C描述的工艺不同地在沟道孔115的表面上形成电荷阻挡层123，然后顺序形成电荷储存层117、隧道绝缘层118以及垂直沟道层CH。接着，执行与参照图3D和图3E描述的工艺相同的工艺，然后执行与参照图3F和图3G描述的工艺相同的随后工艺，但是不执行与参照图3F描述的形成电荷阻挡层123的工艺。
尽管在附图中未示出，但是为了形成在图1C中描述的3D非易失性存储器件，执行与参照图3A和图3B描述的相同的工艺，首先与参照图3C描述的工艺不同地在沟道孔115的表面上形成作为绝缘层的扩散阻挡层125，然后顺序形成电荷阻挡层123、电荷储存层117以及隧道绝缘层118以及垂直沟道层CH。接着，执行与参照图3D和图3E描述的相同的工艺，随后执行与参照图3F和图3G描述的工艺相同的工艺。然而，不执行参照图3F描述的形成电荷阻挡层123和扩散阻挡层125的工艺。
图4A至图4D是说明根据本发明的另一个示例性实施例的3D非易失性存储器件及其制造方法的截面图。
参见图4A，在衬底201上形成层间绝缘层203，然后在层间绝缘层203上形成第一管道栅层205。然后，在第一管道栅层205内形成管道沟槽，并且用牺牲层207来填充每个管道沟槽的内部。接着，还可以在包括被牺牲层207掩埋的管道沟槽的第一管道栅层205上形成第二管道栅层209。可以形成第二管道栅层209以便增强施加到管道沟道层的内部的电场。包括第一管道栅层205和第二管道栅层209的管道栅层PG可以由与参照图2描述的导电层图案相同的材料形成。
然后，以与参照图3A描述的方式相同的方式，在包括被牺牲层207填充的管道栅层PG的下部结构上交替沉积第一材料层211A至211D和第二材料层213A至213C。接着，以与参照图3B描述的方式相同的方式，通过刻蚀第一材料层211A至211D和第二材料层213A至213C来形成多个沟道孔215。牺牲层207的两个端部都被沟道孔215对暴露出来。
参见图4B，去除经由沟道孔215暴露出的牺牲层207。因此，管道栅层PG经由去除了牺牲层207的区域暴露出来。接着，沿着去除了牺牲层207和沟道孔215的区域的表面形成由与参照图3C描述的材料相同的材料形成的电荷储存层217和隧道绝缘层218。然后，由与参照图3C描述的材料相同的材料形成沟道层CH和绝缘层219。接着，部分地去除绝缘层219，并用多晶硅层填充去除了绝缘层219的区域，以形成结区Jn。
沟道层CH包括:管道沟道层CH_P，所述管道沟道层CH_P形成在去除了牺牲层207的管道沟槽的内部；和由突出的第一垂直沟道层CHl和第二垂直沟道层CH2构成的对，所述由突出的第一垂直沟道层CHl和第二垂直沟道层CH2构成的对与每个管道沟道层CH P的两个端部连接。第一垂直沟道层CHl和第二垂直沟道层CH2每两行交替地布置。
参见图4C，经由与参照图3C描述的工艺相同的工艺来形成缝隙221。缝隙221可以形成在第一垂直沟道层CHl的行之间的每个空间中，或者形成在第二垂直沟道层CH2的行之间的每个空间中，或可以形成在第一垂直沟道层CHl与第二垂直沟道层CH2之间。
接着，经由与参照图3E描述的工艺相同的工艺来去除经由缝隙221暴露出的第二材料层213A至213C，以在第一材料层21IA至21ID之间形成沟槽T。
然后，经由与参照图3E描述的工艺相同的工艺来顺序形成电荷阻挡层223、扩散阻挡层225以及阻挡金属层227。
参见图4D，经由与参照图3E描述的工艺相同的工艺，用导电层来填充沟槽T的内部。然后，经由与参照图3G描述的工艺相同的工艺，在沟槽T的内部形成针对每个字线WL或每个选择线DSL和SSL而分开的导电层、阻挡金属图案227a以及扩散阻挡层225。接着，用绝缘层241来填充缝隙221的内部。
可以在通过去除第二材料层213A至213C之中最上层的第二材料层213C而形成的沟槽T的内部形成漏极选择线DSL或源极选择线，而可以在其余的沟槽T的内部形成字线WL。
或者，可以在通过去除第二材料层213A至213C而形成的全部沟槽T的内部形成字线WL。在这种情况下，在之前的工艺中不形成结区Jn。进而，在形成绝缘层241之后，可以经由单独的工艺形成结区Jru漏极选择线DSL以及源极选择线SSL。
将漏极选择线DSL形成为包围第一垂直沟道层CHl，并且将源极选择线SSL形成为包围第二垂直沟道层CH2。根据情况，可以将漏极选择线DSL形成为包围第一行或第二行中的第一垂直沟道层CH1，或者可以将源极选择线SSL形成为包围第一行或第二行中的第二垂直沟道层CH2。
接着，在与第二垂直沟道层CH2连接的结区Jn上形成源极线SL，并且在与第一垂直沟道层CHl连接的结区Jn上形成位线接触插塞BLC。然后，在位线接触插塞BLC上形成位线BL。
经由前述的工艺，如参照图2所说明的，在字线WL与垂直沟道层CHl和CH2的交叉处限定存储器单元晶体管。另外，在漏极选择线DSL与第一垂直沟道层CHl的交叉处限定漏极选择晶体管，而在源极选择线SSL与第二垂直沟道层CH2的交叉处限定源极选择晶体管。另外，在管道栅层PG与管道沟道层CH_P的交叉处限定管道晶体管。
图5是示意性是说明根据本发明的一个示例性实施例的存储系统的框图。
参见图5，根据本发明的本示例性实施例的存储系统500包括存储器件520和存储控制器510。
存储器件520包括前面参照图2和图4D描述的3D非易失性存储器件中的至少一种。即，存储器件520包括:垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。
存储控制器510控制主机与存储器件520之间的数据交换。另外，存储控制器510可以包括用作处理单元512的操作存储器的SRAM 511。另外，存储控制器还可以包括主机接口 513和存储器接口 515。主机接口 513可以包括用于存储系统500与主机之间的数据交换的协议。存储器接口 515可以建立存储控制器510与存储器件520之间的访问。另外，存储控制器510还可以包括纠错模块ECC 514。纠错模块514可以检测并纠正从存储器件520中读取的数据中的错误。尽管未示出，但是存储系统500还可以包括储存用于与主机接口的码数据的ROM器件。存储系统500可以用作便携式数据储存卡。另外，存储系统500可以被实施为可以组成计算机系统的硬盘的固态盘(SSD)。
根据本发明的示例性实施例，在电荷阻挡层与阻挡金属层之间形成扩散阻挡层，使得可以减少杂质从阻挡金属层到电荷阻挡层的扩散。
从前面的描述可以理解的是，出于说明的目的本文已经描述了本发明的各种实施例，并且在不脱离本发明的范围和精神的情况下可以进行各种修改。因此，本文公开的各种实施例不意为限制，而由所附权利要求来限制真正的范围和精神。
权利要求
1.一种三维非易失性存储器件，包括: 垂直沟道层，所述垂直沟道层从衬底突出； 层间绝缘层和导电层图案，所述层间绝缘层和所述导电层图案沿着所述垂直沟道层交替地沉积； 阻挡金属图案，所述阻挡金属图案包围所述导电层图案中的每个； 电荷阻挡层，所述电荷阻挡层插入在所述垂直沟道层与所述阻挡金属图案之间；以及 扩散阻挡层，所述扩散阻挡层插入在所述阻挡金属图案与所述电荷阻挡层之间。
2.如权利要求1所述的三维非易失性存储器件，其中，所述阻挡金属图案包含3族元素，而所述扩散阻挡层包含5族元素。
3.如权利要求1所述的三维非易失性存储器件，其中，所述阻挡金属图案包含5族元素，而所述扩散阻挡层包含3族元素。
4.如权利要求1所述的三维非易失性存储器件，其中，所述阻挡金属图案包括掺杂的多晶硅、氮化钛铝TiAlN或氮化钽TaN。
5.如权利要求1所述的三维非易失性存储器件，其中，所述导电层图案包括具有比多晶硅的低的电阻的材料。
6.如权利要求1所述的三维非易失性存储器件，还包括: 管道栅，所述管道栅形成在所述层间绝缘层与所述衬底之间；以及 管道沟道层，所述管道沟道层形成在所述管道栅中，并且与所述垂直沟道层中的垂直沟道层对耦接。
7.一种存储系统，包括: 三维非易失性存储器件，包括: 垂直沟道层，所述垂直沟道层从衬底突出， 层间绝缘层和导电层图案，所述层间绝缘层和所述导电层图案沿着所述垂直沟道层交替地沉积， 阻挡金属图案，所述阻挡金 属图案包围所述导电层图案中的每个， 电荷阻挡层，所述电荷阻挡层插入在所述垂直沟道层与所述阻挡金属图案之间，以及 扩散阻挡层，所述扩散阻挡层插入在所述阻挡金属图案与所述电荷阻挡层之间；以及 存储控制器，所述存储控制器被配置成控制所述三维非易失性存储器件。
8.—种制造三维非易失性存储器件的方法，包括以下步骤: 在衬底上交替地沉积第一材料层和第二材料层； 形成穿通所述第一材料层和所述第二材料层的垂直沟道层； 通过刻蚀所述第一材料层和所述第二材料层，在所述垂直沟道层之间形成缝隙； 通过去除经由所述缝隙暴露出的所述第二材料层来形成沟槽； 沿着所述缝隙的表面并沿着所述沟槽的表面顺序地形成电荷阻挡层、扩散阻挡层以及阻挡金属层； 在所述阻挡金属层上形成填充所述沟槽的导电层；以及 从每个沟槽之间的缝隙的表面，刻蚀所述导电层、所述阻挡金属层以及所述扩散阻挡层，使得形成在所述沟槽中的一个沟槽中的导电层、阻挡金属层以及扩散阻挡层与形成在所述沟槽中的另一个沟槽中的导电层、阻挡金属层以及扩散阻挡层分开。
9.如权利要求8所述的方法，其中，所述第一材料层是具有第一刻蚀选择性的层间绝缘层，而所述第二材料层是具有与所述第一刻蚀选择性不同的第二刻蚀选择性的牺牲层。
10.如权利要求8所述的方法，其中，所述阻挡金属层包含3族元素，而所述扩散阻挡层包含5族元素。
11.如权利要求8所述的方法，其中，所述阻挡金属层包含5族元素，而所述扩散阻挡层包含3族元素。
12.如权利要求8所述的方法，顺序地形成所述扩散阻挡层的步骤包括以下步骤: 利用包含3族元素或5族元素的源气体执行等离子体处理。
13.如权利要求8所述的方法，其中，所述阻挡金属层包括掺杂的多晶硅、氮化钛铝TiAlN或氮化钽TaN。
14.如权利要求8所述的方法，其中，所述导电层包括具有比多晶硅低的电阻的材料。
15.如权利要求8所述的方法，其中，形成所述垂直沟道层的步骤包括以下步骤: 通过刻蚀所述第一材料层和所述第二材料层来形成沟道孔； 沿着每个沟道孔的表面，顺序地形成电荷储存层和隧道绝缘层；以及 在所述隧道绝缘层上形成半导体层。
16.如权利要求8所述的方法，还包括以下步骤: 在所述衬底上形成管道栅； 在所述管道栅中形成牺牲层；以及 在所述牺牲层上交替地沉积所述第一材料层和所述第二材料层。
17.如权利要求16所述的方法，其中，形成所述垂直沟道层的步骤包括以下步骤: 通过刻蚀所述第一材料层和所述第二材料层，来形成延伸到所述牺牲层的顶表面的沟道孔对； 去除所述牺牲层以形成与所述沟道孔对连接的管道沟槽； 沿着所述管道沟槽的表面和沿着所述沟道孔的表面顺序地形成电荷储存层和隧道绝缘层；以及 在所述隧道绝缘层上形成半导体层。
全文摘要
本发明公开了一种三维非易失性存储器件，所述三维非易失性存储器件包括垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围每个导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。
文档编号H01L27/115GK103178065SQ20121045090
公开日2013年6月26日 申请日期2012年11月12日 优先权日2011年12月20日
发明者金锡九 申请人:爱思开海力士有限公司
技术领域：
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维非易失性存储器件、包括三维非易失性存储器件的存储系统以及制造三维非易失性存储器件的方法。
背景技术：
已经朝着可以改善集成度的方向研发了用于存储器件的技术。总体而言，为了改善存储器件的密度，已经研发了减小二维布置的存储器单元的尺寸的方法。根据二维(2D)存储器件的存储器单元的尺寸的减小，冲突和干扰会增加。结果，难以执行多电平单元(Multi Level Cell，MLC)操作。为了克服2D存储器件的限制，已经提出了具有三维(3D)结构的存储器件，具有3D结构的存储器件通过将存储器单元三维地布置在衬底上来改善密度。具有3D结构的存储器件可以有效地利用衬底的面积，使得与二维地布置存储器单元的情况相比改善了密度。
3D存储器件的存储器单元包括交替沉积的导电层和层间绝缘层以及穿通导电层和层间绝缘层的垂直沟道层。为了改善3D存储器件的可靠性，近来已经提出了各种技术。发明内容
本发明致力于提供一种3D非易失性存储器件、包括3D非易失性存储器件的存储系统以及制造3D非易失性存储器件的方法，所述3D非易失性存储器件包括穿通交替沉积的层间绝缘层和导电层的垂直沟道层。
本发明的一个示例性实施例提供了一种三维(3D)非易失性存储器件，所述3D非易失性存储器件包括:垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围每个导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。
本发明的另一个示例性实施例提供了一种存储系统，所述存储系统包括3D非易失性存储器件和存储控制器，所述3D非易失性存储器件包括:垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围每个导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。所述存储控制器被配置成控制3D非易失性存储器件。
本发明的另一个示例性实施例提供了一种制造3D非易失性存储器件的方法，所述方法包括以下步骤:在衬底上交替地沉积第一材料层和第二材料层；形成穿通第一材料层和第二材料层的垂直沟道层；通过刻蚀第一材料层和第二材料层在垂直沟道层之间形成缝隙；通过去除经由缝隙暴露出的第二材料层来形成沟槽；沿着缝隙的表面并沿着沟槽的表面顺序地形成电荷阻挡层、扩散阻挡层以及阻挡金属层；在阻挡金属层上形成填充沟槽的导电层；以及从每个沟槽之间的缝隙的表面，刻蚀导电层、阻挡金属层以及扩散阻挡层，使得形成在所述沟槽中的一个沟槽中的导电层、阻挡金属层以及扩散阻挡层与形成在所述沟槽中的另一个沟槽中的导电层、阻挡金属层以及扩散阻挡层分开。
图1A至图1C是说明根据本发明的示例性实施例的3D非易失性存储器件的部分的立体图。
图2A和图2B是说明根据扩散阻挡层的存在和不存在的扩散控制度的曲线图。
图3A至图3G是说明根据本发明的一个示例性实施例的制造3D非易失性存储器件的方法的截面图。
图4A至图4D是说明根据本发明的另一个示例性实施例的3D非易失性存储器件及其制造方法的截面图。
图5是示意性地说明根据本发明的一个示例性实施例的存储系统的框图。
具体实施方式
在下文中，将参照附图详细地描述本发明的示例性实施例。然而，本发明不限制于以下公开的实施例，并且可以采用各种方式来实施。提供实施例仅用于说明的目的，并且用于使本领域技术人员充分地理解本发明的范围，将基于本发明的权利要求来理解本发明的范围。
图1A至图1C是说明根据本发明的示例性实施例的3D非易失性存储器件的部分的立体图。
参见图1A至图1C，根据本发明的示例性实施例的3D非易失性存储器件包括垂直沟道层CH。垂直沟道层CH从衬底(未示出)突出，并且被布置成包括多个列和多个行的矩阵形式。每个垂直沟道层CH可以由包围绝缘层的管状的半导体材料层来形成，或者被形成为由半导体材料层形成的柱体的形状。
垂直沟道层CH由交替层叠的层间绝缘层11IA至11ID和导电层图案13IA至13IC包围。绝缘层141穿透层间绝缘层IllA至IllD和导电层图案131A至131C。绝缘层141形成在相邻的垂直沟道层CH之间，并且可以沿一个方向延伸。
导电层图案131A至131C形成在沟槽T内并且针对每个沟槽T是分开的，所述沟槽T形成在层间绝缘层IllA至IllD之间。沟槽T可以是限定要形成字线WL的区域的空间。
各个导电层图案131A至131C由阻挡金属(barrier metal)图案127a包围。阻挡金属图案127a形成在沟槽T内，并且针对每个沟槽T是分开的。
电荷阻挡层(charge blocking layer)123插入在垂直沟道层CH与阻挡金属图案127a之间，而扩散阻挡层(diffusion barrier layer) 125插入在阻挡金属图案127a与电荷阻挡层123之间。此外，电荷储存层117插入在电荷阻挡层123与垂直沟道层CH之间，而隧道绝缘层118插入在电荷储存层117与垂直沟道层CH之间。
可以形成电荷储存层117和隧道绝缘层118以便包围垂直沟道层CH的外壁。
如图1A所示，可以沿着沟槽T的表面形成电荷阻挡层123以包围阻挡金属图案127a，或者如图1B或IC所示，可以形成电荷阻挡层123以包围垂直沟道层CH的外壁。
如图1A和IB所示，可以沿着沟槽T的表面形成扩散阻挡层125以便包围阻挡金属图案127a。另外，如图1C所示，当扩散阻挡层125是绝缘层时，可以形成扩散阻挡层125以便包围垂直沟道层CH的外壁。
在沟槽T内的每个导电层图案131A至131C、以及包围每个导电层图案131A至131C的阻挡金属图案127a可以用作字线WL。在字线WL与垂直沟道层CH的交叉部分处限定有存储器单元晶体管。根据前述结构，根据本发明的本示例性实施例的存储器单元晶体管沿着垂直沟道层CH沉积以成三维布置。
各个导电图案131A至131C可以由多晶硅层或具有比多晶硅层低的电阻和大的功函数的材料层形成。例如，各个导电图案131A至131C可以由钨(W)形成。当各个导电图案131A至131C由具有高的功函数的材料层形成时，可以减小电荷经由电荷阻挡层123向电荷储存层的反向隧穿。当减小反向隧穿时，可增强存储器单元的保持特性。
阻挡金属图案127a可以由中断电荷阻挡层123与具有高的功函数的导电层图案131A至131C之间的反应的材料形成。另外，阻挡金属图案127a可以由具有高的功函数的材料层形成以减少反向隧穿。具有高的功函数的阻挡金属图案127a可以包含3族元素或5族元素。更具体地，阻挡金属图案127a可以由掺杂了 TiAlN、TaN或P型杂质的掺杂多晶硅层形成。当3族元素或5族元素的组成物在阻挡金属图案127a内增加时，阻挡金属图案127a的功函数可以增加。例如，可以通过在由TiAlN形成的阻挡金属图案127a中增加诸如铝(Al)的3族元素的含量来增加阻挡金属图案127a的功函数。
形成扩散阻挡层125以便减少或消除由热量造成的杂质从阻挡金属图案127a到电荷阻挡层123的扩散。扩散阻挡层125包含3族元素或5族元素。具体地，为了防止杂质从阻挡金属图案127a扩散，扩散阻挡层125包括与阻挡金属图案127a中所包括的杂质不同类型的杂质。例如，当阻挡金属图案127a包含3族元素时，扩散阻挡层125包括5族元素，而当阻挡金属图案127a包含5族元素时，扩散阻挡层125包含3族元素。如上所述，根据本发明的本示例性实施例，阻挡金属图案127a和扩散阻挡层125中包括不同类型的杂质，使得在扩散阻挡层125中包括来自阻挡金属图案127a中的第一杂质(例如，3族元素)，并且第一杂质可以被具有与第一杂质不同类型的第二杂质(例如，5族元素)抵消。因此，可以减少或消除第一杂质从阻挡金属图案127a到电荷阻挡层123的扩散。
图2A和图2B是说明根据扩散阻挡层的存在和不存在的扩散控制度的曲线图。
参见图2A，当未形成扩散阻挡层时，来自导电层图案131或阻挡金属图案127a的杂质扩散到电荷阻挡层123，由此引起电荷阻挡层123的特性的恶化。例如，当由TiAlN形成的阻挡金属图案127a中的Al扩散到电荷阻挡层123时，电荷阻挡层123会变为TiN，而Al会分散在电荷阻挡层123内。
参见图2B，当形成扩散阻挡层125时，来自导电层图案131或阻挡金属图案127a的杂质几乎不扩散到在扩散阻挡层125之下的电荷阻挡层123。
图3A至图3G是说明根据本发明的一个示例性实施例的制造3D非易失性存储器件的方法的截面图。具体地，图3A至图3G是说明制造图1A中示出的3D非易失性存储器件的方法的截面图。
参见图3A，在包括下部结构(未示出)的衬底上交替地沉积第一材料层IllA至IllD和第二材料层113A至113C。随后将参照图4A至图4D来描述包括下部结构的衬底。
第一材料层IllA至IllD是用于层间绝缘层的材料层，以便使随后要形成的导电层图案的空间绝缘并且分开导电层图案，并且第一材料层IllA至IllD可以由氧化物层形成。第二材料层113A至113C形成在要形成有字线的层上，并且可以由相对于第一材料层IllA至IllD具有不同刻蚀选择性的材料来形成。第一材料层IllA至IllD和第二材料层113A至113C所沉积的层数目根据要沉积的存储器单元的数目来确定。
参见图3B，通过刻蚀第一材料层IllA至IllD和第二材料层113A至113C，来形成穿通第一材料层IllA至IllD和第二材料层113A至113C的多个沟道孔115。
参见图3C，在沟道孔115的表面上顺序形成电荷储存层117和隧道绝缘层118。电荷储存层117可以是能够捕获电荷的氮化物层，而隧道绝缘层118可以由氧化硅层形成。
接着，在隧道绝缘层118上形成垂直沟道层CH。垂直沟道层CH可以由半导体材料形成。沿着隧道绝缘层118的表面将垂直沟道层CH形成为管状，或垂直沟道层CH在填充形成有隧道绝缘层118的沟道孔115的内部的同时而形成。当将垂直沟道层CH形成为管状时，可以用绝缘层119来填充管状的垂直沟道层CH的内部。
参见图3D，通过刻蚀第一材料层IllA至IllD和第二材料层113A至113C来形成缝隙121。缝隙121可以形成在相邻的垂直沟道层CH之间，并且沿着一个方向扩展。因此，第一材料层IllA至IllD和第二材料层113A至113C的侧壁经由缝隙121而暴露出来。第一材料层IllA至IllD和第二材料层113A至113C可以由缝隙121而分开。
参见图3E，可以通过刻蚀工艺来去除经由缝隙121暴露出的第二材料层113A至113C。因此在相邻的第一材料层IllA至IllD之间形成沟槽T。
第一材料层IllA至IllD和第二材料层113A至113C由具有不同刻蚀选择性的材料形成，使得根据刻蚀剂，仅第二材料层113A至113C被选择性地刻蚀。
参见图3F，沿着包括沟槽T的整个结构的表面形成电荷阻挡层123。电荷阻挡层123可以由图2中描述的材料形成。此后，在电荷阻挡层123上形成扩散阻挡层125。扩散阻挡层125可以利用包含前面参照图2描述的3族元素或5族元素的源气体，经由等离子体工艺形成。随后，在扩散阻挡层125上形成阻挡金属层127。阻挡金属层127可以由前面参照图2描述的阻挡金属图案的材料形成。接着，在阻挡金属层127上形成完全地掩埋沟槽T的内部的导电层131。导电层131可以由前面参照图2描述的导电层图案的材料形成。
参见图3G，以使形成在沟槽T的内部的导电层131、扩散阻挡层125以及阻挡金属层127彼此分开的方式刻蚀缝隙121内部的导电层131、扩散阻挡层125以及阻挡金属层127。因此，针对每个图案，导电层图案131AU31B以及131C、阻挡金属图案127a以及扩散阻挡层125是分开的。导电层131AU31B以及131C和阻挡金属图案127a可以用作字线。然后，用绝缘层141填充缝隙121的内部。
尽管在附图中未示出，为了形成图1B中所示的3D非易失性存储器件，执行与参照图3A和图3B描述的工艺相同的工艺，首先与参照图3C描述的工艺不同地在沟道孔115的表面上形成电荷阻挡层123，然后顺序形成电荷储存层117、隧道绝缘层118以及垂直沟道层CH。接着，执行与参照图3D和图3E描述的工艺相同的工艺，然后执行与参照图3F和图3G描述的工艺相同的随后工艺，但是不执行与参照图3F描述的形成电荷阻挡层123的工艺。
尽管在附图中未示出，但是为了形成在图1C中描述的3D非易失性存储器件，执行与参照图3A和图3B描述的相同的工艺，首先与参照图3C描述的工艺不同地在沟道孔115的表面上形成作为绝缘层的扩散阻挡层125，然后顺序形成电荷阻挡层123、电荷储存层117以及隧道绝缘层118以及垂直沟道层CH。接着，执行与参照图3D和图3E描述的相同的工艺，随后执行与参照图3F和图3G描述的工艺相同的工艺。然而，不执行参照图3F描述的形成电荷阻挡层123和扩散阻挡层125的工艺。
图4A至图4D是说明根据本发明的另一个示例性实施例的3D非易失性存储器件及其制造方法的截面图。
参见图4A，在衬底201上形成层间绝缘层203，然后在层间绝缘层203上形成第一管道栅层205。然后，在第一管道栅层205内形成管道沟槽，并且用牺牲层207来填充每个管道沟槽的内部。接着，还可以在包括被牺牲层207掩埋的管道沟槽的第一管道栅层205上形成第二管道栅层209。可以形成第二管道栅层209以便增强施加到管道沟道层的内部的电场。包括第一管道栅层205和第二管道栅层209的管道栅层PG可以由与参照图2描述的导电层图案相同的材料形成。
然后，以与参照图3A描述的方式相同的方式，在包括被牺牲层207填充的管道栅层PG的下部结构上交替沉积第一材料层211A至211D和第二材料层213A至213C。接着，以与参照图3B描述的方式相同的方式，通过刻蚀第一材料层211A至211D和第二材料层213A至213C来形成多个沟道孔215。牺牲层207的两个端部都被沟道孔215对暴露出来。
参见图4B，去除经由沟道孔215暴露出的牺牲层207。因此，管道栅层PG经由去除了牺牲层207的区域暴露出来。接着，沿着去除了牺牲层207和沟道孔215的区域的表面形成由与参照图3C描述的材料相同的材料形成的电荷储存层217和隧道绝缘层218。然后，由与参照图3C描述的材料相同的材料形成沟道层CH和绝缘层219。接着，部分地去除绝缘层219，并用多晶硅层填充去除了绝缘层219的区域，以形成结区Jn。
沟道层CH包括:管道沟道层CH_P，所述管道沟道层CH_P形成在去除了牺牲层207的管道沟槽的内部；和由突出的第一垂直沟道层CHl和第二垂直沟道层CH2构成的对，所述由突出的第一垂直沟道层CHl和第二垂直沟道层CH2构成的对与每个管道沟道层CH P的两个端部连接。第一垂直沟道层CHl和第二垂直沟道层CH2每两行交替地布置。
参见图4C，经由与参照图3C描述的工艺相同的工艺来形成缝隙221。缝隙221可以形成在第一垂直沟道层CHl的行之间的每个空间中，或者形成在第二垂直沟道层CH2的行之间的每个空间中，或可以形成在第一垂直沟道层CHl与第二垂直沟道层CH2之间。
接着，经由与参照图3E描述的工艺相同的工艺来去除经由缝隙221暴露出的第二材料层213A至213C，以在第一材料层21IA至21ID之间形成沟槽T。
然后，经由与参照图3E描述的工艺相同的工艺来顺序形成电荷阻挡层223、扩散阻挡层225以及阻挡金属层227。
参见图4D，经由与参照图3E描述的工艺相同的工艺，用导电层来填充沟槽T的内部。然后，经由与参照图3G描述的工艺相同的工艺，在沟槽T的内部形成针对每个字线WL或每个选择线DSL和SSL而分开的导电层、阻挡金属图案227a以及扩散阻挡层225。接着，用绝缘层241来填充缝隙221的内部。
可以在通过去除第二材料层213A至213C之中最上层的第二材料层213C而形成的沟槽T的内部形成漏极选择线DSL或源极选择线，而可以在其余的沟槽T的内部形成字线WL。
或者，可以在通过去除第二材料层213A至213C而形成的全部沟槽T的内部形成字线WL。在这种情况下，在之前的工艺中不形成结区Jn。进而，在形成绝缘层241之后，可以经由单独的工艺形成结区Jru漏极选择线DSL以及源极选择线SSL。
将漏极选择线DSL形成为包围第一垂直沟道层CHl，并且将源极选择线SSL形成为包围第二垂直沟道层CH2。根据情况，可以将漏极选择线DSL形成为包围第一行或第二行中的第一垂直沟道层CH1，或者可以将源极选择线SSL形成为包围第一行或第二行中的第二垂直沟道层CH2。
接着，在与第二垂直沟道层CH2连接的结区Jn上形成源极线SL，并且在与第一垂直沟道层CHl连接的结区Jn上形成位线接触插塞BLC。然后，在位线接触插塞BLC上形成位线BL。
经由前述的工艺，如参照图2所说明的，在字线WL与垂直沟道层CHl和CH2的交叉处限定存储器单元晶体管。另外，在漏极选择线DSL与第一垂直沟道层CHl的交叉处限定漏极选择晶体管，而在源极选择线SSL与第二垂直沟道层CH2的交叉处限定源极选择晶体管。另外，在管道栅层PG与管道沟道层CH_P的交叉处限定管道晶体管。
图5是示意性是说明根据本发明的一个示例性实施例的存储系统的框图。
参见图5，根据本发明的本示例性实施例的存储系统500包括存储器件520和存储控制器510。
存储器件520包括前面参照图2和图4D描述的3D非易失性存储器件中的至少一种。即，存储器件520包括:垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。
存储控制器510控制主机与存储器件520之间的数据交换。另外，存储控制器510可以包括用作处理单元512的操作存储器的SRAM 511。另外，存储控制器还可以包括主机接口 513和存储器接口 515。主机接口 513可以包括用于存储系统500与主机之间的数据交换的协议。存储器接口 515可以建立存储控制器510与存储器件520之间的访问。另外，存储控制器510还可以包括纠错模块ECC 514。纠错模块514可以检测并纠正从存储器件520中读取的数据中的错误。尽管未示出，但是存储系统500还可以包括储存用于与主机接口的码数据的ROM器件。存储系统500可以用作便携式数据储存卡。另外，存储系统500可以被实施为可以组成计算机系统的硬盘的固态盘(SSD)。
根据本发明的示例性实施例，在电荷阻挡层与阻挡金属层之间形成扩散阻挡层，使得可以减少杂质从阻挡金属层到电荷阻挡层的扩散。
从前面的描述可以理解的是，出于说明的目的本文已经描述了本发明的各种实施例，并且在不脱离本发明的范围和精神的情况下可以进行各种修改。因此，本文公开的各种实施例不意为限制，而由所附权利要求来限制真正的范围和精神。
权利要求
1.一种三维非易失性存储器件，包括: 垂直沟道层，所述垂直沟道层从衬底突出； 层间绝缘层和导电层图案，所述层间绝缘层和所述导电层图案沿着所述垂直沟道层交替地沉积； 阻挡金属图案，所述阻挡金属图案包围所述导电层图案中的每个； 电荷阻挡层，所述电荷阻挡层插入在所述垂直沟道层与所述阻挡金属图案之间；以及 扩散阻挡层，所述扩散阻挡层插入在所述阻挡金属图案与所述电荷阻挡层之间。
2.如权利要求1所述的三维非易失性存储器件，其中，所述阻挡金属图案包含3族元素，而所述扩散阻挡层包含5族元素。
3.如权利要求1所述的三维非易失性存储器件，其中，所述阻挡金属图案包含5族元素，而所述扩散阻挡层包含3族元素。
4.如权利要求1所述的三维非易失性存储器件，其中，所述阻挡金属图案包括掺杂的多晶硅、氮化钛铝TiAlN或氮化钽TaN。
5.如权利要求1所述的三维非易失性存储器件，其中，所述导电层图案包括具有比多晶硅的低的电阻的材料。
6.如权利要求1所述的三维非易失性存储器件，还包括: 管道栅，所述管道栅形成在所述层间绝缘层与所述衬底之间；以及 管道沟道层，所述管道沟道层形成在所述管道栅中，并且与所述垂直沟道层中的垂直沟道层对耦接。
7.一种存储系统，包括: 三维非易失性存储器件，包括: 垂直沟道层，所述垂直沟道层从衬底突出， 层间绝缘层和导电层图案，所述层间绝缘层和所述导电层图案沿着所述垂直沟道层交替地沉积， 阻挡金属图案，所述阻挡金 属图案包围所述导电层图案中的每个， 电荷阻挡层，所述电荷阻挡层插入在所述垂直沟道层与所述阻挡金属图案之间，以及 扩散阻挡层，所述扩散阻挡层插入在所述阻挡金属图案与所述电荷阻挡层之间；以及 存储控制器，所述存储控制器被配置成控制所述三维非易失性存储器件。
8.—种制造三维非易失性存储器件的方法，包括以下步骤: 在衬底上交替地沉积第一材料层和第二材料层； 形成穿通所述第一材料层和所述第二材料层的垂直沟道层； 通过刻蚀所述第一材料层和所述第二材料层，在所述垂直沟道层之间形成缝隙； 通过去除经由所述缝隙暴露出的所述第二材料层来形成沟槽； 沿着所述缝隙的表面并沿着所述沟槽的表面顺序地形成电荷阻挡层、扩散阻挡层以及阻挡金属层； 在所述阻挡金属层上形成填充所述沟槽的导电层；以及 从每个沟槽之间的缝隙的表面，刻蚀所述导电层、所述阻挡金属层以及所述扩散阻挡层，使得形成在所述沟槽中的一个沟槽中的导电层、阻挡金属层以及扩散阻挡层与形成在所述沟槽中的另一个沟槽中的导电层、阻挡金属层以及扩散阻挡层分开。
9.如权利要求8所述的方法，其中，所述第一材料层是具有第一刻蚀选择性的层间绝缘层，而所述第二材料层是具有与所述第一刻蚀选择性不同的第二刻蚀选择性的牺牲层。
10.如权利要求8所述的方法，其中，所述阻挡金属层包含3族元素，而所述扩散阻挡层包含5族元素。
11.如权利要求8所述的方法，其中，所述阻挡金属层包含5族元素，而所述扩散阻挡层包含3族元素。
12.如权利要求8所述的方法，顺序地形成所述扩散阻挡层的步骤包括以下步骤: 利用包含3族元素或5族元素的源气体执行等离子体处理。
13.如权利要求8所述的方法，其中，所述阻挡金属层包括掺杂的多晶硅、氮化钛铝TiAlN或氮化钽TaN。
14.如权利要求8所述的方法，其中，所述导电层包括具有比多晶硅低的电阻的材料。
15.如权利要求8所述的方法，其中，形成所述垂直沟道层的步骤包括以下步骤: 通过刻蚀所述第一材料层和所述第二材料层来形成沟道孔； 沿着每个沟道孔的表面，顺序地形成电荷储存层和隧道绝缘层；以及 在所述隧道绝缘层上形成半导体层。
16.如权利要求8所述的方法，还包括以下步骤: 在所述衬底上形成管道栅； 在所述管道栅中形成牺牲层；以及 在所述牺牲层上交替地沉积所述第一材料层和所述第二材料层。
17.如权利要求16所述的方法，其中，形成所述垂直沟道层的步骤包括以下步骤: 通过刻蚀所述第一材料层和所述第二材料层，来形成延伸到所述牺牲层的顶表面的沟道孔对； 去除所述牺牲层以形成与所述沟道孔对连接的管道沟槽； 沿着所述管道沟槽的表面和沿着所述沟道孔的表面顺序地形成电荷储存层和隧道绝缘层；以及 在所述隧道绝缘层上形成半导体层。
全文摘要
本发明公开了一种三维非易失性存储器件，所述三维非易失性存储器件包括垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层图案，所述层间绝缘层和导电层图案沿着垂直沟道层交替地沉积；阻挡金属图案，所述阻挡金属图案包围每个导电层图案；电荷阻挡层，所述电荷阻挡层插入在垂直沟道层与阻挡金属图案之间；以及扩散阻挡层，所述扩散阻挡层插入在阻挡金属图案与电荷阻挡层之间。
文档编号H01L27/115GK103178065SQ20121045090
公开日2013年6月26日 申请日期2012年11月12日 优先权日2011年12月20日
发明者金锡九 申请人:爱思开海力士有限公司
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