多栅格曝光方法
专利名称：多栅格曝光方法
技术领域：
本发明涉及半导体领域，更具体地，涉及多栅格曝光方法。
背景技术：
半导体集成电路(IC)工业已经历快速增长。在IC演进过程中，随着几何尺寸(即，可以使用制造工艺生产的最小部件(或者线路))的缩减，功能密度(即，单位芯片面积互连器件的数量)已普遍增加。这种尺寸缩减工艺通常通过提高生产效率和降低相关成本提供优势。这种尺寸缩减工艺也增加了加工和制造IC的复杂性，并且对于这些意识到的优势，在IC制造中需要类似的发展。例如，由于半导体工业已经发展进入寻求更高器件密度、更高性能以及更低成本的纳米技术工艺节点，对光刻工艺需要更严格的要求。例如，已利用诸如沉浸式光刻、多重图案化、超紫外线(EUV)光刻和电子束光刻的技术以支持较小器件的临界尺寸(CD)要求。然而，这样的光刻方法可能导致对较小器件要求的CD有不利影响的截断误差。某些补偿方法，例如增加在曝光栅格中的像素的数量以及曝光前数据预处理/计算，已用于最小化截断误差。然而，这些补偿方法增加了制造时间和成本。因此，虽然现有的光刻方法大体上是胜任的，但是并不是在所有方面都令人满意。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括:接收包括栅格上的目标图案的集成电路(IC)布局；接收多栅格结构·，所述多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段；以及实施多栅格曝光以将所述目标图案曝光到衬底上，从而在所述衬底上形成电路部件图案，其中实施所述多栅格曝光包括:在第二方向上横穿所述衬底的表面扫描所述第一曝光栅格段并在所述第一曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，所述第一方向与所述第二方向相互正交；和在所述第二方向上横穿所述衬底的表面扫描所述第二曝光栅格段并在所述第二曝光栅格段的扫描期间将所述目标图案曝光到所述衬底上，其中，实施在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，使得在所述第一方向发生所曝光目标图案的亚像素位移，其中，在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上包括将所述曝光延迟增量时间(At)，使得在所述第二方向上发生所曝光目标图案的亚像素位移。在可选实施例中，所述IC布局设计的所述栅格包括第一二维(2D)像素阵列，所述第一 2D像素阵列中的每个像素都具有第一长度和第一宽度，并且所述第一 2D像素阵列中的每个像素都具有第一尺寸，所述第一尺寸是所述第一长度和所述第一宽度的函数；其中，所述第一曝光栅格段和所述第二曝光栅格段包括第二二维(2D)阵列像素，所述第二 2D像素阵列中的每个像素都具有第二长度和第二宽度，并且所述第二 2D像素阵列中的每个像素都具有第二尺寸，所述第二尺寸是所述第二长度和所述第二宽度的函数；以及其中，所述第二尺寸大于所述第一尺寸。在可选实施例中，其中:配置所述第一 2D像素阵列中的每个像素的所述第一尺寸，使得所述目标图案的边界基本上对准在所述第一 2D像素阵列的像素的边界内。在可选实施例中，计算所述偏移量使得所述偏移量与曝光栅格段的数量相乘等于所述第二宽度。在可选实施例中，所述IC布局设计的所述栅格是图形数据库系统(GDS)栅格。在可选实施例中，所述第一曝光栅格段和所述第二曝光栅格段相互等量偏移。在可选实施例中，将所述目标图案曝光在所述衬底上包括光刻工艺。在可选实施例中，所述光刻工艺包括电子束(e_束)工艺。在可选实施例中，所述目标图案包括第一目标电路图案和第二目标电路图案；其中，所述第一目标电路图案和第二目标电路图案不同；以及其中，实施所述多栅格曝光包括以单扫描方式将所述第一目标电路图案和所述第二目标电路图案曝光到在所述衬底上。根据本发明的另一个方面，提供了一种方法，包括:
在第一方向上扫描衬底使得多栅格结构覆盖所述衬底，所述多栅格结构包括第一曝光栅格段和第二曝光栅格段，所述第一曝光栅格段和所述第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列，所述第一曝光栅格段在第二方向上相对于所述第二曝光栅格段偏移，所述第一方向与所述第二方向相互正交；将目标图案曝光在所述第一曝光栅格段下面的所述衬底上，所述目标图案被限定在集成电路(IC)布局设计的栅格上，所述IC布局设计的所述栅格包括以具有行和列的栅格图案布置的2D像素阵列；将所述目标图案曝光在所述第二曝光栅格段下面的所述衬底上，使得在所述第二方向上发生所曝光目标图案的亚像素位移；以及将所述目标图案在所述第二曝光栅格段下面的所述衬底上的曝光延迟增量时间(At),使得在所述第一方向上发生所曝光目标图案的亚像素位移。在可选实施例中，计算偏移量使得所述偏移量与曝光栅格段的数量相乘等于所述2D像素阵列的像素的宽度。在可选实施例中，以扫描速度(Vs)实施扫描并且其中,所述第一方向上的所述亚像素位移是所述Λ t和所述Vs的函数。在可选实施例中，所述Λ t和所述Vs是常数，并且其中，所述第一方向上的所述亚像素位移=Vs* At。在可选实施例中，扫描所述衬底包括:在所述第一方向上扫描所述衬底，使得所述第一曝光栅格段和所述第二曝光栅格段同时覆盖在所述衬底上；以及将所述目标图案曝光在所述第一曝光栅格段和所述第二曝光栅格段下面的所述衬底上包括将所述目标图案同时曝光在所述第一曝光栅格段和所述第二曝光栅格段下面的所述衬底上。
根据本发明的又一个方面，提供了一种方法，包括:接收包括多个曝光栅格段的多栅格结构，所述多个曝光栅格段中的每一个都包括以栅格图案布置的相同尺寸的像素，所述多个曝光栅格段中的每一个都在第一方向上以部分像素宽度相互偏移；接收限定半导体器件的电路部件的目标图案；形成通过衬底上的所述目标图案限定的电路部件图案，其中，形成所述电路部件图案包括:在第二方向上扫描所述衬底，使得所述多个曝光栅格段中的每一个都适时覆盖所述衬底的一处，所述第二方向与所述第一方向正交；和在所述多个曝光栅格段中的每一个都覆盖所述衬底时实施光刻工艺，使得所述目标图案曝光在下面的衬底上，从而在下面的衬底上形成所述电路部件图案，其中，对于所述多个曝光栅格段中的每一个，在所述第一方向上发生所形成电路部件图案的亚像素位移，其中，实施所述光刻工艺包括将在下面的衬底上的所述目标图案的曝光延迟增量时间(At)，使得在所述第二方向上发生所形成电路部件图案的亚像素位移。在可选实施例中，所述At是扫描所述多栅格结构的一个像素所需要的小部分时间。在可选实施例中，所述At是所述多个曝光栅格段的曝光栅格段的数量的函数。在可选实施例中，对于所述多`个曝光栅格段中的每一个曝光栅格段，在所述光刻工艺期间独立地应用所述At。在可选实施例中，以扫描速度(Vs)实施所述扫描，其中，所述At和所述Vs是常数，以及其中，所述第二方向上的所述亚像素位移是所述At和所述Vs的函数。在可选实施例中，计算所述偏移量使得所述偏移量与所述多个曝光栅格段的曝光栅格段的数量相乘等于所述多个曝光栅格段的像素的宽度。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图1示出了根据本发明各个方面的一种多栅格曝光方法的流程图。图2示出了根据本发明各个方面的包括目标图案的GDS IC布局设计的俯视图。图3示出了根据本发明各个方面的可图案化有图2的目标图案的晶圆的俯视图。图4示出了根据本发明各个方面的包括曝光栅格的曝光布局的俯视图。图5示出了根据本发明各个方面的图4的曝光布局的部分俯视图。图6示出了根据本发明各个方面的图4的曝光布局的俯视图。图7示出了根据本发明各个方面的包括多栅格结构的曝光布局的俯视图。图8A至图8D示出了根据图1的方法实施多栅格曝光的俯视图。
具体实施例方式以下公开内容提供了用于实施本发明不同特征的许多不同的实施例或者实例。下面描述了部件或者布置的具体实例以简化本发明。当然，这些仅是实例并不旨在限制本发明。例如，下面描述中的第一部件形成在第二部件上方或者第二部件上可以包括第一部件和第二部件直接接触形成的实施例，并且还可以包括另外的部件可以在第一部件和第二部件之间形成的实施例，使得第一和第二部件可以不直接接触。另外，本发明可以在各种实例中重复标号和/或字符。这种重复用于简化和清楚的目的并且其本身不指定所述讨论的各种实施例和/或结构之间的关系。此外，本文公开的部件可以在不偏离本发明范围的情况下以与本文示出的示例性实施例不同的方式布置、结合或者配置。应当理解，尽管本文没有明确描述，本领域技术人员可以设计出体现本发明原理的各种等效结构。由于半导体制造技术继续演进，已采用光刻工艺实现增加功能密度以及降低器件尺寸。光刻的一种形式是电子束(e_束)光刻。在e-束光刻中，e-束装置发射出横穿被覆盖有光刻胶膜的衬底的表面、以图案化方式的电子束。这种工艺可以称为曝光工艺。随后采用显影工艺以选择性去除光刻胶膜的曝光区或者非曝光区。光刻胶膜的显影造成图案化的光刻胶膜，可以用作图案化掩模以在后续的制造工艺中图案化衬底(或者衬底的其他层)。
参照图1至图8，下面描述了方法100。图1示出了根据本发明各个方面的多栅格曝光方法流程图。方法100开始于框102,接收包括在栅格上的目标图案(target pattern)的集成电路(IC)布局设计。在框104中，接收多栅格结构。多栅格结构可以包括任何数量的曝光栅格段。例如，在本实施例中，多栅格结构包括第一、第二、第三以及第四曝光栅格段。在框106中，实施多栅格曝光以曝光在衬底上的目标图案。多栅格曝光可以包括使用多栅格曝光结构来扫描衬底使得目标图案曝光在衬底上的光刻工艺。进一步，多栅格曝光包括在扫描方向将曝光延迟(或持续)预确定的时间段。在框110中，完成制造。应当理解，方法100可以包括在单扫描或者多扫描工艺中形成任何数量(例如，η个)的各种一致或不一致尺寸/形状的图案。可在方法100之前、之中以及之后提供另外的步骤，并且，对于方法的其他实施例，所述的一些步骤可被取代或者去除。下面的讨论示例说明了根据图1的方法100的多栅格曝光工艺的实施例。图2示出了根据本发明各个方面的包括目标图案210的集成电路(IC)布局设计200的俯视图。目标图案210限定了每个均具有目标电路图案212、214、216、218和220的半导体电路部件。IC布局设计200可生成为计算机文件,例如，图形数据库系统(graphicdatabase system, GDS)类型文件、开放布线图系统交换标准(Open artwork systeminterchange standard, OASIS)类型文件或者任何合适的类型文件。⑶S或者OASIS文件是用于IC布局布线图(IC layout artwork)的数据交换的数据库文件。例如，这些文件可以具有用于表示平面几何图形、文本标签以及IC布局的其他布局信息的二进制文件格式。⑶S或者OASIS文件每个可以包含多层。⑶S或者OASIS文件可以被用于重构IC布局布线图，并且就其本身而言可以在制造工具之间传送或者共享。如上所述，目标图案210限定了半导体电路部件。由目标图案210限定的半导体电路部件可以包括各种器件的部件，例如，无源元件，如电阻器、电容器、电感器和/或熔丝；以及有源元件，如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物场效应晶体管(CMOS)、鳍式场效应晶体管(FINFET)、高电压晶体管和/或高频晶体管；其他合适的部件。仍然参照图2，通过实例示出了简化的IC布局设计200，但不局限于实例。IC布局设计200包括目标图案210，目标图案210包括多个在栅格222上具有多边形形状的目标电路图案212、214、216、218和220。目标电路图案212、214、216、218和220具有y0高，x0宽，并且通过xO-1至xO-4距离间隔开。在示例性实施例中，目标电路图案212、214、216、218和220的每个都具有相同的高度y0和相同的宽度xO。在可选的实施例中，他们具有不同的高度和宽度。进一步地，在示例性实施例中，每个目标电路图案212、214、216、218和220等距离地相互间隔开。换句话说，距离xO-Ι、xO-2、xO-3和x0_4是相等的。尽管示例性实施例中示出了多个相似的目标电路图案，但目标图案可以提供为不同的目标电路图案并且每一个都具有变化的尺寸且相互之间具有变化的距离。尺寸可以指目标电路图案的物理尺寸或者与IC布局设计200内的每个目标电路图案关联的数据量。栅格222包括以具有行和列的栅格图案布置的像素的二维(2D)阵列。栅格222可以为GDS栅格。像素的2D阵列中的每个像素都具有由像素的长度和宽度确定的尺寸(例如，面积)。像素的2D阵列中的每个像素均可以为相同尺寸。选择栅格222的像素尺寸(例如，面积)，使得如图所示目标图案210的边界基本上对准在栅格222的像素边界内。在坐标系统中像素经常使用点或正方形来表示。每个像素都具有曝光强度值(由数字表示)以及位置地址(与其坐标相对应)。栅格222中的像素分成两种类型:目标图案210的内部像素和外部像素。对于·内部像素(或者外部像素，反之亦然)，光刻曝光剂量被设为最大强度(或最小强度，反之亦然)，其分别被称为黑色或者白色。图3示出了根据本发明各种实施例的其上可以图案化(图2的)目标图案210的晶圆300的俯视图。晶圆300包括衬底(例如，半导体衬底)、掩模(光掩模或中间掩模(reticle)，统称为掩模)，或者在其上进行处理以产生材料层、图案部件和/或集成电路的任何基底材料。例如，晶圆300包括元素半导体(包括晶体硅和/或锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe，GaAsP，AlInAs，AlGaAs, GaInAs, GaInP和/或GaInAsP);或者它们的组合。合金半导体可以具有梯度SiGe部件，其中Si和Ge成分从梯度SiGe部件的一个位置的一种比率变化到另一位置的另一种比率。合金SiGe可以形成在硅衬底上方。SiGe衬底可以是应变的。此外，半导体衬底可以为绝缘体上娃(SOI) O在一些实例中，半导体衬底可包括掺杂的外延层。在一些实例中，半导体衬底可包括多层复合半导体结构。可选地，晶圆200可包括非半导体材料，例如，用于薄膜晶体管液晶显示器(TFT-LCD)器件的玻璃衬底，或者用于光掩模(掩模)的熔融石英或者氟化钙。仍然参照图3，晶圆300被分成曝光区域310-1、310-2、310-3、...、以及310_n。区域310通过切割线(或通道)312而分隔或限定。在本实施例中，切割线312配置在每个区域310之间以识别每个区域310的周界。曝光区域包括通过曝光工艺(例如，光学曝光或者电子束(e-束)曝光)曝光的衬底的区域。因此，当晶圆300经受光刻工艺时，曝光工艺可用于将图案转移至每个区域(即，310-1、310-2、310-3、...、310-n)的衬底以将集成电路形成到在每个区域310内的衬底上。图4不出了根据本发明各个方面的曝光布局的俯视图。参照图4,曝光布局400包括具有多个目标电路图案212、214、216、218和220的目标图案210。曝光布局400进一步包括曝光栅格410。曝光栅格410使用以Y方向在衬底上方扫描的光刻曝光工艺来在晶圆300的衬底上曝光目标图案210(包括多个目标电路图案212、214、216、218和220)，从而在曝光栅格410下面的衬底上形成电路部件图案。曝光栅格410包括以具有行和列的栅格图案布置的像素的二维(2D)阵列。像素的2D阵列中的每个像素都具有由其长度和宽度确定的尺寸(例如，面积)。曝光栅格410中的像素大于IC布局设计200的栅格222中的像素。像素通常用点或正方形来表示。每个像素都具有曝光强度值(由数字量表示)以及位置地址(与其坐标相对应)。光刻曝光工艺一个像素接着一个像素(或者多个像素接着多个像素)地横穿将被图案化的衬底表面进行扫描。特别地，由于制造约束，曝光栅格410的像素尺寸通常实质上大于IC布局设计200的栅格222的像素尺寸，从而随着扫描时间的最小化，工艺输出量增加。例如，栅格222的像素尺寸可以在大约0.1纳米到0.5纳米的范围内并且曝光栅格410的像素尺寸可以在大约I纳米到大约5纳米的范围内。应当理解，像素可以为任何尺寸(根据设计需求)，并且除非明确主张，否则本文提供的范围仅是示例性的并不局限于该范围。由于曝光栅格410的像素尺寸明显大于IC布局设计200的栅格222的像素尺寸，因此IC布局设计200的目标图案210的边界可能会与曝光栅格410的一些位置中的像素边界不匹配。这种失配在曝光栅格410中产生部分填充像素,称为像素截断(pixel truncation)。像素截断可以为过少包括或者过多包括(under-1nclusive orover-1nclusive)。换句话说,如果由于没有满足覆盖区域的阈值而没有写入像素,则可能发生像素截断，从而造成过少包括的截断。在另一方面，如果由于满足覆盖区域的阈值而写入像素，则可以出现像素截断，从而造成过多包括的截断。例如，阈值可以为50%值，使得如果曝光栅格410中像素的像素面积的50%以上被目标图样覆盖，则在扫描期间包括并曝光该像素，而如果曝光栅格410中像素的像素面积的50 %以下被目标图样覆盖，则在扫描期间不包括该像素并且不对其进行曝光。应当理解，根据设计需求可以用任何数值和/等式表示阈值，如下进一步描述，像素截断造成临界尺寸(⑶)误差以及质心(CM)偏离误差。图5示出了根据本发明各个方面的包括图4的曝光栅格410的曝光布局400的局部俯视图。像素截断在y方向由ΛΥ表示，而像素截断在X方向由ΛΧ表示。有源且因此曝光下面衬底的像素由“X”表示。在示例性实施例中，由于目标电路图案212在X方向直接适配在曝光栅格410中的像素内，因此目标电路图案212并不经历X方向的截断。然而，由于目标电路图案212的顶部部分在y方向没有适配在曝光栅格410的像素内，并且目标图案212覆盖面积大于为50%的阈值，因此目标电路图案212在y方向经历Λ Y像素截断(过多包括)。由于扫描曝光期间整个目标电路图案212向上延伸，因此过多包括会造成⑶误差。目标电路图案214在X方向经历ΛΧ1像素截断(过少包括)，因为目标电路图案214在X方向不直接适配在曝光栅格410的像素内并且目标图案214覆盖面积小于为50%的阈值。此外，目标电路图案214在X方向经历ΛΧ2像素截断(过多包括)，因为目标电路图案214在X方向不直接适配在曝光栅格410的像素内并且目标电路图案214覆盖面积大于为50%的阈值。由于整个目标电路图案214曝光时在X方向向右位移，过少/过多包括组合导致CM偏离误差。目标电路图案214在y方向上经历ΛΥ像素截断(过多包括)，因为目标电路图案214的顶部部 分在y方向没有适配在曝光栅格410的像素内并且大于为50%的阈值。由于整个目标电路图案214向上延伸，因此在y方向的过多包括导致在y方向的⑶误差。因此，由于过少包括和/或过多包括截断误差，目标图案210经历⑶误差和CM偏离误差。图6示出了根据本发明各种实施例的最后得到的曝光的俯视图。参照图6，在目标图案(图4的部件210)曝光到曝光棚格410下面的衬底上之后,在后曝光布局500中部件图案510形成在衬底上。形成的部件图案510包括多个形成的电路部件图案512、514、516,518和520。如图所示，后曝光布局500的形成部件图案510的形成电路部件图案512、514、516、518和520经历⑶误差和/或CM偏离误差。例如，由于形成的部件图案510在y方向延伸，所以每个电路部件512、514、516、518和520都在y方向经历⑶误差(比较图6的yl和图4的y0)。进一步地，所形成部件图案510中的特定形成电路部件图案在x方向经历CM偏离误差。例如，所形成的电路部件514在X方向经历CM偏离误差(比较图6的xl-1和图4的xO-Ι ;比较图6的xl-2和图4的x0_2)。如图所示，其他形成的部件图案也经历⑶/CM误差。应当理解，尽管在本实施例中没有示出X方向的⑶误差，但根据像素截断发生率可能发生X方向的⑶误差。进一步，应当理解，由于⑶/CM误差(起因于截断误差)不仅是像素尺寸的函数而且是像素强度的函数，所以曝光仿真对确定最后的CD/CM误差可能是必需的。图7示出了根据本发明各种实施例的包括多栅格结构的曝光布局的俯视图。参照图7，曝光布局600包括多栅格结构610 (包括曝光栅格段610-1、610-2、610-3和610-4)。多栅格结构610的曝光栅格段610-1、610-2、610-3和610-4在x方向以偏移量Λ χ相互偏离。可以计算偏移量Ax使得每段在χ方向上都可以相互等量偏移。例如，示例性实施例表示包括4个曝光栅格段的多栅格结构610。同样地，计算每个曝光栅格段610-1、610-2、610-3和610-4在χ方向上设计的偏移量Λ χ使得多栅格结构610的每个像素的偏移相同(例如，每个曝光栅格段61 0-1、610-2、610-3和610-4偏移像素宽度的1/4)。换句话说，计算偏移量Λ χ使得偏移量Λ χ与曝光栅格段的数量(例如，4)相乘等于一个像素的宽度。尽管仅示出了 4个曝光栅格段，应当理解根据设计需求，可以采用任何数量的曝光栅格段。进一步地，应当理解，曝光栅格段不必为相互等量偏移。仍然参照图7，曝光布局600进一步包括目标图案200 (来自图2的设计布局200)，目标图案包括多个目标电路图案212、214、216、218和220。由于在y方向进行扫描的光刻曝光工艺中使用目标图案210，所以电路部件图案形成在晶圆上，该晶圆包括在多栅格结构610下面的衬底。明显地，扫描工艺将目标电路图案214、216、218和220曝光至多栅格结构610的每个曝光栅格段610-1、610-2、610-3和610-4，从而提供使CD误差和CM偏离误差最小化或者甚至消除(根据曝光栅格段的数量)的平均曝光。图8A-图8D示出了根据图1的方法实施多栅格曝光的实例的俯视图。为了简便，仅示出了一个目标电路图案212的曝光。应当理解，根据本文公开的方法其他目标电路图案(例如，214、216、218和220)可以被同时或者按顺序曝光。参照图8A，提供了多栅格结构610。多栅格结构610类似于图6的多栅格结构610。由于存在扫描工艺，以根据设计需求确定的扫描速度(Vs)横穿下面的衬底612来扫描每个曝光栅格段。扫描是在y方向上并且是下面衬底612和多栅格结构610 (包括曝光栅格段610-1、610-2、610-3和610-4)之间的相对移动。曝光是将目标图案212图案化到衬底612上的光刻曝光工艺(例如，e-束)。
仍然参照图8A，在衬底612上方扫描曝光栅格段610_1使得目标电路图案212曝光在下面的衬底612上。为了限制扫描期间在y方向的曝光误差，扫描工艺提供了增量时间(At，delta time)的亚像素位移，增量时间可以是取决于Vs (扫描速度)和曝光栅格段数量的常量。At可以用于:使7方向上的像素曝光延迟所要求的小部分时间以横穿曝光栅格中的像素扫描衬底，从而获得对应于Vs和At的在y方向的Ay亚像素偏移(例如，Ay = Vs*At，其中Vs是扫描速度，At是时间延迟)。换句话说，实施曝光工艺包括将目标图案212在下面衬底612上的曝光延迟At，其中At是扫描穿过每个曝光栅格段(例如，610-1、610-2、610-3和610-n)中的像素的单个像素需要的小部分时间。例如，如果花费I秒穿过像素扫描衬底，并且具有四个曝光栅格段(例如，610-1、610-2、610-3和610-4)，那么At可以是等于1/4秒的常数，从而为每个曝光栅格段(例如，610-1、610-2、610-3和610-4)提供在y方向的亚像素位移。在本实例中，At独立地应用于每个曝光栅格段。然而，应当理解，可以提供任何数量的曝光栅格段和At值以根据扫描/曝光速度Vs和设计需求产生Ay亚像素位移。参照图SB，随着扫描继续，曝光栅格段610-2将目标电路图案212曝光(由X表示)到下面的衬底612上。此外，曝光栅格段610-1继续将目标电路图案212的其他部分曝光(由X表示)到下面的衬底612上。换句话说，随着扫描继续，曝光栅格段610-1和610-2同时覆盖衬底612，从而允许曝光栅格段610-1和610-2同时将目标电路图案212曝光在在下面的衬底612上。进一步，曝光栅格段610-2在y方向上具有对应于At的Ay亚像素位移。参照图SC，随着扫描继续，曝 光栅格段610-3将目标电路图案212的第一部分曝光(由X表示)到下面的衬底612上。此外，曝光栅格段610-1和610-2继续将目标电路图案212的其他部分曝光(由X表示)到下面的衬底612上。进一步，曝光栅格段610-3在y方向上具有对应于At的Ay亚像素位移。参照图8D，随着扫描继续，曝光栅格段610-4将目标电路图案212的第一部分曝光到(由X表示)下面的衬底612上。进一步地，曝光栅格段610-4在y方向上具有对应于At的Ay亚像素位移。此外，曝光栅格段610-2和610-3继续将目标电路图案212的其他部分曝光(由X表示)到下面的衬底612上。目标电路图案212通过每个曝光栅格段(图8A-8D的610-1，610-2，610-3和610-4)曝光到下面的衬底612上使得成为平均曝光从而在衬底612上形成电路部件图案。因此，所公开的方法使得提供二维位移(即，Λχ和Ay)的单扫描。每一曝光栅格的Λ χ位移是多栅格结构的χ方向偏移量的函数，并且每一曝光栅格的Ay位移是应用于多栅格结构中的每一曝光栅格的扫描速度Vs和时间延迟At的函数。本文公开的方法100的优点是:可以用多栅格结构结合扫描速度Vs的时延Λ t实施单扫描曝光，使得对于多栅格结构的每个曝光栅格产生Ax和Ay的二维位移，从而降低了截断误差(取决于多栅格结构的像素尺寸)。降低的/消除的像素截断有助于降低形成的电路图案的CD误差和CM偏离误差。因此，所公开的方法使得降低CD误差和CM偏离误差从而使得目标电路图案在衬底上适当形成和对准并因此提高了器件性能和可靠性。此外，所公开的方法不需要额外/复杂的预计算或者增加的像素密度(较小的像素尺寸增加了曝光时间)以实现降低CD/CM误差。因此，所公开的用于实现降低CD/CM误差的方法(在此描述的)易于实施当前的工艺并且提供了性价比高的方法。不同的实施例可具有不同的优点，并且没有特定的优点要求任何实施例必须具有。因此，提供了一种方法。一种示例性方法包括接收包括栅格上的目标图案的集成电路(IC)布局设计。所述方法进一步包括接收多栅格结构，多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段。所述方法进一步包括实施多栅格曝光以将目标图案曝光到衬底上，从而在衬底上形成电路部件图案，其中实施多栅格曝光包括:在第二方向横穿衬底的表面扫描第一曝光栅格段以及在第一曝光栅格段的扫描期间将目标图案曝光在衬底上，第一方向与第二方向相互正交；并且在第二方向上横穿衬底的表面扫描第二曝光栅格段以及在第二曝光栅格段的扫描期间将目标图案曝光到衬底上，其中在第二曝光栅格段扫描期间实施将目标图案曝光到衬底上使得在第一方向上发生所曝光目标图案的亚像素位移，其中在第二曝光栅格段的期扫描间将目标图案曝光到衬底上包括将曝光延迟增量时间(At)使得在第二方向上发生所曝光目标图案的亚像素位移。在一些实施例中，IC布局设计的栅格包括第一二维(2D)像素阵列，第一 2D像素阵列中的每个像素具有第一长度和第一宽度，第一 2D像素阵列中的每个像素具有是第一长度和第一宽度的函数的第一尺寸，第一曝光栅格段和第二曝光栅格段包括第二二维(2D)阵列像素，第二 2D像素阵列中的每一个像素都具有第二长度和第二宽度，第二 2D像素阵列的每一个像素具有是第二长度和第二宽度的函数的第二尺寸，并且第二尺寸大于第一尺寸。在各种实施例中，第一 2D像素阵列中的每个像素的第一尺寸被配置为使得目标图案的边界实质上对准在第一 2D像素阵列的像素的边界内。在某些实施例中，计算偏移量使得偏移量与曝光栅格段的数量相乘得到的值等于第二宽度。在进一步的实施例中，IC布局设计的栅格是图形数据库系统(GDS)栅格。在一些实施例中，第一曝光栅格段和第二曝光栅格段相互等量偏移。在各种实施例中，将目标图案曝光到衬底上包括光刻工艺。在另一些实施例中，光刻工艺包括电子束(e-束)工艺。在一些实施例中，目标图案包括第一目标电路图案和第二目标电路图案，其中第一目标电路图案和第二目标电路图案不同，并且其中实施多栅格曝光包括以单扫描方式将第一目标电路图案和第二目标电路图案曝光到衬底上。
此外提供了一种方法的可选实施例。不例性方法包括在第一方向上扫描衬底使得多栅格结构覆盖衬底。所述多栅格结构包括第一曝光栅格段和第二曝光栅格段。第一曝光栅格段和第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列。第一曝光栅格段在第二方向上与第二曝光栅格段偏移。第一方向和第二方向相互正交。所述方法进一步包括将目标图案曝光到第一曝光栅格段下面的衬底上。目标图案被限定在集成电路(IC)布局设计的栅格上。IC布局设计的栅格包括以具有行和列的栅格图案布置的2D像素阵列。所述方法进一步包括将目标图案曝光到第二曝光栅格段下面的衬底上使得在第二方向上发生所曝光目标图案的亚像素位移，以及将第二曝光栅格段下面的衬底上的目标图案的曝光延迟增量时间(At)使得在第一方向上发生曝光目标图案的亚像素位移。在一些实施例中，计算偏移量使得偏移量与曝光栅格段的数量相乘等于2D像素阵列的像素宽度。在某些实施例中，以扫描速度(Vs)实施扫描并且在第一方向的亚像素位移是At和Vs的函数。在各种实施例中，将目标图案曝光在第一曝光栅格段和第二曝光栅格段下面的衬底上包括光刻工艺。在一些实施例中，At和Vs是常数，并且在第一方向上的亚像素位移=Vs* At。在进一步的实施例中，扫描衬底包括在第一方向上扫描衬底使得第一曝光栅格段和第二曝光栅格段同时覆盖在衬底上并且将目标图案曝光在第一曝光栅格段和第二曝光栅格段下面的衬底上包括将目标图案同时曝光在第一曝光栅格段和第二曝光栅格段下面的衬底上。此外，提供了又一种可选的方法。所述方法包括接收包括多个曝光栅格段的多栅格结构。多个曝光栅格段中的每一个都包括以栅格图案布置的相同尺寸的像素。多个曝光栅格段的每个在第一方向上以部分像素宽度相互偏移。所述方法进一步包括接收限定半导体器件的电路部件的目标图案。所述方法进一步包括，形成由衬底上目标图案限定的电路部件图案，其中形成电路部件图案包括:在第二方向上扫描衬底使得多个曝光栅格段中的每个适时覆盖衬底的一处，其中第二方向与第一方向正交；以及在多个曝光栅格段的每个覆盖衬底时实施光刻工艺使得目标图案曝光在下面的衬底上从而在下面的衬底上形成电路部件图案，其中对于多个曝光栅格段中的每个，在第一方向上发生所形成的电路部件图案的亚像素位移，其中实施光刻工艺包括将目标图案在下面衬底上的曝光延迟差值时间(At)使得在第二方向发生所形成的电路部件图案的亚像素位移。在一些实施例中，At是扫描多栅格结构的像素需要的部分时间。在某些实施例中，At是多个曝光栅格段中的曝光栅格段的数量的函数。在各种实施例中，对于多个曝光栅格段的每个曝光栅格段，At是独立应用的。在另一些实施例中，以扫描速度实施扫描衬底，并且At是扫描速度的函数。在一些实施例中，以扫描速度(Vs)进行扫描，At和入是常数，并且在第二方向的亚像素位移是At和^的函数。在一些实施例中，计算偏移量使得偏移量与多个曝光栅格段中的曝光栅格段的数量相乘等于多个曝光栅格段的像素的宽度。上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进 行多种变化、替换以及改变。
权利要求
1.一种方法，包括: 接收包括栅格上的目标图案的集成电路(IC)布局； 接收多栅格结构，所述多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段；以及 实施多栅格曝光以将所述目标图案曝光到衬底上，从而在所述衬底上形成电路部件图案，其中实施所述多栅格曝光包括: 在第二方向上横穿所述衬底的表面扫描所述第一曝光栅格段并在所述第一曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，所述第一方向与所述第二方向相互正交；和 在所述第二方向上横穿所述衬底的表面扫描所述第二曝光栅格段并在所述第二曝光栅格段的扫描期间将所述目标图案曝光到所述衬底上， 其中，实施在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，使得在所述第一方向发生所曝光目标图案的亚像素位移， 其中，在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上包括将所述曝光延迟增量时间(At)，使得在所述第二方向上发生所曝光目标图案的亚像素位移。
2.根据权利要求1所述的方法，其中，所述IC布局设计的所述栅格包括第一二维(2D)像素阵列，所述第一 2D像素阵列中的每个像素都具有第一长度和第一宽度，并且所述第一2D像素阵列中的每个像素都具有第一尺寸，所述第一尺寸是所述第一长度和所述第一宽度的函数， 其中，所述第一曝光栅格段和所述第二曝光栅格段包括第二二维(2D)阵列像素，所述第二 2D像素阵列中的每个像素都具有`第二长度和第二宽度，并且所述第二 2D像素阵列中的每个像素都具有第二尺寸，所述第二尺寸是所述第二长度和所述第二宽度的函数，以及其中，所述第二尺寸大于所述第一尺寸。
3.根据权利要求2所述的方法，其中: 配置所述第一 2D像素阵列中的每个像素的所述第一尺寸，使得所述目标图案的边界基本上对准在所述第一 2D像素阵列的像素的边界内。
4.一种方法，包括: 在第一方向上扫描衬底使得多栅格结构覆盖所述衬底，所述多栅格结构包括第一曝光栅格段和第二曝光栅格段，所述第一曝光栅格段和所述第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列，所述第一曝光栅格段在第二方向上相对于所述第二曝光栅格段偏移，所述第一方向与所述第二方向相互正交； 将目标图案曝光在所述第一曝光栅格段下面的所述衬底上，所述目标图案被限定在集成电路(IC)布局设计的栅格上，所述IC布局设计的所述栅格包括以具有行和列的栅格图案布置的2D像素阵列； 将所述目标图案曝光在所述第二曝光栅格段下面的所述衬底上，使得在所述第二方向上发生所曝光目标图案的亚像素位移；以及 将所述目标图案在所述第二曝光栅格段下面的所述衬底上的曝光延迟增量时间(At)，使得在所述第一方向上发生所曝光目标图案的亚像素位移。
5.根据权利要求4所述的方法，其中，计算偏移量，使得所述偏移量与曝光栅格段的数量相乘等于所述2D像素阵列的像素的宽度。
6.根据权利要求5所述的方法,其中，以扫描速度(Vs)实施扫描,并且， 其中，所述第一方向上的所述亚像素位移是所述At和所述Vs的函数。
7.根据权利要求6所述的方法，其中，所述At和所述Vs是常数，并且 其中，所述第一方向上的所述亚像素位移=Vs* At。
8.一种方法，包括: 接收包括多个曝光栅格段的多栅格结构，所述多个曝光栅格段中的每一个都包括以栅格图案布置的相同尺寸的像素，所述多个曝光栅格段中的每一个都在第一方向上以部分像素宽度相互偏移； 接收限定半导体器件的电路部件的目标图案； 形成通过衬底上的所述目标图案限定的电路部件图案，其中，形成所述电路部件图案包括: 在第二方向上扫描所述衬底，使得所述多个曝光栅格段中的每一个都适时覆盖所述衬底的一处，所述第二方向与所述第一方向正交； 和 在所述多个曝光栅格段中的每一个都覆盖所述衬底时实施光刻工艺，使得所述目标图案曝光在下面的衬底上，从而在下面的衬底上形成所述电路部件图案，· 其中，对于所述多个曝光栅格段中的每一个，在所述第一方向上发生所形成电路部件图案的亚像素位移， 其中，实施所述光刻工艺包括将在下面的衬底上的所述目标图案的曝光延迟增量时间(At)，使得在所述第二方向上发生所形成电路部件图案的亚像素位移。
9.根据权利要求8所述的方法，其中，所述At是扫描所述多栅格结构的一个像素所需要的小部分时间。
10.根据权利要求9所述的方法，其中，所述At是所述多个曝光栅格段的曝光栅格段的数量的函数。
全文摘要
本发明公开了一种用于制造半导体器件的方法。一种示例性方法包括接收包括格上目标图案的集成电路(IC)布局。所述方法进一步包括接收多栅格结构。所述多栅格结构包括在第一方向上相互偏移一定偏移量的许多曝光栅格段。所述方法进一步包括实施多栅格曝光以将所述目标图案曝光在衬底上，从而在所述衬底上形成电路部件图案。实施多栅格曝光包括在第二方向上扫描具有多栅格结构的衬底使得在所述第一方向上发生所曝光的目标图案的亚像素位移，以及使用增量时间(Δt)使得在所述第二方向上发生所曝光的目标图案的亚像素位移。本发明还公开了多栅格曝光方法。
文档编号H01L21/027GK103246171SQ201210452518
公开日2013年8月14日 申请日期2012年11月12日 优先权日2012年2月8日
发明者王文娟, 林世杰, 刘沛怡, 许照荣, 林本坚 申请人:台湾积体电路制造股份有限公司
技术领域：
本发明涉及半导体领域，更具体地，涉及多栅格曝光方法。
背景技术：
半导体集成电路(IC)工业已经历快速增长。在IC演进过程中，随着几何尺寸(即，可以使用制造工艺生产的最小部件(或者线路))的缩减，功能密度(即，单位芯片面积互连器件的数量)已普遍增加。这种尺寸缩减工艺通常通过提高生产效率和降低相关成本提供优势。这种尺寸缩减工艺也增加了加工和制造IC的复杂性，并且对于这些意识到的优势，在IC制造中需要类似的发展。例如，由于半导体工业已经发展进入寻求更高器件密度、更高性能以及更低成本的纳米技术工艺节点，对光刻工艺需要更严格的要求。例如，已利用诸如沉浸式光刻、多重图案化、超紫外线(EUV)光刻和电子束光刻的技术以支持较小器件的临界尺寸(CD)要求。然而，这样的光刻方法可能导致对较小器件要求的CD有不利影响的截断误差。某些补偿方法，例如增加在曝光栅格中的像素的数量以及曝光前数据预处理/计算，已用于最小化截断误差。然而，这些补偿方法增加了制造时间和成本。因此，虽然现有的光刻方法大体上是胜任的，但是并不是在所有方面都令人满意。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括:接收包括栅格上的目标图案的集成电路(IC)布局；接收多栅格结构·，所述多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段；以及实施多栅格曝光以将所述目标图案曝光到衬底上，从而在所述衬底上形成电路部件图案，其中实施所述多栅格曝光包括:在第二方向上横穿所述衬底的表面扫描所述第一曝光栅格段并在所述第一曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，所述第一方向与所述第二方向相互正交；和在所述第二方向上横穿所述衬底的表面扫描所述第二曝光栅格段并在所述第二曝光栅格段的扫描期间将所述目标图案曝光到所述衬底上，其中，实施在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，使得在所述第一方向发生所曝光目标图案的亚像素位移，其中，在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上包括将所述曝光延迟增量时间(At)，使得在所述第二方向上发生所曝光目标图案的亚像素位移。在可选实施例中，所述IC布局设计的所述栅格包括第一二维(2D)像素阵列，所述第一 2D像素阵列中的每个像素都具有第一长度和第一宽度，并且所述第一 2D像素阵列中的每个像素都具有第一尺寸，所述第一尺寸是所述第一长度和所述第一宽度的函数；其中，所述第一曝光栅格段和所述第二曝光栅格段包括第二二维(2D)阵列像素，所述第二 2D像素阵列中的每个像素都具有第二长度和第二宽度，并且所述第二 2D像素阵列中的每个像素都具有第二尺寸，所述第二尺寸是所述第二长度和所述第二宽度的函数；以及其中，所述第二尺寸大于所述第一尺寸。在可选实施例中，其中:配置所述第一 2D像素阵列中的每个像素的所述第一尺寸，使得所述目标图案的边界基本上对准在所述第一 2D像素阵列的像素的边界内。在可选实施例中，计算所述偏移量使得所述偏移量与曝光栅格段的数量相乘等于所述第二宽度。在可选实施例中，所述IC布局设计的所述栅格是图形数据库系统(GDS)栅格。在可选实施例中，所述第一曝光栅格段和所述第二曝光栅格段相互等量偏移。在可选实施例中，将所述目标图案曝光在所述衬底上包括光刻工艺。在可选实施例中，所述光刻工艺包括电子束(e_束)工艺。在可选实施例中，所述目标图案包括第一目标电路图案和第二目标电路图案；其中，所述第一目标电路图案和第二目标电路图案不同；以及其中，实施所述多栅格曝光包括以单扫描方式将所述第一目标电路图案和所述第二目标电路图案曝光到在所述衬底上。根据本发明的另一个方面，提供了一种方法，包括:
在第一方向上扫描衬底使得多栅格结构覆盖所述衬底，所述多栅格结构包括第一曝光栅格段和第二曝光栅格段，所述第一曝光栅格段和所述第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列，所述第一曝光栅格段在第二方向上相对于所述第二曝光栅格段偏移，所述第一方向与所述第二方向相互正交；将目标图案曝光在所述第一曝光栅格段下面的所述衬底上，所述目标图案被限定在集成电路(IC)布局设计的栅格上，所述IC布局设计的所述栅格包括以具有行和列的栅格图案布置的2D像素阵列；将所述目标图案曝光在所述第二曝光栅格段下面的所述衬底上，使得在所述第二方向上发生所曝光目标图案的亚像素位移；以及将所述目标图案在所述第二曝光栅格段下面的所述衬底上的曝光延迟增量时间(At),使得在所述第一方向上发生所曝光目标图案的亚像素位移。在可选实施例中，计算偏移量使得所述偏移量与曝光栅格段的数量相乘等于所述2D像素阵列的像素的宽度。在可选实施例中，以扫描速度(Vs)实施扫描并且其中,所述第一方向上的所述亚像素位移是所述Λ t和所述Vs的函数。在可选实施例中，所述Λ t和所述Vs是常数，并且其中，所述第一方向上的所述亚像素位移=Vs* At。在可选实施例中，扫描所述衬底包括:在所述第一方向上扫描所述衬底，使得所述第一曝光栅格段和所述第二曝光栅格段同时覆盖在所述衬底上；以及将所述目标图案曝光在所述第一曝光栅格段和所述第二曝光栅格段下面的所述衬底上包括将所述目标图案同时曝光在所述第一曝光栅格段和所述第二曝光栅格段下面的所述衬底上。
根据本发明的又一个方面，提供了一种方法，包括:接收包括多个曝光栅格段的多栅格结构，所述多个曝光栅格段中的每一个都包括以栅格图案布置的相同尺寸的像素，所述多个曝光栅格段中的每一个都在第一方向上以部分像素宽度相互偏移；接收限定半导体器件的电路部件的目标图案；形成通过衬底上的所述目标图案限定的电路部件图案，其中，形成所述电路部件图案包括:在第二方向上扫描所述衬底，使得所述多个曝光栅格段中的每一个都适时覆盖所述衬底的一处，所述第二方向与所述第一方向正交；和在所述多个曝光栅格段中的每一个都覆盖所述衬底时实施光刻工艺，使得所述目标图案曝光在下面的衬底上，从而在下面的衬底上形成所述电路部件图案，其中，对于所述多个曝光栅格段中的每一个，在所述第一方向上发生所形成电路部件图案的亚像素位移，其中，实施所述光刻工艺包括将在下面的衬底上的所述目标图案的曝光延迟增量时间(At)，使得在所述第二方向上发生所形成电路部件图案的亚像素位移。在可选实施例中，所述At是扫描所述多栅格结构的一个像素所需要的小部分时间。在可选实施例中，所述At是所述多个曝光栅格段的曝光栅格段的数量的函数。在可选实施例中，对于所述多`个曝光栅格段中的每一个曝光栅格段，在所述光刻工艺期间独立地应用所述At。在可选实施例中，以扫描速度(Vs)实施所述扫描，其中，所述At和所述Vs是常数，以及其中，所述第二方向上的所述亚像素位移是所述At和所述Vs的函数。在可选实施例中，计算所述偏移量使得所述偏移量与所述多个曝光栅格段的曝光栅格段的数量相乘等于所述多个曝光栅格段的像素的宽度。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。图1示出了根据本发明各个方面的一种多栅格曝光方法的流程图。图2示出了根据本发明各个方面的包括目标图案的GDS IC布局设计的俯视图。图3示出了根据本发明各个方面的可图案化有图2的目标图案的晶圆的俯视图。图4示出了根据本发明各个方面的包括曝光栅格的曝光布局的俯视图。图5示出了根据本发明各个方面的图4的曝光布局的部分俯视图。图6示出了根据本发明各个方面的图4的曝光布局的俯视图。图7示出了根据本发明各个方面的包括多栅格结构的曝光布局的俯视图。图8A至图8D示出了根据图1的方法实施多栅格曝光的俯视图。
具体实施例方式以下公开内容提供了用于实施本发明不同特征的许多不同的实施例或者实例。下面描述了部件或者布置的具体实例以简化本发明。当然，这些仅是实例并不旨在限制本发明。例如，下面描述中的第一部件形成在第二部件上方或者第二部件上可以包括第一部件和第二部件直接接触形成的实施例，并且还可以包括另外的部件可以在第一部件和第二部件之间形成的实施例，使得第一和第二部件可以不直接接触。另外，本发明可以在各种实例中重复标号和/或字符。这种重复用于简化和清楚的目的并且其本身不指定所述讨论的各种实施例和/或结构之间的关系。此外，本文公开的部件可以在不偏离本发明范围的情况下以与本文示出的示例性实施例不同的方式布置、结合或者配置。应当理解，尽管本文没有明确描述，本领域技术人员可以设计出体现本发明原理的各种等效结构。由于半导体制造技术继续演进，已采用光刻工艺实现增加功能密度以及降低器件尺寸。光刻的一种形式是电子束(e_束)光刻。在e-束光刻中，e-束装置发射出横穿被覆盖有光刻胶膜的衬底的表面、以图案化方式的电子束。这种工艺可以称为曝光工艺。随后采用显影工艺以选择性去除光刻胶膜的曝光区或者非曝光区。光刻胶膜的显影造成图案化的光刻胶膜，可以用作图案化掩模以在后续的制造工艺中图案化衬底(或者衬底的其他层)。
参照图1至图8，下面描述了方法100。图1示出了根据本发明各个方面的多栅格曝光方法流程图。方法100开始于框102,接收包括在栅格上的目标图案(target pattern)的集成电路(IC)布局设计。在框104中，接收多栅格结构。多栅格结构可以包括任何数量的曝光栅格段。例如，在本实施例中，多栅格结构包括第一、第二、第三以及第四曝光栅格段。在框106中，实施多栅格曝光以曝光在衬底上的目标图案。多栅格曝光可以包括使用多栅格曝光结构来扫描衬底使得目标图案曝光在衬底上的光刻工艺。进一步，多栅格曝光包括在扫描方向将曝光延迟(或持续)预确定的时间段。在框110中，完成制造。应当理解，方法100可以包括在单扫描或者多扫描工艺中形成任何数量(例如，η个)的各种一致或不一致尺寸/形状的图案。可在方法100之前、之中以及之后提供另外的步骤，并且，对于方法的其他实施例，所述的一些步骤可被取代或者去除。下面的讨论示例说明了根据图1的方法100的多栅格曝光工艺的实施例。图2示出了根据本发明各个方面的包括目标图案210的集成电路(IC)布局设计200的俯视图。目标图案210限定了每个均具有目标电路图案212、214、216、218和220的半导体电路部件。IC布局设计200可生成为计算机文件,例如，图形数据库系统(graphicdatabase system, GDS)类型文件、开放布线图系统交换标准(Open artwork systeminterchange standard, OASIS)类型文件或者任何合适的类型文件。⑶S或者OASIS文件是用于IC布局布线图(IC layout artwork)的数据交换的数据库文件。例如，这些文件可以具有用于表示平面几何图形、文本标签以及IC布局的其他布局信息的二进制文件格式。⑶S或者OASIS文件每个可以包含多层。⑶S或者OASIS文件可以被用于重构IC布局布线图，并且就其本身而言可以在制造工具之间传送或者共享。如上所述，目标图案210限定了半导体电路部件。由目标图案210限定的半导体电路部件可以包括各种器件的部件，例如，无源元件，如电阻器、电容器、电感器和/或熔丝；以及有源元件，如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物场效应晶体管(CMOS)、鳍式场效应晶体管(FINFET)、高电压晶体管和/或高频晶体管；其他合适的部件。仍然参照图2，通过实例示出了简化的IC布局设计200，但不局限于实例。IC布局设计200包括目标图案210，目标图案210包括多个在栅格222上具有多边形形状的目标电路图案212、214、216、218和220。目标电路图案212、214、216、218和220具有y0高，x0宽，并且通过xO-1至xO-4距离间隔开。在示例性实施例中，目标电路图案212、214、216、218和220的每个都具有相同的高度y0和相同的宽度xO。在可选的实施例中，他们具有不同的高度和宽度。进一步地，在示例性实施例中，每个目标电路图案212、214、216、218和220等距离地相互间隔开。换句话说，距离xO-Ι、xO-2、xO-3和x0_4是相等的。尽管示例性实施例中示出了多个相似的目标电路图案，但目标图案可以提供为不同的目标电路图案并且每一个都具有变化的尺寸且相互之间具有变化的距离。尺寸可以指目标电路图案的物理尺寸或者与IC布局设计200内的每个目标电路图案关联的数据量。栅格222包括以具有行和列的栅格图案布置的像素的二维(2D)阵列。栅格222可以为GDS栅格。像素的2D阵列中的每个像素都具有由像素的长度和宽度确定的尺寸(例如，面积)。像素的2D阵列中的每个像素均可以为相同尺寸。选择栅格222的像素尺寸(例如，面积)，使得如图所示目标图案210的边界基本上对准在栅格222的像素边界内。在坐标系统中像素经常使用点或正方形来表示。每个像素都具有曝光强度值(由数字表示)以及位置地址(与其坐标相对应)。栅格222中的像素分成两种类型:目标图案210的内部像素和外部像素。对于·内部像素(或者外部像素，反之亦然)，光刻曝光剂量被设为最大强度(或最小强度，反之亦然)，其分别被称为黑色或者白色。图3示出了根据本发明各种实施例的其上可以图案化(图2的)目标图案210的晶圆300的俯视图。晶圆300包括衬底(例如，半导体衬底)、掩模(光掩模或中间掩模(reticle)，统称为掩模)，或者在其上进行处理以产生材料层、图案部件和/或集成电路的任何基底材料。例如，晶圆300包括元素半导体(包括晶体硅和/或锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe，GaAsP，AlInAs，AlGaAs, GaInAs, GaInP和/或GaInAsP);或者它们的组合。合金半导体可以具有梯度SiGe部件，其中Si和Ge成分从梯度SiGe部件的一个位置的一种比率变化到另一位置的另一种比率。合金SiGe可以形成在硅衬底上方。SiGe衬底可以是应变的。此外，半导体衬底可以为绝缘体上娃(SOI) O在一些实例中，半导体衬底可包括掺杂的外延层。在一些实例中，半导体衬底可包括多层复合半导体结构。可选地，晶圆200可包括非半导体材料，例如，用于薄膜晶体管液晶显示器(TFT-LCD)器件的玻璃衬底，或者用于光掩模(掩模)的熔融石英或者氟化钙。仍然参照图3，晶圆300被分成曝光区域310-1、310-2、310-3、...、以及310_n。区域310通过切割线(或通道)312而分隔或限定。在本实施例中，切割线312配置在每个区域310之间以识别每个区域310的周界。曝光区域包括通过曝光工艺(例如，光学曝光或者电子束(e-束)曝光)曝光的衬底的区域。因此，当晶圆300经受光刻工艺时，曝光工艺可用于将图案转移至每个区域(即，310-1、310-2、310-3、...、310-n)的衬底以将集成电路形成到在每个区域310内的衬底上。图4不出了根据本发明各个方面的曝光布局的俯视图。参照图4,曝光布局400包括具有多个目标电路图案212、214、216、218和220的目标图案210。曝光布局400进一步包括曝光栅格410。曝光栅格410使用以Y方向在衬底上方扫描的光刻曝光工艺来在晶圆300的衬底上曝光目标图案210(包括多个目标电路图案212、214、216、218和220)，从而在曝光栅格410下面的衬底上形成电路部件图案。曝光栅格410包括以具有行和列的栅格图案布置的像素的二维(2D)阵列。像素的2D阵列中的每个像素都具有由其长度和宽度确定的尺寸(例如，面积)。曝光栅格410中的像素大于IC布局设计200的栅格222中的像素。像素通常用点或正方形来表示。每个像素都具有曝光强度值(由数字量表示)以及位置地址(与其坐标相对应)。光刻曝光工艺一个像素接着一个像素(或者多个像素接着多个像素)地横穿将被图案化的衬底表面进行扫描。特别地，由于制造约束，曝光栅格410的像素尺寸通常实质上大于IC布局设计200的栅格222的像素尺寸，从而随着扫描时间的最小化，工艺输出量增加。例如，栅格222的像素尺寸可以在大约0.1纳米到0.5纳米的范围内并且曝光栅格410的像素尺寸可以在大约I纳米到大约5纳米的范围内。应当理解，像素可以为任何尺寸(根据设计需求)，并且除非明确主张，否则本文提供的范围仅是示例性的并不局限于该范围。由于曝光栅格410的像素尺寸明显大于IC布局设计200的栅格222的像素尺寸，因此IC布局设计200的目标图案210的边界可能会与曝光栅格410的一些位置中的像素边界不匹配。这种失配在曝光栅格410中产生部分填充像素,称为像素截断(pixel truncation)。像素截断可以为过少包括或者过多包括(under-1nclusive orover-1nclusive)。换句话说,如果由于没有满足覆盖区域的阈值而没有写入像素,则可能发生像素截断，从而造成过少包括的截断。在另一方面，如果由于满足覆盖区域的阈值而写入像素，则可以出现像素截断，从而造成过多包括的截断。例如，阈值可以为50%值，使得如果曝光栅格410中像素的像素面积的50%以上被目标图样覆盖，则在扫描期间包括并曝光该像素，而如果曝光栅格410中像素的像素面积的50 %以下被目标图样覆盖，则在扫描期间不包括该像素并且不对其进行曝光。应当理解，根据设计需求可以用任何数值和/等式表示阈值，如下进一步描述，像素截断造成临界尺寸(⑶)误差以及质心(CM)偏离误差。图5示出了根据本发明各个方面的包括图4的曝光栅格410的曝光布局400的局部俯视图。像素截断在y方向由ΛΥ表示，而像素截断在X方向由ΛΧ表示。有源且因此曝光下面衬底的像素由“X”表示。在示例性实施例中，由于目标电路图案212在X方向直接适配在曝光栅格410中的像素内，因此目标电路图案212并不经历X方向的截断。然而，由于目标电路图案212的顶部部分在y方向没有适配在曝光栅格410的像素内，并且目标图案212覆盖面积大于为50%的阈值，因此目标电路图案212在y方向经历Λ Y像素截断(过多包括)。由于扫描曝光期间整个目标电路图案212向上延伸，因此过多包括会造成⑶误差。目标电路图案214在X方向经历ΛΧ1像素截断(过少包括)，因为目标电路图案214在X方向不直接适配在曝光栅格410的像素内并且目标图案214覆盖面积小于为50%的阈值。此外，目标电路图案214在X方向经历ΛΧ2像素截断(过多包括)，因为目标电路图案214在X方向不直接适配在曝光栅格410的像素内并且目标电路图案214覆盖面积大于为50%的阈值。由于整个目标电路图案214曝光时在X方向向右位移，过少/过多包括组合导致CM偏离误差。目标电路图案214在y方向上经历ΛΥ像素截断(过多包括)，因为目标电路图案214的顶部部 分在y方向没有适配在曝光栅格410的像素内并且大于为50%的阈值。由于整个目标电路图案214向上延伸，因此在y方向的过多包括导致在y方向的⑶误差。因此，由于过少包括和/或过多包括截断误差，目标图案210经历⑶误差和CM偏离误差。图6示出了根据本发明各种实施例的最后得到的曝光的俯视图。参照图6，在目标图案(图4的部件210)曝光到曝光棚格410下面的衬底上之后,在后曝光布局500中部件图案510形成在衬底上。形成的部件图案510包括多个形成的电路部件图案512、514、516,518和520。如图所示，后曝光布局500的形成部件图案510的形成电路部件图案512、514、516、518和520经历⑶误差和/或CM偏离误差。例如，由于形成的部件图案510在y方向延伸，所以每个电路部件512、514、516、518和520都在y方向经历⑶误差(比较图6的yl和图4的y0)。进一步地，所形成部件图案510中的特定形成电路部件图案在x方向经历CM偏离误差。例如，所形成的电路部件514在X方向经历CM偏离误差(比较图6的xl-1和图4的xO-Ι ;比较图6的xl-2和图4的x0_2)。如图所示，其他形成的部件图案也经历⑶/CM误差。应当理解，尽管在本实施例中没有示出X方向的⑶误差，但根据像素截断发生率可能发生X方向的⑶误差。进一步，应当理解，由于⑶/CM误差(起因于截断误差)不仅是像素尺寸的函数而且是像素强度的函数，所以曝光仿真对确定最后的CD/CM误差可能是必需的。图7示出了根据本发明各种实施例的包括多栅格结构的曝光布局的俯视图。参照图7，曝光布局600包括多栅格结构610 (包括曝光栅格段610-1、610-2、610-3和610-4)。多栅格结构610的曝光栅格段610-1、610-2、610-3和610-4在x方向以偏移量Λ χ相互偏离。可以计算偏移量Ax使得每段在χ方向上都可以相互等量偏移。例如，示例性实施例表示包括4个曝光栅格段的多栅格结构610。同样地，计算每个曝光栅格段610-1、610-2、610-3和610-4在χ方向上设计的偏移量Λ χ使得多栅格结构610的每个像素的偏移相同(例如，每个曝光栅格段61 0-1、610-2、610-3和610-4偏移像素宽度的1/4)。换句话说，计算偏移量Λ χ使得偏移量Λ χ与曝光栅格段的数量(例如，4)相乘等于一个像素的宽度。尽管仅示出了 4个曝光栅格段，应当理解根据设计需求，可以采用任何数量的曝光栅格段。进一步地，应当理解，曝光栅格段不必为相互等量偏移。仍然参照图7，曝光布局600进一步包括目标图案200 (来自图2的设计布局200)，目标图案包括多个目标电路图案212、214、216、218和220。由于在y方向进行扫描的光刻曝光工艺中使用目标图案210，所以电路部件图案形成在晶圆上，该晶圆包括在多栅格结构610下面的衬底。明显地，扫描工艺将目标电路图案214、216、218和220曝光至多栅格结构610的每个曝光栅格段610-1、610-2、610-3和610-4，从而提供使CD误差和CM偏离误差最小化或者甚至消除(根据曝光栅格段的数量)的平均曝光。图8A-图8D示出了根据图1的方法实施多栅格曝光的实例的俯视图。为了简便，仅示出了一个目标电路图案212的曝光。应当理解，根据本文公开的方法其他目标电路图案(例如，214、216、218和220)可以被同时或者按顺序曝光。参照图8A，提供了多栅格结构610。多栅格结构610类似于图6的多栅格结构610。由于存在扫描工艺，以根据设计需求确定的扫描速度(Vs)横穿下面的衬底612来扫描每个曝光栅格段。扫描是在y方向上并且是下面衬底612和多栅格结构610 (包括曝光栅格段610-1、610-2、610-3和610-4)之间的相对移动。曝光是将目标图案212图案化到衬底612上的光刻曝光工艺(例如，e-束)。
仍然参照图8A，在衬底612上方扫描曝光栅格段610_1使得目标电路图案212曝光在下面的衬底612上。为了限制扫描期间在y方向的曝光误差，扫描工艺提供了增量时间(At，delta time)的亚像素位移，增量时间可以是取决于Vs (扫描速度)和曝光栅格段数量的常量。At可以用于:使7方向上的像素曝光延迟所要求的小部分时间以横穿曝光栅格中的像素扫描衬底，从而获得对应于Vs和At的在y方向的Ay亚像素偏移(例如，Ay = Vs*At，其中Vs是扫描速度，At是时间延迟)。换句话说，实施曝光工艺包括将目标图案212在下面衬底612上的曝光延迟At，其中At是扫描穿过每个曝光栅格段(例如，610-1、610-2、610-3和610-n)中的像素的单个像素需要的小部分时间。例如，如果花费I秒穿过像素扫描衬底，并且具有四个曝光栅格段(例如，610-1、610-2、610-3和610-4)，那么At可以是等于1/4秒的常数，从而为每个曝光栅格段(例如，610-1、610-2、610-3和610-4)提供在y方向的亚像素位移。在本实例中，At独立地应用于每个曝光栅格段。然而，应当理解，可以提供任何数量的曝光栅格段和At值以根据扫描/曝光速度Vs和设计需求产生Ay亚像素位移。参照图SB，随着扫描继续，曝光栅格段610-2将目标电路图案212曝光(由X表示)到下面的衬底612上。此外，曝光栅格段610-1继续将目标电路图案212的其他部分曝光(由X表示)到下面的衬底612上。换句话说，随着扫描继续，曝光栅格段610-1和610-2同时覆盖衬底612，从而允许曝光栅格段610-1和610-2同时将目标电路图案212曝光在在下面的衬底612上。进一步，曝光栅格段610-2在y方向上具有对应于At的Ay亚像素位移。参照图SC，随着扫描继续，曝 光栅格段610-3将目标电路图案212的第一部分曝光(由X表示)到下面的衬底612上。此外，曝光栅格段610-1和610-2继续将目标电路图案212的其他部分曝光(由X表示)到下面的衬底612上。进一步，曝光栅格段610-3在y方向上具有对应于At的Ay亚像素位移。参照图8D，随着扫描继续，曝光栅格段610-4将目标电路图案212的第一部分曝光到(由X表示)下面的衬底612上。进一步地，曝光栅格段610-4在y方向上具有对应于At的Ay亚像素位移。此外，曝光栅格段610-2和610-3继续将目标电路图案212的其他部分曝光(由X表示)到下面的衬底612上。目标电路图案212通过每个曝光栅格段(图8A-8D的610-1，610-2，610-3和610-4)曝光到下面的衬底612上使得成为平均曝光从而在衬底612上形成电路部件图案。因此，所公开的方法使得提供二维位移(即，Λχ和Ay)的单扫描。每一曝光栅格的Λ χ位移是多栅格结构的χ方向偏移量的函数，并且每一曝光栅格的Ay位移是应用于多栅格结构中的每一曝光栅格的扫描速度Vs和时间延迟At的函数。本文公开的方法100的优点是:可以用多栅格结构结合扫描速度Vs的时延Λ t实施单扫描曝光，使得对于多栅格结构的每个曝光栅格产生Ax和Ay的二维位移，从而降低了截断误差(取决于多栅格结构的像素尺寸)。降低的/消除的像素截断有助于降低形成的电路图案的CD误差和CM偏离误差。因此，所公开的方法使得降低CD误差和CM偏离误差从而使得目标电路图案在衬底上适当形成和对准并因此提高了器件性能和可靠性。此外，所公开的方法不需要额外/复杂的预计算或者增加的像素密度(较小的像素尺寸增加了曝光时间)以实现降低CD/CM误差。因此，所公开的用于实现降低CD/CM误差的方法(在此描述的)易于实施当前的工艺并且提供了性价比高的方法。不同的实施例可具有不同的优点，并且没有特定的优点要求任何实施例必须具有。因此，提供了一种方法。一种示例性方法包括接收包括栅格上的目标图案的集成电路(IC)布局设计。所述方法进一步包括接收多栅格结构，多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段。所述方法进一步包括实施多栅格曝光以将目标图案曝光到衬底上，从而在衬底上形成电路部件图案，其中实施多栅格曝光包括:在第二方向横穿衬底的表面扫描第一曝光栅格段以及在第一曝光栅格段的扫描期间将目标图案曝光在衬底上，第一方向与第二方向相互正交；并且在第二方向上横穿衬底的表面扫描第二曝光栅格段以及在第二曝光栅格段的扫描期间将目标图案曝光到衬底上，其中在第二曝光栅格段扫描期间实施将目标图案曝光到衬底上使得在第一方向上发生所曝光目标图案的亚像素位移，其中在第二曝光栅格段的期扫描间将目标图案曝光到衬底上包括将曝光延迟增量时间(At)使得在第二方向上发生所曝光目标图案的亚像素位移。在一些实施例中，IC布局设计的栅格包括第一二维(2D)像素阵列，第一 2D像素阵列中的每个像素具有第一长度和第一宽度，第一 2D像素阵列中的每个像素具有是第一长度和第一宽度的函数的第一尺寸，第一曝光栅格段和第二曝光栅格段包括第二二维(2D)阵列像素，第二 2D像素阵列中的每一个像素都具有第二长度和第二宽度，第二 2D像素阵列的每一个像素具有是第二长度和第二宽度的函数的第二尺寸，并且第二尺寸大于第一尺寸。在各种实施例中，第一 2D像素阵列中的每个像素的第一尺寸被配置为使得目标图案的边界实质上对准在第一 2D像素阵列的像素的边界内。在某些实施例中，计算偏移量使得偏移量与曝光栅格段的数量相乘得到的值等于第二宽度。在进一步的实施例中，IC布局设计的栅格是图形数据库系统(GDS)栅格。在一些实施例中，第一曝光栅格段和第二曝光栅格段相互等量偏移。在各种实施例中，将目标图案曝光到衬底上包括光刻工艺。在另一些实施例中，光刻工艺包括电子束(e-束)工艺。在一些实施例中，目标图案包括第一目标电路图案和第二目标电路图案，其中第一目标电路图案和第二目标电路图案不同，并且其中实施多栅格曝光包括以单扫描方式将第一目标电路图案和第二目标电路图案曝光到衬底上。
此外提供了一种方法的可选实施例。不例性方法包括在第一方向上扫描衬底使得多栅格结构覆盖衬底。所述多栅格结构包括第一曝光栅格段和第二曝光栅格段。第一曝光栅格段和第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列。第一曝光栅格段在第二方向上与第二曝光栅格段偏移。第一方向和第二方向相互正交。所述方法进一步包括将目标图案曝光到第一曝光栅格段下面的衬底上。目标图案被限定在集成电路(IC)布局设计的栅格上。IC布局设计的栅格包括以具有行和列的栅格图案布置的2D像素阵列。所述方法进一步包括将目标图案曝光到第二曝光栅格段下面的衬底上使得在第二方向上发生所曝光目标图案的亚像素位移，以及将第二曝光栅格段下面的衬底上的目标图案的曝光延迟增量时间(At)使得在第一方向上发生曝光目标图案的亚像素位移。在一些实施例中，计算偏移量使得偏移量与曝光栅格段的数量相乘等于2D像素阵列的像素宽度。在某些实施例中，以扫描速度(Vs)实施扫描并且在第一方向的亚像素位移是At和Vs的函数。在各种实施例中，将目标图案曝光在第一曝光栅格段和第二曝光栅格段下面的衬底上包括光刻工艺。在一些实施例中，At和Vs是常数，并且在第一方向上的亚像素位移=Vs* At。在进一步的实施例中，扫描衬底包括在第一方向上扫描衬底使得第一曝光栅格段和第二曝光栅格段同时覆盖在衬底上并且将目标图案曝光在第一曝光栅格段和第二曝光栅格段下面的衬底上包括将目标图案同时曝光在第一曝光栅格段和第二曝光栅格段下面的衬底上。此外，提供了又一种可选的方法。所述方法包括接收包括多个曝光栅格段的多栅格结构。多个曝光栅格段中的每一个都包括以栅格图案布置的相同尺寸的像素。多个曝光栅格段的每个在第一方向上以部分像素宽度相互偏移。所述方法进一步包括接收限定半导体器件的电路部件的目标图案。所述方法进一步包括，形成由衬底上目标图案限定的电路部件图案，其中形成电路部件图案包括:在第二方向上扫描衬底使得多个曝光栅格段中的每个适时覆盖衬底的一处，其中第二方向与第一方向正交；以及在多个曝光栅格段的每个覆盖衬底时实施光刻工艺使得目标图案曝光在下面的衬底上从而在下面的衬底上形成电路部件图案，其中对于多个曝光栅格段中的每个，在第一方向上发生所形成的电路部件图案的亚像素位移，其中实施光刻工艺包括将目标图案在下面衬底上的曝光延迟差值时间(At)使得在第二方向发生所形成的电路部件图案的亚像素位移。在一些实施例中，At是扫描多栅格结构的像素需要的部分时间。在某些实施例中，At是多个曝光栅格段中的曝光栅格段的数量的函数。在各种实施例中，对于多个曝光栅格段的每个曝光栅格段，At是独立应用的。在另一些实施例中，以扫描速度实施扫描衬底，并且At是扫描速度的函数。在一些实施例中，以扫描速度(Vs)进行扫描，At和入是常数，并且在第二方向的亚像素位移是At和^的函数。在一些实施例中，计算偏移量使得偏移量与多个曝光栅格段中的曝光栅格段的数量相乘等于多个曝光栅格段的像素的宽度。上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进 行多种变化、替换以及改变。
权利要求
1.一种方法，包括: 接收包括栅格上的目标图案的集成电路(IC)布局； 接收多栅格结构，所述多栅格结构包括在第一方向上相互偏移一定偏移量的第一曝光栅格段和第二曝光栅格段；以及 实施多栅格曝光以将所述目标图案曝光到衬底上，从而在所述衬底上形成电路部件图案，其中实施所述多栅格曝光包括: 在第二方向上横穿所述衬底的表面扫描所述第一曝光栅格段并在所述第一曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，所述第一方向与所述第二方向相互正交；和 在所述第二方向上横穿所述衬底的表面扫描所述第二曝光栅格段并在所述第二曝光栅格段的扫描期间将所述目标图案曝光到所述衬底上， 其中，实施在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上，使得在所述第一方向发生所曝光目标图案的亚像素位移， 其中，在所述第二曝光栅格段的扫描期间将所述目标图案曝光在所述衬底上包括将所述曝光延迟增量时间(At)，使得在所述第二方向上发生所曝光目标图案的亚像素位移。
2.根据权利要求1所述的方法，其中，所述IC布局设计的所述栅格包括第一二维(2D)像素阵列，所述第一 2D像素阵列中的每个像素都具有第一长度和第一宽度，并且所述第一2D像素阵列中的每个像素都具有第一尺寸，所述第一尺寸是所述第一长度和所述第一宽度的函数， 其中，所述第一曝光栅格段和所述第二曝光栅格段包括第二二维(2D)阵列像素，所述第二 2D像素阵列中的每个像素都具有`第二长度和第二宽度，并且所述第二 2D像素阵列中的每个像素都具有第二尺寸，所述第二尺寸是所述第二长度和所述第二宽度的函数，以及其中，所述第二尺寸大于所述第一尺寸。
3.根据权利要求2所述的方法，其中: 配置所述第一 2D像素阵列中的每个像素的所述第一尺寸，使得所述目标图案的边界基本上对准在所述第一 2D像素阵列的像素的边界内。
4.一种方法，包括: 在第一方向上扫描衬底使得多栅格结构覆盖所述衬底，所述多栅格结构包括第一曝光栅格段和第二曝光栅格段，所述第一曝光栅格段和所述第二曝光栅格段包括以具有行和列的栅格图案布置的二维(2D)像素阵列，所述第一曝光栅格段在第二方向上相对于所述第二曝光栅格段偏移，所述第一方向与所述第二方向相互正交； 将目标图案曝光在所述第一曝光栅格段下面的所述衬底上，所述目标图案被限定在集成电路(IC)布局设计的栅格上，所述IC布局设计的所述栅格包括以具有行和列的栅格图案布置的2D像素阵列； 将所述目标图案曝光在所述第二曝光栅格段下面的所述衬底上，使得在所述第二方向上发生所曝光目标图案的亚像素位移；以及 将所述目标图案在所述第二曝光栅格段下面的所述衬底上的曝光延迟增量时间(At)，使得在所述第一方向上发生所曝光目标图案的亚像素位移。
5.根据权利要求4所述的方法，其中，计算偏移量，使得所述偏移量与曝光栅格段的数量相乘等于所述2D像素阵列的像素的宽度。
6.根据权利要求5所述的方法,其中，以扫描速度(Vs)实施扫描,并且， 其中，所述第一方向上的所述亚像素位移是所述At和所述Vs的函数。
7.根据权利要求6所述的方法，其中，所述At和所述Vs是常数，并且 其中，所述第一方向上的所述亚像素位移=Vs* At。
8.一种方法，包括: 接收包括多个曝光栅格段的多栅格结构，所述多个曝光栅格段中的每一个都包括以栅格图案布置的相同尺寸的像素，所述多个曝光栅格段中的每一个都在第一方向上以部分像素宽度相互偏移； 接收限定半导体器件的电路部件的目标图案； 形成通过衬底上的所述目标图案限定的电路部件图案，其中，形成所述电路部件图案包括: 在第二方向上扫描所述衬底，使得所述多个曝光栅格段中的每一个都适时覆盖所述衬底的一处，所述第二方向与所述第一方向正交； 和 在所述多个曝光栅格段中的每一个都覆盖所述衬底时实施光刻工艺，使得所述目标图案曝光在下面的衬底上，从而在下面的衬底上形成所述电路部件图案，· 其中，对于所述多个曝光栅格段中的每一个，在所述第一方向上发生所形成电路部件图案的亚像素位移， 其中，实施所述光刻工艺包括将在下面的衬底上的所述目标图案的曝光延迟增量时间(At)，使得在所述第二方向上发生所形成电路部件图案的亚像素位移。
9.根据权利要求8所述的方法，其中，所述At是扫描所述多栅格结构的一个像素所需要的小部分时间。
10.根据权利要求9所述的方法，其中，所述At是所述多个曝光栅格段的曝光栅格段的数量的函数。
全文摘要
本发明公开了一种用于制造半导体器件的方法。一种示例性方法包括接收包括格上目标图案的集成电路(IC)布局。所述方法进一步包括接收多栅格结构。所述多栅格结构包括在第一方向上相互偏移一定偏移量的许多曝光栅格段。所述方法进一步包括实施多栅格曝光以将所述目标图案曝光在衬底上，从而在所述衬底上形成电路部件图案。实施多栅格曝光包括在第二方向上扫描具有多栅格结构的衬底使得在所述第一方向上发生所曝光的目标图案的亚像素位移，以及使用增量时间(Δt)使得在所述第二方向上发生所曝光的目标图案的亚像素位移。本发明还公开了多栅格曝光方法。
文档编号H01L21/027GK103246171SQ201210452518
公开日2013年8月14日 申请日期2012年11月12日 优先权日2012年2月8日
发明者王文娟, 林世杰, 刘沛怡, 许照荣, 林本坚 申请人:台湾积体电路制造股份有限公司
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