半导体器件及其制造方法
专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件和制造该半导体器件的方法，更具体而言，涉及一种包括管道栅的三维(3D)非易失性存储器件和制造该三维非易失性存储器件的方法。
背景技术：
非易失性存储器件是即使中断电源也可以保持所存储的数据的存储器件。随着具有在硅衬底上形成单层存储器件的二维结构的存储器件的集成度达到极限，已经提出了在硅衬底上垂直地层叠存储器单元的三维非易失性存储器件。此后，结合附图详细描述现有的三维非易失性存储器件的结构和与该三维非易失性存储器件相关的问题。图1是解释现有的三维非易失性存储器件的结构的透视图。为了描述方便，在附图中省略了层间绝缘层。如图1所示，现有的三维非易失性存储器件包括沟道层CH，所述沟道层CH包括掩埋在管道栅PG中的管道沟道层P_CH和与所述管道沟道层P_CH相连的一对垂直沟道层V_CH。此外，存储器件包括层叠同时围绕垂直沟道层V_CH的字线WL以及层叠在字线WL上的源极选择线SSL和漏极选择线DSL。在第二方向11-11’(第一方向1-1’和第二方向I1-1I’)上相邻的存储串共同连接到一个源级线SL，且在第二方向11-11’上延伸的存储串行中所包括的存储串共同连接到一个位线B`L。在本文中，沟道层CH被存储器层(未示出)围住。存储器层包括隧道绝缘层、电荷陷阱层和电荷阻挡层。此外，管道栅PG由包括N型杂质的多晶硅层形成。然而，由于N型多晶硅层由具有较小功函数的材料形成，在擦除操作中出现了俘获在管道晶体管的栅绝缘层中的电荷，因而可能会出现问题。特别地，由于俘获在栅绝缘层中的电荷俘获层的电荷，管道晶体管的阈值电压增加，由此降低了单元电流，因而造成存储器件的特性的恶化。
发明内容
努力制作了本发明以提供一种适用于提高管道晶体管的单元电流的半导体器件及其制造方法。本发明的一个示例实施例提供了一种半导体器件，包括:垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。
本发明的另一个示例实施例提供了一种制造半导体器件的方法，包括:形成管道栅，所述管道栅包括填充有牺牲层的沟槽且包括第一区域和剩余的第二区域，所述第一区域与所述沟槽接触且包括第一类型杂质，所述剩余的第二区域具有与所述第一类型杂质不同的第二类型杂质；在所述管道栅上交替形成第一材料层和第二材料层；通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽连接的沟道孔；去除暴露在所述沟道孔的下表面中的牺牲层；沿着所述沟槽和所述沟道孔的内表面形成存储器层；以及在所述存储器层上形成沟道层。根据本发明的示例实施例，半导体器件包括管道栅，所述管道栅包括含有第一类型杂质的第一区域和含有第二类型杂质的第二区域。如上所述，本发明包括混合型管道栅，使得可以防止由于在擦除操作中电荷被俘获在管道晶体管的栅绝缘层中而造成阈值电压增加。前述概述只是示例性的，且并未构成任何形式的限制。除了上述的这些示例性的方面、实施例和特征，通过参考附图和以下的详细描述进一步的方面、实施例和特征将变得明显。
图1是示出现有的三维非易失性存储器件的结构的透视图。图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A和7B是示出根据本发明第一实施例的制造半导体器件的方法的横截面图。图8A-8B是示出根据本发明第二实施例的半导体存储器件的横截面图。图9是示出包括本发明实施例的存储系统的构造的示意图。图10是示出包括 本发明实施例的计算系统的构造的示意图。
具体实施例方式下面将参照附图更详细地描述本发明的示例性实施例。在附图中，为了便于说明，元件的厚度与间隔与实际真实的厚度与间隔相比进行了放大。在以下描述中，可以省略已知的相关功能和构造的详细描述，以避免不必要地模糊本发明的主题内容。在说明书和附图中，相同的附图标记表示相同的元件。根据本发明示例性实施例的半导体器件包括围绕管道沟道层的管道栅。在本文中，管道栅包括:第一区域，所述第一区域与管道沟道层接触且具有第一类型杂质；以及，第二区域，所述第二区域包括与第一类型杂质不同的第二类型杂质。如上所述，形成了根据区域而具有不同功函数的混合结构中的管道栅PG，使得可以防止阈值电压因为在擦除操作中被俘获在管道晶体管的栅绝缘层中的电荷而造成的阈值电压的增加。图2A至7B是示出根据本发明第一实施例的制造半导体器件的方法的过程的横截面图。图2A、3A、4A、5A、6A和7A示出单元区域而图2B、3B、4B、5B、6B和7B示出外围电路区域。如图2A和2B所示，绝缘层21形成在包括单元区(见图2A)和外围电路区(见图2B)的衬底20上。这里，形成在单元区中的绝缘层用作被配置成将衬底20和管道栅PG电隔离的层间绝缘层，形成在外围电路区中的绝缘层用作被配置成将衬底20与栅电极G隔离的栅绝缘层。接着，第一导电层22形成在绝缘层21上。在本文中，对形成在单元区中的第一导电层22进行配置使得形成管道栅PG，对形成在外围电路区中的第一导电层22进行配置使得形成栅电极G。第一导电层22被形成为具有第二类型的杂质。例如，第一导电层22由包括诸如磷(P)和砷(As)的N型杂质的多晶硅层形成。随后，在第一导电层22上形成掩模图案23，所述掩模图案被配置成限定将要形成管道沟道层的沟槽区域。在本文中，形成掩模图案23，使得要形成单元区的沟槽的区域被保留暴露，而包括外围电路区的其余区域则被掩模图案23覆盖。接着，通过利用掩模图案23作为刻蚀阻挡部来刻蚀第一导电层22而形成沟槽。然后，利用留在原位的掩模图案23使用第一类型的杂质来掺杂沟槽的内部，然后，在杂质的掺杂完成之后去除掩模图案23。这里第一类型的杂质与上述的第二类型的杂质不同，当第二类型杂质是N型时，第一类型杂质可以是P型。例如，通过使用离子注入工艺或等离子掺杂工艺可以将诸如硼(B)的P型杂质用作掺杂剂。具体来说，当使用离子注入工艺时，通过旋转注入方法或倾斜注入方法可以利用第一类型的杂质来对沟槽的内壁和下表面进行掺杂。在这种情况下，掩模图案23用作阻挡部，只有沟槽的内表面被第一类型的杂质掺杂，而第一导电层22的顶表面没有被第一类型杂质掺杂。特别地，外围电路区的第一导电层没有被第一类型杂质掺杂。此外，当使用第一类型杂质作为掺杂剂时，第一类型杂质用作掺杂剂且掺杂浓度等于或高于抵消包括在第一导电层22中的第二类型杂质的浓度。通过这种处理，定义了第一区域22A和第二区域22B。第 一区域22A可以接触沟槽，且包括第一类型的杂质。第二区域22B可以包括第二类型的杂质。作为参考，可以在形成掩模图案23之前进一步在第一导电层22上形成电介质层(未示出)。在这种情况下，可以利用掩模图案23作为刻蚀阻挡部通过刻蚀电介质层和衬底来形成沟槽。因而，在去除掩模图案23之后，可以利用电介质层作为阻挡部来掺杂沟槽的内表面。在这种情况下，在掺杂第一类型的杂质之后，可以去除电介质层。如图3A和3B所示，可以在产品的整个表面上形成牺牲层24，使得沟槽被掩埋且之后执行平坦化工艺，直到暴露出第一导电层22的表面。因而，在单元区中形成了第一导电层22，所述第一导电层22包括第一区域22A和剩余的第二区域22B，所述第一区域22A包括包含掩埋牺牲层24的沟槽并包括第一类型的杂质，所述第二区域22B包括第二类型杂质。此外，在外围电路区中形成包括第二类型杂质的第一导电层22。如图4A和4B所示，在掩埋了牺牲层24的第一导电层22上形成第二导电层25。这里，形成第二导电层25以包括第一类型的杂质。例如，第二导电层25可以由P型多晶硅层形成。接着，通过刻蚀第二导电层25和第一导电层22来形成位于单元区中的管道栅PG和位于外围电路区中的栅电极G。这里，形成管道栅PG以包括至少一个沟槽。每个管道栅PG具有以下结构:其中，包括第一区域22A和第二区域22B的第一导电层22与包括第一类型杂质的第二导电层25层叠，所述第一区域22A与沟槽的下表面和侧表面接触且包括第一类型的杂质，所述第二区域22B包括第二类型的杂质。此外，栅电极G具有以下结构:包括第二类型杂质的导电层22和包括第一类型杂质的第二导电层25层叠。在一些实施例中，可以省略形成第二导电层25的步骤。在这种情况下，管道栅PG由包括第一区域22A和第二区域22B的第一导电层22形成，所述第一区域22A与沟槽的下表面和侧表面接触且包括第一类型的杂质，所述第二区域22B包括第二类型的杂质。栅电极G可以由包括第二类型杂质的第一导电层22形成。随后，在形成管道栅PG和栅电极G的工艺中被刻蚀的区域中形成绝缘层26。如图5A和5B所示，可以在形成了管道栅PG和栅电极G的产品上交替形成第一材料层27和第二材料层28。在外围电路区被诸如光刻胶层的掩模图案(未示出)覆盖的状态下，第一材料层27和第二材料层28可以仅形成在单元区中的管道栅PG上。此外，第一材料层27和第二材料层28也可以形成在外围电路区上。在本文中，可以形成第一材料层27以形成字线、选择线等，且可以形成第二材料层28以将层叠的字线和选择线电绝缘。第一材料层27和第二材料层28由具有较大刻蚀选择性的材料形成。例如，第一材料层27可以由导电层或牺牲层形成，而第二材料层28可以由层间绝缘层或牺牲层形成。例如，第一材料层27可以由诸如多晶硅层的导电层形成，而第二材料层28可以由诸如氧化物层的绝缘层形成。作为另一个例子，第一材料层27可以由诸如掺杂多晶硅层和掺杂不定形娃层的导电层形成，而第二材料层28可以由诸如未掺杂多晶娃层、未掺杂不定形硅层的牺牲层形成。作为另一个例子，第一材料层27可以由诸如氮化物层的牺牲层形成，第二材料层28可以由诸如氧化物层的绝缘层形成。如图6A和6B所示，通过刻蚀第一材料层27和第二材料层28来形成沟道孔。在这种情况下，形成沟道孔以与沟槽连接。例如，沟道孔形成为使得每个沟槽与一对沟道孔连接的方式。接着，去除暴露在沟道孔下表面中的牺牲层24 (例如，见图3B)。因而，形成了包括一对与沟槽连接的沟道孔的U形沟槽。如图7A和7B所示，沿着U形沟槽的内表面形成存储器层29。存储器层29可以由电荷阻挡层、电荷俘获层或隧道绝缘层形成。在本文中，形成在沟槽内的存储器层29被用作栅绝缘层。随后，在存储器层29上形成沟道层30。这里，形成在沟槽内的沟道层30被用作管道沟道层，且形成在沟道孔内的沟道层30被用作垂直沟道层。即，沟道层包括被配置成连接垂直沟道层的下端部的管道沟道层和垂直沟道层。例如，沟道层30可以由诸如多晶硅层的半导体层形成。在这种情况下，可以形成沟道层30以便完全填充至U形沟槽的中心区域或打开中心区域。当中心区域被打开时，在打开的中心区域中填充绝缘层31。绝缘层31可以由诸如聚硅酸盐(PSZ)和 旋涂电介质(SOD)的流体绝缘层形成。接着，通过刻蚀第一材料层27和第二材料层28而形成位于沟道孔之间的缝隙(例如，附图标记32后面可以填充缝隙的绝缘层)。在本文中，缝隙可以形成在沟道孔之间的所有空间中，或者可以形成在沟道孔之间的空间的一部分中。例如，当缝隙形成在沟道孔之间的所有空间中时，相邻存储串具有源极侧字线和漏极侧字线彼此分开的结构。此外，当缝隙形成在构成一个存储串的一对垂直沟道层之间时，相邻的存储串具有源极侧字线和漏极侧字线彼此连接的结构。接着，将绝缘层32填充在缝隙中。在这种情况下，根据第一材料层27和第二材料层28的材料，在利用绝缘层32填充缝隙的内部之前可以执行附加的工艺。例如，当第一材料层27由导电层形成而第二材料层28由绝缘层形成时，在将通过缝隙暴露出的第一材料层27处理为硅化物之后，将绝缘层32填充在缝隙中。因而，完成了制造存储器单元的处理。在另一个例子中，当第一材料层27由导电层形成而第二材料层28由牺牲层形成时，去除在缝隙内暴露出的第二材料层28。接着，将绝缘层32填充在缝隙内和去除了第二材料层28的区域中。因而，完成了制造存储器单元的处理。在另一个例子中，当第一材料层27由牺牲层形成而第二材料层28由绝缘层形成时，去除在缝隙内暴露出的第一材料层27。接着，将诸如氧化铝(Al2O3)的电荷阻挡层额外地形成在去除了第一材料层27的区域内，然后利用诸如钨(W)的导电层来填充所述区域以形成字线、选择线等。在这种情况下，在额外地形成电荷阻挡层之前，在沟道孔内的电荷阻挡层在去除第一材料层27的工艺中受损。接着，将绝缘层32填充在缝隙内。因而，完成了制造存储器单元的处理。接着，以接触焊盘形成在每层的每个第一材料层27中的方式，第一材料层27和第二材料层28被图案化成台阶形。随后，层间绝缘层33形成在产品的整个结构上。在本文中，层间绝缘层33形成在外 围电路区和单元区中。接着，通过刻蚀层间绝缘层33来形成用于暴露管道栅PG的第一接触孔和用于暴露栅电极G的第二接触孔。在这种情况下，尽管在附图中未示出，与各层的第一材料层27的接触焊盘连接的第三接触孔可以一起形成在其中第一材料层27和第二材料层28被图案化成台阶形的焊盘区域中。此外，根据形成在外围电路区中的晶体管的类型，第二接触孔可以仅形成在部分的晶体管中。接着，在第一接触孔和第二接触孔内形成导电层，并形成连接到管道栅PG的第二导电层25的第一接触插塞34和连接到栅电极G的第二导电层25的第二接触插塞。例如，在第一接触孔和第二接触孔内形成包括钛(Ti)、氮化钛(TiN)等的阻挡层，然后通过利用诸如钨(W)的材料来填充导电层而形成第一接触插塞34和第二接触插塞35。在这种情况下，第三接触插塞(未示出)也可以形成在第三接触孔中。如上所述，根据本发明的第一示例实施例，可以形成具有混合结构的管道栅PGjg合结构具有根据区域而不同的功函数。例如，具有相对较大功函数的P型多晶硅层形成在围绕管道沟道层的下表面和侧表面的第一区域22A中，而可以在剩余的第二区域22B中形成包括第一导电层22和第二导电层25的管道栅PG，所述第一导电层22由具有相对较小功函数的N型多晶硅层形成，所述第二导电层25与管道沟道层的顶表面接触且由具有相对较大的功函数的P型多晶硅层形成。因而，可以防止在擦除操作中在栅绝缘层中俘获电荷，并改善管道沟道中的单元电流流动，由此能够改善存储器件的特性。图8A-8B是示出根据本发明第二实施例的半导体存储器件的横截面图。图8A是示出单元区域的横截面视图，图SB是示出外围电路区的横截面视图。根据本发明第二实施例的半导体器件包括:第一接触插塞34A，所述第一接触插塞34A连接到管道栅PG的第一导电层22的第二区域22B，和第二接触插塞35A，所述第二接触插塞35A连接到栅电极G的第一导电层22。例如，通过刻蚀层间绝缘层33和第二导电层25来形成第一接触孔和第二接触孔。第一接触孔可以被配置成暴露出第一导电层22的第二区域22B。第二接触孔可以被配置成暴露出外围电路区域中的第一导电层22。接着，可以通过在第一接触孔和第二接触孔的内壁中形成绝缘间隔件、然后形成导电层来形成第一接触插塞34A和第二接触插塞35A。在这种情况下，在形成第一接触插塞34A和第二接触插塞35A之前，可以通过额外地在第一接触孔和第二接触孔中的下表面中暴露出的第一导电层22B和22中掺入第二类型杂质来改善接触电阻。其他结构基本与上述第一实施例中的器件结构类似，所以省略重复描述。图9是示出包括本发明实施例的存储系统的构造的示意图。如图9所示，可以包括本发明实施例的存储系统包括非易失性存储器件120和存储器控制110。非易失性存储器件120被配置成具有单元阵列，所述单元阵列包括具有在第一和第二实施例中提及的混合结构的管道栅。此外，非易失性存储器件120可以是包括多个闪存存储器芯片的多芯片封装。存储器控制器110被配置成控制非易失性存储器件120，并可以包括SRAM111、CPU112、主机接口 113、ECC114和存储器接口 115。SRAMl 11被用作CPUl 12的操作存储器，CPUl 12针对存储器 控制110的数据交换来执行一般的控制操作，主机接口 113包括访问存储器系统100的主机的数据交换协议。此外，ECC114检测从非易失性存储器件120中读取的数据中所包括的错误并进行纠正，存储器接口 115执行与非易失性存储器件120的接口。另外，存储器110可以包括用于存储与主机接口的代码数据的ROM等。这样，具有上述构造的存储系统100可以是非易失性存储器件120与存储器控制器结合起来的存储卡或固态硬盘(SSD)。例如，当存储系统100是SSD时，存储器控制器110可以通过多个接口协议(诸如USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI和IDE)中的一个与外部(例如主机)进行通信。图10是示出包括本发明实施例的计算系统的构造的示意图。如图10所示，可以包括本发明的计算系统200可以包括:与系统总线260电连接的CPU220 ；RAM230 ;用户接口 240 ;调制解调器250 ;存储系统210。此外，当计算系统200是移动设备时，计算系统200还可以包括被配置成向计算系统200供给操作电压的电池，并且还可以包括应用芯片组、照相机图片处理器(CIS)、移动DRAM等。可以利用结合图9描述的非易失性存储器212和存储器控制器211来配置存储器系统210。通过以上内容，可以认识到:已经描述了本发明的各种实施例以用于示例，并且可以在不脱离本发明的精神和范围的情况下进行各种修改。因而，本文中所描述的各种实施例并非构成限制，而本发明的真实范围和构思通过后附权利要求来表示。
权利要求
1.一种半导体器件，包括: 垂直沟道层； 管道沟道层，所述管道沟道层被配置成连接所述垂直沟道层的下端部；以及管道栅，所述管道栅围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。
2.如权利要求1所述的半导体器件，其中所述管道栅包括: 第一导电层，所述第一导电层包括第一区域和剩余的第二区域，所述第一区域与所述管道沟道层的下表面和侧表面接触，其中所述第一区域包括第一类型杂质而所述剩余的第二区域包括第二类型杂质；以及 第二导电层，所述第二导电层形成在所述第一导电层上以与所述管道沟道层的顶表面接触，并包括第一类型杂质。
3.如权利要求2所述的半导体器件，其中所述第一导电层由多晶硅层形成，所述第一区域包括P型杂质，所述剩余的第二区域包括N型杂质，以及 其中所述第二导电层由包括P型杂质的多晶硅层形成。
4.如权利要求2所述的半导体器件，还包括:与所述第二导电层连接的第一接触插塞。
5.如权利要求2所述的半导体器件，还包括:与所述第一导电层的剩余第二区域连接的第一接触插塞。
6.如权利要求1所述的半导体器件，还包括: 形成在衬底上的栅绝缘层；以及 栅电极，所述栅电极形成在所述栅绝缘层上，且包括层叠的第一导电层和第二导电层，其中所述第一导电层包括第二类型杂质且所述第二导电层包括第一类型杂质。
7.如权利要求6所述的半导体器件，还包括与所述栅电极的第二导电层连接的第二接触插塞。
8.如权利要求6所述的半导体器件，还包括与所述栅电极的第一导电层连接的第二接触插塞。
9.如权利要求6所述的半导体器件，其中所述第一导电层由N型多晶硅层形成，且所述第二导电层由P型多晶硅层形成。
10.一种制造半导体器件的方法，包括: 形成管道栅，所述管道栅包括填充有牺牲层的沟槽且包括第一区域和剩余的第二区域，所述第一区域与所述沟槽接触且包括第一类型杂质，所述剩余的第二区域具有与所述第一类型杂质不同的第二类型杂质； 在所述管道栅上交替形成第一材料层和第二材料层； 通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽连接的沟道孔； 去除暴露在所述沟道孔的下表面中的牺牲层； 沿着所述沟道孔和所述沟槽的内表面形成存储器层；以及 在所述存储器层上形成沟道层。
11.如权利要求10所述的方法，其中形成所述管道栅包括: 形成包括第二类型杂质的第一导电层；在所述第一导电层上形成掩模图案； 通过利用所述掩模图案作为阻挡部来刻蚀所述第一导电层而形成所述沟槽； 利用所述掩模图案作为阻挡部使用第一类型杂质来掺杂所述沟槽的内表面；以及 利用所述牺牲层来填充所述沟槽。
12.如权利要求10所述的方法，其中形成所述管道栅包括: 形成包括第二类型杂质的第一导电层； 在所述第一导电层上形成电介质层； 在所述电介质层上形成掩模图案； 利用所述掩模图案作为阻挡部通过刻蚀所述电介质层和所述第一导电层来形成所述沟槽； 去除所述掩模图案； 利用所述电介质层作为阻挡部使用第一类型杂质来掺杂所述沟槽的内表面；以及 利用所述牺牲层来填充所述沟槽。
13.如权利要求11所述的方法，其中包括所述第二类型杂质的第一导电层由N型多晶硅层形成，所述第一类型杂质是P型杂质。
14.如权利要求11所述的方法，其中形成所述管道栅还包括:在被所述牺牲层填充的第一导电层上形成包括第一类型杂质的第二导电层。
15.如权利要求14所述的方法，其中包括所述第一类型杂质的第二导电层由包括P型杂质的多晶硅层形成。
16.如权利要求15所述的方法，其中形成所述管道栅还包括: 刻蚀所述第二导电层和所述第一导电层以形成所述管道栅，其中所述管道栅包括第一导电层和第二导电层且位于单元区中，所述第一导电层包括被所述牺牲层填充的沟槽。
17.如权利要求16所述的方法，其中在所述管道栅的形成中，同时形成栅电极，其中所述栅电极包括第一导电层和第二导电层且位于外围区域中，所述第一导电层包括第二类型杂质，所述第二导电层包括第一类型杂质。
18.如权利要求17所述的方法，还包括形成与所述管道栅的第二导电层连接的第一接触插塞以及与所述栅电极的第二导电层连接的第二接触插塞。
19.如权利要求17所述的方法，还包括形成与所述管道栅的第一导电层的第二区域连接的第一接触插塞以及与所述栅电极的第一导电层连接的第二接触插塞。
全文摘要
本发明是半导体器件及其制造方法。半导体器件，包括垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。
文档编号H01L27/115GK103247631SQ20121045817
公开日2013年8月14日 申请日期2012年11月14日 优先权日2012年2月1日
发明者李起洪, 皮昇浩, 孙玄洙 申请人:爱思开海力士有限公司
技术领域：
本发明涉及一种半导体器件和制造该半导体器件的方法，更具体而言，涉及一种包括管道栅的三维(3D)非易失性存储器件和制造该三维非易失性存储器件的方法。
背景技术：
非易失性存储器件是即使中断电源也可以保持所存储的数据的存储器件。随着具有在硅衬底上形成单层存储器件的二维结构的存储器件的集成度达到极限，已经提出了在硅衬底上垂直地层叠存储器单元的三维非易失性存储器件。此后，结合附图详细描述现有的三维非易失性存储器件的结构和与该三维非易失性存储器件相关的问题。图1是解释现有的三维非易失性存储器件的结构的透视图。为了描述方便，在附图中省略了层间绝缘层。如图1所示，现有的三维非易失性存储器件包括沟道层CH，所述沟道层CH包括掩埋在管道栅PG中的管道沟道层P_CH和与所述管道沟道层P_CH相连的一对垂直沟道层V_CH。此外，存储器件包括层叠同时围绕垂直沟道层V_CH的字线WL以及层叠在字线WL上的源极选择线SSL和漏极选择线DSL。在第二方向11-11’(第一方向1-1’和第二方向I1-1I’)上相邻的存储串共同连接到一个源级线SL，且在第二方向11-11’上延伸的存储串行中所包括的存储串共同连接到一个位线B`L。在本文中，沟道层CH被存储器层(未示出)围住。存储器层包括隧道绝缘层、电荷陷阱层和电荷阻挡层。此外，管道栅PG由包括N型杂质的多晶硅层形成。然而，由于N型多晶硅层由具有较小功函数的材料形成，在擦除操作中出现了俘获在管道晶体管的栅绝缘层中的电荷，因而可能会出现问题。特别地，由于俘获在栅绝缘层中的电荷俘获层的电荷，管道晶体管的阈值电压增加，由此降低了单元电流，因而造成存储器件的特性的恶化。
发明内容
努力制作了本发明以提供一种适用于提高管道晶体管的单元电流的半导体器件及其制造方法。本发明的一个示例实施例提供了一种半导体器件，包括:垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。
本发明的另一个示例实施例提供了一种制造半导体器件的方法，包括:形成管道栅，所述管道栅包括填充有牺牲层的沟槽且包括第一区域和剩余的第二区域，所述第一区域与所述沟槽接触且包括第一类型杂质，所述剩余的第二区域具有与所述第一类型杂质不同的第二类型杂质；在所述管道栅上交替形成第一材料层和第二材料层；通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽连接的沟道孔；去除暴露在所述沟道孔的下表面中的牺牲层；沿着所述沟槽和所述沟道孔的内表面形成存储器层；以及在所述存储器层上形成沟道层。根据本发明的示例实施例，半导体器件包括管道栅，所述管道栅包括含有第一类型杂质的第一区域和含有第二类型杂质的第二区域。如上所述，本发明包括混合型管道栅，使得可以防止由于在擦除操作中电荷被俘获在管道晶体管的栅绝缘层中而造成阈值电压增加。前述概述只是示例性的，且并未构成任何形式的限制。除了上述的这些示例性的方面、实施例和特征，通过参考附图和以下的详细描述进一步的方面、实施例和特征将变得明显。
图1是示出现有的三维非易失性存储器件的结构的透视图。图2A、2B、3A、3B、4A、4B、5A、5B、6A、6B、7A和7B是示出根据本发明第一实施例的制造半导体器件的方法的横截面图。图8A-8B是示出根据本发明第二实施例的半导体存储器件的横截面图。图9是示出包括本发明实施例的存储系统的构造的示意图。图10是示出包括 本发明实施例的计算系统的构造的示意图。
具体实施例方式下面将参照附图更详细地描述本发明的示例性实施例。在附图中，为了便于说明，元件的厚度与间隔与实际真实的厚度与间隔相比进行了放大。在以下描述中，可以省略已知的相关功能和构造的详细描述，以避免不必要地模糊本发明的主题内容。在说明书和附图中，相同的附图标记表示相同的元件。根据本发明示例性实施例的半导体器件包括围绕管道沟道层的管道栅。在本文中，管道栅包括:第一区域，所述第一区域与管道沟道层接触且具有第一类型杂质；以及，第二区域，所述第二区域包括与第一类型杂质不同的第二类型杂质。如上所述，形成了根据区域而具有不同功函数的混合结构中的管道栅PG，使得可以防止阈值电压因为在擦除操作中被俘获在管道晶体管的栅绝缘层中的电荷而造成的阈值电压的增加。图2A至7B是示出根据本发明第一实施例的制造半导体器件的方法的过程的横截面图。图2A、3A、4A、5A、6A和7A示出单元区域而图2B、3B、4B、5B、6B和7B示出外围电路区域。如图2A和2B所示，绝缘层21形成在包括单元区(见图2A)和外围电路区(见图2B)的衬底20上。这里，形成在单元区中的绝缘层用作被配置成将衬底20和管道栅PG电隔离的层间绝缘层，形成在外围电路区中的绝缘层用作被配置成将衬底20与栅电极G隔离的栅绝缘层。接着，第一导电层22形成在绝缘层21上。在本文中，对形成在单元区中的第一导电层22进行配置使得形成管道栅PG，对形成在外围电路区中的第一导电层22进行配置使得形成栅电极G。第一导电层22被形成为具有第二类型的杂质。例如，第一导电层22由包括诸如磷(P)和砷(As)的N型杂质的多晶硅层形成。随后，在第一导电层22上形成掩模图案23，所述掩模图案被配置成限定将要形成管道沟道层的沟槽区域。在本文中，形成掩模图案23，使得要形成单元区的沟槽的区域被保留暴露，而包括外围电路区的其余区域则被掩模图案23覆盖。接着，通过利用掩模图案23作为刻蚀阻挡部来刻蚀第一导电层22而形成沟槽。然后，利用留在原位的掩模图案23使用第一类型的杂质来掺杂沟槽的内部，然后，在杂质的掺杂完成之后去除掩模图案23。这里第一类型的杂质与上述的第二类型的杂质不同，当第二类型杂质是N型时，第一类型杂质可以是P型。例如，通过使用离子注入工艺或等离子掺杂工艺可以将诸如硼(B)的P型杂质用作掺杂剂。具体来说，当使用离子注入工艺时，通过旋转注入方法或倾斜注入方法可以利用第一类型的杂质来对沟槽的内壁和下表面进行掺杂。在这种情况下，掩模图案23用作阻挡部，只有沟槽的内表面被第一类型的杂质掺杂，而第一导电层22的顶表面没有被第一类型杂质掺杂。特别地，外围电路区的第一导电层没有被第一类型杂质掺杂。此外，当使用第一类型杂质作为掺杂剂时，第一类型杂质用作掺杂剂且掺杂浓度等于或高于抵消包括在第一导电层22中的第二类型杂质的浓度。通过这种处理，定义了第一区域22A和第二区域22B。第 一区域22A可以接触沟槽，且包括第一类型的杂质。第二区域22B可以包括第二类型的杂质。作为参考，可以在形成掩模图案23之前进一步在第一导电层22上形成电介质层(未示出)。在这种情况下，可以利用掩模图案23作为刻蚀阻挡部通过刻蚀电介质层和衬底来形成沟槽。因而，在去除掩模图案23之后，可以利用电介质层作为阻挡部来掺杂沟槽的内表面。在这种情况下，在掺杂第一类型的杂质之后，可以去除电介质层。如图3A和3B所示，可以在产品的整个表面上形成牺牲层24，使得沟槽被掩埋且之后执行平坦化工艺，直到暴露出第一导电层22的表面。因而，在单元区中形成了第一导电层22，所述第一导电层22包括第一区域22A和剩余的第二区域22B，所述第一区域22A包括包含掩埋牺牲层24的沟槽并包括第一类型的杂质，所述第二区域22B包括第二类型杂质。此外，在外围电路区中形成包括第二类型杂质的第一导电层22。如图4A和4B所示，在掩埋了牺牲层24的第一导电层22上形成第二导电层25。这里，形成第二导电层25以包括第一类型的杂质。例如，第二导电层25可以由P型多晶硅层形成。接着，通过刻蚀第二导电层25和第一导电层22来形成位于单元区中的管道栅PG和位于外围电路区中的栅电极G。这里，形成管道栅PG以包括至少一个沟槽。每个管道栅PG具有以下结构:其中，包括第一区域22A和第二区域22B的第一导电层22与包括第一类型杂质的第二导电层25层叠，所述第一区域22A与沟槽的下表面和侧表面接触且包括第一类型的杂质，所述第二区域22B包括第二类型的杂质。此外，栅电极G具有以下结构:包括第二类型杂质的导电层22和包括第一类型杂质的第二导电层25层叠。在一些实施例中，可以省略形成第二导电层25的步骤。在这种情况下，管道栅PG由包括第一区域22A和第二区域22B的第一导电层22形成，所述第一区域22A与沟槽的下表面和侧表面接触且包括第一类型的杂质，所述第二区域22B包括第二类型的杂质。栅电极G可以由包括第二类型杂质的第一导电层22形成。随后，在形成管道栅PG和栅电极G的工艺中被刻蚀的区域中形成绝缘层26。如图5A和5B所示，可以在形成了管道栅PG和栅电极G的产品上交替形成第一材料层27和第二材料层28。在外围电路区被诸如光刻胶层的掩模图案(未示出)覆盖的状态下，第一材料层27和第二材料层28可以仅形成在单元区中的管道栅PG上。此外，第一材料层27和第二材料层28也可以形成在外围电路区上。在本文中，可以形成第一材料层27以形成字线、选择线等，且可以形成第二材料层28以将层叠的字线和选择线电绝缘。第一材料层27和第二材料层28由具有较大刻蚀选择性的材料形成。例如，第一材料层27可以由导电层或牺牲层形成，而第二材料层28可以由层间绝缘层或牺牲层形成。例如，第一材料层27可以由诸如多晶硅层的导电层形成，而第二材料层28可以由诸如氧化物层的绝缘层形成。作为另一个例子，第一材料层27可以由诸如掺杂多晶硅层和掺杂不定形娃层的导电层形成，而第二材料层28可以由诸如未掺杂多晶娃层、未掺杂不定形硅层的牺牲层形成。作为另一个例子，第一材料层27可以由诸如氮化物层的牺牲层形成，第二材料层28可以由诸如氧化物层的绝缘层形成。如图6A和6B所示，通过刻蚀第一材料层27和第二材料层28来形成沟道孔。在这种情况下，形成沟道孔以与沟槽连接。例如，沟道孔形成为使得每个沟槽与一对沟道孔连接的方式。接着，去除暴露在沟道孔下表面中的牺牲层24 (例如，见图3B)。因而，形成了包括一对与沟槽连接的沟道孔的U形沟槽。如图7A和7B所示，沿着U形沟槽的内表面形成存储器层29。存储器层29可以由电荷阻挡层、电荷俘获层或隧道绝缘层形成。在本文中，形成在沟槽内的存储器层29被用作栅绝缘层。随后，在存储器层29上形成沟道层30。这里，形成在沟槽内的沟道层30被用作管道沟道层，且形成在沟道孔内的沟道层30被用作垂直沟道层。即，沟道层包括被配置成连接垂直沟道层的下端部的管道沟道层和垂直沟道层。例如，沟道层30可以由诸如多晶硅层的半导体层形成。在这种情况下，可以形成沟道层30以便完全填充至U形沟槽的中心区域或打开中心区域。当中心区域被打开时，在打开的中心区域中填充绝缘层31。绝缘层31可以由诸如聚硅酸盐(PSZ)和 旋涂电介质(SOD)的流体绝缘层形成。接着，通过刻蚀第一材料层27和第二材料层28而形成位于沟道孔之间的缝隙(例如，附图标记32后面可以填充缝隙的绝缘层)。在本文中，缝隙可以形成在沟道孔之间的所有空间中，或者可以形成在沟道孔之间的空间的一部分中。例如，当缝隙形成在沟道孔之间的所有空间中时，相邻存储串具有源极侧字线和漏极侧字线彼此分开的结构。此外，当缝隙形成在构成一个存储串的一对垂直沟道层之间时，相邻的存储串具有源极侧字线和漏极侧字线彼此连接的结构。接着，将绝缘层32填充在缝隙中。在这种情况下，根据第一材料层27和第二材料层28的材料，在利用绝缘层32填充缝隙的内部之前可以执行附加的工艺。例如，当第一材料层27由导电层形成而第二材料层28由绝缘层形成时，在将通过缝隙暴露出的第一材料层27处理为硅化物之后，将绝缘层32填充在缝隙中。因而，完成了制造存储器单元的处理。在另一个例子中，当第一材料层27由导电层形成而第二材料层28由牺牲层形成时，去除在缝隙内暴露出的第二材料层28。接着，将绝缘层32填充在缝隙内和去除了第二材料层28的区域中。因而，完成了制造存储器单元的处理。在另一个例子中，当第一材料层27由牺牲层形成而第二材料层28由绝缘层形成时，去除在缝隙内暴露出的第一材料层27。接着，将诸如氧化铝(Al2O3)的电荷阻挡层额外地形成在去除了第一材料层27的区域内，然后利用诸如钨(W)的导电层来填充所述区域以形成字线、选择线等。在这种情况下，在额外地形成电荷阻挡层之前，在沟道孔内的电荷阻挡层在去除第一材料层27的工艺中受损。接着，将绝缘层32填充在缝隙内。因而，完成了制造存储器单元的处理。接着，以接触焊盘形成在每层的每个第一材料层27中的方式，第一材料层27和第二材料层28被图案化成台阶形。随后，层间绝缘层33形成在产品的整个结构上。在本文中，层间绝缘层33形成在外 围电路区和单元区中。接着，通过刻蚀层间绝缘层33来形成用于暴露管道栅PG的第一接触孔和用于暴露栅电极G的第二接触孔。在这种情况下，尽管在附图中未示出，与各层的第一材料层27的接触焊盘连接的第三接触孔可以一起形成在其中第一材料层27和第二材料层28被图案化成台阶形的焊盘区域中。此外，根据形成在外围电路区中的晶体管的类型，第二接触孔可以仅形成在部分的晶体管中。接着，在第一接触孔和第二接触孔内形成导电层，并形成连接到管道栅PG的第二导电层25的第一接触插塞34和连接到栅电极G的第二导电层25的第二接触插塞。例如，在第一接触孔和第二接触孔内形成包括钛(Ti)、氮化钛(TiN)等的阻挡层，然后通过利用诸如钨(W)的材料来填充导电层而形成第一接触插塞34和第二接触插塞35。在这种情况下，第三接触插塞(未示出)也可以形成在第三接触孔中。如上所述，根据本发明的第一示例实施例，可以形成具有混合结构的管道栅PGjg合结构具有根据区域而不同的功函数。例如，具有相对较大功函数的P型多晶硅层形成在围绕管道沟道层的下表面和侧表面的第一区域22A中，而可以在剩余的第二区域22B中形成包括第一导电层22和第二导电层25的管道栅PG，所述第一导电层22由具有相对较小功函数的N型多晶硅层形成，所述第二导电层25与管道沟道层的顶表面接触且由具有相对较大的功函数的P型多晶硅层形成。因而，可以防止在擦除操作中在栅绝缘层中俘获电荷，并改善管道沟道中的单元电流流动，由此能够改善存储器件的特性。图8A-8B是示出根据本发明第二实施例的半导体存储器件的横截面图。图8A是示出单元区域的横截面视图，图SB是示出外围电路区的横截面视图。根据本发明第二实施例的半导体器件包括:第一接触插塞34A，所述第一接触插塞34A连接到管道栅PG的第一导电层22的第二区域22B，和第二接触插塞35A，所述第二接触插塞35A连接到栅电极G的第一导电层22。例如，通过刻蚀层间绝缘层33和第二导电层25来形成第一接触孔和第二接触孔。第一接触孔可以被配置成暴露出第一导电层22的第二区域22B。第二接触孔可以被配置成暴露出外围电路区域中的第一导电层22。接着，可以通过在第一接触孔和第二接触孔的内壁中形成绝缘间隔件、然后形成导电层来形成第一接触插塞34A和第二接触插塞35A。在这种情况下，在形成第一接触插塞34A和第二接触插塞35A之前，可以通过额外地在第一接触孔和第二接触孔中的下表面中暴露出的第一导电层22B和22中掺入第二类型杂质来改善接触电阻。其他结构基本与上述第一实施例中的器件结构类似，所以省略重复描述。图9是示出包括本发明实施例的存储系统的构造的示意图。如图9所示，可以包括本发明实施例的存储系统包括非易失性存储器件120和存储器控制110。非易失性存储器件120被配置成具有单元阵列，所述单元阵列包括具有在第一和第二实施例中提及的混合结构的管道栅。此外，非易失性存储器件120可以是包括多个闪存存储器芯片的多芯片封装。存储器控制器110被配置成控制非易失性存储器件120，并可以包括SRAM111、CPU112、主机接口 113、ECC114和存储器接口 115。SRAMl 11被用作CPUl 12的操作存储器，CPUl 12针对存储器 控制110的数据交换来执行一般的控制操作，主机接口 113包括访问存储器系统100的主机的数据交换协议。此外，ECC114检测从非易失性存储器件120中读取的数据中所包括的错误并进行纠正，存储器接口 115执行与非易失性存储器件120的接口。另外，存储器110可以包括用于存储与主机接口的代码数据的ROM等。这样，具有上述构造的存储系统100可以是非易失性存储器件120与存储器控制器结合起来的存储卡或固态硬盘(SSD)。例如，当存储系统100是SSD时，存储器控制器110可以通过多个接口协议(诸如USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI和IDE)中的一个与外部(例如主机)进行通信。图10是示出包括本发明实施例的计算系统的构造的示意图。如图10所示，可以包括本发明的计算系统200可以包括:与系统总线260电连接的CPU220 ；RAM230 ;用户接口 240 ;调制解调器250 ;存储系统210。此外，当计算系统200是移动设备时，计算系统200还可以包括被配置成向计算系统200供给操作电压的电池，并且还可以包括应用芯片组、照相机图片处理器(CIS)、移动DRAM等。可以利用结合图9描述的非易失性存储器212和存储器控制器211来配置存储器系统210。通过以上内容，可以认识到:已经描述了本发明的各种实施例以用于示例，并且可以在不脱离本发明的精神和范围的情况下进行各种修改。因而，本文中所描述的各种实施例并非构成限制，而本发明的真实范围和构思通过后附权利要求来表示。
权利要求
1.一种半导体器件，包括: 垂直沟道层； 管道沟道层，所述管道沟道层被配置成连接所述垂直沟道层的下端部；以及管道栅，所述管道栅围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。
2.如权利要求1所述的半导体器件，其中所述管道栅包括: 第一导电层，所述第一导电层包括第一区域和剩余的第二区域，所述第一区域与所述管道沟道层的下表面和侧表面接触，其中所述第一区域包括第一类型杂质而所述剩余的第二区域包括第二类型杂质；以及 第二导电层，所述第二导电层形成在所述第一导电层上以与所述管道沟道层的顶表面接触，并包括第一类型杂质。
3.如权利要求2所述的半导体器件，其中所述第一导电层由多晶硅层形成，所述第一区域包括P型杂质，所述剩余的第二区域包括N型杂质，以及 其中所述第二导电层由包括P型杂质的多晶硅层形成。
4.如权利要求2所述的半导体器件，还包括:与所述第二导电层连接的第一接触插塞。
5.如权利要求2所述的半导体器件，还包括:与所述第一导电层的剩余第二区域连接的第一接触插塞。
6.如权利要求1所述的半导体器件，还包括: 形成在衬底上的栅绝缘层；以及 栅电极，所述栅电极形成在所述栅绝缘层上，且包括层叠的第一导电层和第二导电层，其中所述第一导电层包括第二类型杂质且所述第二导电层包括第一类型杂质。
7.如权利要求6所述的半导体器件，还包括与所述栅电极的第二导电层连接的第二接触插塞。
8.如权利要求6所述的半导体器件，还包括与所述栅电极的第一导电层连接的第二接触插塞。
9.如权利要求6所述的半导体器件，其中所述第一导电层由N型多晶硅层形成，且所述第二导电层由P型多晶硅层形成。
10.一种制造半导体器件的方法，包括: 形成管道栅，所述管道栅包括填充有牺牲层的沟槽且包括第一区域和剩余的第二区域，所述第一区域与所述沟槽接触且包括第一类型杂质，所述剩余的第二区域具有与所述第一类型杂质不同的第二类型杂质； 在所述管道栅上交替形成第一材料层和第二材料层； 通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽连接的沟道孔； 去除暴露在所述沟道孔的下表面中的牺牲层； 沿着所述沟道孔和所述沟槽的内表面形成存储器层；以及 在所述存储器层上形成沟道层。
11.如权利要求10所述的方法，其中形成所述管道栅包括: 形成包括第二类型杂质的第一导电层；在所述第一导电层上形成掩模图案； 通过利用所述掩模图案作为阻挡部来刻蚀所述第一导电层而形成所述沟槽； 利用所述掩模图案作为阻挡部使用第一类型杂质来掺杂所述沟槽的内表面；以及 利用所述牺牲层来填充所述沟槽。
12.如权利要求10所述的方法，其中形成所述管道栅包括: 形成包括第二类型杂质的第一导电层； 在所述第一导电层上形成电介质层； 在所述电介质层上形成掩模图案； 利用所述掩模图案作为阻挡部通过刻蚀所述电介质层和所述第一导电层来形成所述沟槽； 去除所述掩模图案； 利用所述电介质层作为阻挡部使用第一类型杂质来掺杂所述沟槽的内表面；以及 利用所述牺牲层来填充所述沟槽。
13.如权利要求11所述的方法，其中包括所述第二类型杂质的第一导电层由N型多晶硅层形成，所述第一类型杂质是P型杂质。
14.如权利要求11所述的方法，其中形成所述管道栅还包括:在被所述牺牲层填充的第一导电层上形成包括第一类型杂质的第二导电层。
15.如权利要求14所述的方法，其中包括所述第一类型杂质的第二导电层由包括P型杂质的多晶硅层形成。
16.如权利要求15所述的方法，其中形成所述管道栅还包括: 刻蚀所述第二导电层和所述第一导电层以形成所述管道栅，其中所述管道栅包括第一导电层和第二导电层且位于单元区中，所述第一导电层包括被所述牺牲层填充的沟槽。
17.如权利要求16所述的方法，其中在所述管道栅的形成中，同时形成栅电极，其中所述栅电极包括第一导电层和第二导电层且位于外围区域中，所述第一导电层包括第二类型杂质，所述第二导电层包括第一类型杂质。
18.如权利要求17所述的方法，还包括形成与所述管道栅的第二导电层连接的第一接触插塞以及与所述栅电极的第二导电层连接的第二接触插塞。
19.如权利要求17所述的方法，还包括形成与所述管道栅的第一导电层的第二区域连接的第一接触插塞以及与所述栅电极的第一导电层连接的第二接触插塞。
全文摘要
本发明是半导体器件及其制造方法。半导体器件，包括垂直沟道层；管道沟道层，被配置成连接所述垂直沟道层的下端部；以及管道栅，围绕所述管道沟道层且包括第一区域和剩余的第二区域，所述第一区域与管道沟道层接触并包括第一类型杂质，所述剩余的第二区域包括与所述第一类型杂质不同的第二类型杂质。
文档编号H01L27/115GK103247631SQ20121045817
公开日2013年8月14日 申请日期2012年11月14日 优先权日2012年2月1日
发明者李起洪, 皮昇浩, 孙玄洙 申请人:爱思开海力士有限公司
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