固态成像元件及其制造方法和电子设备的制作方法

xiaoxiao2020-8-1  6

专利名称:固态成像元件及其制造方法和电子设备的制作方法
技术领域
本公开涉及一种固态成像元件及其制造方法和一种电子设备,更具体涉及一种提供出色灵敏度和拖尾特性之间的相容性的固态成像元件及其制造方法和一种具有该固态成像元件的电子设备。
背景技术
固态成像元件(例如互补金属氧化物半导体(CMOS)图像传感器和电荷耦合器件(CCD))在数码相机和数码摄像机中已经得到广泛应用。另外,近年来,MOS图像传感器由于其低电源电压和低功耗已被经常用于被结合在具有成像能力的移动手机和移动装置中的固态成像元件中。例如,落在CMOS图像传感器上的入射光由光电二极管(PD,即每个像素的光电转换部)转换为电荷。然后,由ro生成的电荷被转移至FD (浮动扩散部),即浮动扩散区,使得放大晶体管输出其电平与FD中积聚的电荷成比例的像素信号。顺便提及,CMOS图像传感器执行其中电荷被像素逐行地从H)转移至FD的滚动快门图像捕捉,因而导致图像失真。为了避免这种失真,有必要执行其中电荷同时在所有像素中从ro转移至FD的全局快门图像捕捉。例如,日本专利早期公开N0.2011-29835提出了一种CMOS固态成像装置,该装置通过在每个像素中提供存储元件(电容器)而允许用于全局快门图像捕捉的图像的同时存储。在被配置为通过在每个像素中提供存储元件而允许全局快门图像捕捉的CMOS固态成像装置中,在电荷被保持在存储元件中时,由于光渗漏到存储元件中,可发生拖尾,因而导致可归因于光渗漏到存储元件中的降低的图像质量。针对这种光渗漏到存储元件中的一种可能的对策是使用用于将光从存储元件屏蔽开的光屏蔽膜。例如,有可能使用互连层作为光屏蔽膜。然而,优选的是应在紧邻存储元件的顶部上设置光屏蔽膜以确保较高的有效性。然而,在紧邻存储元件的顶部上设置金属光屏蔽膜导致互连层下的层间绝缘膜较厚,因而导致灵敏度下降。此外,在这种情况下,可能更加难以形成接触,因而导致成品率下降。具体而言,像素数目越大且外围电路所占的面积越大,互连层下的较厚的层间绝缘膜的影响往往越大。响应于此,日本专利早期公开N0.2010-165753(以下称为专利文献2)公开了一种用于通过使用光屏蔽金属材料作为存储器的顶部上的门电极来减小层间结构的高度的结构。然而,专利文献2中公开的结构难以充分抑制从门的侧面发生的漏光。此外,日本专利早期公开N0.2010-177418(以下称为专利文献3)公开了一种被设计为通过使用具有镶嵌(damascene)结构的光屏蔽膜来减小高度的结构。然而,如果该布局具有相当高的光屏蔽电极覆盖率,则专利文献3中公开的结构在用于形成镶嵌结构的CMP(化学机械抛光)处理期间会导致金属膜凹陷,非常不利地影响像素特性和后续处理步骤。可能的问题有:由于光屏蔽膜的厚度变化导致光屏蔽能力下降,由局部和总体平坦度恶化导致在后续处理步骤中不能断开接触,图案形成期间生成残余物,以及由于光刻期间的散焦导致不能断开接触。如上所述,使用专利文献2和3中公开的结构来实现对策处理是明显不可行的。

发明内容
如上所述,使用专利文献2和3中公开的结构来实现对策处理是明显不可行的。因此,在被配置为允许全局快门图像捕捉的CMOS固态成像装置中,减小层间膜的高度并抑制光渗漏到存储元件中一直是困难的。因此,在相关技术的固态成像元件中,提供出色灵敏度和拖尾特性之间的相容性一直是困难的。鉴于上述内容,希望提供出色灵敏度和拖尾特性之间的相容性。一种根据本公开的模式的固态成像元件包括转移部和光屏蔽部。所述转移部将所有像素中由光电转换部同时生成的电荷转移至存储部,并且具有金属门。所述光屏蔽部是通过在沟槽部分中填充金属而形成的,其中所述沟槽部分是通过在所述转移部周围挖掘层间绝缘膜而形成的。一种根据本公开的模式的制造方法包括形成转移部的金属门的步骤,所述转移部被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部。所述制造方法进一步包括通过在所述转移部周围挖掘层间绝缘膜而形成沟槽部分的步骤。所述制造方法更进一步包括在所述沟槽部分中填充金属的步骤。一种根据本公开的模式的电子设备具有固态成像元件。所述固态成像元件包括转移部和光屏蔽部。所述转移部将所有像素中中光电转换部同时生成的电荷转移至存储部,并且具有金属门。所述光屏蔽部是通过在沟槽部分中填充金属而形成的,其中所述沟槽部分是通过在所述转移部周围挖掘层间绝缘膜而形成的。在本公开的模式中,被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部的所述转移部具有金属门。所述光屏蔽部是通过在沟槽部分中填充金属而形成的,其中所述沟槽部分是通过在所述转移部周围挖掘层间绝缘膜而形成的。本公开的模式提供了出色灵敏度和拖尾特性之间的相容性。


图1是说明应用了本公开的成像元件的一个实施例的配置示例的框图;图2是说明成像元件的像素的第一配置示例的截面图;图3是说明相关技术的像素配置示例的截面图;图4是描述成像元件的制造方法的一组说明性示图;图5是描述成像元件的制造方法的一组说明性示图;图6是要连接至门电极的接触部形成的区域的截面图;图7A至7D是说明像素的第一配置示例的第一至第四修改示例的截面图;图8是说明像素的第一配置示例的第五修改示例的截面图;图9是说明成像元件的像素的第二配置示例的截面图;图10是描述成像元件的制造方法的一组说明性示图;图1lA是说明像素的第二配置示例的第一修改示例的截面图,并且图1lB示出了电势的概念图;图12A至12D是说明像素的第二配置示例的第二至第五修改示例的截面图;图13A和13B是描述镶嵌结构在外围电路部中的应用的说明性示图;图14是说明成像元件的像素的第三配置示例的截面图;图15是描述成像元件的制造方法的一组说明性示图;图16是描述成像元件的制造方法的一组说明性示图;图17是要连接至门电极的接触部形成的区域的截面图;图18是描述与相关技术的结构进行比较的一组说明性示图;以及图19是说明被结合在电子设备中的成像装置的配置示例的框图。
具体实施例方式下面将参考附图对应用本技术的具体实施例进行详细说明。图1是说明应用了本技术的成像元件的实施例的配置示例的框图。成像元件11为CMOS固态成像元件并包括具有多个规则排列的像素的像素阵列部12,每个像素均具有光电转换部。该元件11还包括外围电路部,即,垂直驱动部13、列处理部14、水平驱动部15、输出部16以及驱动控制部17。像素阵列部12具有多个以阵列形式排列的像素21。该部12经由数量与像素21的行数相匹配的多个水平信号线22连接至垂直驱动部13,并经由数量与像素21的列数相匹配的多个垂直信号线23连接至列处理部14。也就是说,像素阵列部12的多个像素21中的每一个像素被设置在其中一条水平信号线22和其中一条垂直信号线23的交点处。垂直驱动部13经由水平信号线22逐行地将用于驱动像素阵列部12的像素21的驱动信号(例如,转移信号、读取信号、选择信号或复位信号)依次提供给这些像素21。列处理部14对经由垂直信号线23从每个像素21输出的像素信号执行⑶S (相关双采样),从而提取像素信号的电平并获取与每个像素21接收的光量成比例的像素数据。水平驱动部15以像素阵列部12的逐列像素21为基础依次提供驱动信号给列处理部14。驱动信号使列处理部14输出从像素21获取的像素数据。以与来自水平驱动部15的驱动信号匹配的定时,输出部16被提供来自列处理部14的像素数据。该部16例如放大该像素数据并将产生的数据输出至后级的图像处理电路。驱动控制部17对成像元件11的每个内部块的驱动进行控制。例如,该部17生成时钟信号,每个时钟信号按每个块被驱动的时间间隔来生成,从而将这些信号提供给这些块。每个像素21包括H) 31、转移晶体管32、存储部33、读取晶体管34、FD 35、放大晶体管36、选择晶体管37、以及第一和第二复位晶体管38和39。PD 31为光电转换部,该部用于接收照射至像素21上的光,生成与所接收的光量成比例的电荷,并积聚电荷。转移晶体管32响应于从垂直驱动部13提供给其转移门电极(TRG)的驱动信号而被驱动,在接通时将ro 31中积聚的电荷转移。此处,从ro 31到存储部33的电荷转移(在相同时刻)在成像元件Ii中的所有ro3i中同时发生。存储部33临时存储经由转移晶体管32从H) 24中转移的电荷。
读取晶体管34响应于从垂直驱动部13提供给其读取门电极(ROG)的读取信号而被驱动,在接通时读取积聚在存储部33中的电荷并将其引导至FD 35。FD 35为浮动扩散区,该区在读取晶体管34和放大晶体管36之间的连接点处形成,并具有给定电容以存储经由读取晶体管34从存储部33读取的电荷。放大晶体管36连接至电源电势VDD并输出其电平与FD 35中积聚的电荷量成比例的像素信号。选择晶体管37响应于从垂直驱动部13提供的选择信号而被驱动,在接通时允许从放大晶体管36输出的像素信号经由该晶体管37被输出至垂直信号线23。第一复位晶体管38响应于从垂直驱动部13提供的复位信号而被驱动,在接通时将FD 35中积聚的电荷经由该晶体管38放电至电源电势VDD。这将该FD复位为电源电势VDD。第二复位晶体管39用作溢漏(overflow drain),用于在H) 31生成了超出给定电平之外的电荷的情况下将来自H) 31的电荷放电至电源电势VDD。应注意,选择晶体管28用于在像素21中做出选择。然而,可省略该晶体管28以形成电路(所谓的三晶体管配置)。图2是说明成像元件11的像素21的第一配置示例的截面图。如图2所说明,成像元件11包括:上下堆叠的半导体基板41、互连层42、滤色层43以及片上透镜层44。滤色层43具有用于每个像素21的分别用于使红、蓝或绿光通过的过滤器。片上透镜层44具有用于每个像素21的多个小透镜。在半导体基板41中,例如,组成H) 31的P型区52和η型区53、组成存储部33的η型区54、组成读取晶体管34的η型区55、以及组成FD55的η型区56在ρ型硅层(ρ阱)51中形成。在互连层42中,形成了组成转移晶体管32的门电极61和组成读取晶体管34的门电极62,夹在两者之间的半导体基板41的表面上形成门绝缘膜(未示出)。门电极61被布置为与形成η型区54的位置重叠。该电极61具有层压结构,在该层压结构中,具有光屏蔽能力的金属层61b被堆叠在多晶硅层61a之上。该层61a在半导体基板41上方形成,门绝缘膜被夹在两者之间。门电极62被布置为与形成η型区55的位置重叠。该电极62具有层压结构,在该层压结构中,具有光屏蔽能力的金属层62b被堆叠在多晶硅层62a之上。该层62a在半导体基板41上方形成,门绝缘膜被夹在两者之间。此外,在互连层42中,分别形成侧壁63和64以包围门电极61和62的侧表面,并且以覆盖半导体基板41、门电极61和62以及侧壁63和64的方式形成内衬膜65。更进一步地,在互连层42中,以至少覆盖存储部33的方式形成光屏蔽金属66,之后层间绝缘膜67被堆叠在光屏蔽金属66的顶部上。然后,以连接在层间绝缘膜67中形成的互连68和η型区56的方式形成接触部69。此处,光屏蔽金属66是通过在沟槽部分中填充金属而形成的,该沟槽部分是通过在下文参考图4和5描述的镶嵌处理而形成的。镶嵌处理是通过挖掘以与内衬膜65相同的高度形成的层间绝缘膜67来执行。此时,通过镶嵌处理形成了沟槽部分以包围门电极61和62。因此,以包围门电极61和62的方式形成了光屏蔽金属66。像素21如上所述地被配置,从而由于金属层61b和62b和光屏蔽金属66而防止了光渗漏到存储部33中,并提供了改进的像素特性。此处将参考图3对像素21和相关技术中的像素之间的结构上的差异进行说明。图3说明了相关技术中像素21A的截面配置示例。应注意,在图3中,与图2所示像素21的组件相同的组件用相同的参考数字标示,并且省略了其详细说明。如图3所说明,在像素2IA的互连层42A中,以多晶硅形成门电极6IA和62A,并且以完全覆盖转移晶体管32和读取晶体管34的方式形成光屏蔽金属66A,内衬膜65被夹在两者之间。因此,在像素21A中,与在图2所示像素21中不同,光屏蔽金属66A以被堆叠在门电极61A和62A上方的形式形成。这使随着光屏蔽金属66A的厚度增加,互连层42A作为一个整体的厚度更大。如上所述,如果互连层42A形成得厚,则斜向光有可能渗漏到存储部33中,从而导致更差的灵敏度和拖尾特性。而且,厚的互连层42A引起许多断开接触和高电阻接触,从而难以实现像素21A中的足够高的像素特性。对比之下,在图2所示的像素21中,光屏蔽金属66以包围门电极61和62而不堆叠在该电极61和62上方的方式形成。这确保了像素21的互连层42比像素2IA的互连层42A矮。因此,能够抑制光渗漏到存储部33中。因此,像素21提供了改进的灵敏度和拖尾特性以及出色的像素特性。而且,由于较矮的互连层42,像素21在接触形成方面提供了改进的成晶率。接下来将参考图4和图5对具有像素21的成像元件11的制造方法进行说明。首先,如图4所示,在第一步中形成ρ型区52和η型区53至56。也就是说,通过光刻和离子注入,在硅层51即半导体基板41上方的期望位置处形成ρ型区52和η型区53至56。在第二步中,形成门电极61和62以及侧壁63和64。也就是说,在整个表面上形成未示出的门绝缘膜之后,在整个表面上形成多晶硅膜和金属膜。多晶娃膜和金属膜各自的厚度为例如大约lOOnm。另一方面,可以使用由单一金属(例如,钨、钛、钽、铝、铪或铜)制成的膜作为金属膜。可替代地,也可使用由上述任一金属的氮化物或氧化物或其组合制成的膜作为金属膜。然后,在保留多晶硅层61a和62a以及金属层61b和62b不被除去的同时,通过光刻和干蚀刻来除去不需要的区域中的多晶硅和金属。这形成了将要形成门电极61和62的图案。应注意,只需使用具有光屏蔽能力的金属层61b和62b作为门电极61和62,该门电极61和62不限于具有由多晶娃层61a和62a以及金属层61b和62b组成的层压结构。另一方面,可以用作侧壁63和64的材料有由氧化物或氮化物或其组合制成的单层绝缘膜。接下来,在第三步中,在整个表面上方形成内衬膜65,之后形成层间绝缘膜67。内衬膜65通过CVD (化学气相沉积)形成,并且使用例如50nm厚的氮化膜。此外,在形成内衬膜65之后,通过CMP (化学机械抛光)形成层间绝缘膜67并使其平面化。可以使用将内衬膜65用作阻挡物的处理来使层间绝缘膜67平面化。这形成了其厚度与形成转移晶体管32和读取晶体管34的区域中的内衬膜65的高度大致相同的层间绝缘膜67。接下来,在如图5所示的第四步中形成镶嵌部分。也就是说,通过光刻来转移晶体管32、存储部33以及读取晶体管34的外围区域进行图案化。经历镶嵌处理的区域的宽度从转移晶体管32和读取晶体管34的外围算起为例如lOOnm。应注意,可根据像素设计和期望的拖尾特性适当地调节该宽度。然后,通过干蚀刻形成沟槽部分D。此时,通过提供对内衬膜65的选择率来使形状稳定,这是通过例如使用CFx基气体来实现的。在第五步中形成光屏蔽金属66。也就是说,在第四步中通过镶嵌处理形成的沟槽部分中填充金属,从而形成光屏蔽金属66。该金属66例如是通过使用溅射钨形成覆盖膜然后通过CMP或干蚀刻除去不需要的区域中的金属而形成的。应注意,覆盖膜可通过CVD或溅射或其组合而形成。另一方面,不仅可以使用钨膜,而且还可以使用由单一金属(例如钛、钽、铝、铪或铜)制成的膜作为光屏蔽金属66。可替代地,还可以使用由以上任一金属的氮化物、氧化物或碳化物制成的膜作为光屏蔽金属
66。仍可替代地,还可以使用以上物质的组合作为光屏蔽金属66。在第六步中,另外地堆叠层间绝缘膜67,从而形成接触部69。应注意,在第六步中,接触部69是以在形成接触部69的同时提供驱动信号到门电极61和62的方式形成的。图6说明了形成要连接至门电极61的接触部69A和要连接至门电极62的接触部69B的区域的截面构造。另一方面,因为在形成接触部69A和69B期间具有光屏蔽能力的金属层61b和62b分别用作门电极61和62的顶部,因此容易保持对金属的选择率,从而防止光屏蔽能力的下降。应注意,与门电极61和62的接触是通过直接连接至这些门而建立的。因此,不需要考虑经由基板建立接触。与其他晶体管的接触是通过使用与用于建立接触部69和FD 35之间的接触相同的结构来建立的。然后,如图2所示,形成互连物68,之后另外地堆叠层间绝缘膜67。然后,形成滤色层43和片上透镜层44,从而完成具有全局快门能力的成像元件11的形成。成像元件11可以通过以上步骤来制造,并且有可能提供存储部33的改进的光屏蔽能力,并通过在由镶嵌处理形成的沟槽部分D中填充光屏蔽金属66来减小互连层42的高度。此外,有可能减小光屏蔽金属66的覆盖率,从而防止由CMP或其他处理导致的该金属66中的凹陷。这使得有可能避免像素特性的降低,从而防止了对后续步骤的不利影响。也就是说,有可能避免关于专利文献3中所公开的结构的问题。接下来将参考图7和图8对像素21的第一配置示例的修改示例进行说明。图7A示出了像素21a ( S卩,第一修改示例)。像素21a与像素21在结构上的差异在于光屏蔽金属66a的尖端部分是以朝着半导体基板41伸入内衬膜65a的厚度的方式形成的。也就是说,在像素21a中,在用于执行镶嵌处理的步骤(图5中的第四步)中,内衬膜65a也被沿着门电极61和62的外围挖掘到给定深度。然后,将金属填充到内衬膜65a的挖掘出的区域中,从而形成光屏蔽金属66a。如上所述配置的像素21a比像素21更好地抑制了斜向光到存储部33中的渗漏,从而提供了改进的拖尾特性。应注意,图7A示出了内衬膜65a被挖掘到一半。然而,内衬膜65a可被例如完全挖掘至在半导体基板41和互连层42之间形成的门氧化膜(未示出)。图7B示出了像素21b (即第二修改示例)。像素21b与像素21在结构上的差异在于内衬膜65b是以不覆盖侧壁63和64的方式形成的,并且光屏蔽金属66b是以被直接堆叠在侧壁63和64上的方式形成的。如上所述配置的像素21b也提供了进一步改进的光屏蔽能力。应注意,在图7B中,内衬膜65b是以根本不覆盖侧壁63和64的方式形成的。然而,内衬膜65b可以覆盖侧壁63和64到一半。图7C说明了像素21c (即第三修改示例)。像素21c与像素21在结构上的差异在于光屏蔽金属66c的尖端部分是以伸入到半导体基板41的方式形成的。也就是说,在像素21c中,在用于执行镶嵌处理的步骤(图5中的第四步)中,半导体基板41例如被向下挖掘了 lOOnm。然后,也将金属填充到半导体基板41的挖掘出的区域中,从而形成光屏蔽金属 66c。此外,在这种结构中,在半导体基板41的挖掘出的区域中形成绝缘膜70以保持光屏蔽金属66c和半导体基板41之间的绝缘。可以用于形成绝缘膜70的方法有使用氧化炉进行氧化、通过RTO (快速热氧化)或CVD形成膜(氧化或氮化膜)以及ALD (原子层沉积)。另一方面,可将硼注入半导体基板41的挖掘出的区域周围的区域中以最小化对该基板41的损害。应注意,可在实现绝缘之前或之后执行该步骤。图7D示出了像素21d(即第四修改示例)。像素21d与像素21在结构上的差异在于光屏蔽金属66d是以被布置在接近存储部33的门电极61的周围并且是以不被布置在远离存储部33的门电极62的一侧的方式形成的。也就是说,在光屏蔽金属66d形成期间通过光刻来图案化可以仅在门电极61的周围形成该金属66d,这是将光从存储部33屏蔽开的
最低需要。应注意,组成转移晶体管32的门电极61可具有由多晶娃层61a和金属层61b组成的层压结构,该多晶硅电极可用于其他晶体管。如上所述,至少在门电极61的周围形成光屏蔽金属66d为存储部33提供了光屏蔽能力。接下来,图8示出了像素21e (即第五修改示例)。像素21e与像素21在结构上的差异在于存储部33是与转移晶体管32分开地形成的。也就是说,在像素21e中,组成存储部33的η型区71是在η型区54和η型区55之间的半导体基板41e中形成的,并且组成存储部33的门电极72是在转移晶体管32的门电极61和读取晶体管34的门电极62之间形成的。门电极72具有其中金属层72b堆叠在多晶硅层72a的顶部上的层压结构,接触部69c连接至金属层72b。此外,在像素21e中,光屏蔽金属66e以包围门电极61、62和72的方式形成。接下来,图9是说明成像元件11的像素的第二配置示例的截面图。应注意,在图9中,与图2所示像素21的组件相同的组件用相同的参考数字标示,并且省略了其详细说明。在像素21'中,以不覆盖互连层42'中的门电极61和62的方式形成内衬膜65;。此外,像素21'与像素21在结构上的差异在于光屏蔽金属66'是以与侧壁63'和64'的一部分一同除去内衬膜65'并将光屏蔽金属66'连接至金属层61b和62b的方式形成的。更具体地,在门电极61面向像素21'中的H) 31的一侧,与侧壁63'的一部分一同除去内衬膜65',从而在门电极61面向F1D 31的一侧将光屏蔽金属66'连接至金属层61b。此外,在门电极62面向像素21'中的FD 35的一侧,与侧壁64'的一部分一同除去内衬膜65',在门电极62面向FD 35的一侧将光屏蔽金属66'连接至金属层62b。在如上所述配置的像素21'中,通过不用内衬膜65'覆盖门电极61或62,可以进一步减小互连层42'的高度。此外,通过将光屏蔽金属66'连接至金属层61b和62b,可以进一步抑制光渗漏到存储部33中。接下来将参考图10对具有像素21'的成像元件11的制造方法进行说明。首先,形成门电极61和62和侧壁63和64,然后形成内衬膜65,之后在第一至第三步中以与参考图4所述的相同方式形成层间绝缘膜67,从而形成平面化的结构。然后,在第十一步中,例如通过CMP对层间绝缘膜67进行挖掘直到暴露出金属层61b和62b,从而除去内衬膜65。在第十二步中,形成镶嵌部分。也就是说,通过光刻对转移晶体管32、存储部33以及读取晶体管34的外围区域进行图案化。应注意,与图5所示的第四步不同,门电极61面向ro 31的一侧和门电极62面向H) 35的一侧也被图案化。此时,经历镶嵌处理的区域的宽度从转移晶体管32和读取晶体管34的外围算起为例如lOOnm。应注意,可根据像素设计和期望的拖尾特性适当地调节该宽度。然后,通过干蚀刻形成沟槽部分D。此时,可在不同蚀刻条件下分两步执行蚀刻。在第一步中,以低选择率蚀刻层间绝缘膜67、内衬膜65以及侧壁63和64。在第二步中,通过调节选择率,仅蚀刻层间绝缘膜67。在第十三步中,形成光屏蔽金属66'。也就是说,通过将金属填充到第四步中由镶嵌处理形成的沟槽部分D中来形成光屏蔽金属66'。此时,已经对侧壁63'进行了蚀刻,从而使门电极61面向H) 31的一侧敞开。因此,光屏蔽金属66'以被连接至门电极61面向F1D 31的一侧上的金属层61b的方式形成。此外,已经对侧壁64'进行了蚀刻,从而使门电极62面向FD 35的一侧敞开。因此,光屏蔽金属66'以被连接至门电极62面向FD 35的一侧上的金属层62b的方式形成。然后,如图9所示,通过另外地堆叠层间绝缘膜67、然后形成互连物68并且再次另外地堆叠层间绝缘膜67,形成接触部69。然后,形成滤色层43和片上透镜层44,从而完成具有全局快门能力的成像元件11的形成。在通过以上步骤制造的成像元件11中,通过以暴露出门电极61和62的方式除去内衬膜65',可以进一步减小像素21'的互连层42'的高度。此外,通过以金属层61b和62b连接至光屏蔽金属66的方式形成沟槽部分D,可以进一步抑制光渗漏到存储部33中。接下来将参考图11和12对像素21'的第二配置示例的修改示例进行说明。图1lA示出了像素21a'(即第一修改示例)。在像素21a'中,通过针对在门电极61面向ro 31的一侧上形成的光屏蔽金属66'调节硅层51的表面区域的电势来形成另外的离子注入部81。类似地,在像素21a'中,通过针对在门电极62面向FD 35的一侧上形成的光屏蔽金属66'调节硅层51的表面区域的电势来形成另外的离子注入部82。也就是说,在从H) 31到存储部33的电荷转移路径中形成另外的离子注入部81,并且在从存储部33到FD 35的电荷转移路径中形成另外的离子注入部82。也就是说,由于当电压被施加到门电极61或62时光屏蔽金属66,可能影响半导体基板41的电势,因此另外的离子注入部81和82形成。下面将参考图1lB所示电势的概念图进行说明。例如,如果在门电极61和光屏蔽金属66'之间没有连接,没有形成另外的离子注入部(即,图2所示的像素21的结构),则电势状况为当从ro 31到存储部33的电荷转移被打开时,电荷从ro 31被转移到存储部33。然而,例如,如果在门电极61和光屏蔽金属66'之间有连接,没有形成另外的离子注入部81和82,则当从31到存储部33的电荷转移被打开时,PD 31和存储部33之间的转移路径的电势变得更深,有可能导致转移电荷失败。因此,即使在门电极61和光屏蔽金属66'之间有连接,电势状况应与当它们之间没有连接时的电势状况相同也是优选的。由于这个原因,形成了另外的离子注入部81和82。这提供了当从TO31到存储部33的电荷转移被打开时允许该电荷转移的电势状况,即使在门电极61和光屏蔽金属66'之间有连接是也是如此。例如通过仅在紧邻光屏蔽金属66之下减少n+离子注入量或执行P+离子反注入(counter-1mplantation),另外的离子注入部81和82形成。这使得有可能避免电荷转移失败,从而肯定转移电荷。此外,不仅在转移晶体管32中,而且在存储部33、读取晶体管34以及FD 35中也可能发生类似的转移失败。形成另外的离子注入部确保了电荷转移。应注意,金属层61b和62b可在门电极61和62之间的区域中扩展到金属层61b和62b之间不存在短路的程度。这种结构也抑制了漏光,从而提供了改进的拖尾特性。图12A示出了像素21b'(即,第二修改示例)。像素21b'与像素21'在结构上的差异在于光屏蔽金属66b'的尖端部分是以朝着半导体基板41伸入内衬膜65b'的厚度的方式形成的。也就是说,在像素21b'中,在用于执行镶嵌处理的步骤(图10中的第十二步)中,内衬膜65b'也被沿着门电极61和62的外围挖掘到给定深度。然后,将金属填充到内衬膜65b'的挖掘出的区域中,从而形成光屏蔽金属66b'。如上所述配置的像素21b'比像素21'更好地抑制了斜向光到存储部33中的渗漏,从而提供了改进的拖尾特性。应注意,图12A示出了内衬膜65b'被挖掘到一半。然而,内衬膜65b'可被例如完全挖掘至半导体基板41和互连层42之间形成的门氧化膜(未示出)。图12B示出了像素21c'(即,第三修改示例)。像素21c'与像素21'在结构上的差异在于内衬膜65c'是以不覆盖侧壁63'和64'的方式形成的,并且光屏蔽金属66c'是以直接堆叠在侧壁63'和64'上的方式形成的。如上所述配置的像素21c'也提供了进一步改进的光屏蔽能力。应注意,在图12B中,内衬膜65c'是以根本不覆盖侧壁63'和64'的方式形成的。然而,内衬膜65c'可以仅覆盖部分侧壁63'和64'到一半。图12C示出了像素21d'(即,第四修改示例)。像素21d'与像素21'在结构上的差异在于光屏蔽金属66d'的尖端部分是以伸入到半导体基板41的方式形成的。也就是说,在像素21d'中,在用于执行镶嵌处理的步骤(图10中的第十二步)中,半导体基板41例如被向下挖掘了 lOOnm。然后,也将金属填充到半导体基板41的挖掘出的区域中,从而形成光屏蔽金属66cT。此外,在这种结构中,在半导体基板41的挖掘出的区域中形成绝缘膜70以保持光屏蔽金属66d'和半导体基板41之间的绝缘。可以用于形成绝缘膜70的方法有使用氧化炉进行氧化、通过RTO (快速热氧化)或CVD来形成膜(氧化或氮化膜)、以及ALD (原子层沉积)。另一方面,可将硼注入半导体基板41的挖掘出的区域周围的区域中以最小化对该基板41的损害。应注意,可在实现绝缘之前或之后执行该步骤。图12D示出了像素21e'(即,第五修改示例)。像素21e'与像素21'在结构上的差异在于光屏蔽金属66e'是以被布置在接近存储部33的门电极61的周围的方式并以不被布置在远离存储部33的门电极62的一侧的方式形成的。也就是说,在形成光屏蔽金属66e'期间通过光刻进行图案化可以仅在门电极61的周围形成该金属66e',这是将光从存储部33屏蔽开的最低需要。应注意,组成转移晶体管32的门电极61可具有由多晶娃层61a和金属层61b组成的层压结构,并且该多晶硅电极可用于其他晶体管。如上所述,至少在门电极61的周围形成光屏蔽金属66e'为存储部33提供了光屏蔽能力。顺便提及,光屏蔽金属66的镶嵌结构可应用到外围电路。下面将参考图13A和13B对镶嵌结构在外围结构中的应用进行说明。图13A示出应用了与图2所示像素21的镶嵌结构相似的镶嵌结构的外围电路。具有镶嵌结构的光屏蔽金属131在晶体管101和111之间形成。组成晶体管101的门电极102具有其中金属层102b被堆叠在多晶硅层102a的顶部上、侧壁103在门电极102的周围形成的层压结构。类似地,组成晶体管111的门电极112具有其中金属层112b被堆叠在多晶硅层112a的顶部上、侧壁113在门电极112的周围形成的层压结构。此外,光屏蔽金属131连接接触部114和STI (浅槽隔离)部115。通过连接有源区,该金属131能用作局部互连物。这种结构提供了外围电路的较闻集成,从而有助于实现较闻电路效率和较闻电路设计自由度。图13B示出应用了与图9所示像素21'的镶嵌结构相似的镶嵌结构的外围电路。具有镶嵌结构的光屏蔽金属131'在晶体管101'和111'之间形成。组成晶体管101'的门电极102'具有其中金属层102b'被堆叠在多晶硅层102a'的顶部上、侧壁103'在门电极102'的周围形成的层压结构。类似地,组成晶体管111'的门电极112'具有其中金属层112b'被堆叠在多晶硅层112a'的顶部上、侧壁113'在门电极112'的周围形成的层压结构。此外,光屏蔽金属131'连接多晶硅层102a'、金属层102b'以及接触部114。通过连接门电极,该金属131'可以用作局部互连物。这种结构提供了外围电路的较闻集成,从而有助于实现较闻电路效率和较闻电路设计自由度。接下来,图14是说明了成像元件11的像素的第三配置示例的截面图。应注意,在图14中,与图2所示像素21的组件相似的组件用相同的参考数字标示,因此省略了其详细说明。像素21"与像素21在结构上的差异在于光屏蔽金属66"是以完全覆盖转移晶体管32和读取晶体管34的方式在互连层42"中形成的。接下来将参考图15和图16对具有像素21"的成像元件11的制造方法进行说明。首先,以与参考图4所述的相同方式在第一和第二步中形成具有门电极61和62以及侧壁63和64的结构。
然后,在第二十一步中,在整个表面上形成内衬膜65,之后形成层间绝缘膜67。此处,在要覆盖转移晶体管32和读取晶体管34的地方形成层间绝缘膜67。因此,该膜67以150nm的厚度在内衬膜65上形成。在第二十二步中,以与图5所说明的第四步中相同的方式形成镶嵌部分。在第二十三步中,形成光屏蔽金属66"。也就是说,光屏蔽金属66"例如是通过在第二十二步中通过镶嵌处理形成的沟槽部分D中使用溅射钨形成覆盖膜而形成的。应注意,与图5所示第五步不同,在第二十三步中不执行CMP或干蚀刻。因此,如图15所示,光屏蔽金属66"的表面根据第二十二步中形成的表面形状在有沟槽部分D的地方以凹陷形状形成。在第二十四步中,形成阻挡层121,之后形成金属层122。应注意,阻挡层121和金属层122根据光屏蔽金属66"的表面形状以凹凸形状形成。可以用作阻挡层121的材料是在CMP期间提供选择率的材料,例如氧化物、氮化物以及其他绝缘膜和阻挡金属,例如T1、Ta及其氮化物。因而,通过在光屏蔽金属66"和金属层122之间形成阻挡层121,有可能避免CMP期间的凹陷。应注意,不仅可通过提供阻挡层121,而且还可通过使用回蚀而非CMP来避免凹陷。在这种情况下,在光屏蔽金属66"形成之后,通过应用抗蚀剂来对该金属66"进行平面化,从而将抗蚀剂和光屏蔽金属66"之间的选择率减少至可能的程度并在不需要的区域中除去该金属66"。接下来,如图16所示在第二十五步中第一次执行CMP。在第二十六步中,用抗蚀剂123覆盖光屏蔽金属66",从而剥离阻挡层121。在第二十七步中,第二次执行CMP,从而完成光屏蔽金属66"的形成。此时,阻挡层121在光屏蔽金属66"的凹部中形成,从而防止CMP期间的凹陷。应注意,由于跟随光屏蔽金属66"的凹凸形状,因此在图16中部分阻挡层121被保留而未除去。然而,可通过CMP完全除去阻挡层121。在第二十八步中,另外地堆叠层间绝缘膜67,从而形成接触部69。应注意,图16示出了形成要连接至门电极61的接触部69A和要连接至门电极62的接触部69B的区域的截面配置。应注意,在接触部69A和光屏蔽金属66"之间以及在接触部69B和光屏蔽金属66"之间提供大约200nm的间距以避免在形成接触部69A和69B期间与该金属66"短路。然后,如图14所示,形成互连物68,之后另外地堆叠层间绝缘膜67。然后形成滤色层43和片上透镜层44,从而完成具有全局快门能力的成像元件11的形成。应注意,在像素21"中,以完全覆盖转移晶体管32和读取晶体管34的方式形成光屏蔽金属66"。因此,门电极61和62可以没有金属层61b和62b。也就是说,如图17所示,门电极61包括多晶硅层61a,门电极62包括多晶硅层62a。应注意,该配置中接触的布局应优选地被设计为避免光屏蔽能力的下降以使影响最小化。应注意,通过如在像素21"中进行的那样以完全覆盖转移晶体管32和读取晶体管34的方式形成光屏蔽金属66",可以减小互连层42"的高度。图18说明了相关技术(图3)中靠近像素21A的转移晶体管32的区域的截面图和靠近像素21"的转移晶体管32的区域的截面图。
通常已知的是,底层的凹凸结构的尺寸影响在用于平面化PMD(金属前介电)的CMP处理中被保留而未除去的膜。层次差异越小,被保留而未除去的膜就可以越薄。也就是说,在像素21A中,有两个层次差异,一个是由门电极61的厚度引起的,另一个是由光屏蔽金属66A的厚度引起的。对比之下,在像素21"中,仅存在一个层次差异,即,门电极61的厚度引起的差异。因此,与像素21A的结构相比,像素21"的结构能将互连层42"的厚度减少20%,从而提供了改进的灵敏度。此外,上述的成像元件11可应用于例如成像系统(例如数码相机和数码摄像机)、具有成像能力的移动电话、以及包括具有成像能力的电子设备在内的各种电子设备。图19是说明被结合在电子设备中的成像装置的配置示例的框图。如图19所示,成像装置201包括光学器件202、成像元件203、信号处理电路204、监视器205以及存储器206,以捕捉静止图像和运动图像。光学器件202包括一个或多个透镜以将来自对象的图像光(入射光)引导至成像元件203并在成像元件203的光接收表面(传感器部)形成图像。具有在配置示例或修改示例之一中所示的像素21的成像元件11被用作成像元件203。成像元件203根据在光学器件202的光接收表面上形成的图像在给定时间段内积聚电子。然后,电平与成像元件203中积聚的电子量成比例的信号被提供给信号处理电路204。信号处理电路204对从成像元件203输出的信号电荷进行各种信号处理操作。通过由信号处理电路204执行的信号处理而获取的图像(图像数据)被提供并显示在监视器205上或被提供并存储(记录)在存储器206中。如上所述配置的成像装置201使用具有在配置示例或修改示例之一中所示的像素21的成像元件11作为成像元件203,从而提供了出色的灵敏度和拖尾特性,以获得出色的图像质量。应注意,本技术可具有以下配置。(I) 一种固态成像元件,包括:转移部,所述转移部被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部并且具有金属门;以及光屏蔽部,所述光屏蔽部是通过在沟槽部分中填充金属而形成的,所述沟槽部分是通过在所述转移部周围挖掘层间绝缘膜而形成的。(2)如特征I所述的固态成像元件,其中所述光屏蔽部的尖端部分是以朝着所述转移部周围的半导体基板伸入内衬膜的厚度的方式形成的,其中所述内衬膜是在所述层间绝缘膜和所述半导体基板之间形成的。(3)如特征I或2所述的固态成像元件,其中所述转移部的金属门与所述光屏蔽部部分连接。(4)如特征I至3中任一项所述的固态成像元件,其中在具有以阵列形式排列的多个像素的像素阵列部周围形成的外围电路部中形成所述光屏蔽部期间,形成了用作局部互连物的金属部。应注意,本实施例不限于上述内容,在不脱离本公开的范围的情况下可对本实施例进行各种修改。本技术包含与2011年11月22日向日本专利局提交的日本优先权专利申请JP 2011-254645中公开的主题相关的主题,其全部内容通过引用结合在此。
权利要求
1.一种固态成像元件,包括: 转移部,所述转移部被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部并且具有金属门;以及 光屏蔽部,所述光屏蔽部是通过在沟槽部分中填充金属而形成的,其中所述沟槽部分是通过在所述转移部周围挖掘层间绝缘膜而形成的。
2.如权利要求1所述的固态成像元件,其中 所述光屏蔽部的尖端部分是以朝着所述转移部周围的半导体基板伸入内衬膜的厚度的方式形成的,其中所述内衬膜是在所述层间绝缘膜和所述半导体基板之间形成的。
3.如权利要求1所述的固态成像元件,其中 所述转移部的金属门与所述光屏蔽部部分连接。
4.如权利要求1所述的固态成像元件,其中 在具有以阵列形式排列的多个像素的像素阵列部周围形成的外围电路部中形成所述光屏蔽部期间,形成了用作局部互连物的金属部。
5.一种制造方法,包括: 形成被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部的转移部的金属门; 通过在所述转移部周围挖掘层间绝缘膜形成沟槽部分;以及 通过在所述沟槽部分中填充金属形成光屏蔽部。
6.—种电子设备,包括: 固态成像元件,所述固态成像元件包括: 转移部,所述转移部被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部并且具有金属门;以及 光屏蔽部,所述光屏蔽部是通过在沟槽部分中填充金属而形成的,其中所述沟槽部分是通过在所述转移部周围挖掘层间绝缘膜而形成的。
全文摘要
本发明公开了一种固态成像元件及其制造方法和电子设备,所述固态成像元件包括转移部,该转移部被配置为将所有像素中由光电转换部同时生成的电荷转移至存储部并且具有金属门;和光屏蔽部,该光屏蔽部是通过在沟槽部分中填充金属而形成的,其中所述沟槽部分是通过在转移部周围挖掘层间绝缘膜而形成的。
文档编号H01L27/146GK103165632SQ201210459290
公开日2013年6月19日 申请日期2012年11月15日 优先权日2011年11月22日
发明者荒川伸一 申请人:索尼公司

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