三维非易失性存储器件、存储系统及其制造方法
专利名称：三维非易失性存储器件、存储系统及其制造方法
技术领域：
本公开的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括管道栅的三维(3D)非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述三维非易失性存储器件的方法。
背景技术：
非易失性存储器件即使在切断电源的情况下也能保留储存在其中的数据。由于近来2D存储器件(存储器单元以单层形成在硅衬底之上)的集成度的改进达到极限，提出了将存储器单元从硅衬底垂直地层叠成多层的三维非易失性存储器件。以下详细地描述已知的三维非易失性存储器件的结构及其问题。图1是示出现有的三维非易失性存储器件的结构的立体图。为了便于描述，在图1中未示出层间绝缘层。如图1所示，现有的三维非易失性存储器件包括沟道CH。沟道CH包括掩埋在管道栅PG中的管道沟道层P_CH，以及与管道沟道层P_CH耦接的一对存储器沟道层M_CH。沟道层CH被隧道绝缘层、电荷陷阱层以及电荷阻挡层(未示出)包围。三维非易失性存储器件还包括被层叠以包围存储器沟道层M_CH的字线WL，以及设置在字线WL之上的源极选择线SSL和漏极选择线DSL。沿第二方向11-11’彼此相邻的存储串共同耦接到一个源极线SL，沿第二方向11-11’延伸的存储串列中所包括的存储串共同耦接到公共位线BL。根据以上结构，包围管道沟道层P_CH的隧道绝缘层、电荷陷阱层以及电荷阻挡层起管道栅的栅绝缘层的作用。然而，隧道绝缘层、电荷陷阱层以及电荷阻挡层没有用于栅绝缘层的足够厚度。因此，存在的问题在于:当执行擦除操作时，由于电子的反向隧穿(backtunneling)引起管道栅的阈值电压上升，或存储器单元的阈值电压由于读取干扰而移动。
发明内容
本公开的一个示例性实施例涉及一种三维非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述三维非易失性存储器件的方法，在所述三维非易失性存储器件中，管道栅包括具有足够的厚度以防止电子的反向隧穿的栅绝缘层。在本公开的一个方面中，一种三维非易失性存储器件包括:第一管道栅层；第二管道栅层，所述第二管道栅层设置在第一管道栅层之上；字线，所述字线在第二管道栅层之上形成为多层；存储器沟道层，所述存储器沟道层被配置成穿过字线；管道沟道层，所述管道沟道层形成在第一管道栅层中，其中，管道沟道层接触第二管道栅层的下表面，并且将一对存储器沟道层的下端部耦接；存储器层，所述存储器层被配置成包围管道沟道层和存储器沟道层；以及第一栅绝缘层，所述第一栅绝缘层插入在第一管道栅层与存储器层之间。在本公开的另一个方面中，一种存储系统包括:三维非易失性存储器件，所述三维非易失性存储器件被配置成包括:第一管道栅层；第二管道栅层，所述第二管道栅层设置在第一管道栅层之上；字线，所述字线在第二管道栅层之上层叠成多层；存储器沟道层，所述存储器沟道层被配置成穿过字线；管道沟道层，所述管道沟道层形成在第一管道栅层中，其中，管道沟道层接触第二管道栅的下表面，并与一对存储器沟道层的下端部耦接；存储器层，所述存储器层被配置成包围管道沟道层和存储器沟道层；以及第一栅绝缘层，所述第一栅绝缘层插入在第一管道栅层与存储器层之间；以及所述存储器控制器，被配置成控制非易失性存储器件。在本公开的另一个方面中，一种制造三维非易失性存储器件的方法包括以下步骤:通过在第一导电层中刻蚀出第一沟槽来形成第一管道栅层；在第一沟槽的内表面上形成第一栅绝缘层；用牺牲层来填充形成有第一栅绝缘层的第一沟槽；通过刻蚀形成在第一管道栅层上的第二导电层来形成第二管道栅层；在第二管道栅层之上交替地形成第一材料层和第二材料层；通过刻蚀第一材料层、第二材料层以及第二管道栅层的导电层来形成与第一沟槽耦接的第二沟槽；去除牺牲层；在第一沟槽和第二沟槽的内表面上形成存储器层；以及在存储器层之上形成沟道层。
图1是示出现有的三维非易失性存储器件的结构的立体图；图2A和图2B是根据本公开的一个实施例的三维非易失性存储器件的截面图；图3A至图3D是说明根据本公开的一个实施例的制造三维非易失性存储器件的方法的截面图；图4示出根据本公开的一个实施例的存储系统的结构；以及图5示出根据本公开的一个实施例的计算系统的结构；
具体实施例方式在下文中，将参照附图详细地描述本公开的一些示例性实施例。提供附图以允许本领域技术人员理解本公开的实施例的范围。图2A和图2B是根据本公开的一个实施例的三维非易失性存储器件的截面图。具体地，图2B是图2A中的区域I的放大图。如图2A和图2B所示，根据本公开的一个实施例的三维非易失性存储器件包括管道栅20、在管道栅20之上层叠成多层的字线21、存储器沟道层25B、以及形成在管道栅20中的管道沟道层25A，其中，管道沟道层25A被配置成将存储器沟道层25B的下端部耦接。管道栅20包括第一管道栅层20A以及形成在第一管道栅层20A上的第二管道栅层20B。管道沟道层25A被配置成接触第二管道栅层20B的下表面并且形成在第一管道栅层20A中。此外，管道沟道层25A将至少一对存储器沟道层25B的下端部耦接。管道沟道层25A和一对存储器沟道层25B形成U形沟道25。存储器层24包围U形沟道25的整个表面。存储器层24包括包围U形沟道25的隧道绝缘层24C、包围隧道绝缘层24C的电荷陷阱层24B、以及包围电荷陷阱层24B的电荷阻挡层24A。存储器单元中包括的存储器层24起通过将电荷注入/放电来储存数据的作用。具体地，电荷陷阱层24B起实质的数据库的作用，隧道绝缘层24C起电荷F-N隧穿的能量势垒层的作用，电荷阻挡层24A起防止储存在电荷陷阱层24B中的电荷移动到栅极的作用。此外，管道栅20中包括的存储器层24起栅绝缘层的作用。根据本公开的一个实施例，由于第一栅绝缘层23插入在第一管道栅层20A与存储器层24之间，所以存储器层24和第一栅绝缘层23两者起管道栅20的栅绝缘层的作用。第一栅绝缘层23可以由氧化物层和氮化物层的组合形成，并且第一栅绝缘层23可以具有氮化物层23A和氧化物层23B的多层层叠结构。三维非易失性存储器件还可以包括插入在第二管道栅层20B与存储器层24之间的第二栅绝缘层26。第二栅绝缘层26可以是通过将第二管道栅层20B的表面氧化而形成的氧化物层。三维非易失性存储器件包括存储器层24。存储器层24的电荷阻挡层24A中的插入在每个字线21与电荷陷阱层24B之间的区域27可以具有比电荷阻挡层24A的其它区域
更厚的厚度。根据本发明，管道栅20包括具有足够厚度的栅绝缘层。具体地，由于形成在第一管道栅层20A中的管道沟道层25A的下部和侧面被存储器层24和第一栅绝缘层23包围，所以具有总厚度tl的存储器层24和第一栅绝缘层23起栅绝缘层的作用。此外，由于形成在第一管道栅层20A中的管道沟道层25A的上部以及形成在第二管道栅层20B中的存储器沟道层25B的侧面被存储器层24和第二栅绝缘层26包围，所以具有总厚度t2的存储器层24和第二栅绝缘层26起栅绝缘层的作用。因此在执行擦除操作时可以防止由于电子的反向隧穿引起管道栅的阈值电压增加，或者可以防止由于读取干扰引起存储器单元的阈值电压移动。图3A至图3D是说明根据本公开的一个实施例的制造三维非易失性存储器件的方法的截面图。如图3A所示，通过刻蚀用于第一管道栅的导电层30来形成第一管道沟槽。第一管道沟槽每个具有岛形，并且第一管道沟槽可以被布置成矩阵形式。在第一管道沟槽的内部形成第一栅绝缘层31。在形成有第一栅绝缘层31的第一管道沟槽中形成牺牲层32。例如，在形成有第一管道沟槽的导电层30的整个表面上形成第一栅绝缘层31之后，可以形成牺牲层32以完全地填充第一管道沟槽。接着，执行抛光工艺使得暴露出用于第一管道栅的导电层30的表面。第一栅绝缘层31可以具有氮化物层31A和氧化物层31B的层叠结构，牺牲层32可以由氧化物层、氮化物层或氮化钛层形成。具体地，由于在去除牺牲层32的后续工艺中第一栅绝缘层31要完整地保留而不被刻蚀，所以第一栅绝缘层31和牺牲层32由刻蚀选择性差异大的材料制成。此外，如果第一栅绝缘层31具有如上所述的层叠结构，则位于上部的层和牺牲层32由刻蚀选择性差异大的材料制成。在形成有牺牲层32的用于第一管道栅的导电层30上形成用于第二管道栅的导电层33。
如图3B所示，在用于第二管道栅的导电层33之上交替地形成第一材料层34和第二材料层35。第一材料层34和第二材料层35由刻蚀选择性差异大的材料制成。例如，第一材料层34可以由导电层或牺牲层形成，第二材料层35可以由层间绝缘层或牺牲层形成。例如，第一材料层34可以由诸如多晶硅层的导电层形成，第二材料层35可以由诸如氧化物层的绝缘层来形成。再例如，第一材料层34可以由诸如掺杂多晶硅层或掺杂非晶娃层的导电层形成，第二材料层35可以由诸如未掺杂多晶娃层或未掺杂非晶娃层的牺牲层形成。又例如，第一材料层34可以由诸如氮化物层的牺牲层形成，第二材料层35可以由诸如氧化物层的绝缘层形成。通过刻蚀第一材料层34、第二材料层35以及用于第二管道栅的导电层33来形成第二沟槽。第二沟槽被形成为使得一对第二沟槽与每个第一沟槽耦接。去除暴露于第二沟槽的底部的牺牲层32。这里，在牺牲层32的刻蚀选择性与第一栅绝缘层31的刻蚀选择性之间的差异大的条件下选择性地去除牺牲层32。例如，可以通过磷酸浸出工艺(dip-out process)来去除牺牲层32。在去除牺牲层32之前，可以在第二沟槽的内壁上形成用于防止对第一材料层34和第二材料层35造成破坏的钝化层(未示出)。结果，形成U形沟槽，每个U形沟槽由第一沟槽以及与第一沟槽耦接的一对第二沟槽形成。可以在暴露于第一沟槽和第二沟槽的内部的用于第二管道栅的导电层33的表面上形成第二栅绝缘层36。例如，第二栅绝缘层36可以通过氧化工艺来形成，并且第二栅绝缘层36的厚度可以通过控制氧化工艺的条件来调整。如图3C所示，在第一沟槽和第二沟槽的内部形成存储器层37。例如，在第一沟槽和第二沟槽的内部顺序地形成第一电荷阻挡层37A、电荷陷阱层37B以及隧道绝缘层37C。在存储器层37上形成沟道层38。结果，在管道栅30和33中形成管道沟道层，并且形成与管道沟道层耦接的一对存储器沟道层。沟道层38可以被形成使得完全地填充U形沟槽或将U形沟槽的中心区开放。如果将U形沟槽的中心区开放，则用绝缘层来填充开放的中心区。接着，通过刻蚀第一材料层34和第二材料层35来形成位于彼此相邻的存储器沟道层之间的至少一个缝隙。可以在所有存储器沟道层中的相邻存储器沟道层之间形成缝隙，或可以在所有相邻存储器沟道层中的一些之间形成缝隙。如图3D所示，在缝隙中形成绝缘层39。在形成绝缘层39之前，可以根据形成第一材料层34和第二材料层35的材料来执行额外的工艺。例如，如果第一材料层34由导电层形成而第二材料层35由绝缘层形成，则可以将暴露于缝隙的第一材料层34硅化，然后可以在缝隙中形成绝缘层39。结果，完成存储器单元的制造工艺。再例如，如果第一材料层34由导电层形成而第二材料层35由牺牲层形成，则可以去除暴露于缝隙的第二材料层35，并且可以在缝隙和已经去除了第二材料层35的区域中形成绝缘层39。结果，完成存储器单元的制造工艺。再例如，第一材料层34可以由牺牲层形成，第二材料层35可以由绝缘层形成。在这种情况下，如图3D所示，去除暴露于缝隙的第一材料层34。接着，刻蚀通过去除第一材料层34而暴露出的第一电荷阻挡层37A，然后形成第二电荷阻挡层40。在一些实施例中，可以通过将去除第一材料层34而暴露出的第一电荷阻挡层37A氧化来形成第二电荷阻挡层40。通过用导电层来填充已经去除了第一材料层34的区域来形成字线41。接着，用绝缘层39来填充缝隙。结果，完成存储器单元的制造工艺。这里，第二电荷阻挡层40可以具有比第一电荷阻挡层37A’更厚的厚度。例如，插入在电荷陷阱层37B与每个字线之间的第二电荷阻挡层40可以具有比插入在层间绝缘层35与电荷陷阱层37B之间以及插入在第二栅绝缘层36与电荷陷阱层37B之间的第一电荷阻挡层37A’更厚的厚度。如果如上所述来形成第二电荷阻挡层40，则可以消除在去除第一材料层34时产生的对第一电荷阻挡层37A的破坏。根据以上制造方法，可以容易地增大管道栅30和33的绝缘层，并且可以消除对电荷阻挡层的破坏。图4示出根据本公开的一个实施例的存储系统的结构。如图4所示，根据本公开的一个实施例的存储系统100包括非易失性存储器件120和存储器控制器110。非易失性存储器件120被配置成具有参照图2以及图3A至3D描述的单元阵列。在一些实施例中，非易失性存储器件120可以是包括多个快闪存储芯片的多芯片封装。存储器控制器110被配置成控制非易失性存储器件120，并且存储器控制器110可以包括SRAM 111、中央处理单元(CPU) 112、主机接口(I/F) 113、纠错码(ECC)电路114，以及存储器接口(I/F) 115。SRAM 111用作CPU 112的操作存储器。CPU 112执行用于存储器控制器110的数据交换的整体控制操作。主机I/F 113配设有对存储系统100进行访问的主机的数据交换协议。此外，ECC电路114检测并校正从非易失性存储器件120中读取的数据的错误。存储器I/F 115执行与非易失性存储器件120的接口。存储器控制器110还可以包括用于储存与主机接口的码数据的ROM。如上述配置的存储系统100可以是结合非易失性存储器件120和控制器110的存储卡或固态盘(SSD)。例如，如果存储系统100是SSD，则存储器控制器110可以经由诸如USB、MMC, PC1-E、SATA、PATA, SCS1、ESDI以及IDE的各种接口协议中的一种与外部(例如，主机)通信。图5示出根据本公开的一个实施例的计算系统的结构。如图5所示，根据本公开的一个实施例的计算系统200可以包括CPU 220、RAM230、用户接口 240、调制解调器250以及存储系统210，它们全部与系统总线260电耦接。如果计算系统200是移动设备，则计算系统200还可以包括用于将操作电压供应给计算系统200的电池。计算系统200还可以包括应用芯片组、照相机图像处理器(CIS)、移动DRAM等。存储系统210可以包括诸如以上参照图4所示而描述的非易失性存储器件212和存储器控制器211。本发明的三维非易失性存储器件包括位于第一管道栅与存储器层之间的第一栅绝缘层，以及位于第二管道栅与存储器层之间的第二栅绝缘层。因而，管道栅包括具有足够厚度的栅绝缘层。因此，可以防止在执行擦除操作时由于电子的反向隧穿引起管道栅的阈值电压上升，或由于读取干扰弓I起存储器单元的阈值电压移动。
权利要求
1.一种三维非易失性存储器件，包括: 第一管道栅层； 第二管道栅层，所述第二管道栅层设置在所述第一管道栅层之上； 字线，所述字线形成在所述第二管道栅层之上； 存储器沟道层，所述存储器沟道层被配置成穿过所述字线； 管道沟道层，所述管道沟道层形成在所述第一管道栅层中，其中，所述管道沟道层接触所述第二管道栅层的下表面，并且与所述存储器沟道层的下端部耦接； 存储器层，所述存储器层被配置成包围所述管道沟道层和所述存储器沟道层；以及 第一栅绝缘层，所述第一栅绝缘层插入在所述第一管道栅层与所述存储器层之间。
2.如权利要求1所述的三维非易失性存储器件，还包括: 第二栅绝缘层，所述第二栅绝缘层插入在所述第二管道栅层与所述存储器层之间。
3.如权利要求1所述的三维非易失性存储器件，其中，所述第一栅绝缘层包括氧化物层和氮化物层。
4.如权利要求1所述的三维非易失性存储器件，其中，所述存储器层包括: 隧道绝缘层，所述隧道绝缘层被配置成包围所述存储器沟道层， 电荷陷阱层，所述电荷陷阱层被配置成包围所述隧道绝缘层，以及 电荷阻挡层，所述 电荷阻挡层被配置成包围所述电荷陷阱层。
5.如权利要求4所述的三维非易失性存储器件，其中，所述电荷阻挡层的插入在所述字线中的每个与所述电荷陷阱层之间的区域比所述电荷阻挡层的其它区域更厚。
6.—种存储系统,包括: 三维非易失性存储器件，所述三维非易失性存储器件被配置成包括: 第一管道栅层， 第二管道栅层，所述第二管道栅层设置在所述第一管道栅层之上， 字线，所述字线层叠在所述第二管道栅层之上， 存储器沟道层，所述存储器沟道层被配置成穿过所述字线， 管道沟道层，所述管道沟道层形成在所述第一管道栅层中，其中，所述管道沟道层接触所述第二管道栅的下表面，并且与所述存储器沟道层的下端部耦接， 存储器层，所述存储器层被配置成包围所述管道沟道层和所述存储器沟道层， 以及 第一栅绝缘层，所述第一栅绝缘层插入在所述第一管道栅层与所述存储器层之间；以及 存储器控制器，所述存储器控制器被配置成控制所述非易失性存储器件。
7.如权利要求6所述的存储系统，还包括: 第二栅绝缘层，所述第二栅绝缘层插入在所述第二管道栅层与所述存储器层之间。
8.如权利要求6所述的存储系统，其中，所述存储器层包括: 隧道绝缘层，所述隧道绝缘层被配置成包围所述存储器沟道层； 电荷陷阱层，所述电荷陷阱层被配置成包围所述隧道绝缘层；以及 电荷阻挡层，所述电荷阻挡层被配置成包围所述电荷陷阱层。
9.如权利要求8所述的存储系统，其中，所述电荷阻挡层的插入在所述字线中的每个与所述电荷陷阱层之间的区域比所述电荷阻挡层的其它区域更厚。
10.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤: 通过刻蚀用于第一管道栅层的导电层来形成第一沟槽； 在所述第一沟槽的内表面上形成第一栅绝缘层； 用牺牲层来填充形成有所述第一栅绝缘层的所述第一沟槽； 在填充有所述牺牲层的所述用于第一管道栅层的导电层上形成用于第二管道栅层的导电层； 在所述第二管道栅层之上交替地形成第一材料层和第二材料层； 通过刻蚀所述第一材料层、所述第二材料层、以及所述第二管道栅层的导电层来形成与所述第一沟槽耦接的第二沟槽； 去除所述牺牲层； 在所述第一沟槽和所述第二沟槽的内表面上形成存储器层；以及 在所述存储器层之上形成沟道层。
11.如权利 要求10所述的方法，还包括以下步骤: 在去除了所述牺牲层之后，通过将经由所述第一沟槽和所述第二沟槽而暴露出的所述用于第二管道栅层的导电层氧化而形成第二栅绝缘层。
12.如权利要求10所述的方法，其中，所述第一栅绝缘层包括氧化物层和氮化物层。
13.如权利要求10所述的方法，其中，形成所述存储器层的步骤包括以下步骤: 在所述第一沟槽和所述第二沟槽的内部形成第一电荷阻挡层； 在所述第一电荷阻挡层上形成电荷陷阱层；以及 在所述电荷陷阱层上形成隧道绝缘层。
14.如权利要求13所述的方法，还包括以下步骤: 在形成所述沟道层之后，通过刻蚀所述第一材料层和所述第二材料层来形成至少一个缝隙； 去除暴露于所述缝隙的内壁的所述第一材料层； 将通过去除所述第一材料层而暴露出的所述第一电荷阻挡层氧化；以及 用导电层填充去除了所述第一材料层的区域。
15.如权利要求13所述的方法，还包括以下步骤: 在形成所述沟道层之后，通过刻蚀所述第一材料层和所述第二材料层来形成至少一个缝隙； 去除被所述缝隙暴露出的所述第一材料层； 刻蚀通过去除所述第一材料层而暴露出的所述存储器层的第一电荷阻挡层； 在通过刻蚀所述第一电荷阻挡层而暴露出的所述电荷陷阱层上形成第二电荷阻挡层；以及 用导电层填充去除了所述第一材料层的区域。
全文摘要
本发明是三维非易失性存储器件、存储系统及其制造方法。公开了一种三维非易失性存储器件，包括第一管道栅层；第二管道栅层，设置在第一管道栅层之上；字线，形成在第二管道栅层之上；存储器沟道层，被配置成穿过字线；管道沟道层，形成在第一管道栅层中，其中，管道沟道层接触第二管道栅层的下表面，并且与存储器沟道层的下端部耦接；存储器层，被配置成包围管道沟道层和存储器沟道层；以及第一栅绝缘层，插入在第一管道栅层与存储器层之间。
文档编号H01L27/115GK103165620SQ201210460158
公开日2013年6月19日 申请日期2012年11月15日 优先权日2011年12月19日
发明者全裕男 申请人:爱思开海力士有限公司
技术领域：
本公开的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括管道栅的三维(3D)非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述三维非易失性存储器件的方法。
背景技术：
非易失性存储器件即使在切断电源的情况下也能保留储存在其中的数据。由于近来2D存储器件(存储器单元以单层形成在硅衬底之上)的集成度的改进达到极限，提出了将存储器单元从硅衬底垂直地层叠成多层的三维非易失性存储器件。以下详细地描述已知的三维非易失性存储器件的结构及其问题。图1是示出现有的三维非易失性存储器件的结构的立体图。为了便于描述，在图1中未示出层间绝缘层。如图1所示，现有的三维非易失性存储器件包括沟道CH。沟道CH包括掩埋在管道栅PG中的管道沟道层P_CH，以及与管道沟道层P_CH耦接的一对存储器沟道层M_CH。沟道层CH被隧道绝缘层、电荷陷阱层以及电荷阻挡层(未示出)包围。三维非易失性存储器件还包括被层叠以包围存储器沟道层M_CH的字线WL，以及设置在字线WL之上的源极选择线SSL和漏极选择线DSL。沿第二方向11-11’彼此相邻的存储串共同耦接到一个源极线SL，沿第二方向11-11’延伸的存储串列中所包括的存储串共同耦接到公共位线BL。根据以上结构，包围管道沟道层P_CH的隧道绝缘层、电荷陷阱层以及电荷阻挡层起管道栅的栅绝缘层的作用。然而，隧道绝缘层、电荷陷阱层以及电荷阻挡层没有用于栅绝缘层的足够厚度。因此，存在的问题在于:当执行擦除操作时，由于电子的反向隧穿(backtunneling)引起管道栅的阈值电压上升，或存储器单元的阈值电压由于读取干扰而移动。
发明内容
本公开的一个示例性实施例涉及一种三维非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述三维非易失性存储器件的方法，在所述三维非易失性存储器件中，管道栅包括具有足够的厚度以防止电子的反向隧穿的栅绝缘层。在本公开的一个方面中，一种三维非易失性存储器件包括:第一管道栅层；第二管道栅层，所述第二管道栅层设置在第一管道栅层之上；字线，所述字线在第二管道栅层之上形成为多层；存储器沟道层，所述存储器沟道层被配置成穿过字线；管道沟道层，所述管道沟道层形成在第一管道栅层中，其中，管道沟道层接触第二管道栅层的下表面，并且将一对存储器沟道层的下端部耦接；存储器层，所述存储器层被配置成包围管道沟道层和存储器沟道层；以及第一栅绝缘层，所述第一栅绝缘层插入在第一管道栅层与存储器层之间。在本公开的另一个方面中，一种存储系统包括:三维非易失性存储器件，所述三维非易失性存储器件被配置成包括:第一管道栅层；第二管道栅层，所述第二管道栅层设置在第一管道栅层之上；字线，所述字线在第二管道栅层之上层叠成多层；存储器沟道层，所述存储器沟道层被配置成穿过字线；管道沟道层，所述管道沟道层形成在第一管道栅层中，其中，管道沟道层接触第二管道栅的下表面，并与一对存储器沟道层的下端部耦接；存储器层，所述存储器层被配置成包围管道沟道层和存储器沟道层；以及第一栅绝缘层，所述第一栅绝缘层插入在第一管道栅层与存储器层之间；以及所述存储器控制器，被配置成控制非易失性存储器件。在本公开的另一个方面中，一种制造三维非易失性存储器件的方法包括以下步骤:通过在第一导电层中刻蚀出第一沟槽来形成第一管道栅层；在第一沟槽的内表面上形成第一栅绝缘层；用牺牲层来填充形成有第一栅绝缘层的第一沟槽；通过刻蚀形成在第一管道栅层上的第二导电层来形成第二管道栅层；在第二管道栅层之上交替地形成第一材料层和第二材料层；通过刻蚀第一材料层、第二材料层以及第二管道栅层的导电层来形成与第一沟槽耦接的第二沟槽；去除牺牲层；在第一沟槽和第二沟槽的内表面上形成存储器层；以及在存储器层之上形成沟道层。
图1是示出现有的三维非易失性存储器件的结构的立体图；图2A和图2B是根据本公开的一个实施例的三维非易失性存储器件的截面图；图3A至图3D是说明根据本公开的一个实施例的制造三维非易失性存储器件的方法的截面图；图4示出根据本公开的一个实施例的存储系统的结构；以及图5示出根据本公开的一个实施例的计算系统的结构；
具体实施例方式在下文中，将参照附图详细地描述本公开的一些示例性实施例。提供附图以允许本领域技术人员理解本公开的实施例的范围。图2A和图2B是根据本公开的一个实施例的三维非易失性存储器件的截面图。具体地，图2B是图2A中的区域I的放大图。如图2A和图2B所示，根据本公开的一个实施例的三维非易失性存储器件包括管道栅20、在管道栅20之上层叠成多层的字线21、存储器沟道层25B、以及形成在管道栅20中的管道沟道层25A，其中，管道沟道层25A被配置成将存储器沟道层25B的下端部耦接。管道栅20包括第一管道栅层20A以及形成在第一管道栅层20A上的第二管道栅层20B。管道沟道层25A被配置成接触第二管道栅层20B的下表面并且形成在第一管道栅层20A中。此外，管道沟道层25A将至少一对存储器沟道层25B的下端部耦接。管道沟道层25A和一对存储器沟道层25B形成U形沟道25。存储器层24包围U形沟道25的整个表面。存储器层24包括包围U形沟道25的隧道绝缘层24C、包围隧道绝缘层24C的电荷陷阱层24B、以及包围电荷陷阱层24B的电荷阻挡层24A。存储器单元中包括的存储器层24起通过将电荷注入/放电来储存数据的作用。具体地，电荷陷阱层24B起实质的数据库的作用，隧道绝缘层24C起电荷F-N隧穿的能量势垒层的作用，电荷阻挡层24A起防止储存在电荷陷阱层24B中的电荷移动到栅极的作用。此外，管道栅20中包括的存储器层24起栅绝缘层的作用。根据本公开的一个实施例，由于第一栅绝缘层23插入在第一管道栅层20A与存储器层24之间，所以存储器层24和第一栅绝缘层23两者起管道栅20的栅绝缘层的作用。第一栅绝缘层23可以由氧化物层和氮化物层的组合形成，并且第一栅绝缘层23可以具有氮化物层23A和氧化物层23B的多层层叠结构。三维非易失性存储器件还可以包括插入在第二管道栅层20B与存储器层24之间的第二栅绝缘层26。第二栅绝缘层26可以是通过将第二管道栅层20B的表面氧化而形成的氧化物层。三维非易失性存储器件包括存储器层24。存储器层24的电荷阻挡层24A中的插入在每个字线21与电荷陷阱层24B之间的区域27可以具有比电荷阻挡层24A的其它区域
更厚的厚度。根据本发明，管道栅20包括具有足够厚度的栅绝缘层。具体地，由于形成在第一管道栅层20A中的管道沟道层25A的下部和侧面被存储器层24和第一栅绝缘层23包围，所以具有总厚度tl的存储器层24和第一栅绝缘层23起栅绝缘层的作用。此外，由于形成在第一管道栅层20A中的管道沟道层25A的上部以及形成在第二管道栅层20B中的存储器沟道层25B的侧面被存储器层24和第二栅绝缘层26包围，所以具有总厚度t2的存储器层24和第二栅绝缘层26起栅绝缘层的作用。因此在执行擦除操作时可以防止由于电子的反向隧穿引起管道栅的阈值电压增加，或者可以防止由于读取干扰引起存储器单元的阈值电压移动。图3A至图3D是说明根据本公开的一个实施例的制造三维非易失性存储器件的方法的截面图。如图3A所示，通过刻蚀用于第一管道栅的导电层30来形成第一管道沟槽。第一管道沟槽每个具有岛形，并且第一管道沟槽可以被布置成矩阵形式。在第一管道沟槽的内部形成第一栅绝缘层31。在形成有第一栅绝缘层31的第一管道沟槽中形成牺牲层32。例如，在形成有第一管道沟槽的导电层30的整个表面上形成第一栅绝缘层31之后，可以形成牺牲层32以完全地填充第一管道沟槽。接着，执行抛光工艺使得暴露出用于第一管道栅的导电层30的表面。第一栅绝缘层31可以具有氮化物层31A和氧化物层31B的层叠结构，牺牲层32可以由氧化物层、氮化物层或氮化钛层形成。具体地，由于在去除牺牲层32的后续工艺中第一栅绝缘层31要完整地保留而不被刻蚀，所以第一栅绝缘层31和牺牲层32由刻蚀选择性差异大的材料制成。此外，如果第一栅绝缘层31具有如上所述的层叠结构，则位于上部的层和牺牲层32由刻蚀选择性差异大的材料制成。在形成有牺牲层32的用于第一管道栅的导电层30上形成用于第二管道栅的导电层33。
如图3B所示，在用于第二管道栅的导电层33之上交替地形成第一材料层34和第二材料层35。第一材料层34和第二材料层35由刻蚀选择性差异大的材料制成。例如，第一材料层34可以由导电层或牺牲层形成，第二材料层35可以由层间绝缘层或牺牲层形成。例如，第一材料层34可以由诸如多晶硅层的导电层形成，第二材料层35可以由诸如氧化物层的绝缘层来形成。再例如，第一材料层34可以由诸如掺杂多晶硅层或掺杂非晶娃层的导电层形成，第二材料层35可以由诸如未掺杂多晶娃层或未掺杂非晶娃层的牺牲层形成。又例如，第一材料层34可以由诸如氮化物层的牺牲层形成，第二材料层35可以由诸如氧化物层的绝缘层形成。通过刻蚀第一材料层34、第二材料层35以及用于第二管道栅的导电层33来形成第二沟槽。第二沟槽被形成为使得一对第二沟槽与每个第一沟槽耦接。去除暴露于第二沟槽的底部的牺牲层32。这里，在牺牲层32的刻蚀选择性与第一栅绝缘层31的刻蚀选择性之间的差异大的条件下选择性地去除牺牲层32。例如，可以通过磷酸浸出工艺(dip-out process)来去除牺牲层32。在去除牺牲层32之前，可以在第二沟槽的内壁上形成用于防止对第一材料层34和第二材料层35造成破坏的钝化层(未示出)。结果，形成U形沟槽，每个U形沟槽由第一沟槽以及与第一沟槽耦接的一对第二沟槽形成。可以在暴露于第一沟槽和第二沟槽的内部的用于第二管道栅的导电层33的表面上形成第二栅绝缘层36。例如，第二栅绝缘层36可以通过氧化工艺来形成，并且第二栅绝缘层36的厚度可以通过控制氧化工艺的条件来调整。如图3C所示，在第一沟槽和第二沟槽的内部形成存储器层37。例如，在第一沟槽和第二沟槽的内部顺序地形成第一电荷阻挡层37A、电荷陷阱层37B以及隧道绝缘层37C。在存储器层37上形成沟道层38。结果，在管道栅30和33中形成管道沟道层，并且形成与管道沟道层耦接的一对存储器沟道层。沟道层38可以被形成使得完全地填充U形沟槽或将U形沟槽的中心区开放。如果将U形沟槽的中心区开放，则用绝缘层来填充开放的中心区。接着，通过刻蚀第一材料层34和第二材料层35来形成位于彼此相邻的存储器沟道层之间的至少一个缝隙。可以在所有存储器沟道层中的相邻存储器沟道层之间形成缝隙，或可以在所有相邻存储器沟道层中的一些之间形成缝隙。如图3D所示，在缝隙中形成绝缘层39。在形成绝缘层39之前，可以根据形成第一材料层34和第二材料层35的材料来执行额外的工艺。例如，如果第一材料层34由导电层形成而第二材料层35由绝缘层形成，则可以将暴露于缝隙的第一材料层34硅化，然后可以在缝隙中形成绝缘层39。结果，完成存储器单元的制造工艺。再例如，如果第一材料层34由导电层形成而第二材料层35由牺牲层形成，则可以去除暴露于缝隙的第二材料层35，并且可以在缝隙和已经去除了第二材料层35的区域中形成绝缘层39。结果，完成存储器单元的制造工艺。再例如，第一材料层34可以由牺牲层形成，第二材料层35可以由绝缘层形成。在这种情况下，如图3D所示，去除暴露于缝隙的第一材料层34。接着，刻蚀通过去除第一材料层34而暴露出的第一电荷阻挡层37A，然后形成第二电荷阻挡层40。在一些实施例中，可以通过将去除第一材料层34而暴露出的第一电荷阻挡层37A氧化来形成第二电荷阻挡层40。通过用导电层来填充已经去除了第一材料层34的区域来形成字线41。接着，用绝缘层39来填充缝隙。结果，完成存储器单元的制造工艺。这里，第二电荷阻挡层40可以具有比第一电荷阻挡层37A’更厚的厚度。例如，插入在电荷陷阱层37B与每个字线之间的第二电荷阻挡层40可以具有比插入在层间绝缘层35与电荷陷阱层37B之间以及插入在第二栅绝缘层36与电荷陷阱层37B之间的第一电荷阻挡层37A’更厚的厚度。如果如上所述来形成第二电荷阻挡层40，则可以消除在去除第一材料层34时产生的对第一电荷阻挡层37A的破坏。根据以上制造方法，可以容易地增大管道栅30和33的绝缘层，并且可以消除对电荷阻挡层的破坏。图4示出根据本公开的一个实施例的存储系统的结构。如图4所示，根据本公开的一个实施例的存储系统100包括非易失性存储器件120和存储器控制器110。非易失性存储器件120被配置成具有参照图2以及图3A至3D描述的单元阵列。在一些实施例中，非易失性存储器件120可以是包括多个快闪存储芯片的多芯片封装。存储器控制器110被配置成控制非易失性存储器件120，并且存储器控制器110可以包括SRAM 111、中央处理单元(CPU) 112、主机接口(I/F) 113、纠错码(ECC)电路114，以及存储器接口(I/F) 115。SRAM 111用作CPU 112的操作存储器。CPU 112执行用于存储器控制器110的数据交换的整体控制操作。主机I/F 113配设有对存储系统100进行访问的主机的数据交换协议。此外，ECC电路114检测并校正从非易失性存储器件120中读取的数据的错误。存储器I/F 115执行与非易失性存储器件120的接口。存储器控制器110还可以包括用于储存与主机接口的码数据的ROM。如上述配置的存储系统100可以是结合非易失性存储器件120和控制器110的存储卡或固态盘(SSD)。例如，如果存储系统100是SSD，则存储器控制器110可以经由诸如USB、MMC, PC1-E、SATA、PATA, SCS1、ESDI以及IDE的各种接口协议中的一种与外部(例如，主机)通信。图5示出根据本公开的一个实施例的计算系统的结构。如图5所示，根据本公开的一个实施例的计算系统200可以包括CPU 220、RAM230、用户接口 240、调制解调器250以及存储系统210，它们全部与系统总线260电耦接。如果计算系统200是移动设备，则计算系统200还可以包括用于将操作电压供应给计算系统200的电池。计算系统200还可以包括应用芯片组、照相机图像处理器(CIS)、移动DRAM等。存储系统210可以包括诸如以上参照图4所示而描述的非易失性存储器件212和存储器控制器211。本发明的三维非易失性存储器件包括位于第一管道栅与存储器层之间的第一栅绝缘层，以及位于第二管道栅与存储器层之间的第二栅绝缘层。因而，管道栅包括具有足够厚度的栅绝缘层。因此，可以防止在执行擦除操作时由于电子的反向隧穿引起管道栅的阈值电压上升，或由于读取干扰弓I起存储器单元的阈值电压移动。
权利要求
1.一种三维非易失性存储器件，包括: 第一管道栅层； 第二管道栅层，所述第二管道栅层设置在所述第一管道栅层之上； 字线，所述字线形成在所述第二管道栅层之上； 存储器沟道层，所述存储器沟道层被配置成穿过所述字线； 管道沟道层，所述管道沟道层形成在所述第一管道栅层中，其中，所述管道沟道层接触所述第二管道栅层的下表面，并且与所述存储器沟道层的下端部耦接； 存储器层，所述存储器层被配置成包围所述管道沟道层和所述存储器沟道层；以及 第一栅绝缘层，所述第一栅绝缘层插入在所述第一管道栅层与所述存储器层之间。
2.如权利要求1所述的三维非易失性存储器件，还包括: 第二栅绝缘层，所述第二栅绝缘层插入在所述第二管道栅层与所述存储器层之间。
3.如权利要求1所述的三维非易失性存储器件，其中，所述第一栅绝缘层包括氧化物层和氮化物层。
4.如权利要求1所述的三维非易失性存储器件，其中，所述存储器层包括: 隧道绝缘层，所述隧道绝缘层被配置成包围所述存储器沟道层， 电荷陷阱层，所述电荷陷阱层被配置成包围所述隧道绝缘层，以及 电荷阻挡层，所述 电荷阻挡层被配置成包围所述电荷陷阱层。
5.如权利要求4所述的三维非易失性存储器件，其中，所述电荷阻挡层的插入在所述字线中的每个与所述电荷陷阱层之间的区域比所述电荷阻挡层的其它区域更厚。
6.—种存储系统,包括: 三维非易失性存储器件，所述三维非易失性存储器件被配置成包括: 第一管道栅层， 第二管道栅层，所述第二管道栅层设置在所述第一管道栅层之上， 字线，所述字线层叠在所述第二管道栅层之上， 存储器沟道层，所述存储器沟道层被配置成穿过所述字线， 管道沟道层，所述管道沟道层形成在所述第一管道栅层中，其中，所述管道沟道层接触所述第二管道栅的下表面，并且与所述存储器沟道层的下端部耦接， 存储器层，所述存储器层被配置成包围所述管道沟道层和所述存储器沟道层， 以及 第一栅绝缘层，所述第一栅绝缘层插入在所述第一管道栅层与所述存储器层之间；以及 存储器控制器，所述存储器控制器被配置成控制所述非易失性存储器件。
7.如权利要求6所述的存储系统，还包括: 第二栅绝缘层，所述第二栅绝缘层插入在所述第二管道栅层与所述存储器层之间。
8.如权利要求6所述的存储系统，其中，所述存储器层包括: 隧道绝缘层，所述隧道绝缘层被配置成包围所述存储器沟道层； 电荷陷阱层，所述电荷陷阱层被配置成包围所述隧道绝缘层；以及 电荷阻挡层，所述电荷阻挡层被配置成包围所述电荷陷阱层。
9.如权利要求8所述的存储系统，其中，所述电荷阻挡层的插入在所述字线中的每个与所述电荷陷阱层之间的区域比所述电荷阻挡层的其它区域更厚。
10.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤: 通过刻蚀用于第一管道栅层的导电层来形成第一沟槽； 在所述第一沟槽的内表面上形成第一栅绝缘层； 用牺牲层来填充形成有所述第一栅绝缘层的所述第一沟槽； 在填充有所述牺牲层的所述用于第一管道栅层的导电层上形成用于第二管道栅层的导电层； 在所述第二管道栅层之上交替地形成第一材料层和第二材料层； 通过刻蚀所述第一材料层、所述第二材料层、以及所述第二管道栅层的导电层来形成与所述第一沟槽耦接的第二沟槽； 去除所述牺牲层； 在所述第一沟槽和所述第二沟槽的内表面上形成存储器层；以及 在所述存储器层之上形成沟道层。
11.如权利 要求10所述的方法，还包括以下步骤: 在去除了所述牺牲层之后，通过将经由所述第一沟槽和所述第二沟槽而暴露出的所述用于第二管道栅层的导电层氧化而形成第二栅绝缘层。
12.如权利要求10所述的方法，其中，所述第一栅绝缘层包括氧化物层和氮化物层。
13.如权利要求10所述的方法，其中，形成所述存储器层的步骤包括以下步骤: 在所述第一沟槽和所述第二沟槽的内部形成第一电荷阻挡层； 在所述第一电荷阻挡层上形成电荷陷阱层；以及 在所述电荷陷阱层上形成隧道绝缘层。
14.如权利要求13所述的方法，还包括以下步骤: 在形成所述沟道层之后，通过刻蚀所述第一材料层和所述第二材料层来形成至少一个缝隙； 去除暴露于所述缝隙的内壁的所述第一材料层； 将通过去除所述第一材料层而暴露出的所述第一电荷阻挡层氧化；以及 用导电层填充去除了所述第一材料层的区域。
15.如权利要求13所述的方法，还包括以下步骤: 在形成所述沟道层之后，通过刻蚀所述第一材料层和所述第二材料层来形成至少一个缝隙； 去除被所述缝隙暴露出的所述第一材料层； 刻蚀通过去除所述第一材料层而暴露出的所述存储器层的第一电荷阻挡层； 在通过刻蚀所述第一电荷阻挡层而暴露出的所述电荷陷阱层上形成第二电荷阻挡层；以及 用导电层填充去除了所述第一材料层的区域。
全文摘要
本发明是三维非易失性存储器件、存储系统及其制造方法。公开了一种三维非易失性存储器件，包括第一管道栅层；第二管道栅层，设置在第一管道栅层之上；字线，形成在第二管道栅层之上；存储器沟道层，被配置成穿过字线；管道沟道层，形成在第一管道栅层中，其中，管道沟道层接触第二管道栅层的下表面，并且与存储器沟道层的下端部耦接；存储器层，被配置成包围管道沟道层和存储器沟道层；以及第一栅绝缘层，插入在第一管道栅层与存储器层之间。
文档编号H01L27/115GK103165620SQ201210460158
公开日2013年6月19日 申请日期2012年11月15日 优先权日2011年12月19日
发明者全裕男 申请人:爱思开海力士有限公司
最新回复(0)