静电放电保护电路装置制造方法

静电放电保护电路装置制造方法
【专利摘要】本发明是有关于一种静电放电保护电路装置，包括具有第一导电型的基底、具有第二导电型的井区以及晶体管。晶体管包括位于基底中并且延伸到井区的具有第二导电型的第一掺杂区、具有第一导电型的第二掺杂区以及位于第一掺杂区与第二掺杂区之间的基底上的栅极。此装置还包括具有第二导电型的第三掺杂区以及具有第一导电型的第四掺杂区，依序位于具有第一导电型的第二掺杂区外侧的基底中并且接地。此装置还包括具有第一导电型的第五掺杂区以及具有第二导电型的第六掺杂区，依序位于具有第二导电型的第一掺杂区外侧的井区中并且连接焊垫。当静电放电电压施加于焊垫时，静电放电电压耦合至栅极。
【专利说明】静电放电保护电路装置
【技术领域】
[0001]本发明涉及一种静电放电保护电路装置，特别是涉及一种可调整崩溃速度的静电放电保护电路装置。
【背景技术】
[0002]静电放电(electrostatic discharge, ESD)为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如，当在地毯上行走的人体、在封装集成电路的机器或测试集成电路的仪器等常见的带电体，接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。
[0003]为了防止集成电路因静电放电现象而损坏，在集成电路中都会加入静电放电保护电路装置的设计。一般而言，静电放电保护电路装置有许多的设计方式，其中一种常见的方式就是利用串接的两级N型晶体管，来达到静电放电保护的作用，其中串接的两级N型晶体管的栅极端皆偏压在固定的电压。然而，此种架构所提供的放电路径的持有电压(holdingvoltage)往往小于10.5伏特。因此，当内部电路操作时，过度电性应力(electricaloverstress, EOS)事件往往会因持有电压过低而不断地发生，进而影响内部电路的操作。
[0004]由此可见，上述现有的静电放电保护电路装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的静电放电保护电路装置，使其不影响内部电路的正常操作，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

【发明内容】

[0005]本发明的目的在于，克服现有的静电放电保护电路装置存在的缺陷，而提供一种新的静电放电保护电路装置，所要解决的技术问题是使其硅控整流器(siliconcontrolled rectifier, SRC)可以迅速触发，非常适于实用。
[0006]本发明的另一目的在于，克服现有的静电放电保护电路装置存在的缺陷，而提供一种新的静电放电保护电路装置，所要解决的技术问题是使其可以在不影响开启速度的前提之下，缩短阳极至阴极之间的距离，节省布局面积，从而更加适于实用。
[0007]本发明的再一目的在于，克服现有的静电放电保护电路装置存在的缺陷，而提供一种新的静电放电保护电路装置，所要解决的技术问题是使其可以藉由栅极与掺杂区之间距离的控制来调节晶体管的崩溃速度，从而更加适于实用。
[0008]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电保护装置，包括基底、井区、晶体管、第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区。基底具有第一导电型。井区具有第二导电型，位于基底中。晶体管包括第一掺杂区、第二掺杂区以及栅极。第一掺杂区，位于基底中并延伸至井区中。第二掺杂区，位于基底中，与第一掺杂区相邻。栅极位于第一掺杂区与第二掺杂区之间的基底上。第三掺杂区具有第二导电型，位于基底中。第四掺杂区具有第一导电型，位于基底中，其中第三掺杂区位于第二掺杂区与第四掺杂区之间。第五掺杂区具有第一导电型，位于井区中。第六掺杂区具有第二导电型，位于井区中，其中第五掺杂区位于第一掺杂区与第六掺杂区之间。第五掺杂区与第六掺杂区电性连接到焊垫，第三掺杂区与第四掺杂区电性连接到一接地端。
[0009]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0010]前述的静电放电保护电路装置，其中该栅极与该第二掺杂区之间有一距离。
[0011 ] 前述的静电放电保护电路装置，其中该晶体管还包括一淡掺杂区，该淡掺杂区与该第二掺杂区具有相同的导电型，且位于该栅极与该第二掺杂区之间的该基底中。
[0012]前述的静电放电保护电路装置，其中该栅极与该第二掺杂区紧邻或重叠。
[0013]前述的静电放电保护电路装置，其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。
[0014]前述的静电放电保护电路装置，其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。
[0015]前述的静电放电保护电路装置，其中该第一掺杂区具有该第二导电型。
[0016]前述的静电放电保护电路装置，其中该第二掺杂区具有该第一导电型。
[0017]前述的静电放电保护电路装置，其中该第一导电型为P型，该第二导电型为N型。
[0018]前述的静电放电保护电路装置，其中当静电放电电压施加于该焊垫时，该静电放电电压耦合至该栅极。
[0019]本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种静电放电保护装置，包括基底、井区、晶体管、第三掺杂区、第四掺杂区、第五掺杂区以及第六掺杂区。基底具有第一导电型。井区具有第二导电型，位于基底中。晶体管包括第一掺杂区、第二掺杂区以及栅极。第一掺杂区具有第二导电型，位于基底中并延伸至井区中。第二掺杂区具有第一导电型，位于基底中，与第一掺杂区相邻。栅极位于第一掺杂区与第二掺杂区之间的基底上。第三掺杂区具有第二导电型，位于基底中。第四掺杂区具有第一导电型，位于基底中，其中第三掺杂区位于第二掺杂区与第四掺杂区之间。第五掺杂区具有第一导电型，位于井区中。第六掺杂区具有第二导电型，位于井区中，其中第五掺杂区位于第一掺杂区与第六掺杂区之间。其中第五掺杂区与第六掺杂区电性连接到焊垫，且焊垫经由一电路分别电性连接到接地端与栅极，第三掺杂区与第四掺杂区电性连接到接地端，且当静电放电电压施加于焊垫时，静电放电电压耦合至栅极。
[0020]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0021]前述的静电放电保护电路装置，其中该电路为电容C与电阻R构成的RC电路，该栅极电性连接到与该电容C以及该电阻R连接的一节点。
[0022]前述的静电放电保护电路装置，其中该电路包括一控制电路。
[0023]前述的静电放电保护电路装置，其中该栅极与该第二掺杂区之间有一距离。
[0024]前述的静电放电保护电路装置，其中该晶体管还包括一淡掺杂区，其具有该第一导电型，位于该栅极与该第二掺杂区之间的该基底中。
[0025]前述的静电放电保护电路装置，其中该栅极与该第二掺杂区紧邻或重叠。[0026]前述的静电放电保护电路装置，其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。
[0027]前述的静电放电保护电路装置，其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。
[0028]前述的静电放电保护电路装置，其中该第一导电型为P型；该第二导电型为N型。 [0029]本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明静电放电保护电路装置至少具有下列优点及有益效果:本发明的静电放电保护电路装置，其SRC不仅可以更快触发，而且可以在不影响开启速度的前提之下，缩短阳极至阴极之间的距离，节省布局面积。此外，本发明的静电放电保护电路装置，可以藉由栅极与掺杂区之间距离的控制来调节晶体管的崩溃速度。
[0030]综上所述，本发明是有关于一种静电放电保护电路装置，包括具有第一导电型的基底、具有第二导电型的井区以及晶体管。晶体管包括位于基底中并且延伸到井区的具有第二导电型的第一掺杂区、具有第一导电型的第二掺杂区以及位于第一掺杂区与第二掺杂区之间的基底上的栅极。此装置还包括具有第二导电型的第三掺杂区以及具有第一导电型的第四掺杂区，依序位于具有第一导电型的第二掺杂区外侧的基底中并且接地。此装置还包括具有第一导电型的第五掺杂区以及具有第二导电型的第六掺杂区，依序位于具有第二导电型的第一掺杂区外侧的井区中并且连接焊垫。当静电放电电压施加于焊垫时，静电放电电压耦合至栅极。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
[0031]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【专利附图】

【附图说明】
[0032]图1A是依照本发明实施例所绘示的一种静电放电保护电路装置的示意图。
[0033]图1B是绘示ESD保护电路运作时的电流路径示意图。
[0034]图1C及图1D是绘示ESD保护电路在启动前后的晶体管的能阶变化图。
[0035]图2A是依照本发明另一实施例所绘示的一种静电放电保护电路装置的示意图。
[0036]图2B及图2C是绘示ESD保护电路在启动前后晶体管的栅极下方的空乏区的示意图。
【权利要求】
1.一种静电放电保护电路装置，其特征在于其包括: 一基底，具有第一导电型； 一井区，具有第二导电型，位于该基底中； 一晶体管，包括: 一第一掺杂区，位于该基底中并延伸至该井区中； 一第二掺杂区，位于该基底中，与该第一掺杂区相邻；及 一栅极，位于该第一掺杂区与该第二掺杂区之间的该基底上； 一第三掺杂区，具有第二导电型，位于该基底中； 一第四掺杂区，具有第一导电型，位于该基底中，其中该第三掺杂区位于该第二掺杂区与该第四掺杂区之间； 一第五掺杂区，具有第一导电型，位于该井区中；以及 一第六掺杂区，具有第二导电型，位于该井区中，其中该第五掺杂区位于该第一掺杂区与该第六掺杂区之间， 其中该第五掺杂区与该第六掺杂区电性连接到一焊垫，且该第三掺杂区与该第四掺杂区电性连接到一接地端。
2.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区之间有一距离。
3.根据权利要求2所述的静电放电保护电路装置，其特征在于其中该晶体管还包括一淡掺杂区，该淡掺杂区与该第二掺杂区具有相同的导电型，且位于该栅极与该第二掺杂区之间的该基底中。
4.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区紧邻或重叠。
5.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。
6.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。
7.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第一掺杂区具有该第二导电型。
8.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第二掺杂区具有该第一导电型。
9.根据权利要求1所述的静电放电保护电路装置，其特征在于其中该第一导电型为P型，该第二导电型为N型。
10.根据权利要求1所述的静电放电保护电路装置，其特征在于其中，当静电放电电压施加于该焊垫时，该静电放电电压耦合至该栅极。
11.一种静电放电保护电路装置，其特征在于其包括: 一基底，具有第一导电型； 一井区，具有第二导电型，位于该基底中； 一晶体管，包括: 一第一掺杂区，具有第二导电型，位于该基底中并延伸至该井区中；一第二掺杂区，具有第一导电型，位于该基底中，与该第一掺杂区相邻?’及 一栅极，位于该第一掺杂区与该第二掺杂区之间的该基底上； 一第三掺杂区，具有第二导电型，位于该基底中； 一第四掺杂区，具有第一导电型，位于该基底中，其中该第三掺杂区位于该第二掺杂区与该第四掺杂区之间； 一第五掺杂区，具有第一导电型，位于该井区中；以及 一第六掺杂区，具有第二导电型，位于该井区中，其中该第五掺杂区位于该第一掺杂区与该第六掺杂区之间， 其中该第五掺杂区与该第六掺杂区电性连接到一焊垫，且该焊垫经由一电路分别电性连接到接地端与该栅极，该第三掺杂区与该第四掺杂区电性连接到接地端，且当静电放电电压施加于该焊垫时，该静电放电电压耦合至该栅极。
12.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该电路为电容C与电阻R构成的RC电路，该栅极电性连接到与该电容C以及该电阻R连接的一节点。
13.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该电路包括一控制电路。
14. 根据权利要求11所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区之间有一距离。
15.根据权利要求14所述的静电放电保护电路装置，其特征在于其中该晶体管还包括一淡掺杂区，其具有该第一导电型，位于该栅极与该第二掺杂区之间的该基底中。
16.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该栅极与该第二掺杂区紧邻或重叠。
17.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该第六掺杂区、该井区、该第一掺杂区、该第二掺杂区、该基底、该第四掺杂区组成一第一放电路径。
18.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该第五掺杂区、该井区、该基底及该第三掺杂区组成一第二放电路径。
19.根据权利要求11所述的静电放电保护电路装置，其特征在于其中该第一导电型为P型；该第二导电型为N型。
【文档编号】H01L27/02GK103681651SQ201210330111
【公开日】2014年3月26日 申请日期:2012年9月7日 优先权日:2012年9月7日
【发明者】何永涵 申请人:旺宏电子股份有限公司