一种浅沟槽隔离结构及其制造方法
一种浅沟槽隔离结构及其制造方法
【专利摘要】本发明涉及一种浅沟槽隔离结构及其制造方法。该方法包括提供半导体衬底；在所述半导体衬底中形成至少一个沟槽；用具有应力的金属或其亚金属氧化物来填充所述至少一个沟槽；以及将所述金属或其亚金属氧化物转变为金属氧化物电介质。本发明通过使用晶体金属氧化物电介质来代替非晶电介质作为浅沟槽隔离结构中的隔离材料，可以提高器件性能。
【专利说明】一种浅沟槽隔离结构及其制造方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，特别涉及一种浅沟槽隔离结构及其制造方法。【背景技术】
[0002]在常规的浅沟槽隔离(STI)中使用诸如Si02、Si3N4的电介质作为器件之间的隔离材料。通常非晶电介质材料(诸如Si3N4)内可能存在许多电荷，这对于器件可能产生负面影响。在使用电介质作为隔离材料的当前工艺流程中，例如在形成栅极氧化物或栅叠层等刻蚀与清洗工艺中，可能在有源区和被填充的隔离沟槽之间会出现缺角(divot，即由于材料损失而导致的形貌变化)，这种现象会引起器件电流泄漏以及其它问题。另外，使用非晶电介质作为隔离材料使得向沟道中引入的应力有限。
[0003]Cabral, C等人研究发现，在诸如钽(Ta)薄膜中的应力会随着热处理而积累。刚沉积的Ta薄膜具有-1GPa- _4GPa的压应力。每次热循环(以10°C /min的速率)平均增加-0.5GPa，在经过七个热循环后增加至-6- -7GPa。研究发现该应力增长的原因在于在热处理时Ta薄膜中氧含量的增加,从而导致Ta的晶胞膨胀。具体请参见Journal of VacuumScience & Technology B: Microelectronics and Nanometer Structures, Volume: 12Issue:4，P2818-2821。
[0004]另外，Robert J等人研究发现，纳米晶体金属呈现出张应力，这是因为决定张应力水平的晶界的数目非常高。如沉积的锆(Zr)以及氧化锆膜中的应力强烈地依赖于沉积时的压强。在低压下，生长开始时具有张应力，但是随着膜厚度的增加而变为高压应力。在高压力下生长时仅表现出张应力。另外，Cr膜也呈现出张应力水平。具体请参见JOURNAL OFAPPLIED PHYSICS 99， 123517 2006， In situ stress measurements in zirconium andzirconium oxide films prepared by direct current sputtering。
【发明内容】
[0005]为了解决上述问题，本发明一方面涉及一种制造浅沟槽隔离(STI)结构的方法，其特征在于包括如下步骤:提供半导体衬底；在所述半导体衬底中形成至少一个沟槽；用具有应力的金属或其亚金属氧化物来填充所述至少一个沟槽；以及将所述金属或其亚金属氧化物转变为金属氧化物电介质。
[0006]本发明另一方面涉及一种浅沟槽隔离(STI)结构，包括半导体衬底；在半导体衬底中形成的至少一个沟槽；以及填充在所述至少一个沟槽中的具有应力的金属氧化物电介质。
[0007]总之，本发明通过使用晶体金属氧化物电介质来代替非晶电介质作为浅沟槽隔离结构中的隔离材料，可以消除非晶电介质材料(诸如Si3N4)内可能存在电荷的问题，并且晶体金属氧化物电介质在例如形成栅叠层(Gate Stack)的刻蚀工艺中不易被腐蚀而不存在由于材料损失而导致的形貌变化的问题。同时，由于可通过通常的热氧化或氧注入工艺改变金属氧化物电介质中的应力水平，故可使得向沟道中引入的应力水平大大提高，进而可以提闻器件性能。
【专利附图】
【附图说明】
[0008]通过参考以下描述和用于示出各个实施例的附图可以最好地理解实施例。在附图中:
图1示出根据本发明的半导体衬底的截面图；
图2示出根据本发明的在半导体衬底上形成掩模层后的结构的截面图；
图3示出根据本发明的露出部分掩模层后的结构的截面图；
图4示出根据本发明的在掩模层中形成开口后的结构的截面图；
图5a和图5b分别示出根据本发明的两种形状的沟槽的截面图；
图6示出根据本发明的在沟槽中填充金属或亚金属氧化物后的结构的截面图；以及 图7示出根据本发明的最终结构的截面图。
【具体实施方式】
[0009]下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。
[0010]另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。
[0011]首先提供如图1所示的半导体衬底100。衬底100依照器件用途需要而合理选择，可包括单晶体娃(Si)、绝缘体上娃(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底100优选地为体Si或SOI。
[0012]接着，在所述半导体衬底中形成至少一个沟槽。在一个具体实施例中，首先，在半导体衬底100上形成掩模层102。优选地,所述掩模层102包括在衬底上的第一硬掩模层1021以及在第一硬掩模层上的第二硬掩模层1022，如图2所示。优选地，所述第一硬掩模层为氧化物(例如SiO2),所述第二硬掩模层为氮化物(例如Si3N4)。形成掩模层102的方法例如通过沉积工艺形成，包括但不限于LPCVD、PECVD、原子层沉积(ALD)。
[0013]替代地，所述掩模层102还可以利用热氧化及沉积工艺的组合形成。在上述具有第一以及第二硬掩模层的实施例中，可以先用热氧化的方法形成氧化物作为第一硬掩模层，而后利用沉积工艺形成氮化物作为第二硬掩模层。
[0014]随后在掩模层102上涂布光致抗蚀剂层104并通过曝光、显影等光刻工艺图案化，以露出部分掩模层102，如图3所示。随后，利用例如反应离子刻蚀(RIE)或等离子刻蚀等的干法刻蚀工艺或湿法刻蚀工艺或二者的组合，去除露出部分的掩模层102，至露出下面的半导体衬底100，以形成至少一个开口，去除光致抗蚀剂层，所得到的结构如图4所示。[0015]继续通过适用于衬底材料的干法或湿法刻蚀来在所述半导体衬底中形成至少一个沟槽106，如图5所示。优选地，所述沟槽的深度在30nm-若干微米(例如I微米)之间。所述沟槽的形状可以为如图5a所示的竖直形或近似竖直形的(这可以通过各向异性干法刻蚀得到)，或者如图5b所示的“Σ”形或其它旨在提高器件性能的其它形状。“ Σ ”形沟槽可以是这样形成，对于晶面取向为〈100〉的衬底，通过TMAH (四甲基氢氧化铵)或KOH等腐蚀液进行腐蚀，则将得到沿{111}晶面的腐蚀侧壁，这样就形成了 “Σ”形沟槽。诸如“Σ”形的沟槽能够提高器件性能的原因在于，其更接近于栅结构下方的沟道，在后续步骤中更容易将应力引入沟道中。
[0016]在另一具体实施例中，也可用本领域中其他公知技术形成上述沟槽，包括但不限于激光烧蚀或切割等方法。
[0017]接着，仍以竖直形沟槽为例继续下述步骤。
[0018]用具有应力的金属或其亚金属氧化物来填充沟槽。例如采用LPCVD、PECVD、原子层沉积(ALD)、蒸镀、反应溅射等常规技术沉积所述金属或其亚金属氧化物来进行所述填充。所述金属或其亚金属氧化物的厚度可以不同于沟槽的深度。考虑到在后续工艺中的损耗，优选地大于沟槽的深度，最优的厚度可以由后续工艺导致的总的STI高度损耗确定。在一个实施例中，如图6所示，沉积所述具有应力的金属或其亚金属氧化物107并平坦化至露出掩模层102的表面。
[0019]在电子作为载流子的NMOS器件中，需要金属或其亚金属氧化物的晶格常数小于衬底的晶格常数，以便金属或其亚金属氧化物具有张应力；在空穴作为载流子PMOS器件中，需要金属或其亚金属氧化物的晶格常数大于衬底的晶格常数，以便金属或其亚金属氧化物具有压应力；在所述器件为CMOS的情况下，在其中的NMOS区域中沟槽中所填充的具有应力的金属或其亚金属氧化物期望是具有张应力的金属或其亚金属氧化物，并且在其中的PMOS区域中沟槽中所填充的具有应力的金属或其亚金属氧化物期望是具有压应力的金属或其亚金属氧化物。因此对于NM0S，使用具有张应力的金属例如Al、Cr、Zr或它们的亚金属氧化物；而对于PM0S，使用具有压应力的金属例如Al、Ta、Zr或它们的亚金属氧化物。这里，需要说明的是，如【背景技术】中所述，对于Al、Zr这样的金属或其亚氧化物来说，其在不同的外延生长或沉积条件下会具有相反类型的应力。例如在高气压下形成的Al、Zr或其亚氧化物具有张应力。而在低压下通过控制厚度就可以得到张应力，按照上述理论，本发明可以使得Al、Zr或其亚氧化物即可具有张应力又可具有压应力。
[0020]接着，将所述金属或其亚金属氧化物转变为金属氧化物电介质，从而取得电隔离的作用。在一个实施例中通过热氧化来进行所述转变。在另一个实施例中可以通过氧注入实现所述转变。可以通过改变氧化或氧注入中的工艺参数来调节形成的金属氧化物电介质中的应力大小。例如，如【背景技术】中所述的那样，Ta金属或其亚金属氧化物能够被氧化为具有压应力的Ta2O5，并且通过改变氧化中热循环的次数或氧注入中氧的含量来增加压应力。这种方法也适用于调节具有张应力的金属氧化物电介质中的应力大小。
[0021]之后，去除所述掩模层，得到最终的结构，如图7所示。
[0022]在用激光烧蚀或切割等方法在衬底中形成所述沟槽而不需要形成掩模的实施例中，例如利用化学机械抛光(CMP)平坦化至所述衬底的表面，得到最终的结构(未示出)。在这种情况下，所得到的金属氧化物电介质的高度与衬底表面齐平。[0023]总之，本发明通过使用晶体金属氧化物电介质来代替非晶电介质作为浅沟槽隔离结构中的隔离材料，可以消除非晶电介质材料(诸如Si3N4)内可能存在电荷的问题，并且晶体金属氧化物电介质在例如形成栅叠层的刻蚀工艺中不易被腐蚀而不存在材料损失而形貌变化(即缺角)的问题。同时，由于可通过热氧化或氧注入工艺改变金属氧化物电介质中的应力水平，故可使得向沟道中引入的应力水平大大提高，进而可以提高器件性能。
[0024]以上所述仅是本发明的较佳实施例，并非对本发明作任何限制。因此，在不脱离本发明技术方法的原理和随附权利要求书所保护范围的情况下，可以对本发明做出各种修改、变化。
【权利要求】
1.一种制造浅沟槽隔离(STI)结构的方法，其特征在于包括如下步骤: 提供半导体衬底； 在所述半导体衬底中形成至少一个沟槽； 用具有应力的金属或其亚金属氧化物来填充所述至少一个沟槽；以及 将所述金属或其亚金属氧化物转变为金属氧化物电介质。
2.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，其中形成至少一个沟槽的步骤进一步包括: 在所述半导体衬底上形成掩模层； 在所述掩模层中形成至少一个开口，以暴露所述半导体衬底；以及 刻蚀暴露出的半导体衬底。
3.如权利要求2所述的制造浅沟槽隔离(STI)结构的方法，其中形成掩模层的步骤包括在所述衬底上依次形成第一硬掩模层以及第二硬掩模层，其中所述第一硬掩模层为SiO2，第二硬掩模层为Si3N4。
4.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，其中通过干法或湿法刻蚀形成所述沟槽，其中所述沟槽的深度在30nm-l微米之间。
5.如权利要求4所述的制造浅沟槽隔离(STI)结构的方法，其中通过干法刻蚀使得所述沟槽的形状为竖直的，或`通过湿法刻蚀使得所述沟槽为“Σ”形或其它能够提高器件性能的形状。
6.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，所述金属或其亚金属氧化物被填充为使得其厚度大于沟槽的深度。
7.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，如果所述浅沟槽隔离(STI)结构用于NMOS器件，所述具有应力的金属或其亚金属氧化物是具有张应力的金属或其亚金属氧化物；如果所述浅沟槽隔离(STI)结构用于PMOS器件，所述具有应力的金属或其亚金属氧化物是具有压应力的金属或其亚金属氧化物；如果所述浅沟槽隔离(STI)结构用于CMOS器件，在其中的NMOS区域的沟槽中的具有应力的金属或其亚金属氧化物是具有张应力的金属或其亚金属氧化物，并且在其中的PMOS区域的沟槽中的具有应力的金属或其金属氧化物是具有压应力的金属或其亚金属氧化物。
8.如权利要求7所述的制造浅沟槽隔离(STI)结构的方法，其中具有张应力的金属为Al、Cr、Zr之一，并且其中具有压应力的金属为Al、Ta、Zr之一。
9.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，其中通过热氧化或氧注入来进行所述转变。
10.如权利要求9所述的制造浅沟槽隔离(STI)结构的方法，其中通过改变热氧化中的热循环的次数或改变氧注入中氧含量来调节应力的大小。
11.一种浅沟槽隔离(STI)结构，包括 半导体衬底； 在半导体衬底中形成的至少一个沟槽；以及 填充在所述至少一个沟槽中的具有应力的金属氧化物电介质。
12.如权利要求11所述的浅沟槽隔离(STI)结构，如果所述浅沟槽隔离(STI)结构用于NMOS器件，所述具有应力的金属氧化物电介质是具有张应力的金属氧化物电介质；如果所述浅沟槽隔离(STI)结构用于PMOS器件，所述具有应力的金属氧化物电介质是具有压应力的金属氧化物电介质；如果所述浅沟槽隔离(STI)结构用于CMOS器件，在其中的NMOS区域的沟槽中的具有应力的金属氧化物电介质是具有张应力的金属氧化物电介质，并且在其中的PMOS区域的沟槽中的具有应力的金属氧化物电介质是具有压应力的金属氧化物电介质。
13.如权利要求12所述的浅沟槽隔离(STI)结构，其中具有张应力的金属氧化物电介质为A1203、Cr2O3> ZrO2,并且其中具有压应力的金属氧化物电介质为A1203、Ta2O5, ZrO20
14.如权利要求11所述的浅沟槽隔离(STI)结构，其中所述沟槽的深度在30nm-l微米之间。
15.如权利要求11所述的浅沟槽隔离(STI)结构，其中所述沟槽的形状为竖直的或“ Σ ”形或能够提高器件性能的其它形状。
【文档编号】H01L27/092GK103681446SQ201210331626
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】钟汇才, 赵超, 梁擎擎 申请人:中国科学院微电子研究所
【专利摘要】本发明涉及一种浅沟槽隔离结构及其制造方法。该方法包括提供半导体衬底；在所述半导体衬底中形成至少一个沟槽；用具有应力的金属或其亚金属氧化物来填充所述至少一个沟槽；以及将所述金属或其亚金属氧化物转变为金属氧化物电介质。本发明通过使用晶体金属氧化物电介质来代替非晶电介质作为浅沟槽隔离结构中的隔离材料，可以提高器件性能。
【专利说明】一种浅沟槽隔离结构及其制造方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，特别涉及一种浅沟槽隔离结构及其制造方法。【背景技术】
[0002]在常规的浅沟槽隔离(STI)中使用诸如Si02、Si3N4的电介质作为器件之间的隔离材料。通常非晶电介质材料(诸如Si3N4)内可能存在许多电荷，这对于器件可能产生负面影响。在使用电介质作为隔离材料的当前工艺流程中，例如在形成栅极氧化物或栅叠层等刻蚀与清洗工艺中，可能在有源区和被填充的隔离沟槽之间会出现缺角(divot，即由于材料损失而导致的形貌变化)，这种现象会引起器件电流泄漏以及其它问题。另外，使用非晶电介质作为隔离材料使得向沟道中引入的应力有限。
[0003]Cabral, C等人研究发现，在诸如钽(Ta)薄膜中的应力会随着热处理而积累。刚沉积的Ta薄膜具有-1GPa- _4GPa的压应力。每次热循环(以10°C /min的速率)平均增加-0.5GPa，在经过七个热循环后增加至-6- -7GPa。研究发现该应力增长的原因在于在热处理时Ta薄膜中氧含量的增加,从而导致Ta的晶胞膨胀。具体请参见Journal of VacuumScience & Technology B: Microelectronics and Nanometer Structures, Volume: 12Issue:4，P2818-2821。
[0004]另外，Robert J等人研究发现，纳米晶体金属呈现出张应力，这是因为决定张应力水平的晶界的数目非常高。如沉积的锆(Zr)以及氧化锆膜中的应力强烈地依赖于沉积时的压强。在低压下，生长开始时具有张应力，但是随着膜厚度的增加而变为高压应力。在高压力下生长时仅表现出张应力。另外，Cr膜也呈现出张应力水平。具体请参见JOURNAL OFAPPLIED PHYSICS 99， 123517 2006， In situ stress measurements in zirconium andzirconium oxide films prepared by direct current sputtering。
【发明内容】
[0005]为了解决上述问题，本发明一方面涉及一种制造浅沟槽隔离(STI)结构的方法，其特征在于包括如下步骤:提供半导体衬底；在所述半导体衬底中形成至少一个沟槽；用具有应力的金属或其亚金属氧化物来填充所述至少一个沟槽；以及将所述金属或其亚金属氧化物转变为金属氧化物电介质。
[0006]本发明另一方面涉及一种浅沟槽隔离(STI)结构，包括半导体衬底；在半导体衬底中形成的至少一个沟槽；以及填充在所述至少一个沟槽中的具有应力的金属氧化物电介质。
[0007]总之，本发明通过使用晶体金属氧化物电介质来代替非晶电介质作为浅沟槽隔离结构中的隔离材料，可以消除非晶电介质材料(诸如Si3N4)内可能存在电荷的问题，并且晶体金属氧化物电介质在例如形成栅叠层(Gate Stack)的刻蚀工艺中不易被腐蚀而不存在由于材料损失而导致的形貌变化的问题。同时，由于可通过通常的热氧化或氧注入工艺改变金属氧化物电介质中的应力水平，故可使得向沟道中引入的应力水平大大提高，进而可以提闻器件性能。
【专利附图】
【附图说明】
[0008]通过参考以下描述和用于示出各个实施例的附图可以最好地理解实施例。在附图中:
图1示出根据本发明的半导体衬底的截面图；
图2示出根据本发明的在半导体衬底上形成掩模层后的结构的截面图；
图3示出根据本发明的露出部分掩模层后的结构的截面图；
图4示出根据本发明的在掩模层中形成开口后的结构的截面图；
图5a和图5b分别示出根据本发明的两种形状的沟槽的截面图；
图6示出根据本发明的在沟槽中填充金属或亚金属氧化物后的结构的截面图；以及 图7示出根据本发明的最终结构的截面图。
【具体实施方式】
[0009]下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。
[0010]另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。
[0011]首先提供如图1所示的半导体衬底100。衬底100依照器件用途需要而合理选择，可包括单晶体娃(Si)、绝缘体上娃(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底100优选地为体Si或SOI。
[0012]接着，在所述半导体衬底中形成至少一个沟槽。在一个具体实施例中，首先，在半导体衬底100上形成掩模层102。优选地,所述掩模层102包括在衬底上的第一硬掩模层1021以及在第一硬掩模层上的第二硬掩模层1022，如图2所示。优选地，所述第一硬掩模层为氧化物(例如SiO2),所述第二硬掩模层为氮化物(例如Si3N4)。形成掩模层102的方法例如通过沉积工艺形成，包括但不限于LPCVD、PECVD、原子层沉积(ALD)。
[0013]替代地，所述掩模层102还可以利用热氧化及沉积工艺的组合形成。在上述具有第一以及第二硬掩模层的实施例中，可以先用热氧化的方法形成氧化物作为第一硬掩模层，而后利用沉积工艺形成氮化物作为第二硬掩模层。
[0014]随后在掩模层102上涂布光致抗蚀剂层104并通过曝光、显影等光刻工艺图案化，以露出部分掩模层102，如图3所示。随后，利用例如反应离子刻蚀(RIE)或等离子刻蚀等的干法刻蚀工艺或湿法刻蚀工艺或二者的组合，去除露出部分的掩模层102，至露出下面的半导体衬底100，以形成至少一个开口，去除光致抗蚀剂层，所得到的结构如图4所示。[0015]继续通过适用于衬底材料的干法或湿法刻蚀来在所述半导体衬底中形成至少一个沟槽106，如图5所示。优选地，所述沟槽的深度在30nm-若干微米(例如I微米)之间。所述沟槽的形状可以为如图5a所示的竖直形或近似竖直形的(这可以通过各向异性干法刻蚀得到)，或者如图5b所示的“Σ”形或其它旨在提高器件性能的其它形状。“ Σ ”形沟槽可以是这样形成，对于晶面取向为〈100〉的衬底，通过TMAH (四甲基氢氧化铵)或KOH等腐蚀液进行腐蚀，则将得到沿{111}晶面的腐蚀侧壁，这样就形成了 “Σ”形沟槽。诸如“Σ”形的沟槽能够提高器件性能的原因在于，其更接近于栅结构下方的沟道，在后续步骤中更容易将应力引入沟道中。
[0016]在另一具体实施例中，也可用本领域中其他公知技术形成上述沟槽，包括但不限于激光烧蚀或切割等方法。
[0017]接着，仍以竖直形沟槽为例继续下述步骤。
[0018]用具有应力的金属或其亚金属氧化物来填充沟槽。例如采用LPCVD、PECVD、原子层沉积(ALD)、蒸镀、反应溅射等常规技术沉积所述金属或其亚金属氧化物来进行所述填充。所述金属或其亚金属氧化物的厚度可以不同于沟槽的深度。考虑到在后续工艺中的损耗，优选地大于沟槽的深度，最优的厚度可以由后续工艺导致的总的STI高度损耗确定。在一个实施例中，如图6所示，沉积所述具有应力的金属或其亚金属氧化物107并平坦化至露出掩模层102的表面。
[0019]在电子作为载流子的NMOS器件中，需要金属或其亚金属氧化物的晶格常数小于衬底的晶格常数，以便金属或其亚金属氧化物具有张应力；在空穴作为载流子PMOS器件中，需要金属或其亚金属氧化物的晶格常数大于衬底的晶格常数，以便金属或其亚金属氧化物具有压应力；在所述器件为CMOS的情况下，在其中的NMOS区域中沟槽中所填充的具有应力的金属或其亚金属氧化物期望是具有张应力的金属或其亚金属氧化物，并且在其中的PMOS区域中沟槽中所填充的具有应力的金属或其亚金属氧化物期望是具有压应力的金属或其亚金属氧化物。因此对于NM0S，使用具有张应力的金属例如Al、Cr、Zr或它们的亚金属氧化物；而对于PM0S，使用具有压应力的金属例如Al、Ta、Zr或它们的亚金属氧化物。这里，需要说明的是，如【背景技术】中所述，对于Al、Zr这样的金属或其亚氧化物来说，其在不同的外延生长或沉积条件下会具有相反类型的应力。例如在高气压下形成的Al、Zr或其亚氧化物具有张应力。而在低压下通过控制厚度就可以得到张应力，按照上述理论，本发明可以使得Al、Zr或其亚氧化物即可具有张应力又可具有压应力。
[0020]接着，将所述金属或其亚金属氧化物转变为金属氧化物电介质，从而取得电隔离的作用。在一个实施例中通过热氧化来进行所述转变。在另一个实施例中可以通过氧注入实现所述转变。可以通过改变氧化或氧注入中的工艺参数来调节形成的金属氧化物电介质中的应力大小。例如，如【背景技术】中所述的那样，Ta金属或其亚金属氧化物能够被氧化为具有压应力的Ta2O5，并且通过改变氧化中热循环的次数或氧注入中氧的含量来增加压应力。这种方法也适用于调节具有张应力的金属氧化物电介质中的应力大小。
[0021]之后，去除所述掩模层，得到最终的结构，如图7所示。
[0022]在用激光烧蚀或切割等方法在衬底中形成所述沟槽而不需要形成掩模的实施例中，例如利用化学机械抛光(CMP)平坦化至所述衬底的表面，得到最终的结构(未示出)。在这种情况下，所得到的金属氧化物电介质的高度与衬底表面齐平。[0023]总之，本发明通过使用晶体金属氧化物电介质来代替非晶电介质作为浅沟槽隔离结构中的隔离材料，可以消除非晶电介质材料(诸如Si3N4)内可能存在电荷的问题，并且晶体金属氧化物电介质在例如形成栅叠层的刻蚀工艺中不易被腐蚀而不存在材料损失而形貌变化(即缺角)的问题。同时，由于可通过热氧化或氧注入工艺改变金属氧化物电介质中的应力水平，故可使得向沟道中引入的应力水平大大提高，进而可以提高器件性能。
[0024]以上所述仅是本发明的较佳实施例，并非对本发明作任何限制。因此，在不脱离本发明技术方法的原理和随附权利要求书所保护范围的情况下，可以对本发明做出各种修改、变化。
【权利要求】
1.一种制造浅沟槽隔离(STI)结构的方法，其特征在于包括如下步骤: 提供半导体衬底； 在所述半导体衬底中形成至少一个沟槽； 用具有应力的金属或其亚金属氧化物来填充所述至少一个沟槽；以及 将所述金属或其亚金属氧化物转变为金属氧化物电介质。
2.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，其中形成至少一个沟槽的步骤进一步包括: 在所述半导体衬底上形成掩模层； 在所述掩模层中形成至少一个开口，以暴露所述半导体衬底；以及 刻蚀暴露出的半导体衬底。
3.如权利要求2所述的制造浅沟槽隔离(STI)结构的方法，其中形成掩模层的步骤包括在所述衬底上依次形成第一硬掩模层以及第二硬掩模层，其中所述第一硬掩模层为SiO2，第二硬掩模层为Si3N4。
4.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，其中通过干法或湿法刻蚀形成所述沟槽，其中所述沟槽的深度在30nm-l微米之间。
5.如权利要求4所述的制造浅沟槽隔离(STI)结构的方法，其中通过干法刻蚀使得所述沟槽的形状为竖直的，或`通过湿法刻蚀使得所述沟槽为“Σ”形或其它能够提高器件性能的形状。
6.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，所述金属或其亚金属氧化物被填充为使得其厚度大于沟槽的深度。
7.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，如果所述浅沟槽隔离(STI)结构用于NMOS器件，所述具有应力的金属或其亚金属氧化物是具有张应力的金属或其亚金属氧化物；如果所述浅沟槽隔离(STI)结构用于PMOS器件，所述具有应力的金属或其亚金属氧化物是具有压应力的金属或其亚金属氧化物；如果所述浅沟槽隔离(STI)结构用于CMOS器件，在其中的NMOS区域的沟槽中的具有应力的金属或其亚金属氧化物是具有张应力的金属或其亚金属氧化物，并且在其中的PMOS区域的沟槽中的具有应力的金属或其金属氧化物是具有压应力的金属或其亚金属氧化物。
8.如权利要求7所述的制造浅沟槽隔离(STI)结构的方法，其中具有张应力的金属为Al、Cr、Zr之一，并且其中具有压应力的金属为Al、Ta、Zr之一。
9.如权利要求1所述的制造浅沟槽隔离(STI)结构的方法，其中通过热氧化或氧注入来进行所述转变。
10.如权利要求9所述的制造浅沟槽隔离(STI)结构的方法，其中通过改变热氧化中的热循环的次数或改变氧注入中氧含量来调节应力的大小。
11.一种浅沟槽隔离(STI)结构，包括 半导体衬底； 在半导体衬底中形成的至少一个沟槽；以及 填充在所述至少一个沟槽中的具有应力的金属氧化物电介质。
12.如权利要求11所述的浅沟槽隔离(STI)结构，如果所述浅沟槽隔离(STI)结构用于NMOS器件，所述具有应力的金属氧化物电介质是具有张应力的金属氧化物电介质；如果所述浅沟槽隔离(STI)结构用于PMOS器件，所述具有应力的金属氧化物电介质是具有压应力的金属氧化物电介质；如果所述浅沟槽隔离(STI)结构用于CMOS器件，在其中的NMOS区域的沟槽中的具有应力的金属氧化物电介质是具有张应力的金属氧化物电介质，并且在其中的PMOS区域的沟槽中的具有应力的金属氧化物电介质是具有压应力的金属氧化物电介质。
13.如权利要求12所述的浅沟槽隔离(STI)结构，其中具有张应力的金属氧化物电介质为A1203、Cr2O3> ZrO2,并且其中具有压应力的金属氧化物电介质为A1203、Ta2O5, ZrO20
14.如权利要求11所述的浅沟槽隔离(STI)结构，其中所述沟槽的深度在30nm-l微米之间。
15.如权利要求11所述的浅沟槽隔离(STI)结构，其中所述沟槽的形状为竖直的或“ Σ ”形或能够提高器件性能的其它形状。
【文档编号】H01L27/092GK103681446SQ201210331626
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】钟汇才, 赵超, 梁擎擎 申请人:中国科学院微电子研究所
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