半导体器件及其制造方法
半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽；在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽；在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层；在第一源漏凹槽中形成源漏区，源漏区之间的鳍片构成沟道区；在器件上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件及其制造方法，通过横向刻蚀源漏区形成凹槽并且沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种横向腐蚀并填充绝缘层自动隔离沟道的FinFET及其制造方法。
【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
[0004]现有的FinFET结构以及制造方法包括:1)S0I衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET,利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。
[0005]在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另夕卜，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为χ-χ’方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。
【发明内容】
[0006]由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效实现鳍片沟道隔离并且工艺简单、成本低廉。
[0007]为此，本发明提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽；在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽；在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层；在第一源漏凹槽中形成源漏区，源漏区之间的鳍片构成沟道区；在器件上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0008]其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括:刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离；回刻浅沟槽隔离以暴露鳍片的顶部。
[0009]其中，在鳍片上形成沿第二方向延伸的假栅极堆叠结构的步骤进一步包括:在鳍片和衬底上依次沉积垫氧化层、假栅极层和硬掩模层；光刻/刻蚀硬掩模层形成沿第二方向延伸的硬掩模图案；以硬掩模图案为掩模，刻蚀假栅极层和垫氧化层形成沿第二方向延伸的假栅极堆叠结构。
[0010]其中，第一源漏凹槽具有垂直侧壁。
[0011]其中，形成第二和第三源漏凹槽的步骤进一步包括:在假栅极堆叠结构和第一源漏凹槽的侧面形成掩蔽侧墙；各向异性刻蚀鳍片，在第一源漏凹槽的下方形成第二源漏凹槽；各向同性刻蚀鳍片，在第二源漏凹槽的侧面形成第三源漏凹槽。
[0012]其中，第三源漏凹槽穿通以使得绝缘隔离层完全分隔沟道区与衬底。
[0013]其中，第三源漏凹槽的截面形状包括Σ形、梯形、倒梯形、三角形、D形、C形、矩形及其组合。
[0014]其中，在第一源漏凹槽中形成源漏区的步骤进一步包括:在第一源漏凹槽中外延生长源漏区；在源漏区中进行第一次源漏掺杂形成源漏延伸区；在假栅极堆叠结构周围形成栅极侧墙；在栅极侧墙两侧的源漏区中进行第二次源漏掺杂形成源漏重掺杂区。
[0015]其中，源漏区与衬底材质不同以提供应力。
[0016]本发明还提供了按照上述方法制造的一种半导体器件，包括:多个鳍片，在衬底上沿第一方向延伸；栅极堆叠结构，在鳍片上沿第二方向延伸；源漏区，位于栅极堆叠结构两侧的鳍片中；沟道区，位于鳍片中源漏区之间；其特征在于，沟道区与衬底之间具有绝缘隔
尚层O
[0017]依照本发明的半导体器件及其制造方法，通过横向刻蚀源漏区形成凹槽并且沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。
【专利附图】
【附图说明】
[0018]以下参照附图来详细说明本发明的技术方案，其中:
[0019]图1(图1A以及图1B)至图15(图15A以及图15B)为依照本发明的FinFET制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的剖视图，某图B是沿平行于沟道方向的剖视图；以及
[0020]图16为依照本发明的FinFET器件结构的立体示意图。【具体实施方式】
[0021]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效隔离立体沟道区的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0022]图16所示为依照本发明制造的FinFET的立体示意图，其中FinFET包括沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的多个金属栅极，位于金属栅极两侧的鳍片上的多个源漏区，位于多个源漏区之间的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图15来描述制造方法的各个剖视图，最后将回头进一步详细描述图16的器件结构。
[0023]特别地，以下某图A是沿图16中垂直于沟道方向(沿第二方向)的剖视图，某图B是沿图16中平行于沟道方向(沿第一方向)的剖视图。
[0024]参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅
(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。光刻/刻蚀衬底1，在衬底I中形成多个沿第一方向平行分布的沟槽IG以及沟槽IG之间剩余的衬底I材料所构成的鳍片1F。沟槽IG的深宽比优选地大于5: I。
[0025]参照图2A以及图2B，在鳍片IF之间的沟槽IG中通过PECVD、HDPCVD, RTO(快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅的绝缘隔离介质层，从而构成了浅沟槽隔离(STI) 2。
[0026]参照图3A以及图3B，回刻STI2，暴露鳍片IF的顶部。对于氧化硅材质的STI2，可以采用HF基腐蚀液湿法去除，也可以采用氟基等离子体干法刻蚀，向下刻蚀STI2以暴露出鳍片IF的顶部1C，该顶部IC将用作稍后器件的沟道区，而剩余的底部将被刻蚀而作为器件的隔离区。优选地，鳍片IF暴露的顶部IC高度大于鳍片IF整体高度的1/2。
[0027]参照图4A以及图4B，在整个器件上沉积形成假栅极堆叠层。首先在STI2以及鳍片IF上通过LPCVD、PECVD, HDPCVD, RT0、化学氧化等方法沉积形成氧化硅材质的垫氧化层3，用于保护鳍片IF不在后续刻蚀过程中被过刻蚀。在垫氧化层3上通过PECVD、HDPCVD,MOCVD、MBE、ALD、蒸发、溅射等沉积方法形成假栅极层4，材质可以是多晶硅、非晶硅、微晶硅、非晶碳、多晶锗、非晶锗等等及其组合。在假栅极层4上通过LPCVD、PECVD等常规方法沉积材质为氮化硅、氧化硅、氮氧化硅等的硬掩模层5。以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定。
[0028]参照图5A以及图5B，光刻/刻蚀硬掩模层5形成沿第二方向延伸的硬掩模图案5P，其中第二方向与第一方向相交并且优选地垂直(正交)。以硬掩模图案5P为掩模,刻蚀假栅极层4以及垫氧化层3，去除了对应于未来沟道区之外的叠层，沿第二方向覆盖包围了鳍片IF的顶面以及侧面，仅在未来沟道区(可以是相互平行的多个)对应的位置上留下沿第二方向(与第一方向相交并且优选地垂直)延伸的假栅极堆叠结构4G/3G。其中，假栅极堆叠结构4G/3G(沿第一方向上)两侧的鳍片IF部分将对应于源漏区，被假栅极堆叠结构4G/3G包围的鳍片IF结构部分将构成沟道区。
[0029]参照图6A以及图6B，沿第一方向在假栅极堆叠结构两侧的鳍片IF中刻蚀形成第一源漏区凹槽1T1，暴露出图3中鳍片IF位于STI2上方的顶部(未来形成沟道区的那部分)1C。第一源漏区凹槽ITl的侧壁优选是垂直的，也即具有矩形截面。依照材料不同，刻蚀方法可以是氟基等离子体干法刻蚀，或者TMAH湿法腐蚀，但是优选地采用各向异性的刻蚀方法以减小侧向(横向)腐蚀。
[0030]参照图7A以及图7B，在假栅极堆叠结构5P/4G/3G以及鳍片IF顶部IC的侧面(沿第一方向)形成掩蔽侧墙6。例如先在整个器件上通过LPCVD、PECVD、HDPCVD等方法沉积氮化硅等材质的绝缘介质层，然后刻蚀去除部分绝缘介质层，仅在假栅极堆叠结构5P/4G/3G以及鳍片IF顶部IC的侧面留下掩蔽侧墙6。掩蔽侧墙6用于保护鳍片IF顶部IC (未来沟道区)，避免在后续刻蚀过程中引入过多缺陷。
[0031]参照图8A以及图8B，沿第一方向在鳍片IF的顶部IC的侧面以及下方刻蚀形成第二源漏区凹槽1T2以及第三源漏区凹槽1T3。首先采用各向异性的刻蚀方法沿第一源漏区凹槽ITl继续向下刻蚀鳍片IF的底部，直至抵达图3中鳍片IF与衬底I之间的界面，也即STI2的底部，形成垂直侧面的第二源漏区凹槽1T2。然后采用各向同性的刻蚀方法横向刻蚀第二源漏区凹槽1T2的垂直侧壁，在鳍片IF的顶部IC的侧面以及下方形成第三源漏区凹槽1T3。第三源漏区凹槽1T3分布在假栅极堆叠结构沿第一方向的两侧，优选地互相穿通从而使得鳍片IF的顶部IC完全与衬底I分离，从而提供良好绝缘隔离。第三源漏区凹槽1T3的截面形状依照需要可以是Σ形(多段折线构成)、梯形、倒梯形、三角形、D形(曲面的一半，曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、C形(曲面的大部分，超过曲面的一半，其中曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、矩形。
[0032]参照图9A以及图9B，在第二源漏区凹槽1T2以及第三源漏区凹槽1T3中形成绝缘隔离层7。例如通过LPCVD、PECVD, HDPCVD, RTO等方法形成氧化硅、氮氧化硅等，填充了第二源漏区凹槽1T2以及第三源漏区凹槽1T3，构成绝缘隔离层7。其中，绝缘隔离层7包围了鳍片IF顶部IC的底部，使其与衬底I完全隔离，因此优化提高了器件的整体性能。由图9A可见，绝缘隔离层7与STI2相连，材质相同时将连为一体。
[0033]参照图1OA以及图10B，刻蚀去除掩蔽侧墙6，露出鳍片IF的顶部IC以及假栅极堆叠结构5P/4G/3G的侧面。
[0034]参照图1lA以及图11B，在第一源漏区凹槽ITl中选择性外延生长源漏区8。通过UHVCVD, MOCVD, ALD、MBE、常压外延等外延生长工艺，在上述第一源漏凹槽ITl中外延生长了嵌入式的源漏区8，源漏区8之间(沿第一方向)的鳍片IF的顶部IC构成器件的沟道区。对于PMOS而言，源漏区8可以是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区IC施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区8可以是S1:C、S1:H、SiGe:C、Si等及其组合，从而向沟道区IC施加张应力，提高电子迁移率。其中，如图1lB所示，源漏区8顶部高于鳍片IF的沟道区IC (因此构成提升源漏，可以有效降低接触电阻)并且低于假栅极层4G的顶部，这种配置仅出于示意目的，因此顶部高度差可以任意设定。
[0035]参照图12A以及图12B，在假栅极堆叠结构周围形成栅极侧墙9。先LPCVD、PECVD、HDPCVD等常规方法沉积氮化硅等材质的绝缘介质，然后刻蚀仅在假栅极堆叠结构周围留下栅极侧墙9。优选地，在形成栅极侧墙9之前执行第一次源漏掺杂，在源漏区8中假栅极堆叠结构两侧形成轻掺杂、浅结深(对于FinFET而言，轻掺杂的源漏扩展区通常是覆盖所有鳍片表面的，此处的结深主要指的是横向结深而不是厚体器件中的纵向结深)的源漏延伸区8L。掺杂方法为外延之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂；第一次源漏掺杂也可以是在外延形成源漏区8时进行原位掺杂。掺杂深度可以是包覆源漏鳍片的表面掺杂，也可以是体掺杂。依照MOSFET类型而调整源漏区8的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，对于PMOS而言掺杂硼B、铝Al、镓Ga、铟In等。形成栅极侧墙9之后，进行第二次源漏掺杂，形成重掺杂、大结深的源漏重掺杂区8H。掺杂方法为侧墙之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂；也可以是外延时的原位掺杂。随后可以退火以激活上述各种掺杂剂。
[0036]参照图13A以及图13B，在整个器件上沉积形成层间介质层(ILD) 10。ILD 10的材质例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)，形成方法包括旋涂、喷涂、丝网印刷、CVD沉积等方法。
[0037]参照图14A以及图14B，通过CMP或者回刻等方法平坦化ILD 10，直至暴露假栅极堆叠结构(例如顶部的硬掩模图案5P，或者假栅极层4G)。
[0038]参照图15A以及图15B，刻蚀去除假栅极堆叠结构，在ILD 10中留下栅极沟槽(未示出)，在栅极沟槽中依次沉积高k材料的栅极绝缘层11以及金属材料的栅极导电层12，构成栅极堆叠结构11/12。CMP平坦化栅极堆叠结构直至暴露ILD 10。此后，依照标准工艺，在ILD 10中刻蚀源漏接触孔(未示出)直达源漏区8H，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。
[0039]最后形成的器件结构的立体图如图16所示，包括:衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸(与第一方向相交并且优选地垂直)并且跨越了每个鳍片的金属栅极，位于金属栅极两侧的鳍片上的源漏区，位于源漏区之间的沟道区，其中沟道区下方具有绝缘隔离层。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
[0040]依照本发明的半导体器件及其制造方法，通过横向刻蚀源漏区形成凹槽并且沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。
[0041]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片； 在鳍片上形成沿第二方向延伸的假栅极堆叠结构； 在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽； 在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽； 在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层； 在第一源漏凹槽中形成源漏区，源漏区之间的鳍片构成沟道区； 在器件上形成层间介质层； 去除假栅极堆叠结构，在层间介质层中留下栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的方法，其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括:刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离；回刻浅沟槽隔离以暴露鳍片的顶部。
3.如权利要求1的方法，其中，在鳍片上形成沿第二方向延伸的假栅极堆叠结构的步骤进一步包括:在鳍片和衬底上依次沉积垫氧化层、假栅极层和硬掩模层；光刻/刻蚀硬掩模层形成沿第二方向延伸的硬掩模图案；以硬掩模图案为掩模，刻蚀假栅极层和垫氧化层形成沿第二方向延伸的假栅极堆叠结构。
4.如权利要求1的方法，其中，第一源漏凹槽具有垂直侧壁。
5.如权利要求1的方法，其中，形成第二和第三源漏凹槽的步骤进一步包括:在假栅极堆叠结构和第一源漏凹槽的侧面形成掩蔽侧墙；各向异性刻蚀鳍片，在第一源漏凹槽的下方形成第二源漏凹槽；各向同性刻蚀鳍片，在第二源漏凹槽的侧面形成第三源漏凹槽。
6.如权利要求1的方法，其中，第三源漏凹槽穿通以使得绝缘隔离层完全分隔沟道区与衬底。
7.如权利要求1的方法，其中，第三源漏凹槽的截面形状包括Σ形、梯形、倒梯形、三角形、D形、C形、矩形及其组合。
8.如权利要求1的方法，其中，在第一源漏凹槽中形成源漏区的步骤进一步包括:在第一源漏凹槽中外延生长源漏区；在源漏区中进行第一次源漏掺杂形成源漏延伸区；在假栅极堆叠结构周围形成栅极侧墙；在栅极侧墙两侧的源漏区中进行第二次源漏掺杂形成源漏重掺杂区。
9.如权利要求1的方法，其中，源漏区与衬底材质不同以提供应力。
10.一种半导体器件，包括: 多个鳍片，在衬底上沿第一方向延伸； 栅极堆叠结构，在鳍片上沿第二方向延伸； 源漏区，位于栅极堆叠结构两侧的鳍片中； 沟道区，位于鳍片中源漏区之间； 其特征在于，沟道区与衬底之间具有绝缘隔离层。
【文档编号】H01L29/06GK103681329SQ201210332933
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】殷华湘, 秦长亮, 马小龙, 陈大鹏 申请人:中国科学院微电子研究所
【专利摘要】本发明公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽；在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽；在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层；在第一源漏凹槽中形成源漏区，源漏区之间的鳍片构成沟道区；在器件上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件及其制造方法，通过横向刻蚀源漏区形成凹槽并且沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种横向腐蚀并填充绝缘层自动隔离沟道的FinFET及其制造方法。
【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
[0004]现有的FinFET结构以及制造方法包括:1)S0I衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底FinFET,利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。
[0005]在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另夕卜，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为χ-χ’方向或者第二方向，也即栅极线条延伸的方向)上形成的，对于沿沟道方向(以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。
【发明内容】
[0006]由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效实现鳍片沟道隔离并且工艺简单、成本低廉。
[0007]为此，本发明提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽；在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽；在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层；在第一源漏凹槽中形成源漏区，源漏区之间的鳍片构成沟道区；在器件上形成层间介质层；去除假栅极堆叠结构，在层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0008]其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括:刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离；回刻浅沟槽隔离以暴露鳍片的顶部。
[0009]其中，在鳍片上形成沿第二方向延伸的假栅极堆叠结构的步骤进一步包括:在鳍片和衬底上依次沉积垫氧化层、假栅极层和硬掩模层；光刻/刻蚀硬掩模层形成沿第二方向延伸的硬掩模图案；以硬掩模图案为掩模，刻蚀假栅极层和垫氧化层形成沿第二方向延伸的假栅极堆叠结构。
[0010]其中，第一源漏凹槽具有垂直侧壁。
[0011]其中，形成第二和第三源漏凹槽的步骤进一步包括:在假栅极堆叠结构和第一源漏凹槽的侧面形成掩蔽侧墙；各向异性刻蚀鳍片，在第一源漏凹槽的下方形成第二源漏凹槽；各向同性刻蚀鳍片，在第二源漏凹槽的侧面形成第三源漏凹槽。
[0012]其中，第三源漏凹槽穿通以使得绝缘隔离层完全分隔沟道区与衬底。
[0013]其中，第三源漏凹槽的截面形状包括Σ形、梯形、倒梯形、三角形、D形、C形、矩形及其组合。
[0014]其中，在第一源漏凹槽中形成源漏区的步骤进一步包括:在第一源漏凹槽中外延生长源漏区；在源漏区中进行第一次源漏掺杂形成源漏延伸区；在假栅极堆叠结构周围形成栅极侧墙；在栅极侧墙两侧的源漏区中进行第二次源漏掺杂形成源漏重掺杂区。
[0015]其中，源漏区与衬底材质不同以提供应力。
[0016]本发明还提供了按照上述方法制造的一种半导体器件，包括:多个鳍片，在衬底上沿第一方向延伸；栅极堆叠结构，在鳍片上沿第二方向延伸；源漏区，位于栅极堆叠结构两侧的鳍片中；沟道区，位于鳍片中源漏区之间；其特征在于，沟道区与衬底之间具有绝缘隔
尚层O
[0017]依照本发明的半导体器件及其制造方法，通过横向刻蚀源漏区形成凹槽并且沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。
【专利附图】
【附图说明】
[0018]以下参照附图来详细说明本发明的技术方案，其中:
[0019]图1(图1A以及图1B)至图15(图15A以及图15B)为依照本发明的FinFET制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的剖视图，某图B是沿平行于沟道方向的剖视图；以及
[0020]图16为依照本发明的FinFET器件结构的立体示意图。【具体实施方式】
[0021]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效隔离立体沟道区的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0022]图16所示为依照本发明制造的FinFET的立体示意图，其中FinFET包括沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的多个金属栅极，位于金属栅极两侧的鳍片上的多个源漏区，位于多个源漏区之间的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图15来描述制造方法的各个剖视图，最后将回头进一步详细描述图16的器件结构。
[0023]特别地，以下某图A是沿图16中垂直于沟道方向(沿第二方向)的剖视图，某图B是沿图16中平行于沟道方向(沿第一方向)的剖视图。
[0024]参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅
(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。光刻/刻蚀衬底1，在衬底I中形成多个沿第一方向平行分布的沟槽IG以及沟槽IG之间剩余的衬底I材料所构成的鳍片1F。沟槽IG的深宽比优选地大于5: I。
[0025]参照图2A以及图2B，在鳍片IF之间的沟槽IG中通过PECVD、HDPCVD, RTO(快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅的绝缘隔离介质层，从而构成了浅沟槽隔离(STI) 2。
[0026]参照图3A以及图3B，回刻STI2，暴露鳍片IF的顶部。对于氧化硅材质的STI2，可以采用HF基腐蚀液湿法去除，也可以采用氟基等离子体干法刻蚀，向下刻蚀STI2以暴露出鳍片IF的顶部1C，该顶部IC将用作稍后器件的沟道区，而剩余的底部将被刻蚀而作为器件的隔离区。优选地，鳍片IF暴露的顶部IC高度大于鳍片IF整体高度的1/2。
[0027]参照图4A以及图4B，在整个器件上沉积形成假栅极堆叠层。首先在STI2以及鳍片IF上通过LPCVD、PECVD, HDPCVD, RT0、化学氧化等方法沉积形成氧化硅材质的垫氧化层3，用于保护鳍片IF不在后续刻蚀过程中被过刻蚀。在垫氧化层3上通过PECVD、HDPCVD,MOCVD、MBE、ALD、蒸发、溅射等沉积方法形成假栅极层4，材质可以是多晶硅、非晶硅、微晶硅、非晶碳、多晶锗、非晶锗等等及其组合。在假栅极层4上通过LPCVD、PECVD等常规方法沉积材质为氮化硅、氧化硅、氮氧化硅等的硬掩模层5。以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定。
[0028]参照图5A以及图5B，光刻/刻蚀硬掩模层5形成沿第二方向延伸的硬掩模图案5P，其中第二方向与第一方向相交并且优选地垂直(正交)。以硬掩模图案5P为掩模,刻蚀假栅极层4以及垫氧化层3，去除了对应于未来沟道区之外的叠层，沿第二方向覆盖包围了鳍片IF的顶面以及侧面，仅在未来沟道区(可以是相互平行的多个)对应的位置上留下沿第二方向(与第一方向相交并且优选地垂直)延伸的假栅极堆叠结构4G/3G。其中，假栅极堆叠结构4G/3G(沿第一方向上)两侧的鳍片IF部分将对应于源漏区，被假栅极堆叠结构4G/3G包围的鳍片IF结构部分将构成沟道区。
[0029]参照图6A以及图6B，沿第一方向在假栅极堆叠结构两侧的鳍片IF中刻蚀形成第一源漏区凹槽1T1，暴露出图3中鳍片IF位于STI2上方的顶部(未来形成沟道区的那部分)1C。第一源漏区凹槽ITl的侧壁优选是垂直的，也即具有矩形截面。依照材料不同，刻蚀方法可以是氟基等离子体干法刻蚀，或者TMAH湿法腐蚀，但是优选地采用各向异性的刻蚀方法以减小侧向(横向)腐蚀。
[0030]参照图7A以及图7B，在假栅极堆叠结构5P/4G/3G以及鳍片IF顶部IC的侧面(沿第一方向)形成掩蔽侧墙6。例如先在整个器件上通过LPCVD、PECVD、HDPCVD等方法沉积氮化硅等材质的绝缘介质层，然后刻蚀去除部分绝缘介质层，仅在假栅极堆叠结构5P/4G/3G以及鳍片IF顶部IC的侧面留下掩蔽侧墙6。掩蔽侧墙6用于保护鳍片IF顶部IC (未来沟道区)，避免在后续刻蚀过程中引入过多缺陷。
[0031]参照图8A以及图8B，沿第一方向在鳍片IF的顶部IC的侧面以及下方刻蚀形成第二源漏区凹槽1T2以及第三源漏区凹槽1T3。首先采用各向异性的刻蚀方法沿第一源漏区凹槽ITl继续向下刻蚀鳍片IF的底部，直至抵达图3中鳍片IF与衬底I之间的界面，也即STI2的底部，形成垂直侧面的第二源漏区凹槽1T2。然后采用各向同性的刻蚀方法横向刻蚀第二源漏区凹槽1T2的垂直侧壁，在鳍片IF的顶部IC的侧面以及下方形成第三源漏区凹槽1T3。第三源漏区凹槽1T3分布在假栅极堆叠结构沿第一方向的两侧，优选地互相穿通从而使得鳍片IF的顶部IC完全与衬底I分离，从而提供良好绝缘隔离。第三源漏区凹槽1T3的截面形状依照需要可以是Σ形(多段折线构成)、梯形、倒梯形、三角形、D形(曲面的一半，曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、C形(曲面的大部分，超过曲面的一半，其中曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、矩形。
[0032]参照图9A以及图9B，在第二源漏区凹槽1T2以及第三源漏区凹槽1T3中形成绝缘隔离层7。例如通过LPCVD、PECVD, HDPCVD, RTO等方法形成氧化硅、氮氧化硅等，填充了第二源漏区凹槽1T2以及第三源漏区凹槽1T3，构成绝缘隔离层7。其中，绝缘隔离层7包围了鳍片IF顶部IC的底部，使其与衬底I完全隔离，因此优化提高了器件的整体性能。由图9A可见，绝缘隔离层7与STI2相连，材质相同时将连为一体。
[0033]参照图1OA以及图10B，刻蚀去除掩蔽侧墙6，露出鳍片IF的顶部IC以及假栅极堆叠结构5P/4G/3G的侧面。
[0034]参照图1lA以及图11B，在第一源漏区凹槽ITl中选择性外延生长源漏区8。通过UHVCVD, MOCVD, ALD、MBE、常压外延等外延生长工艺，在上述第一源漏凹槽ITl中外延生长了嵌入式的源漏区8，源漏区8之间(沿第一方向)的鳍片IF的顶部IC构成器件的沟道区。对于PMOS而言，源漏区8可以是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区IC施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区8可以是S1:C、S1:H、SiGe:C、Si等及其组合，从而向沟道区IC施加张应力，提高电子迁移率。其中，如图1lB所示，源漏区8顶部高于鳍片IF的沟道区IC (因此构成提升源漏，可以有效降低接触电阻)并且低于假栅极层4G的顶部，这种配置仅出于示意目的，因此顶部高度差可以任意设定。
[0035]参照图12A以及图12B，在假栅极堆叠结构周围形成栅极侧墙9。先LPCVD、PECVD、HDPCVD等常规方法沉积氮化硅等材质的绝缘介质，然后刻蚀仅在假栅极堆叠结构周围留下栅极侧墙9。优选地，在形成栅极侧墙9之前执行第一次源漏掺杂，在源漏区8中假栅极堆叠结构两侧形成轻掺杂、浅结深(对于FinFET而言，轻掺杂的源漏扩展区通常是覆盖所有鳍片表面的，此处的结深主要指的是横向结深而不是厚体器件中的纵向结深)的源漏延伸区8L。掺杂方法为外延之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂；第一次源漏掺杂也可以是在外延形成源漏区8时进行原位掺杂。掺杂深度可以是包覆源漏鳍片的表面掺杂，也可以是体掺杂。依照MOSFET类型而调整源漏区8的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，对于PMOS而言掺杂硼B、铝Al、镓Ga、铟In等。形成栅极侧墙9之后，进行第二次源漏掺杂，形成重掺杂、大结深的源漏重掺杂区8H。掺杂方法为侧墙之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂；也可以是外延时的原位掺杂。随后可以退火以激活上述各种掺杂剂。
[0036]参照图13A以及图13B，在整个器件上沉积形成层间介质层(ILD) 10。ILD 10的材质例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)，形成方法包括旋涂、喷涂、丝网印刷、CVD沉积等方法。
[0037]参照图14A以及图14B，通过CMP或者回刻等方法平坦化ILD 10，直至暴露假栅极堆叠结构(例如顶部的硬掩模图案5P，或者假栅极层4G)。
[0038]参照图15A以及图15B，刻蚀去除假栅极堆叠结构，在ILD 10中留下栅极沟槽(未示出)，在栅极沟槽中依次沉积高k材料的栅极绝缘层11以及金属材料的栅极导电层12，构成栅极堆叠结构11/12。CMP平坦化栅极堆叠结构直至暴露ILD 10。此后，依照标准工艺，在ILD 10中刻蚀源漏接触孔(未示出)直达源漏区8H，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。
[0039]最后形成的器件结构的立体图如图16所示，包括:衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸(与第一方向相交并且优选地垂直)并且跨越了每个鳍片的金属栅极，位于金属栅极两侧的鳍片上的源漏区，位于源漏区之间的沟道区，其中沟道区下方具有绝缘隔离层。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
[0040]依照本发明的半导体器件及其制造方法，通过横向刻蚀源漏区形成凹槽并且沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。
[0041]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片； 在鳍片上形成沿第二方向延伸的假栅极堆叠结构； 在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽； 在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽； 在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层； 在第一源漏凹槽中形成源漏区，源漏区之间的鳍片构成沟道区； 在器件上形成层间介质层； 去除假栅极堆叠结构，在层间介质层中留下栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的方法，其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括:刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离；回刻浅沟槽隔离以暴露鳍片的顶部。
3.如权利要求1的方法，其中，在鳍片上形成沿第二方向延伸的假栅极堆叠结构的步骤进一步包括:在鳍片和衬底上依次沉积垫氧化层、假栅极层和硬掩模层；光刻/刻蚀硬掩模层形成沿第二方向延伸的硬掩模图案；以硬掩模图案为掩模，刻蚀假栅极层和垫氧化层形成沿第二方向延伸的假栅极堆叠结构。
4.如权利要求1的方法，其中，第一源漏凹槽具有垂直侧壁。
5.如权利要求1的方法，其中，形成第二和第三源漏凹槽的步骤进一步包括:在假栅极堆叠结构和第一源漏凹槽的侧面形成掩蔽侧墙；各向异性刻蚀鳍片，在第一源漏凹槽的下方形成第二源漏凹槽；各向同性刻蚀鳍片，在第二源漏凹槽的侧面形成第三源漏凹槽。
6.如权利要求1的方法，其中，第三源漏凹槽穿通以使得绝缘隔离层完全分隔沟道区与衬底。
7.如权利要求1的方法，其中，第三源漏凹槽的截面形状包括Σ形、梯形、倒梯形、三角形、D形、C形、矩形及其组合。
8.如权利要求1的方法，其中，在第一源漏凹槽中形成源漏区的步骤进一步包括:在第一源漏凹槽中外延生长源漏区；在源漏区中进行第一次源漏掺杂形成源漏延伸区；在假栅极堆叠结构周围形成栅极侧墙；在栅极侧墙两侧的源漏区中进行第二次源漏掺杂形成源漏重掺杂区。
9.如权利要求1的方法，其中，源漏区与衬底材质不同以提供应力。
10.一种半导体器件，包括: 多个鳍片，在衬底上沿第一方向延伸； 栅极堆叠结构，在鳍片上沿第二方向延伸； 源漏区，位于栅极堆叠结构两侧的鳍片中； 沟道区，位于鳍片中源漏区之间； 其特征在于，沟道区与衬底之间具有绝缘隔离层。
【文档编号】H01L29/06GK103681329SQ201210332933
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】殷华湘, 秦长亮, 马小龙, 陈大鹏 申请人:中国科学院微电子研究所
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