晶体管的形成方法、半导体器件的形成方法
晶体管的形成方法、半导体器件的形成方法
【专利摘要】一种晶体管的形成方法和半导体器件的形成方法。所述晶体管的形成方法包括：提供半导体衬底；在半导体衬底中形成多个浅沟槽隔离结构，所述浅沟槽隔离结构的上表面低于所述半导体衬底上表面且差值大于设定阈值，所述半导体衬底与所述浅沟槽隔离结构相邻的侧壁为倾斜表面；在所述半导体衬底上形成栅极结构，所述栅极结构覆盖宽度方向的所述倾斜表面；以所述栅极结构为掩模，沿与半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行轻掺杂离子注入，且沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，形成轻掺杂区。本发明可以增大晶体管沟道区的有效宽度，提高器件性能。
【专利说明】晶体管的形成方法、半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种晶体管的形成方法和半导体器件的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的沟道区尺寸也越来越小。
[0003]现有技术形成晶体管的方法包括:
[0004]提供半导体衬底，半导体衬底中包括多个浅沟槽隔离结构；
[0005]在半导体衬底上形成栅极结构；
[0006]以栅极结构为掩模，沿与半导体衬底上表面垂直的方向在栅极结构两侧的半导体衬底中进行轻掺杂离子注入，形成轻掺杂区；
[0007]在栅极结构侧面的半导体衬底上形成侧墙，以栅极结构和侧墙为掩模，在半导体衬底中进行重掺杂离子注入，形成重掺杂。
[0008]更多关于晶体管制作方法的技术可参考专利号为US6004852的美国专利文献。
[0009]然而随着工艺节点的进一步缩小，尤其是对于40nm工艺节点及以下的晶体管而言，晶体管的沟道区宽度也越来越小。在晶体管沟道区长度不变的情况下，晶体管的宽度越小，该晶体管的驱动电流越小，从而晶体管的性能越差。
[0010]因此，如何提高晶体管的沟道区有效宽度以提高器件性能就成为本领域技术人员亟待解决的问题之一。
【发明内容】
[0011]本发明解决的问题是提供一种晶体管的形成方法和半导体器件的形成方法，可以增大晶体管沟道区的有效宽度，提高器件性能。
[0012]为解决上述问题，本发明提供了一种晶体管的形成方法，包括:
[0013]提供半导体衬底；
[0014]在所述半导体衬底中形成多个浅沟槽隔离结构，所述浅沟槽隔离结构的上表面低于所述半导体衬底上表面且差值大于设定阈值，所述半导体衬底与所述浅沟槽隔离结构相邻的侧壁为倾斜表面；
[0015]在所述半导体衬底上形成栅极结构，所述栅极结构覆盖宽度方向的所述倾斜表面；
[0016]以所述栅极结构为掩模，沿与半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行轻掺杂离子注入，且沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，形成轻掺杂区。
[0017]可选地，所述设定阈值大于或等于10nm。[0018]可选地，所述设定角度大于或等于60°且小于或等于70°。
[0019]为解决上述问题，本发明还提供了一种半导体器件的形成方法，所述半导体器件包括晶体管，采用上述的晶体管的形成方法形成晶体管。
[0020]与现有技术相比，本发明技术方案具有以下优点:本发明利用在半导体衬底中形成浅沟槽隔离结构时，半导体衬底与浅沟槽隔离结构相邻的侧壁为倾斜表面，通过增加浅沟槽隔离结构的上表面与半导体衬底上表面的高度差，可以增加倾斜表面的面积，进而当在半导体衬底表面形成栅极结构时，栅极结构也位于半导体衬底宽度方向的两个倾斜表面上，从而增加了沟道区的有效宽度，在沟道区长度不变的情况下，可以增加晶体管的驱动电流，提高晶体管的性能。为了保证轻掺杂区掺杂的均匀性，在沿与半导体衬底上表面垂直的方向在栅极结构两侧的半导体衬底中进行轻掺杂离子注入的同时，还沿与半导体衬底上表面的夹角为设定角度的方向在半导体衬底被栅极结构覆盖的两个倾斜表面中进行轻掺杂离子注入，从而可以进一步提高晶体管的性能。
【专利附图】
【附图说明】
[0021]图1是本发明实施例中半导体衬底的俯视结构示意图；
[0022]图2是沿图1中AA方向的剖面结构示意图；
[0023]图3是本发明实施例中栅极结构的俯视结构示意图；
[0024]图4是沿图3中AA方向的剖面结构示意图；
[0025]图5是沿图3中BB方向进行第一次轻掺杂离子注入时的剖面结构示意图；
[0026]图6是沿图3中AA方向进行第二次轻掺杂离子注入时的剖面结构示意图；
[0027]图7是分别采用本发明实施例方法与现有技术得到的晶体管的栅电压和漏电流之间的关系不意图；
[0028]图8是分别采用本发明实施例方法与现有技术得到的晶体管的饱和漏电流和关态电流之间的关系不意图。
【具体实施方式】
[0029]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0030]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0031]正如【背景技术】部分所述，现有技术随着晶体管尺寸的日益减小，晶体管沟道区的宽长比也随之减小，从而影响了器件的性能。
[0032]针对上述缺陷，发明人发现:现有技术在半导体衬底中形成浅沟槽隔离结构时，会在浅沟槽隔离结构的顶部侧边缘处会产生缺角(divot)，由于现有技术中浅沟槽隔离结构的上表面与半导体衬底上表面的高度差比较小，从而该缺角也比较小。但是当增加浅沟槽隔离结构上表面与半导体衬底上表面的高度差之后，该缺角也会变大，即半导体衬底与浅沟槽隔离结构相邻的侧壁为比较大的倾斜表面，当在半导体衬底上形成栅极结构时，栅极结构也会覆盖位于沟道区宽度方向的部分倾斜表面，即栅极结构沿沟道区宽度方向的长度增加了，这部分被覆盖的倾斜表面也会形成导电通路，从而就可以增加沟道区的有效宽度。由于整个倾斜表面比较大，仅沿与半导体衬底上表面垂直的方向在栅极结构两侧的半导体衬底中进行轻掺杂离子注入，未被栅极结构覆盖的那部分倾斜表面上注入的离子浓度就会比较低，因此还需要沿与半导体衬底上表面的夹角为设定角度的方向在半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，以得到均匀的轻掺杂，最终可以提高晶体管的性能。
[0033]下面结合附图进行详细说明。
[0034]参考图1所示，本实施例提供了一种晶体管的形成方法，包括以下步骤:
[0035]首先，结合参考图1和图2所示，提供半导体衬底，且在半导体衬底中形成多个浅沟槽隔离结构300，浅沟槽隔离结构300之间的区域定义为器件区200。其中，图1为俯视结构示意图，图2为沿图1中AA方向的剖面结构示意图。本发明中宽度方向指的是晶体管沟道区的宽度方向，长度方向指的是晶体管沟道区的长度方向。
[0036]所述半导体衬底用于为后续工艺提供工作平台，所述半导体衬底的材料可以为硅、硅锗、碳化硅、绝缘体上硅或II1-V族化合物(氮化硅或砷化镓等)。
[0037]所述浅沟槽隔离结构300的上表面低于所述器件区200的上表面210 (即半导体衬底的上表面)且差值h大于设定阈值，所述设定阈值可以预先设定，且可以修改。所述设定阈值的取值不能太小，否则达不到增加沟道区有效宽度的目的；所述设定阈值的取值也不能太大，否则会影响浅沟槽隔离结构300发挥隔离的作用。
[0038]具体地，所述设定阈值的取值范围可以大于或等于IOnm,如:10nm、13nm或15nm
坐寸o
[0039]所述浅沟槽隔离结构300的顶部侧边缘处会产生缺角，从而使得半导体衬底与浅沟槽隔离结构300相邻的侧壁为倾斜表面。
[0040]与现有技术相比，本实施例极大地降低了浅沟槽隔离结构300上表面的高度，以保证形成浅沟槽隔离结构300之后，与浅沟槽隔离结构300相邻的半导体衬底有比较大面积的侧壁露出来。
[0041]在一个具体例子中，浅沟槽隔离结构300可以采用以下方法形成:
[0042]在半导体衬底上依次形成垫氧化层(如氧化硅)、硬掩模层(如氮化硅)、光刻胶层，对光刻胶层进行曝光、显影以形成图形化光刻胶层，此时，光刻胶层上形成有开口 ；
[0043]依次刻蚀位于开口下方的硬掩模层、垫氧化层、半导体衬底以在半导体衬底内对应开口的位置形成浅沟槽；
[0044]去除图形化光刻胶层，沉积绝缘层(如氧化硅)以使浅沟槽被绝缘层填充，过量沉积的绝缘层覆盖在硬掩模层上；
[0045]利用化学机械抛光(CMP)工艺对绝缘层进行平坦化处理，直至硬掩模层露出，在化学机械抛光的过程中，硬掩模层充当抛光阻挡层。然后再去除硬掩模层以获得浅沟槽隔离结构；
[0046]利用湿法刻蚀去除半导体衬底上的垫氧化层，得到图1和图2所示的结构。
[0047]需要说明的是，在本发明的其他实施例中，还可以采用其他工艺形成包括缺角的浅沟槽隔离结构，其不限制本发明的保护范围。
[0048]接着，结合参考图3和图4所示，在所述半导体衬底上形成栅极结构400，所述栅极结构400覆盖宽度方向的所述倾斜表面。
[0049]本实施例中所述栅极结构400从下至上可以依次包括栅介电层410和栅电极层420。具体地，所述栅介电层410的材质可以为高介电常数(即高k)物质，所述栅电极层420的材质可以为金属；或者，所述栅介电层410的材质可以为氧化物或氮化物，所述栅电极层420的材质可以为多晶硅。
[0050]所述栅极结构400的具体形成工艺对于本领域技术人员是熟知的，在此不再赘述。
[0051]需要说明的是，在本发明的其它实施例中，所述栅极结构可以仅包括栅电极层，其不限制本发明的保护范围。
[0052]由于本实施例中浅沟槽隔离结构300的上表面远低于半导体衬底的上表面210，因此当在半导体衬底的上表面210形成栅极结构400时，栅极结构400便会覆盖与其相邻的半导体衬底中被暴露出的侧壁，即半导体衬底宽度方向的两个倾斜表面。此时，虽然晶体管沟道区的实际宽度没有变化，但由于栅极结构400沿沟道区宽度方向的长度增加了，从而使得晶体管沟道区的有效宽度也增加了，最终在保证晶体管沟道区长度不变的情况下，可以提高晶体管沟道区的宽长比，即提高晶体管的性能。
[0053]接着，参考图5所示，以所述栅极结构400为掩模，沿与半导体衬底上表面垂直的方向在所述栅极结构400两侧的半导体衬底中进行一次或多次轻掺杂离子注入；参考图6所示，以所述栅极结构400为掩模，沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构400覆盖的两个倾斜表面中进行一次或多次轻掺杂离子注入，形成轻掺杂区。
[0054]需要说明的是，本实施例中图5和图6对应的步骤可以交换执行的先后顺序，其不限制本发明的保护范围。
[0055]所述轻掺杂离子注入的具体离子类型、注入能量、注入剂量等均与现有技术相同，在此不再赘述。同一方向的轻掺杂离子注入可以进行一次，也可以进行多次。
[0056]由于沿沟道区宽度方向有比较大面积的半导体衬底侧壁暴露出来，当仅沿与半导体衬底上表面垂直的方向向栅极结构两侧的半导体衬底中进行轻掺杂离子时，该侧壁对应的注入离子浓度低于半导体衬底上表面的注入离子浓度，因此为了保证轻掺杂区掺杂离子的均匀性，本实施例还沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行一次或多次轻掺杂离子注入。
[0057]所述设定角度可以预先设定，且可以修改。所述设定角度的取值不能太小，否则会使半导体衬底暴露出的侧壁对应的掺杂离子浓度较大；所述设定角度的取值也不能太大，否则会使半导体衬底暴露出的侧壁对应的掺杂离子浓度较小。
[0058]具体地，本实施例中所述设定角度大于或等于60°且小于或等于70°，如:60°、65。或 70。。
[0059]再次参考图6所示，由于沿沟道区宽度方向有两个不同方向的半导体衬底侧壁暴露出来，因此所述沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入包括:先沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的一个方向M的倾斜表面中进行一次或多次轻掺杂离子注入，再沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的另一个方向N的倾斜表面中进行一次或多次轻掺杂离子注入。
[0060]接着，形成所述轻掺杂区之后，在所述栅极结构两侧形成侧墙；以所述侧墙和栅极结构为掩模，在侧墙两侧的半导体衬底中进行重掺杂离子注入，形成重掺杂区。
[0061]本实施例中形成侧墙和重掺杂区的具体工艺与现有技术相同，在此不再赘述。
[0062]至此形成沟道区宽长比比较大的小尺寸晶体管。
[0063]图7示出了分别采用本实施例方法与现有技术得到的晶体管的栅电压和漏电流之间的关系示意图，其中，横坐标为栅电压，单位为伏特(V);纵坐标为漏电流，单位为安培(A)0通过比较图7中两条曲线可知:采用本实施例方法得到的晶体管的开启性能优于采用现有技术得到的晶体管的开启性能。
[0064]图8示出了分别采用本发明实施例方法与现有技术得到的晶体管的饱和漏电流和关态电流之间的关系不意图，其中，横坐标为饱和漏电流，单位为晕安每微米(mA/ u m)；纵坐标为关态电流，单位为安培(A)。通过比较图8中两条直线可知:采用本实施例方法得到的晶体管的关闭性能优于采用现有技术得到的晶体管的关闭性能。
[0065]综上所示，本实施例方法形成的晶体管在沟道区长度不变的情况下，可以大大增加沟道区的有效宽度，从而增加晶体管的性能。
[0066]相应地，本实施方式还提供了一种半导体器件的形成方法，所述半导体器件包括PMOS晶体管、NMOS晶体管或CMOS晶体管等晶体管，其中，可以采用上述实施例的方法形成所述晶体管，在此不再赘述。
[0067]虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底中形成多个浅沟槽隔离结构，所述浅沟槽隔离结构的上表面低于所述半导体衬底上表面且差值大于设定阈值，所述半导体衬底与所述浅沟槽隔离结构相邻的侧壁为倾斜表面； 在所述半导体衬底上形成栅极结构，所述栅极结构覆盖宽度方向的所述倾斜表面； 以所述栅极结构为掩模，沿与所述半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行轻掺杂离子注入，且沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，形成轻掺杂区。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述设定阈值大于或等于IOnm0
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述设定角度大于或等于60°且小于或等于70°。
4.如权利要求1所述的晶体管的形成方法，其特征在于，先沿与所述半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行一次或多次轻掺杂离子注入；再沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行一次或多次轻掺杂离子注入。
5.如权利要求1所述的晶体管的形成方法，其特征在于，先沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行一次或多次轻掺杂离子注入；再沿与所述半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行一次或多次轻掺杂离子注入。
6.如权利要求1、4或5所述的晶体管的形成方法，其特征在于，所述沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入包括:先沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的一个方向的倾斜表面中进行一次或多次轻掺杂离子注入，再沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的另一个方向的倾斜表面中进行一次或多次轻掺杂离子注入。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构包括:栅介电层和栅电极层。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述栅介电层的材质为高介电常数物质，所述栅电极层的材质为金属。
9.如权利要求7所述的晶体管的形成方法，其特征在于，所述栅介电层的材质为氧化物或氮化物，所述栅电极层的材质为多晶硅。
10.如权利要求1所述的晶体管的形成方法，其特征在于，还包括:形成所述轻掺杂区之后，在所述栅极结构两侧形成侧墙；以所述侧墙和栅极结构为掩模，在侧墙两侧的半导体衬底中进行重掺杂离子注入，形成重掺杂区。
11.一种半导体器件的形成方法，其特征在于，所述半导体器件包括晶体管，采用如权利要求I至10中任一项所述的晶体管的形成方法形成晶体管。
【文档编号】H01L21/266GK103681332SQ201210333018
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】蒲月皎, 施雪捷, 俞少峰 申请人:中芯国际集成电路制造(上海)有限公司
【专利摘要】一种晶体管的形成方法和半导体器件的形成方法。所述晶体管的形成方法包括：提供半导体衬底；在半导体衬底中形成多个浅沟槽隔离结构，所述浅沟槽隔离结构的上表面低于所述半导体衬底上表面且差值大于设定阈值，所述半导体衬底与所述浅沟槽隔离结构相邻的侧壁为倾斜表面；在所述半导体衬底上形成栅极结构，所述栅极结构覆盖宽度方向的所述倾斜表面；以所述栅极结构为掩模，沿与半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行轻掺杂离子注入，且沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，形成轻掺杂区。本发明可以增大晶体管沟道区的有效宽度，提高器件性能。
【专利说明】晶体管的形成方法、半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种晶体管的形成方法和半导体器件的形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的沟道区尺寸也越来越小。
[0003]现有技术形成晶体管的方法包括:
[0004]提供半导体衬底，半导体衬底中包括多个浅沟槽隔离结构；
[0005]在半导体衬底上形成栅极结构；
[0006]以栅极结构为掩模，沿与半导体衬底上表面垂直的方向在栅极结构两侧的半导体衬底中进行轻掺杂离子注入，形成轻掺杂区；
[0007]在栅极结构侧面的半导体衬底上形成侧墙，以栅极结构和侧墙为掩模，在半导体衬底中进行重掺杂离子注入，形成重掺杂。
[0008]更多关于晶体管制作方法的技术可参考专利号为US6004852的美国专利文献。
[0009]然而随着工艺节点的进一步缩小，尤其是对于40nm工艺节点及以下的晶体管而言，晶体管的沟道区宽度也越来越小。在晶体管沟道区长度不变的情况下，晶体管的宽度越小，该晶体管的驱动电流越小，从而晶体管的性能越差。
[0010]因此，如何提高晶体管的沟道区有效宽度以提高器件性能就成为本领域技术人员亟待解决的问题之一。
【发明内容】
[0011]本发明解决的问题是提供一种晶体管的形成方法和半导体器件的形成方法，可以增大晶体管沟道区的有效宽度，提高器件性能。
[0012]为解决上述问题，本发明提供了一种晶体管的形成方法，包括:
[0013]提供半导体衬底；
[0014]在所述半导体衬底中形成多个浅沟槽隔离结构，所述浅沟槽隔离结构的上表面低于所述半导体衬底上表面且差值大于设定阈值，所述半导体衬底与所述浅沟槽隔离结构相邻的侧壁为倾斜表面；
[0015]在所述半导体衬底上形成栅极结构，所述栅极结构覆盖宽度方向的所述倾斜表面；
[0016]以所述栅极结构为掩模，沿与半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行轻掺杂离子注入，且沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，形成轻掺杂区。
[0017]可选地，所述设定阈值大于或等于10nm。[0018]可选地，所述设定角度大于或等于60°且小于或等于70°。
[0019]为解决上述问题，本发明还提供了一种半导体器件的形成方法，所述半导体器件包括晶体管，采用上述的晶体管的形成方法形成晶体管。
[0020]与现有技术相比，本发明技术方案具有以下优点:本发明利用在半导体衬底中形成浅沟槽隔离结构时，半导体衬底与浅沟槽隔离结构相邻的侧壁为倾斜表面，通过增加浅沟槽隔离结构的上表面与半导体衬底上表面的高度差，可以增加倾斜表面的面积，进而当在半导体衬底表面形成栅极结构时，栅极结构也位于半导体衬底宽度方向的两个倾斜表面上，从而增加了沟道区的有效宽度，在沟道区长度不变的情况下，可以增加晶体管的驱动电流，提高晶体管的性能。为了保证轻掺杂区掺杂的均匀性，在沿与半导体衬底上表面垂直的方向在栅极结构两侧的半导体衬底中进行轻掺杂离子注入的同时，还沿与半导体衬底上表面的夹角为设定角度的方向在半导体衬底被栅极结构覆盖的两个倾斜表面中进行轻掺杂离子注入，从而可以进一步提高晶体管的性能。
【专利附图】
【附图说明】
[0021]图1是本发明实施例中半导体衬底的俯视结构示意图；
[0022]图2是沿图1中AA方向的剖面结构示意图；
[0023]图3是本发明实施例中栅极结构的俯视结构示意图；
[0024]图4是沿图3中AA方向的剖面结构示意图；
[0025]图5是沿图3中BB方向进行第一次轻掺杂离子注入时的剖面结构示意图；
[0026]图6是沿图3中AA方向进行第二次轻掺杂离子注入时的剖面结构示意图；
[0027]图7是分别采用本发明实施例方法与现有技术得到的晶体管的栅电压和漏电流之间的关系不意图；
[0028]图8是分别采用本发明实施例方法与现有技术得到的晶体管的饱和漏电流和关态电流之间的关系不意图。
【具体实施方式】
[0029]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0030]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
[0031]正如【背景技术】部分所述，现有技术随着晶体管尺寸的日益减小，晶体管沟道区的宽长比也随之减小，从而影响了器件的性能。
[0032]针对上述缺陷，发明人发现:现有技术在半导体衬底中形成浅沟槽隔离结构时，会在浅沟槽隔离结构的顶部侧边缘处会产生缺角(divot)，由于现有技术中浅沟槽隔离结构的上表面与半导体衬底上表面的高度差比较小，从而该缺角也比较小。但是当增加浅沟槽隔离结构上表面与半导体衬底上表面的高度差之后，该缺角也会变大，即半导体衬底与浅沟槽隔离结构相邻的侧壁为比较大的倾斜表面，当在半导体衬底上形成栅极结构时，栅极结构也会覆盖位于沟道区宽度方向的部分倾斜表面，即栅极结构沿沟道区宽度方向的长度增加了，这部分被覆盖的倾斜表面也会形成导电通路，从而就可以增加沟道区的有效宽度。由于整个倾斜表面比较大，仅沿与半导体衬底上表面垂直的方向在栅极结构两侧的半导体衬底中进行轻掺杂离子注入，未被栅极结构覆盖的那部分倾斜表面上注入的离子浓度就会比较低，因此还需要沿与半导体衬底上表面的夹角为设定角度的方向在半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，以得到均匀的轻掺杂，最终可以提高晶体管的性能。
[0033]下面结合附图进行详细说明。
[0034]参考图1所示，本实施例提供了一种晶体管的形成方法，包括以下步骤:
[0035]首先，结合参考图1和图2所示，提供半导体衬底，且在半导体衬底中形成多个浅沟槽隔离结构300，浅沟槽隔离结构300之间的区域定义为器件区200。其中，图1为俯视结构示意图，图2为沿图1中AA方向的剖面结构示意图。本发明中宽度方向指的是晶体管沟道区的宽度方向，长度方向指的是晶体管沟道区的长度方向。
[0036]所述半导体衬底用于为后续工艺提供工作平台，所述半导体衬底的材料可以为硅、硅锗、碳化硅、绝缘体上硅或II1-V族化合物(氮化硅或砷化镓等)。
[0037]所述浅沟槽隔离结构300的上表面低于所述器件区200的上表面210 (即半导体衬底的上表面)且差值h大于设定阈值，所述设定阈值可以预先设定，且可以修改。所述设定阈值的取值不能太小，否则达不到增加沟道区有效宽度的目的；所述设定阈值的取值也不能太大，否则会影响浅沟槽隔离结构300发挥隔离的作用。
[0038]具体地，所述设定阈值的取值范围可以大于或等于IOnm,如:10nm、13nm或15nm
坐寸o
[0039]所述浅沟槽隔离结构300的顶部侧边缘处会产生缺角，从而使得半导体衬底与浅沟槽隔离结构300相邻的侧壁为倾斜表面。
[0040]与现有技术相比，本实施例极大地降低了浅沟槽隔离结构300上表面的高度，以保证形成浅沟槽隔离结构300之后，与浅沟槽隔离结构300相邻的半导体衬底有比较大面积的侧壁露出来。
[0041]在一个具体例子中，浅沟槽隔离结构300可以采用以下方法形成:
[0042]在半导体衬底上依次形成垫氧化层(如氧化硅)、硬掩模层(如氮化硅)、光刻胶层，对光刻胶层进行曝光、显影以形成图形化光刻胶层，此时，光刻胶层上形成有开口 ；
[0043]依次刻蚀位于开口下方的硬掩模层、垫氧化层、半导体衬底以在半导体衬底内对应开口的位置形成浅沟槽；
[0044]去除图形化光刻胶层，沉积绝缘层(如氧化硅)以使浅沟槽被绝缘层填充，过量沉积的绝缘层覆盖在硬掩模层上；
[0045]利用化学机械抛光(CMP)工艺对绝缘层进行平坦化处理，直至硬掩模层露出，在化学机械抛光的过程中，硬掩模层充当抛光阻挡层。然后再去除硬掩模层以获得浅沟槽隔离结构；
[0046]利用湿法刻蚀去除半导体衬底上的垫氧化层，得到图1和图2所示的结构。
[0047]需要说明的是，在本发明的其他实施例中，还可以采用其他工艺形成包括缺角的浅沟槽隔离结构，其不限制本发明的保护范围。
[0048]接着，结合参考图3和图4所示，在所述半导体衬底上形成栅极结构400，所述栅极结构400覆盖宽度方向的所述倾斜表面。
[0049]本实施例中所述栅极结构400从下至上可以依次包括栅介电层410和栅电极层420。具体地，所述栅介电层410的材质可以为高介电常数(即高k)物质，所述栅电极层420的材质可以为金属；或者，所述栅介电层410的材质可以为氧化物或氮化物，所述栅电极层420的材质可以为多晶硅。
[0050]所述栅极结构400的具体形成工艺对于本领域技术人员是熟知的，在此不再赘述。
[0051]需要说明的是，在本发明的其它实施例中，所述栅极结构可以仅包括栅电极层，其不限制本发明的保护范围。
[0052]由于本实施例中浅沟槽隔离结构300的上表面远低于半导体衬底的上表面210，因此当在半导体衬底的上表面210形成栅极结构400时，栅极结构400便会覆盖与其相邻的半导体衬底中被暴露出的侧壁，即半导体衬底宽度方向的两个倾斜表面。此时，虽然晶体管沟道区的实际宽度没有变化，但由于栅极结构400沿沟道区宽度方向的长度增加了，从而使得晶体管沟道区的有效宽度也增加了，最终在保证晶体管沟道区长度不变的情况下，可以提高晶体管沟道区的宽长比，即提高晶体管的性能。
[0053]接着，参考图5所示，以所述栅极结构400为掩模，沿与半导体衬底上表面垂直的方向在所述栅极结构400两侧的半导体衬底中进行一次或多次轻掺杂离子注入；参考图6所示，以所述栅极结构400为掩模，沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构400覆盖的两个倾斜表面中进行一次或多次轻掺杂离子注入，形成轻掺杂区。
[0054]需要说明的是，本实施例中图5和图6对应的步骤可以交换执行的先后顺序，其不限制本发明的保护范围。
[0055]所述轻掺杂离子注入的具体离子类型、注入能量、注入剂量等均与现有技术相同，在此不再赘述。同一方向的轻掺杂离子注入可以进行一次，也可以进行多次。
[0056]由于沿沟道区宽度方向有比较大面积的半导体衬底侧壁暴露出来，当仅沿与半导体衬底上表面垂直的方向向栅极结构两侧的半导体衬底中进行轻掺杂离子时，该侧壁对应的注入离子浓度低于半导体衬底上表面的注入离子浓度，因此为了保证轻掺杂区掺杂离子的均匀性，本实施例还沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行一次或多次轻掺杂离子注入。
[0057]所述设定角度可以预先设定，且可以修改。所述设定角度的取值不能太小，否则会使半导体衬底暴露出的侧壁对应的掺杂离子浓度较大；所述设定角度的取值也不能太大，否则会使半导体衬底暴露出的侧壁对应的掺杂离子浓度较小。
[0058]具体地，本实施例中所述设定角度大于或等于60°且小于或等于70°，如:60°、65。或 70。。
[0059]再次参考图6所示，由于沿沟道区宽度方向有两个不同方向的半导体衬底侧壁暴露出来，因此所述沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入包括:先沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的一个方向M的倾斜表面中进行一次或多次轻掺杂离子注入，再沿与半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的另一个方向N的倾斜表面中进行一次或多次轻掺杂离子注入。
[0060]接着，形成所述轻掺杂区之后，在所述栅极结构两侧形成侧墙；以所述侧墙和栅极结构为掩模，在侧墙两侧的半导体衬底中进行重掺杂离子注入，形成重掺杂区。
[0061]本实施例中形成侧墙和重掺杂区的具体工艺与现有技术相同，在此不再赘述。
[0062]至此形成沟道区宽长比比较大的小尺寸晶体管。
[0063]图7示出了分别采用本实施例方法与现有技术得到的晶体管的栅电压和漏电流之间的关系示意图，其中，横坐标为栅电压，单位为伏特(V);纵坐标为漏电流，单位为安培(A)0通过比较图7中两条曲线可知:采用本实施例方法得到的晶体管的开启性能优于采用现有技术得到的晶体管的开启性能。
[0064]图8示出了分别采用本发明实施例方法与现有技术得到的晶体管的饱和漏电流和关态电流之间的关系不意图，其中，横坐标为饱和漏电流，单位为晕安每微米(mA/ u m)；纵坐标为关态电流，单位为安培(A)。通过比较图8中两条直线可知:采用本实施例方法得到的晶体管的关闭性能优于采用现有技术得到的晶体管的关闭性能。
[0065]综上所示，本实施例方法形成的晶体管在沟道区长度不变的情况下，可以大大增加沟道区的有效宽度，从而增加晶体管的性能。
[0066]相应地，本实施方式还提供了一种半导体器件的形成方法，所述半导体器件包括PMOS晶体管、NMOS晶体管或CMOS晶体管等晶体管，其中，可以采用上述实施例的方法形成所述晶体管，在此不再赘述。
[0067]虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底中形成多个浅沟槽隔离结构，所述浅沟槽隔离结构的上表面低于所述半导体衬底上表面且差值大于设定阈值，所述半导体衬底与所述浅沟槽隔离结构相邻的侧壁为倾斜表面； 在所述半导体衬底上形成栅极结构，所述栅极结构覆盖宽度方向的所述倾斜表面； 以所述栅极结构为掩模，沿与所述半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行轻掺杂离子注入，且沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入，形成轻掺杂区。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述设定阈值大于或等于IOnm0
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述设定角度大于或等于60°且小于或等于70°。
4.如权利要求1所述的晶体管的形成方法，其特征在于，先沿与所述半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行一次或多次轻掺杂离子注入；再沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行一次或多次轻掺杂离子注入。
5.如权利要求1所述的晶体管的形成方法，其特征在于，先沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行一次或多次轻掺杂离子注入；再沿与所述半导体衬底上表面垂直的方向在所述栅极结构两侧的半导体衬底中进行一次或多次轻掺杂离子注入。
6.如权利要求1、4或5所述的晶体管的形成方法，其特征在于，所述沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的倾斜表面中进行轻掺杂离子注入包括:先沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的一个方向的倾斜表面中进行一次或多次轻掺杂离子注入，再沿与所述半导体衬底上表面的夹角为设定角度的方向在所述半导体衬底被栅极结构覆盖的另一个方向的倾斜表面中进行一次或多次轻掺杂离子注入。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构包括:栅介电层和栅电极层。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述栅介电层的材质为高介电常数物质，所述栅电极层的材质为金属。
9.如权利要求7所述的晶体管的形成方法，其特征在于，所述栅介电层的材质为氧化物或氮化物，所述栅电极层的材质为多晶硅。
10.如权利要求1所述的晶体管的形成方法，其特征在于，还包括:形成所述轻掺杂区之后，在所述栅极结构两侧形成侧墙；以所述侧墙和栅极结构为掩模，在侧墙两侧的半导体衬底中进行重掺杂离子注入，形成重掺杂区。
11.一种半导体器件的形成方法，其特征在于，所述半导体器件包括晶体管，采用如权利要求I至10中任一项所述的晶体管的形成方法形成晶体管。
【文档编号】H01L21/266GK103681332SQ201210333018
【公开日】2014年3月26日 申请日期:2012年9月10日 优先权日:2012年9月10日
【发明者】蒲月皎, 施雪捷, 俞少峰 申请人:中芯国际集成电路制造(上海)有限公司
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